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CN116711012A - 场效应晶体管（fet）装置 - Google Patents

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CN116711012A
CN116711012A CN202180088522.XA CN202180088522A CN116711012A CN 116711012 A CN116711012 A CN 116711012A CN 202180088522 A CN202180088522 A CN 202180088522A CN 116711012 A CN116711012 A CN 116711012A
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CN
China
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gate
channel region
layer
source
drains
Prior art date
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Pending
Application number
CN202180088522.XA
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English (en)
Inventor
R·维加
安藤崇志
池澄
P·埃杜苏米利
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
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Publication date
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Abstract

提供了一种场效应晶体管(FET)器件。该器件包括在支撑衬底上的隔离区域，其将第一背栅极与第二背栅极分离，以及在第一沟道区域和第二沟道区域上的栅极电介质层。该器件还包括在栅极电介质层上的具有功函数值的导电栅极层和铁电体层，其中第一背栅极能够调整第一沟道区的阈值电压，并且第二背栅极能够调整第二沟道区的阈值电压。

Description

场效应晶体管(FET)装置
技术领域
本发明一般涉及场效应晶体管(FET)器件，更具体地说，涉及完全耗尽绝缘体上硅(FD-SOI，FDSOI)上的金属-铁电体-金属-绝缘体-半导体(MFMIS)负电容场效应晶体管器件。
背景技术
场效应晶体管(FET)通常具有源极、沟道和漏极，其中电流从源极流向漏极，以及控制通过器件沟道的电流的栅极。场效应晶体管(FET)可以具有各种不同的结构，例如，FET已经被制造为具有形成在衬底材料本身中的源极、沟道和漏极，其中电流水平地流动(即，在衬底的平面中)，且鳍FET已经被形成为具有从衬底向外延伸的沟道，但是其中电流也从源极水平地流动到漏极。与具有平行于衬底平面的单个栅极的金属氧化物半导体场效应晶体管(MOSFET)相比，用于鳍FET的沟道可以是薄矩形硅(Si)的直立板，通常称为在鳍上具有栅极的鳍。根据源极和漏极的掺杂，可以形成NFET或PFET。两个FET也可以耦合以形成互补金属氧化物半导体(CMOS)电路，其中p型MOSFET和n型MOSFET耦合在一起。
发明内容
根据本发明的实施例，提供了一种场效应晶体管(FET)器件。该器件包括在支撑衬底上的隔离区域，其将第一背栅极与第二背栅极分离，以及在第一沟道区域和第二沟道区域上的栅极电介质层。该器件还包括在栅极电介质层上的具有功函数值的导电栅极层和铁电体层，其中第一背栅极能够调整第一沟道区的阈值电压，并且第二背栅极能够调整第二沟道区的阈值电压。
根据本发明的另一实施例，提供了一种互补金属氧化物半导体(CMOS)电路。该器件包括在支撑衬底和第一背栅极之间的第一电介质层，以及在第一背栅极上方的第一沟道区上的栅极电介质层。该器件还包括在第一沟道区的相对侧上的第一对源极/漏极，以及在栅极电介质层上的具有功函数值的导电栅极层和铁电体层，其中第一背栅极能够调整第一沟道区的阈值电压。
根据本发明的又一实施例，提供了一种制造场效应晶体管(FET)器件的方法。该方法包括在支撑衬底上的第一电介质层和第二电介质层之间形成第一背栅极和第二背栅极，以及在第一沟道区的相对侧上形成第一对源极/漏极，其中，第一沟道区在第一背栅极上方。该方法还包括在第二沟道区的相对侧上形成第二对源极/漏极，其中第二沟道区在第二背栅极上方，以及在第一沟道区和第二沟道区上形成栅极电介质层。该方法还包括在栅极电介质层上形成具有功函数值的导电栅极层，以及在导电栅极层上形成铁电体层。
从以下结合附图阅读的对本发明的说明性实施例的详细描述中，这些和其它特征和优点将变得显而易见。
附图说明
以下描述将参考以下附图提供优选实施例的细节，其中：
图1是根据本发明的实施例的衬底的剖面侧视图，该衬底具有在支撑衬底上的第一电介质层、在第一电介质层上的第一半导体层、在第一半导体层上的第二电介质层、以及在第二电介质层上的第二半导体层；
图2是根据本发明的实施例的示出了形成在第一电介质层上的一对背栅极和形成在第二电介质层上的一对源极/漏极的截面侧视图；
图3是示出根据本发明实施例的包括NFET金属-铁电体-金属-绝缘体-半导体(MFMIS)负电容场效应晶体管器件和PFET金属-铁电体-金属-绝缘体-半导体(MFMIS)负电容场效应晶体管器件的互补金属-氧化物-半导体(CMOS)电路的截面侧视图；
图4是示出根据本发明实施例的NFET负电容场效应晶体管器件和PFET负电容场效应晶体管器件的源极/漏极和栅极结构的布局的顶视图；
图5是示出根据本发明的实施例的形成到源极/漏极和栅极结构的电接触的顶视图；
图6是示出根据本发明实施例的具有源极/漏极和背栅极接触的互补金属氧化物半导体(CMOS)电路的一侧的局部剖视图；
图7是根据本发明的实施例的沿着B-B平面的横截面侧视图，示出了沟道区上方的栅极结构和沟道区下方的背栅极；
图8是根据本发明实施例，示出在没有Vt校正的情况下用于NFET和PFET栅极电容的组合的电容匹配的曲线图，其中NFET和PFET共享包括功函数材料的栅极结构；
图9是示出根据本发明实施例的在施加适当的背栅极偏压下NFET和PFET栅极电容的组合的电容匹配的曲线图，其中NFET和PFET共享包括功函数材料的栅极结构；以及
图10是示出根据本发明实施例的互补金属氧化物半导体(CMOS)电路的制造工艺的框图/流程图，该电路包括NFET金属-铁电体-金属-绝缘体-半导体(MFMIS)负电容场效应晶体管器件和PFET金属-铁电体-金属-绝缘体-半导体(MFMIS)负电容场效应晶体管器件。
具体实施方式
本发明的实施例提供FDSOI MFMIS NCFET，其除了在NFET和PFET之间的共享内部金属栅极(IMG)之外，还具有分离NFET和PFET背栅极，其中该FET包括金属-铁电体-金属-绝缘体-半导体(MFMIS)栅极结构。可以使用单独的NFET/PFET背栅极，以在跨Vt选单(menu)单独地调整NFET和PFET阈值电压VtN和VtP中的每一个。
最低的Vt对可以提供与最陡SS匹配的最佳互补电容。本方法可以利用(leverage)并联互补FET电容来实现跨整个Vin扫描范围的改进的C栅极到CFE匹配。背栅极可以用于个别地调谐NFET和PFET Vt以实现低Vt对。与具有相同电介质堆叠的独立NCFET(非互补FET)相比，这可以提供改进的亚阈值摆动。使用背栅极结构来自由地调制Vt可以调谐互补电容匹配，并提供低Vt NFET/PFET对。互补电容匹配可以改善NCFET CMOS中的亚阈值摆动。使用一对背栅极分别调整NFET和PFET阈值电压Vt，可以实现低Vt对。Vt对越低，亚阈值摆动越陡。最低Vt对可具有最陡的亚阈值摆动。
在各种实施例中，在具有互补装置之间的共享铁电体(FE)层的情况下，使用互补Cinv可实现在关断状态下与的电容匹配。
铁电体中的负电容是由自发极化的不完美的屏蔽引起的。铁电体结合电荷与金属屏蔽电荷的物理分离在铁电体内产生去极化场并且使极化不稳定。当集成到栅极叠层中时，源自铁电体材料相过渡中存储的能量的动态变化的负电容导致MOS器件中的内部电压放大。
本发明可以应用的示例性应用/用途包括但不限于：使用CMOS电路的逻辑器件和存储器件。
在n沟道增强模式器件中，导电沟道在晶体管中并非自然存在，而是需要正的栅极到源极电压来产生导电沟道。在完全耗尽的绝缘体上硅(FDSOI)器件中，沟道区足够薄，使得耗尽区覆盖整个沟道厚度。耗尽区是导电的掺杂半导体材料内的绝缘区，其中移动电荷载流子在电场下已经迁移离开。它是通过从导电区去除所有自由电荷载流子形成的，没有电荷载流子来承载电流。N型半导体与P型半导体相比具有过量的自由电子(在导带中)，并且P型半导体与N型半导体相比具有过量的空穴(在价带中)。多数电荷载流子(N型半导体的自由电子和P型半导体的空穴)在耗尽区中耗尽。
CMOS集成电路的功耗包括静态功耗和动态功耗，静态功耗是晶体管不处于开关过程中时的功率，包括漏电流，动态功耗包括器件改变逻辑状态即“开关”时消耗的功率量，以及用于对负载电容充电的功率。
如果将正电压施加到场效应晶体管的栅极，则最靠近栅极的半导体中的带正电的空穴被栅极上的正电荷所产生的电场排斥。被排斥的电荷载流子留下绝缘的耗尽区，因为没有移动的正电荷载流子保留在沟道区中。
当集成到晶体管的栅极堆叠中时，铁电体内的极化不稳定导致有效负电介质常数，从而导致差分电压放大和减小的亚阈值摆动。栅极叠层不再是晶体管的无源部分，而是有助于信号放大。作为亚阈值摆动减小的结果，提供相同导通电流所需的电源电压减小。
常规器件的最小亚阈值摆动是其被称为热电子限制，其对于在300K下的漏极到源极电流是60mV/dec。
亚阈值斜率由下式给出：其中Cd是耗尽层电容，Cox是栅极氧化物电容。/>是热电压。
应当理解，将根据给定的说明性体系结构来描述本发明的各方面；然而，在本发明的各方面的范围内，可以改变其它体系结构、衬底材料和工艺特征和步骤。
现在参考附图，其中相似的数字表示相同或相似的元件，首先参考图1，其是根据本发明的实施例的衬底的截面侧视图，该衬底具有在支撑衬底上的第一电介质层、在第一电介质层上的第一半导体层、在第一半导体层上的第二电介质层、以及在第二电介质层上的第二半导体层。
在一个或多个实施例中，衬底110可以包括在支撑衬底120上的第一电介质层130、在第一电介质层130上的第一半导体层140、在第一半导体层140上的第二电介质层150、以及在第二电介质层150上的第二半导体层160。支撑衬底120可以为其它层提供结构完整性。在各种实施例中，衬底110可以是完全耗尽的绝缘体上硅(FDSOI)衬底，其中至少一个电介质层是超薄的，并且至少一个半导体层是超薄的。
在各种实施例中，支撑衬底120可以是半导体材料，包括但不限于IV型半导体，例如硅(Si)和锗(Ge)，IV-IV化合物半导体，例如硅锗(SiGe)和碳化硅(SiC)，III-V化合物半导体，例如砷化镓(GaAs)、氮化镓(GaN)、磷化铟(InP)，III-V化合物半导体，例如硒化镉(CdSe)和硫化锌(ZnS)，以及它们的组合。在各种实施例中，支撑衬底110可以是电绝缘电介质材料，例如，氧化硅(SiO)、氮化硅(SiN)、氧化铝(AlO)或其组合。
在各种实施例中，第一电介质层130可为掩埋绝缘体层，例如，掩埋氧化物层(即，BOX层)，其可为形成于支撑衬底120上或中的氧化硅(SiO)。
在各种实施方式中，第一电介质层130可由绝缘电介质材料制成，包括但不限于氧化硅(SiO)、氮化硅(SiN)、氧氮化硅SiON)、电介质常数大于二氧化硅的高k电介质材料SiO2)、电介质常数小于二氧化硅的低k电介质材料(例如，碳掺杂氧化硅(SiO：C))(SiO2)及其组合。
在各种实施例中，第一半导体层140可以在第一电介质层130上。在各种实施例中，第一半导体层140和第一电介质层130可以例如通过Smart工艺形成在支撑衬底120上，或者第一电介质层130可以通过/>工艺形成在衬底中。
在一个或多个实施例中，第二电介质层150可形成在第一半导体层140上，第二半导体层160可形成在第二电介质层150上，例如通过Smart工艺。
在各种实施例中，第一半导体层140和/或第二半导体层160可各自为半导体材料，包含但不限于IV型半导体(例如，硅(Si)和锗(Ge))、IV-IV化合物半导体(例如，硅锗(SiGe)和碳化硅(SiC))、III-V化合物半导体(例如，砷化镓(GaAs)、氮化镓(GaN)、磷化铟(InP))、III-V化合物半导体(例如，硒化镉(CdSe)和硫化锌(ZnS))以及其组合。
在各种实施方式中，第二电介质层150可由绝缘电介质材料制成，包括但不限于氧化硅(SiO)、氮化硅(SiN)、氧氮化硅(SiON)、电介质常数大于二氧化硅的高k电介质材料(SiO2)、电介质常数小于二氧化硅的低k电介质材料(例如，碳掺杂氧化硅(SiO：C))(SiO2)及其组合。
图2是根据本发明的实施例的示出了形成在第一电介质层上的一对背栅极和形成在第二电介质层上的一对源极/漏极的截面侧视图。
在各种实施例中，隔离区170可以形成在衬底110中，其中隔离区170可以形成为穿过第一电介质层130、第一半导体层140、第二电介质层150和第二半导体层160。可以通过形成穿过第一电介质层130、第一半导体层140、第二电介质层150和第二半导体层160的沟槽，并且用电绝缘电介质材料填充沟槽来形成隔离区170。
在各种实施例中，隔离区170可由绝缘电介质材料制成，包括(但不限于)氧化硅(SiO)、氮化硅(SiN)、氧氮化硅(SiON)、具有大于二氧化硅的电介质常数的高k电介质材料(SiO2)、具有小于二氧化硅的电介质常数的低k电介质材料(例如，碳掺杂氧化硅(SiO：C))(SiO2)及其组合。
在各种实施例中，第一背栅极180可以形成在第一电介质层130和第二电介质层150之间，其中第一背栅极180可以通过例如选择性蚀刻(例如，湿法化学蚀刻、干法等离子体蚀刻)去除第一半导体层140的一部分来形成。可以在通过去除第一半导体层140的一部分而形成的空腔中沉积金属，或者可以通过使用第一半导体层140的剩余部分作为外延生长表面的外延工艺来形成掺杂半导体层(n型或p型)。
在各种实施例中，第二背栅极190可以形成在第一电介质层130和第二电介质层150之间，其中第二背栅极190可以通过移除第一半导体层140的一部分来形成。第二背栅极190可以形成在隔离区170的与第一背栅极180相对的一侧上，其中隔离区170将第二背栅极190与第一背栅极180物理和电分离。
在各种实施例中，第一背栅极180和第二背栅极190可以是金属导体，例如，钨(W)、钽(Ta)、钼(Mo)、钛铝(TiAl)、导电金属化合物，例如，氮化钛(TiN)或其组合。第一背栅极180和第二背栅极190可以通过金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、等离子体增强ALD(PEALD)、低压CVD(LPCVD)及其组合形成。
在各种实施例中，第一背栅极180和第二背栅极190可以是被适当地掺杂为导电的半导体，其中掺杂剂可以是n型掺杂剂(例如，磷(P)或砷(As)，或P型掺杂剂，例如，硼(B)或铟(In)。在具有作为背栅极180、190的掺杂半导体的各种实施例中，第一电介质层130可以被适当地反向掺杂的阱代替。
在一个或多个实施例中，第一掺杂半导体区域200可以形成在第二电介质层150上，其中第一掺杂半导体区域200可以通过在第二半导体层160上的掺杂外延和/或第二半导体层160上的外延层的掺杂剂注入来形成。在各种实施例中，第一掺杂半导体区域200可原位或非原位形成。在各种实施例中，第一掺杂半导体区域200可以是n掺杂的，以形成例如n型场效应晶体管器件和NFET。
在一个或多个实施例中，第二掺杂半导体区域210可以形成在第二电介质层150上，其中第二掺杂半导体区域210可以通过在第二半导体层160上的掺杂外延和/或第二半导体层160上的外延层的掺杂剂注入来形成。在各种实施例中，第二掺杂半导体区域210可以原位或非原位形成。
在各种实施例中，第一掺杂半导体区域200和第二掺杂半导体区域210可以是半导体材料，包括但不限于IV型半导体，例如硅(Si)和锗(Ge)，IV-IV化合物半导体，例如硅锗(SiGe)和碳化硅(SiC)，III-V化合物半导体，例如砷化镓(GaAs)、氮化镓(GaN)、磷化铟(InP)，III-V化合物半导体，例如硒化镉(CdSe)和硫化锌(ZnS)，以及它们的组合。在各种实施例中，第二掺杂半导体区域210可以是p掺杂的，以形成例如p型场效应晶体管器件和NFET。n型和p型场效应晶体管可以电耦合以形成CMOS电路。
在各种实施例中，第一电介质平板220和第二电介质平板230可以形成在第二电介质层150上以将第一掺杂半导体区域200和第二掺杂半导体区域210与场效应晶体管器件的其他层和其他部件电隔离。
图3是示出根据本发明实施例的包括NFET金属-铁电体-金属-绝缘体-半导体(MFMIS)负电容场效应晶体管器件和PFET金属-铁电体-金属-绝缘体-半导体(MFMIS)负电容场效应晶体管器件的互补金属-氧化物-半导体(CMOS)电路的截面侧视图。
在一个或多个实施例中，互补金属氧化物半导体(CMOS)电路100可以形成在衬底110的支撑衬底120上，其中CMOS电路可以包括n型场效应晶体管(NFET)器件和p型场效应晶体管(PFET)器件。n型场效应晶体管(NFET)器件可以是负电容场效应晶体管(NCFET)器件，并且p型场效应晶体管(PFET)器件可以是负电容场效应晶体管(NCFET)器件。在各种实施例中，NFET可以是金属铁电体金属绝缘体半导体(MFMIS)负电容场效应晶体管器件，PFET可以是金属铁电体金属绝缘体半导体(MFMIS)负电容场效应晶体管器件。NFET和PFET可以在完全耗尽的绝缘体上硅(FD-SOI，FDSOI)衬底上。
在各种实施例中，衬底110可以是具有第一电介质层130的完全耗尽的绝缘体上硅(FD-SOI，FDSOI)衬底，第一电介质层可以是掩埋绝缘体层，例如，支撑衬底120上的掩埋氧化物层(即，BOX层)，其中第一背栅极180和第二背栅极190在第一电介质层130上。第二电介质层150可以在第一背栅极180和第二背栅极190之上，其中，第一电介质层130将第一背栅极180和第二背栅极190与支撑衬底120电绝缘，并且第二电介质层150将第一背栅极180和第二背栅极190与上面的第一沟道区240和/或第二沟道区250电绝缘。
在各种实施例中，第一背栅极180可以形成在衬底110的第一区域上形成的场效应晶体管的背栅极，并且第二背栅极190可以形成在衬底110的第二区域上形成的场效应晶体管的背栅极。在各种实施例中，形成在第一区域上的场效应晶体管可以是NFET，形成在第二区域上的场效应晶体管可以是PFET。
在各种实施例中，第二电介质层150可以使场效应晶体管器件的源极/漏极、栅极结构和沟道区与下面的背栅极180、190电绝缘。第二电介质层150可为衬底110的原始层，或可通过共形沉积形成，例如原子层沉积(ALD)、等离子体增强ALD(PEALD)、低压化学气相沉积(LPCVD)及其组合。在各种实施例中，第二电介质层150可通过晶片接合形成，例如通过Smart工艺。
在各种实施例中，第一沟道区240可以是第二电介质层150上的第二半导体层160的一部分。在各种实施例中，第一沟道区240可以在第二电介质层150上，其中第一沟道区240可以由第二电介质层150上的第二半导体层160形成。第一沟道区240可以通过外延生长工艺形成在第二半导体层160上。
在各种实施例中，第二沟道区250可以是第二电介质层150上的第二半导体层160的一部分。在各种实施例中，第二沟道区250可以在第二电介质层150上，其中第二沟道区250可以由第二电介质层150上的第二半导体层160形成。第二沟道区250可以通过外延生长工艺形成在第二半导体层160上。
在各种实施例中，第一沟道区240和第二沟道区250可以是半导体材料，包括但不限于IV型半导体，例如硅(Si)和锗(Ge)，IV-IV化合物半导体，例如硅锗(SiGe)和碳化硅(SiC)，III-V化合物半导体，例如砷化镓(GaAs)、氮化镓(GaN)、磷化铟(InP)，III-V化合物半导体，例如硒化镉(CdSe)和硫化锌(ZnS)以及其组合。
在各种实施例中，第二电介质层150可具有在约2纳米(nm)到约20nm、或约2nm到约10nm、或约3nm到约5nm的范围内的厚度，但也涵盖其它厚度。第二电介质层150的厚度可以足以防止背栅极180、190和器件源极/漏极200、210和/或沟道区240、250之间的漏电流，同时还提供足够的电压灵敏度以利用集成电路(IC)芯片可用的电源电压来调谐上覆NFET或PFET器件的阈值电压Vt。
在各种实施例中，第一电介质板220和第二电介质板230可以形成在第二电介质层150上，并且将第一沟道区240和第二沟道区250与场效应晶体管器件的其他层和其他部件电隔离。
在各种实施例中，第一电介质板220和第二电介质板230可各自由绝缘电介质材料制成，该绝缘电介质材料包括但不限于氧化硅(SiO)、氮化硅(SiN)、氧氮化硅SiON、具有大于二氧化硅的电介质常数的高k电介质材料(SiO2)、具有小于二氧化硅的电介质常数的低k电介质材料(例如，掺碳的氧化硅(SiO：C))(SiO2)以及它们的组合。第一电介质板220和第二电介质板230可以是与第二电介质层150相同的电介质材料，或者可以是不同的电介质材料以允许选择性蚀刻。
在一个或多个实施例中，隔离区域170可以形成在衬底110的支撑衬底120上，其中隔离区域170可以将第一背栅极180与第二背栅极190物理地和电气地分离，并且将第一沟道区域240与第二沟道区域250物理地和电气地分离。隔离区170可以形成为穿过第二电介质层150、背栅极180、190和第一电介质层130，到达支撑衬底120的表面。在各种实施例中，隔离区170可为浅沟槽隔离区。
在一个或多个实施例中，对于NFET和PFET，栅极电介质层260可以形成在源极/漏极200、210和沟道区240、250上。栅极电介质层260可以跨隔离区170的顶表面形成，其中栅极电介质层260帮助将源极/漏极200(例如，n掺杂源极/漏极)与源极/漏极200(例如，p掺杂源极/漏极)电隔离。栅极电介质层260可以通过保形沉积形成，例如原子层沉积(ALD)、等离子体增强ALD(PEALD)或低压CVD(LPCVD)。
在各种实施例中，栅极电介质层260可以由绝缘电介质材料制成，包括但不限于氧化硅(SiO)、氮化硅(SiN)、氧氮化硅(SiON)、高k电介质材料及其组合。在各种实施例中，高k电介质可包括金属氧化物，例如氧化铪(HfO)、氧化铪硅(HfSiO)、氧氮化铪硅(HfSiON)、氧化镧(LaO)、氧化镧铝(LaAlO)、氧化锆(ZrO)、氧化锆硅(ZrSiO)、氧氮化锆硅(ZrSiON)、氧化钽(TaO)、氧化钛(TiO)、钡锶钛氧化物(BaSrTiO)、钡钛氧化物(BaTiO)、锶钛氧化物(SrTiO)、氧化钇(YO)、氧化铝(AlO)、铅钪钽氧化物(PbScTaO)和铌酸铅锌(PbZnNbO)。高k材料还可以包括诸如镧、铝、镁或其组合的掺杂剂。在各种实施例中，栅极电介质层260可以包括多层电介质材料，例如二氧化铪(SiO2)上的二氧化硅(HfO2)。
在各种实施例中，栅极电介质层260可以具有在约1nm至约3nm或约2nm的范围内的厚度，但是也考虑其他厚度。
在一个或多个实施例中，导电栅极层270可以形成在栅极电介质层260上，其中导电栅极层270可以是功函数材料，功函数材料可以是金属，例如钛(Ti)、钽(Ta)、钨(W)、钴(Co)、钼(Mo)、钛铝(TiAl)、金属化合物，例如氮化钛(TiN)、碳化钛(TiC)、氮化钽(TaN)、碳化钽(TaC)、氮化钨(WN)、氮化钛铝(TiAlN)及其组合。导电栅极层270可通过金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、等离子体增强ALD(PEALD)及其组合形成。
在各种实施例中，最低V器件可具有约4.3至约4.4eV的NFET功函数和约4.8至约4.9eV的PFET功函数。在各种实施例中，导电栅极层270可以具有在约4.3eV至约4.9eV的范围内的功函数，其可以用作NFET和PFET两者的共享内部金属栅极(IMG)。在各种实施例中，通过使用施加的电压来获得用于NFET或PFET或两者的适当Vt，从背栅极180、190调谐的Vt可以覆盖相同的范围。
在一个或多个实施例中，相同的导电栅极层270用于NFET和PFET，导致NFET和/或PFET的栅极中的一个或两个具有更高的阈值电压。选择为NFET和PFET栅极提供中间功函数值的导电栅极层270的材料可以减小栅极和铁电体层280之间的互补电容匹配。第一背栅极180和第二背栅极190可以用作NFET和PFET的分离的背栅极，以提供NFET和PFET的阈值电压Vt的单独调整。这可以提供互补电容匹配，同时还提供最陡的亚阈值摆动。
在非限制性的示例性实施例中，共享的IMG可以具有大约4.6eV的中间带隙功函数，这将导致NFET和PFET Vt都被调谐(例如，减小)大约0.3V，以实现预期的阈值电压。在另一非限制性示例实施例中，共享的IMG可以在预期范围的一端具有功函数(例如，对于NFET功函数金属为4.3eV，或者对于PFET功函数金属为4.9eV)，并且然后互补FET将具有被调谐/减小大约0.6V的阈值电压Vt(例如，如果共享的IMG具有4.9eV的预定功函数，则PFET的阈值电压Vt保持不变，并且NFET的阈值电压Vt被调整～0.6V)。
在各种实施例中，导电栅极层270可具有在约1nm到约10nm或约3nm到约5nm的范围内的厚度，但也预期其它厚度。导电栅极层270的厚度可以足以形成连续层，同时使电容最小化。
在一个或多个实施例中，铁电体(FE)层280可形成在导电栅极层270上，其中铁电体层280可通过物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体增强CVD(PECVD)及其组合来形成。
在各种实施例中，铁电体层280可以是铁电体材料，包括但不限于氧化铪(HfO)、氧化锆(ZrO)、氧化铪锆(HZO)、氧化铪硅(HfSiOx)、钛酸钡(BaTiO)、铌酸钾(KNbO)、钛酸铋(BiTiO)及其组合。铁电体层280在由导电栅极层270形成的栅极电极之前提供具有负电容的层，其中负电容可以改善亚阈值斜率以及导通电流与截止电流的比率(Ion/Ioff)。这可以减小器件的亚阈值区域中的漏电流。
在一个或多个实施例中，导电栅极电极层290可形成在铁电体层280上，其中导电栅极电极层290可以是金属，例如，钛(Ti)、钽(Ta)、钨(W)、钴(Co)、钼(Mo)、钛铝(TiAl)、金属化合物，例如，氮化钛(TiN)、碳化钛(TiC)、氮化钽(TaN)、碳化钽(TaC)、氮化钨(WN)、氮化钛铝(TiAlN)及其组合。
在各种实施例中，导电栅极电极层290可以通过金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、等离子体增强ALD(PEALD)、低压CVD(LPCVD)及其组合来形成。导电栅极电极层290可以具有不同金属和/或金属化合物的多个导电层。
在一个或多个实施例中，栅极结构可以包括金属290/铁电体280/金属270/电介质260串联叠层，其中栅极结构在CMOS电路的NFET和PFET上。栅极结构可以在第一沟道区240和第二沟道区250上方，并且跨越隔离区170以形成共享栅极结构。栅极结构层的组合可提供负电容栅极结构，而共用栅极结构可提供适当之电容匹配。
在各种实施例中，栅极侧壁间隔物300可以形成在导电栅极电极层290上，并且围绕NFET和PFET的栅极结构。在各种实施例中，栅极侧壁间隔物300可以通过保形沉积(例如，ALD、PEALD)形成，并且使用选择性定向蚀刻和/或化学/机械抛光(CMP)进行回蚀。栅极侧壁间隔物300可以是电介质材料，例如，氮化硅(SiN)或氧氮化硅(SiON)、硼碳氮化硅(SiBCN)及其组合。
图4是示出根据本发明实施例的NFET负电容场效应晶体管器件和PFET负电容场效应晶体管器件的源极/漏极和栅极结构的布局的顶视图。
在各种实施例中，第一掺杂半导体区200可在第一沟道区240的相对侧上形成第一源极/漏极203，且第二掺杂半导体区210可在第二沟道区250的相对侧上形成第二源极/漏极213，其中源极/漏极203、213及沟道区240、250可邻近于隔离区170且与其平行对准。在各种实施例中，第一源极/漏极203可以是n型源极/漏极，并且第二源极/漏极213可以是p型源极/漏极，以分别形成NFET和PFET。第一电介质板220可以与第一源极/漏极203相邻，并且第二电介质板230可以与第二源极/漏极213相邻。栅极侧壁间隔物300可以在第一和第二电介质片板20、230以及隔离区170上。
在各种实施例中，包括导电栅极电极层290和栅极侧壁间隔物300的栅极结构可以在沟道区240、250之上延伸并跨越隔离区170。
图5是示出根据本发明的实施例的形成到源极/漏极和栅极结构的电接触的顶视图。
在各种实施例中，桥接接触310可形成于第一源极/漏极203中的一者与第二源极/漏极213中的一者之间，其中第一源极/漏极203和第二源极/漏极213可在栅极结构的同一侧上。桥接接触310可为导电金属，例如钨(W)。
在各种实施例中，第一背栅极接触320可形成到第一背栅极180。第一背栅极接触部320可被配置为向第一背栅极180供应电压。
在各种实施例中，第二背栅极接触330可形成到第二背栅极190。第二背栅极接触部330可被配置为向第二背栅极190供应电压。
在各种实施例中，可将第一源极/漏极接触340形成到第一源极/漏极203中的另一者，且可将第二源极/漏极接触350形成到第二源极/漏极213中的另一者。
在各种实施例中，栅极接触可形成到栅极结构。
该电接触的布置可被配置为形成互补金属氧化物半导体(CMOS)电路，该CMOS电路包含NFET金属-铁电体-金属-绝缘体-半导体(MFMIS)负电容场效应晶体管器件和PFET金属-铁电体-金属-绝缘体-半导体(MFMIS)负电容场效应晶体管器件。
图6是示出根据本发明实施例的具有源极/漏极和背栅极接触的互补金属氧化物半导体(CMOS)电路的一侧的局部剖视图。
在各种实施例中，桥接接触310、第一背栅极接触320、第二背栅极接触330、第一源极/漏极接触340、第二源极/漏极接触350和栅极接触可包括与FET器件的对应组件电接触的通孔，以及与通孔电接触的导电线。在图6中，示出了在栅极结构前面的桥接接触310。
在各种实施例中，具有隔离区170的第一电介质层130和第二电介质层150可包封第一背栅极180以在n型源极/漏极203下方形成掩埋背栅极。
在各种实施例中，第一背栅极接触320和第二背栅极接触330可各自为导电材料，包括但不限于铜(Cu)、钨(W)、钴(Co)、钽(Ta)、钼(Mo)及其组合。背栅极接触320、330可穿过层间电介质(ILD)层400和第一电介质板220或第二电介质板230，以分别与第一背栅极180或第二背栅极190电接触。
在各种实施例中，层间电介质(ILD)层400可由绝缘电介质材料制成，包括但不限于氧化硅(SiO)、氮化硅(SiN)、氧氮化硅SiON)、具有大于二氧化硅的电介质常数的高k电介质材料(SiO2)、具有小于二氧化硅的电介质常数的低k电介质材料(例如，碳掺杂氧化硅(SiO：C))(SiO2)及其组合。
图7是根据本发明的实施例的沿着B-B平面的横截面侧视图，其示出了沟道区上方的栅极结构和沟道区下方的背栅极。
在一个或多个实施例中，第二背栅极190可以形成在第一半导体层140内，其中第二背栅极190在第一电介质层130和第二沟道区250之间。第二背栅极190可以在第二沟道区250下方并且在第二源极/漏极213之间。桥接接触310的一部分可以在栅极结构的第一侧上的第二源极/漏极213上，并且第二源极/漏极接触350可以在栅极结构的相对侧上的第二源极/漏极213上。
在一个或多个实施例中，金属290/铁电体280/金属270/电介质260栅极叠层可以在PFET的第二沟道区250上。在各种实施例中，栅极侧壁间隔物300的部分可在第二源极/漏极213上。
在各种实施例中，第二源极/漏极接触350可以形成到PFET的源极/漏极213，并且第一源极/漏极接触340可以形成到NFET的源极/漏极203。
在一个或多个实施例中，第一背栅极180和上覆器件部件可以具有与针对第二背栅极190和上覆器件所示的相同的配置。
在各种实施例中，第一源极/漏极接触340可形成到NFET的栅极结构的一侧上的第一源极/漏极203。
图8是示出根据本发明实施例，在没有Vt校正的情况下NFET和PFET栅极电容的组合的电容匹配的曲线图，其中NFET和PFET共享包括功函数材料的栅极结构。
与MOS晶体管的栅极叠层连接的铁电体电容器在CFE和CMOS之间建立串联连接。当与适当值的正电容器串联放置时，可以稳定化铁电体物质的负电容。为了实现负电容，基线(baseline)晶体管的充电线具有与极化的负斜率相交。因此，CFE的负值应该与CMOS良好匹配。这可以利用并联互补FET电容来实现跨整个Vin扫描范围的改进的C栅极到CFE匹配。
图8示出了在没有Vt校正的情况下NFET栅极电容和PFET栅极电容的组合的电容匹配(例如，在没有背栅极偏置的情况下中间带隙内部金属栅极功函数～4.6eV)。
在各种实施例中，导电栅极层270是内部金属栅极(IMG)，其在NFET和PFET之间具有共享的功函数。在一个或多个实施例中，导电栅极层270的功函数可以结合NFET和PFET器件的其他参数来选择，以匹配铁电体层280的电容。导电栅极层270的所选功函数值将导致NFET和PFET C-V曲线的一些分离。电容“匹配”来自电介质和铁电体材料以及厚度选择。我们可以通过减小NFET和PFET Vt来用互补电容匹配来补充这一点，以使共用的C-V曲线变平。组合的栅极电容是PFET栅极电容和NFET栅极电容的总和。这些栅电容中的每一个都可以与铁电体层280的电容串联。
图9是示出根据本发明实施例的在施加适当的背栅极偏压下NFET和PFET栅极电容的组合的电容匹配的曲线图，其中NFET和PFET共享包括功函数材料的栅极结构。
在各种实施例中，第一背栅极180和第二背栅极190可以用于向NFET和PFET中的任一个或两个施加适当的背栅极偏置，以通过单独调整Vt来平坦化共享的C-V曲线。
图10是示出根据本发明实施例的互补金属氧化物半导体(CMOS)电路的制造工艺的框图/流程图，该电路包括NFET金属-铁电体-金属-绝缘体-半导体(MFMIS)负电容场效应晶体管器件和PFET金属-铁电体-金属-绝缘体-半导体(MFMIS)负电容场效应晶体管器件。
在框910处，第一背栅极180和第二背栅极190可以形成在第一半导体层140中和第一电介质层130上。可以通过用金属或掺杂半导体材料代替半导体层140的一部分来形成第一背栅极180和第二背栅极190。
在框920处，可以在第二半导体层160的将成为第一沟道区240和/或第二沟道区250的区域上形成虚设栅极电介质层。
在框930，可以在虚设栅极电介质层上形成虚设栅极和栅极侧壁间隔物300。
在框940，第一对源极/漏极203和第二对源极/漏极213可以形成在虚设栅极和侧壁间隔物的相对侧上的第二半导体层160中。第一对源极/漏极203和第二对源极/漏极213可以通过将掺杂剂注入到第二半导体层160的在第一沟道区240和/或第二沟道区250的相对侧上的区域中来形成。
在框950处，可以使用选择性蚀刻来去除虚设栅极和虚设栅极电介质层。
在框960，可以在栅极侧壁间隔物300内的第二半导体层160上形成栅极电介质层260。
在框970处，可以在栅极侧壁间隔体300内的栅极电介质层260上形成导电栅极层270。
在框980处，可以在导电栅极层270上形成铁电体层280。
在框990处，可以在铁电体层280上形成导电栅极电极层290。
ILD层400可以形成在形成于衬底上的特征的表面上。
在各种实施例中，可以在ILD层中形成到相应器件特征的桥接接触310、第一背栅极接触320、第二背栅极接触330、第一源极/漏极接触340、第二源极/漏极接触350和栅极接触。
也可以使用“先栅极”工艺流程来制造最终结构。
本实施例可以包括集成电路芯片的设计，其可以以图形计算机编程语言创建，并且存储在计算机存储介质(诸如盘、磁带、物理硬盘驱动器或诸如存储访问网络中的虚拟硬盘驱动器)中。如果设计者不制造芯片或用于制造芯片的光刻掩模，则设计者可以通过物理手段(例如，通过提供存储设计的存储介质的拷贝)或电子地(例如，通过因特网)直接或间接地将所得到的设计传输到这样的实体。然后，将存储的设计转换为用于制造光刻掩模的适当格式(例如，GDSII)，其通常包括要在晶片上形成的所讨论的芯片设计的多个副本。光刻掩模用于限定要蚀刻或以其它方式处理的晶片(和/或其上的层)的区域。
本文所述的方法可用于集成电路芯片的制造。制造者可以以原始晶片形式(即，作为具有多个未封装芯片的单个晶片)、作为裸芯片或以封装形式来分发所得到的集成电路芯片。在后一种情况下，芯片被安装在单个芯片封装(例如塑料载体，具有被固定到母板或其它更高级载体的引线)中或多芯片封装(例如陶瓷载体，具有表面互连或掩埋互连中的一者或两者)中。在任何情况下，芯片然后与其它芯片、分立电路元件和/或其它信号处理设备集成，作为(a)中间产品(诸如母板)或(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，范围从玩具和其它低端应用到具有显示器、键盘或其它输入设备以及中央处理器的高级计算机产品。
还应当理解，将根据所列元素，例如SiGe来描述材料化合物。这些化合物包括化合物内不同比例的元素，例如SiGe包括SixGe1-x，其中x小于或等于1等。此外，其它元素可以包括在化合物中并且仍然根据本原理起作用。具有附加元素的化合物在本文中将被称为合金。
说明书中对“一个实施例”或“实施例”及其它变型的引用意味着结合该实施例描述的特定特征、结构、特性等被包括在至少一个实施例中。因此，在整个说明书中的各个地方出现的短语“在一个实施例中”或“在实施例中”以及任何其它变型的出现不一定都指相同的实施例。
应当理解，例如在“A/B”、“A和/或B”以及“A和B中的至少一个”的情况下，使用以下“/”、“和/或”以及“中的至少一个”中的任何一个旨在涵盖仅对第一列出的选项(A)的选择、或仅对第二列出的选项(B)的选择、或对两个选项(A和B)的选择。作为进一步的例子，在“A、B和/或C”和“A、B和C中的至少一个”的情况下，这样的措词旨在包括仅选择第一个列出的选项(A)，或者仅选择第二个列出的选项(B)，或者仅选择第三个列出的选项(C)，或者仅选择第一个和第二个列出的选项(A和B)，或者仅选择第一个和第三个列出的选项(A和C)，或者仅选择第二个和第三个列出的选项(B和C)，或者选择所有三个选项(A和B和C)。这可以扩展到所列的许多项目，这对于本领域和相关领域的普通技术人员来说是显而易见的。
本文所使用的术语仅用于描述特定实施例的目的，且不希望限制实例性实施例。如本文所用，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文另有明确指示。还将理解，术语“包括”、“包含”和/或“含有”在本文中使用时指定所陈述的特征、整数、步骤、操作、元件和/或组件的存在，但不排除一个或多个其它特征、整数、步骤、操作、元件、组件和/或其群组的存在或添加。
为了便于描述，这里可以使用诸如“下面”、“下方”、“下部”、“上方”、“上部”等空间相对术语来描述一个元件或特征与另一元件或特征的关系，如图中所示，应当理解，空间相对术语旨在包括除了图中所示的定向之外的装置在使用或操作中的不同定向，例如，如果图中的装置翻转，则描述为在其它元件或特征“下面”或“下方”的元件将定向在其它元件或特征“上方”。因此，术语“下方”可以包括上方和下方的取向。该装置可以以其它方式定向(旋转90度或处于其它定向)，并且可以相应地解释本文所使用的空间相对描述。此外，还将理解，当层被称为在两个层“之间”时，它可以是两个层之间的唯一层，或者也可以存在一个或多个中间层。
应当理解，尽管术语第一、第二等等可以在此用于描述各种元件，但是这些元件不应当受这些术语的限制。这些术语仅用于将一个元件与另一个元件区分。因此，在不脱离本概念的范围的情况下，下面讨论的第一元件可以被称为第二元件。
还应当理解，当诸如层、区域或衬底的元件被称为在另一元件“上”或“上方”时，其可以直接在另一元件上，或者也可以存在中间元件。相反，当元件被称为“直接在另一元件上”或“直接在另一元件上方”时，不存在中间元件。还将理解，当元件被称为“连接”或“耦合”到另一元件时，其可以直接连接或耦合到另一元件，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接耦合”到另一元件时，不存在中间元件。
已经描述了器件的优选实施例和制造该器件的方法(其旨在说明而非限制)，注意到本领域技术人员根据上述教导可以进行修改和变化。因此，应当理解，可以在所公开的特定实施例中进行改变，这些改变在由所附权利要求概括的本发明的范围内。因此，已经用专利法所要求的细节和特性描述了本发明的各方面，在所附权利要求中阐述了所要求保护的和期望由专利证书保护的内容。
在本发明的优选实施例中，提供了一种互补金属氧化物半导体(CMOS)电路，包括：在支撑衬底和第一背栅极之间的第一电介质层；栅极电介质层，位于所述第一背栅极上方的第一沟道区上；在所述第一沟道区的相对侧上的第一对源极/漏极；以及在栅极电介质层上的具有功函数值的导电栅极层和铁电体层，其中第一背栅极能够调整第一沟道区的阈值电压。该电路还可以包括在第一电介质层上的第二背栅极，以及在第二背栅极上方的第二沟道区。该电路可进一步包括在第二沟道区的相对侧上的第二对源极/漏极，其中第一对源极/漏极是n掺杂的，而第二对源极/漏极是p掺杂的。该电路还可以包括在支撑衬底上的隔离区域，该隔离区域将第一背栅极与第二背栅极分离并且将第一沟道区域与第二沟道区域分离。栅极电介质层可以在第一沟道区和第二沟道区上。导电栅极层可以具有在4.3eV至4.9eV的范围内的预定功函数值。该电路可以进一步包括在第一沟道区的相对侧上的第一对源极/漏极中的一个上和在第二沟道区的相对侧上的第二对源极/漏极中的一个上的桥接接触，其中桥接接触在第一对源极/漏极中的一个和第二对源极/漏极中的一个之间形成电连接，以形成互补金属氧化物半导体(CMOS)电路。

Claims (13)

1.一种场效应晶体管(FET)器件，包括：
支撑衬底上的隔离区，其将第一背栅极与第二背栅极分离；
在第一沟道区和第二沟道区上的栅极电介质层；以及
在所述栅极电介质层上的具有功函数值的导电栅极层和铁电体层，其中所述第一背栅极能够调整所述第一沟道区的阈值电压，并且所述第二背栅极能够调整所述第二沟道区的阈值电压。
2.根据权利要求1所述的器件，还包括在所述支撑衬底与所述第一背栅极之间以及在所述支撑衬底与所述第二背栅极之间的第一电介质层。
3.根据权利要求1所述的器件，还包括在所述第一沟道区的相对侧上的第一对源极/漏极。
4.根据权利要求3所述的器件，还包括在所述第二沟道区的相对侧上的第二对源极/漏极。
5.根据权利要求4所述的器件，其中，所述第一对源极/漏极是n掺杂的，并且所述第二对源极/漏极是p掺杂的。
6.根据权利要求5所述的器件，其中所述导电栅极层具有在4.3eV至4.9eV的范围内的预定功函数值。
7.根据权利要求1所述的器件，其中所述铁电体层是选自由氧化铪(HfO)、氧化锆(ZrO)、氧化铪锆(HZO)、氧化铪硅(HfSiOx)、钛酸钡(BaTiO)、铌酸钾(KNbO)、钛酸铋(BiTiO)及其组合所组成的组的铁电体材料。
8.根据权利要求7所述的器件，其特征在于，进一步包括在所述第一沟道区的相对侧上的所述第一对源极/漏极中的一个源极/漏极上以及在所述第二沟道区的相对侧上的所述第二对源极/漏极中的一个源极/漏极上的桥接接触，其中所述桥接接触在所述第一对源极/漏极中的所述一个源极/漏极与所述第二对源极/漏极中的所述一个源极/漏极之间形成电连接以形成所述互补金属氧化物半导体(CMOS)电路。
9.一种制造场效应晶体管(FET)器件的方法，包括：
在支撑衬底上第一介质层和第二介质层之间形成第一背栅极和第二背栅极；
在第一沟道区的相对侧上形成第一对源极/漏极，其中所述第一沟道区在所述第一背栅极上方；
在第二沟道区的相对侧上形成第二对源极/漏极，其中所述第二沟道区在所述第二背栅极上方；
在第一沟道区和第二沟道区上形成栅极电介质层；
在所述栅极电介质层上形成具有功函数值的导电栅极层；以及
在所述导电栅极层上形成铁电体层。
10.根据权利要求9所述的方法，还包括在所述铁电体层上形成导电栅极电极层，其中所述铁电体层具有负电容范围。
11.根据权利要求10所述的方法，其中所述导电栅极层是从由钛(Ti)、钽(Ta)、钨(W)、钴(Co)、钼(Mo)、钛铝(TiAl)、氮化钛(TiN)、碳化钛(TiC)、氮化钽(TaN)、碳化钽(TaC)、氮化钨(WN)、氮化钛铝(TiAlN)及其组合组成的组中选择的功函数材料。
12.根据权利要求9所述的方法，还包括形成到所述第一背栅极的第一背栅极接触部和到所述第二背栅极的第二背栅极接触部。
13.根据权利要求12所述的方法，还包括在所述第一沟道区的相对侧上的所述第一对源极/漏极中的一个源极/漏极上以及在所述第二沟道区的相对侧上的所述第二对源极/漏极中的一个源极/漏极上形成桥接接触，其中所述桥接接触在所述第一对源极/漏极中的所述一个源极/漏极与所述第二对源极/漏极中的所述一个源极/漏极之间形成电连接，以形成所述互补金属氧化物半导体(CMOS)电路。
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