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CN1622336A - 具有锗沟道区域的非平面晶体管及其制备方法 - Google Patents

具有锗沟道区域的非平面晶体管及其制备方法 Download PDF

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CN1622336A
CN1622336A CNA2004100953704A CN200410095370A CN1622336A CN 1622336 A CN1622336 A CN 1622336A CN A2004100953704 A CNA2004100953704 A CN A2004100953704A CN 200410095370 A CN200410095370 A CN 200410095370A CN 1622336 A CN1622336 A CN 1622336A
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Abstract

本发明提供一种具有多栅极结构的非平面晶体管及其制造方法，该结构包括锗沟道区域。非平面晶体管包括硅体和覆盖硅体暴露表面的沟道区域。该沟道区域由锗层形成，并包括第一沟道区域和第二沟道区域。为了形成锗沟道区域，在衬底上形成平台型活性区域，并且形成锗层以便覆盖该活性区域的两个侧壁和上表面。

Description

具有锗沟道区域的非平面晶体管及其制备方法
本申请基于2003年11月24日向韩国知识产权局申请的韩国专利申请2003-83623，其全部内容在此引入作为参考。
技术领域
本发明涉及半导体器件及其制备方法，更具体地，本发明涉及具有锗沟道区域的非平面晶体管及其制备方法。
背景技术
为了改善半导体器件的速度和操作，并且降低功率消耗，尝试通过降低集成电路的各个晶体管的尺寸，同时保持晶体管的驱动能力(driving capacity)来提高集成电路的器件密度。用于降低半导体器件尺寸的技术对于增加器件密度是必要的。
多栅极(multi-gate)晶体管已被建议用作场效应晶体管(FETs)的按比例缩放技术(scaling technology)，以提高互补型金属氧化物半导体(CMOS)结构的器件密度，该多栅极晶体管中栅极形成在鳍状(fin shaped)硅体(silicon body)上，该硅体使用在绝缘体上生长的硅(SOI)的芯片(wafer)形成。下文中，鳍状硅体将称作硅鳍体。通过采用完全耗尽型(complete depletion type)SOI结构，使用硅鳍体的多栅极晶体管用于按比例缩小CMOS并提供优异的阈下(sub-threshold)特性和电流控制能力而不会增加栅极长度。此外，使用硅鳍体的多栅极晶体管可有效控制短沟道效应(short channel effect)(SCE)，并且因此沟道区域的电势没有被漏极电压影响。Fu-liang Yang等人的“35mm CMOSFinFETs”，VLSI 2002，美国专利号6413802和美国专利号6642090描述了使用硅鳍体的多栅极晶体管的优势。这些专利在此引入作为参考。
缩放器件的尺寸而不影响CMOS器件的性能的另一种方法是改进在半导体材料中载流子，即电子或空穴的迁移率。例如美国专利申请2003/0102497A1公开了通过使用各种晶面而使CMOS Fin FET的迁移率最佳化的方法，其内容在此引入作为参考。
但是，使用硅鳍体的常规多栅极晶体管将用于构成沟道区域的材料限制为硅，因此限制了改善沟道区域中载流子迁移率的可能性。
发明内容
本发明提供一种非平面晶体管，通过采用在鳍体活性区域上形成的多栅极结构，该非平面晶体管提高了半导体器件的集成和性能，并且改善了沟道中载流子迁移率。
本发明还提供一种制备非平面晶体管的方法，该晶体管包括具有在多栅极晶体管中改善了载流子迁移率的沟道，该多栅极晶体管在鳍体活性区域上形成。
根据本发明的一方面，提供一种非平面晶体管，该晶体管包括硅体和在硅体上覆盖暴露的表面的沟道区域，该硅体具有两个侧壁(sidewalls)和形成在衬底上的上表面。沟道区域具有比硅体更大的载流子迁移率。在沟道区域上形成栅极，和在沟道区域和栅极之间插入栅极介电层(gate dielectric layer)。此外，源/漏区域形成在硅体上，沟道区域的两侧面之上。
在一个实施方式中，由锗(Ge)或SiGe形成沟道区域。
沟道区域包括第一沟道区域和第二沟道区域，其形成在硅体的两个侧壁上并覆盖该两个侧壁。
优选沟道区域覆盖硅体的两个侧壁和上表面。此处，沟道区域包括第一沟道区域和第二沟道区域，其分别覆盖硅体的两个侧壁，并沿垂直于衬底主表面的表面延伸，和第三沟道区域，其覆盖硅体的上表面并沿与衬底的主表面平行的表面延伸。栅极包括形成在第一沟道区域上的第一栅极、形成在第二沟道区域上的第二栅极和形成在第三沟道区域上的第三栅极。第一栅极、第二栅极和第三栅极是电相互连接的。
在一个实施方式中，栅极介电层由选自GexOyNz、GexSiyOz、SiO2、SiON、Si3N4、和金属氧化物或其组合的高介电材料形成。栅极介电层由选自HfO2、ZrO2、Al2O3、TiO2、Ta2O5的高介电材料形成。
在一个实施方式中，栅极由导电多晶硅层、金属层、金属氮化物层或金属硅化物层形成。
在一个实施方式中，栅极形成为包括导电多晶硅层和其上的第一金属硅化物层的叠层结构。
非平面晶体管还可以包括形成在源/漏区域上的第二金属硅化物层。
在一个实施方式中，硅体形成在衬底上的绝缘层之上。该绝缘层可以由绝缘体上的硅(SOI)衬底的隐埋氧化物膜(buried oxide film)形成，并且硅体由SOI层形成。
根据本发明的另一方面，提供一种包括硅体的非平面晶体管，该硅体形成在衬底上，并具有两个侧壁和上表面。在硅体上形成Ge层的沟道区域。在沟道区域上形成栅极，在沟道区域和栅极之间插入栅极介电层。此外，源/漏区域形成在硅体上的沟道区域的两个侧面上。
在一个实施方式中，沟道区域包括第一沟道区域和第二沟道区域，其分别覆盖硅体的两个侧壁。
在一个实施方式中，Ge层覆盖硅体的两个侧壁和上表面。
在一个实施方式中，沟道区域包括第一沟道区域和第二沟道区域，其分别覆盖硅体的两个侧壁，并沿垂直于衬底主表面的表面延伸，和第三沟道区域，其覆盖硅体的上表面并沿与衬底的主表面垂直的表面延伸。栅极可以包括形成在第一沟道区域上的第一栅极、形成在第二沟道区域上的第二栅极和形成在第三沟道区域上的第三栅极。第一栅极、第二栅极和第三栅极是电相互连接的。
在一个实施方式中，栅极介电层由选自GexOyNz、GexSiyOz、SiO2、SiON、Si3N4、或金属氧化物或其组合的高介电材料形成。栅极介电层可以由选自HfO2、ZrO2、Al2O3、TiO2和Ta2O5的高介电材料形成。
在一个实施方式中，栅极由导电多晶硅层、金属层、金属氮化物层或金属硅化物层形成。
在一个实施方式中，栅极形成为包括导电多晶硅层和其上的第一金属硅化物层的叠层结构。
非平面晶体管还可以包括形成在源/漏区域上的第二金属硅化物层。
硅体可以形成在衬底上的绝缘层之上。在一个实施方式中，该绝缘层由SOI衬底的隐埋氧化物膜形成，并且硅体由SOI层形成。
根据本发明的另一个方面，提供一种用于制备非平面晶体管的方法，包括在衬底上形成具有两个侧壁和上表面的台面型(mesa type)活性区域。接着，形成沟道区域，其覆盖该活性区域的三个表面。在沟道区域上形成栅极介电层，且在栅极介电层上形成栅极。在该活性区域中形成源/漏区域。
优选活性区域由SOI层形成。
在一个实施方式中，沟道区域由载流子迁移率比该活性区域高的材料形成。沟道区域可以由Ge或SiGe形成。
在一个实施方式中，沟道区域包括第一沟道区域和第二沟道区域，其分别覆盖活性区域的两个侧壁。
通过选择性外延生长法在活性区域的表面形成沟道区域。沟道区域可以包括第一沟道区域和第二沟道区域，其覆盖活性区域的两个侧壁，并沿垂直于衬底主表面的表面延伸，和第三沟道区域，其覆盖活性区域的上表面并沿与衬底的主表面平行的表面延伸。
在一个实施方式中，形成栅极以便包括形成在第一沟道区域上的第一栅极、形成在第二沟道区域上的第二栅极和形成在第三沟道区域上的第三栅极。
栅极介电层可以由GexOyNz、GexSiyOz、SiO2、SiON、Si3N4、HfO2、ZrO2、Al2O3、TiO2、Ta2O5或其组合形成。此处，栅极介电层由下面的层形成：通过热氧化法(thermal oxidation method)从沟道区域的表面生长的层，或通过化学气相沉积(CVD)法或原子层沉积(ALD)法形成的层。
在一个实施方式中，栅极覆盖活性区域的两个侧壁和上表面，沟道区域和栅极介电层插在栅极和活性区域之间。
在一个实施方式中，栅极由导电多晶硅层、金属层、金属氮化物层或金属硅化物层形成。
在具有三栅极结构的非平面晶体管中，即使当栅极的长度由于半导体器件的比例缩放而降低时，可以通过控制栅极而防止SCE。此外，三栅极结构采用了锗(Ge)沟道，所以改善了沟道中的载流子迁移率。
附图简述
从对本发明的优选实施方式的更具体描述中，参考附图，本发明的前述和其它目的、特征和优势将很明显，在不同的图中相同的标号表示同样的部件。附图不一定是按比例的(scale)，相反其重点放在解释本发明的原理上。在附图中，为清楚起见，放大了各层和区域的尺寸和厚度。
图1为说明本发明第一实施方式的非平面晶体管的结构的透视图。
图2为图1的非平面晶体管沿II-II′线的剖视图。
图3为图1的非平面晶体管沿III-III′线的剖视图。
图4为说明本发明第二实施方式的非平面晶体管的剖视图。
图5A-5D为说明本发明非平面晶体管的制备方法的剖视图。
优选实施方式
图1为说明本发明第一实施方式的非平面晶体管的结构的透视图。图2为图1的非平面晶体管沿II-II′线的剖视图，和图3为图1的非平面晶体管沿III-III′线的剖视图。
参考图1～3，在绝缘体上的硅(SOI)衬底的隐埋氧化物膜(BOX)10上形成根据本发明第一实施方式的非平面晶体管。此处，可以通过氧植入隔离(SIMOX)法形成衬底。形成的BOX10的厚度例如为1,000～1,500埃。本发明第一实施方式的非平面晶体管包括硅体20，其通过使SOI衬底的SOI层形成图案而形成，以便在BOX10上形成平台型活性区域。硅体20从BOX10以矩形延伸。硅体20具有垂直于BOX10主表面的上表面的侧壁，并且具有与BOX10主表面的上表面平行的上表面。
在硅体20的侧壁和上表面上形成沟道区域30。沟道区域30由能够提供比硅体20更高的载流子迁移率的材料形成，例如锗(Ge)或SiGe，并且优选Ge。此处，载流子指电子或空穴。沟道区域30包括第一沟道区域30a、第二沟道区域30b和第三沟道区域30c。此处，第一沟道区域30a和第二沟道区域30b沿硅体20的侧壁，垂直于BOX10的上表面延伸。第三沟道区域30c沿硅体20的上表面，平行于BOX10的主表面的上表面延伸。在Ge沟道或SiGe沟道中的载流子迁移率高于硅(Si)沟道。沟道区域30由Ge或SiGe形成，并且包括第一、第二和第三沟道区域30a、30b和30c，从而改善了晶体管中载流子迁移率。
在沟道区域30上形成栅极50。栅极50的延伸方向与硅体20延伸的方向正交，以便覆盖硅体20的侧壁和上表面。栅极50可以由下面的层形成：具有金属，例如钨(W)、铂(Pt)或铝(Al)的导电多晶硅层；金属氮化物层，例如TiN；金属硅化物层，该金属硅化物层得自难熔金属，例如钴(Co)、镍(Ni)、钛(Ti)、铪(Hf)、或Pt、或这些材料的组合。栅极50还可以形成为叠层结构，该结构具有导电多晶硅层和形成在其上的金属硅化物层。
栅极50具有邻近第一沟道区域30a形成的第一栅极50a、邻近第二沟道区域30b形成的第二栅极50b和形成在第三沟道区域30c上的第三栅极50c。此处，整体地形成第一栅极50a、第二栅极50b和第三栅极50c，从而第一至第三栅极50a、50b、和50c是电相互连接的。
栅极介电层40插在沟道区域30和栅极50之间。更具体地，栅极介电层40插在栅极50和第一沟道区域30a、第二沟道区域30b和第三沟道区域30c之间。栅极介电层40由GexOyNz、GexSiyOz、SiO2、SiON、或Si3N4形成，或由金属氧化物，例如HfO2、ZrO2、Al2O3、TiO2或Ta2O5形成的高介电材料形成。栅极介电层40也可以形成为包括这些材料的两种或多种的叠层结构。
如图3所示，源/漏区域62布置在硅体20上的沟道区域30的两侧。此处，仅仅第三沟道区域30c图示在图3中。图1～3示出的晶体管可以用作NOMS晶体管或PMOS晶体管。源/漏区域62用n型杂质或p型杂质掺杂，取决于晶体管的MOS类型。此外，可以在栅极50的侧壁上形成绝缘隔板(insulating spacers)。
图4为说明本发明第二实施方式的非平面晶体管的剖视图。此处，该剖视图对应于沿图1的线HI-III′的图3的剖视图。图4显示的非平面晶体管的结构与图1～3显示的非平面晶体管的结构相同，除了分别在栅极50和源/漏区域62上形成了第一金属硅化物层82和第二金属硅化物层84。
更具体地，在栅极50的两侧上形成绝缘隔板70后，形成第一金属硅化物层82和第二金属硅化物层84，以便降低薄层电阻(sheet resistance)和接触电阻。此处，第一金属硅化物层82和第二金属硅化物层84可以由金属硅化物，例如Co、Ni、Ti、Hf、Pt或W形成。
绝缘隔板70由硅氧化物层72和硅氮化物层74形成。但是，该结构可以以多种不同形式变化。而且，相应于绝缘隔板70的绝缘隔板可以形成在图1～3的栅极50的两侧上。
如上述参考图1～4所述，根据本发明列举的实施方式的非平面晶体管包括三栅极结构，其中第一栅极50a、第二栅极50b和第三栅极50c形成在SOI衬底上，从而即使当栅极的长度由于半导体器件的按比例减小而减少时，通过控制栅极能够避免SCE。此外，三栅极结构采用了Ge沟道，所以改善了沟道内载流子迁移率。特别是，非平面晶体管采用了多栅极晶体管结构以有效控制SCE，并且在形成沟道时使用Ge以改善载流子迁移率。因此，即使当制造栅极长度小于30纳米的高度集成器件时，可以保持晶体管的优异性能。
下文，将参考图5A～5D描述制造本发明的图1的非平面晶体管的方法。
参考图5A，制备SOI衬底，其中相继形成硅衬底100、BOX110和SOI层。通过SIMOX法形成的SOI衬底可以用作SOI衬底。BOX110的厚度为，例如1000～1500埃。
使用光致抗蚀剂图案或硬质掩模图案作为蚀刻掩模，蚀刻SOI层，并且在BOX110上形成硅体120，提供平台型活性区域。硅体120包括侧壁120a和上表面120b，侧壁120a垂直于硅衬底100主表面的上表面而延伸，而上表面120b平行于硅衬底100的上表面而延伸。
优选硅体120的上表面120b的宽度W小于50纳米，硅体120的高度H小于70纳米。在图5a中，示出的硅体120的高度H大于硅体120的宽度W，但是宽度W和高度H之间的关系可以改变。例如，硅体120的高度(H)可以等于或小于上表面120b的宽度(W)。
参考图5B，覆盖硅体120的侧壁120a和上表面120b的沟道区域130，通过选择性外延生长法形成。此处，沟道区域130由Ge或SiGe形成，优选Ge。为了用Ge形成沟道区域130，可以使用GeH4作为Ge原料气体。沟道区域130也可以通过选择性外延法形成，例如分子束外延(MBE)法、超高真空化学气相沉积(UHV-CVD)法或快速热化学气相沉积(RTCVD)法形成。
优选沟道区域130的厚度(D)小于70纳米。
如参考图1～3所述的，沟道区域130包括图2中的第一沟道区域30a和第二沟道区域30b，其沿着硅体120的侧壁延伸，以及第三沟道区域30c，其沿着硅体120的上表面延伸。
参考图5C，在沟道区域130上形成栅极介电层140。此处，使用热氧化法，通过从沟道区域130的表面生长所需的层而形成栅极介电层140。也可以通过化学气相沉积(CVD)法或原子层沉积(ALD)法形成栅极介电层140。例如，栅极介电层140可以由GexOyNz、GexSiyOz、SiO2、SiON、或Si3N4形成，或由包括金属氧化物，例如HfO2、ZrO2、Al2O3、TiO2或Ta2O5的高介电材料形成。栅极介电层140也可以通过聚集这些材料的两种和多种而形成。
参考图5D，在栅极介电层140上形成用于形成栅极的导电层150。导电层150可以由导电多晶硅层、金属层、金属氮化物层或金属硅化物层形成。
接着，如图1～3所示，将导电层150形成图案以形成栅极50。此处，在将形成活性区域的沟道区域130和栅极介电层140插入硅体120和栅极50之间的同时，使导电层150形成图案，以便形成覆盖硅体120的侧壁和上表面的栅极50。由此，形成了图1的结构。
接着，通过常规工艺形成绝缘隔板70，并且进行离子注入工艺和退火工艺以便形成图4所示的源/漏区域62。此外，当需要时，通过进行常规的自对准硅化物工艺，可以在栅极的上表面和源/漏区域上形成金属硅化物层。
根据本发明的示例性实施方式，非平面晶体管具有三栅极结构，其在SOI衬底上实现，并包括由Ge形成的沟道区域，由此改进了沟道的载流子流动性。因为，根据本发明示例性实施方式的晶体管采用非平面三栅极结构，即使当栅极的长度由于半导体器件的按比例缩放而减少时，通过控制栅极可以容易地防止SCE。因此，即使当制造高度集成的器件时可以保持晶体管的优异性能。
虽然已经参考示例性的实施方式具体显示和描述了本发明，本领域普通技术人员应该理解，可以对其进行各种形式和细节上的变化，而不脱离本发明所附权利要求所限定的精神和范围。

Claims (42)

1.一种非平面晶体管，包括：
在衬底上形成的硅体，该硅体具有两个侧壁和上表面；
沟道区域，其载流子迁移率大于所述硅体，并覆盖硅体的三个表面；
在沟道区域上形成的栅极；
插在沟道区域和栅极之间的栅极介电层；以及
在沟道区域的两侧上形成的源/漏区域。
2.权利要求1的非平面晶体管，其中沟道区域由锗(Ge)或SiGe形成。
3.权利要求1的非平面晶体管，其中沟道区域由Ge形成。
4.权利要求1的非平面晶体管，其中沟道区域包括第一沟道区域和第二沟道区域，其分别覆盖硅体的两个侧壁。
5.权利要求1的非平面晶体管，其中沟道区域覆盖硅体的两个侧壁和上表面。
6.权利要求5的非平面晶体管，其中沟道区域包括第一沟道区域、第二沟道区域和第三沟道区域，其中第一和第二沟道区域分别覆盖硅体的两个侧壁，并沿着垂直于衬底主表面的表面延伸，而第三沟道区域覆盖硅体的上表面，并沿着平行于衬底主表面的表面延伸。
7.权利要求6的非平面晶体管，其中栅极包括形成在第一沟道区域上的第一栅极、形成在第二沟道区域上的第二栅极和形成在第三沟道区域上的第三栅极。
8.权利要求7的非平面晶体管，其中第一栅极、第二栅极和第三栅极是电相互连接的。
9.权利要求1的非平面晶体管，其中栅极介电层由选自GexOyNz、GexSiyOz、SiO2、SiON、Si3N4、和金属氧化物或其组合的高介电材料形成。
10.权利要求9的非平面晶体管，其中栅极介电层由选自HfO2、ZrO2、Al2O3、TiO2和Ta2O5的高介电材料形成。
11.权利要求1的非平面晶体管，其中栅极由导电多晶硅层、金属层、金属氮化物层或金属硅化物层中的至少一种形成。
12.权利要求1的非平面晶体管，其中栅极形成为包括导电多晶硅层和其上的第一金属硅化物层的叠层结构。
13.权利要求1的非平面晶体管，还包括形成在源/漏区域上的第二金属硅化物层。
14.权利要求1的非平面晶体管，其中硅体形成在衬底上的绝缘层之上。
15.权利要求14的非平面晶体管，其中绝缘层由绝缘体上的硅(SOI)衬底的隐埋氧化物膜形成，并且硅体由SOI层形成。
16.一种非平面晶体管，包含
形成在衬底上的硅体，该硅体具有两个侧壁和上表面；
由硅体上的Ge层形成的沟道区域；
在沟道区域上形成的栅极；
在沟道区域和栅极之间插入的栅极介电层；以及
源/漏区域，其形成在沟道区域的两个侧面上。
17.权利要求16的非平面晶体管，其中沟道区域包括第一沟道区域和第二沟道区域，其分别覆盖硅体的两个侧壁。
18.权利要求16的非平面晶体管，其中Ge层覆盖硅体的两个侧壁和上表面。
19.权利要求18的非平面晶体管，其中沟道区域包括第一沟道区域、第二沟道区域和第三沟道区域，所述第一和第二沟道区域分别覆盖硅体的两个侧壁，并沿垂直于衬底的主表面的表面延伸，所述第三沟道区域覆盖硅体的上表面并沿与衬底的主表面垂直的表面延伸。
20.权利要求19的非平面晶体管，其中栅极包括形成在第一沟道区域上的第一栅极、形成在第二沟道区域上的第二栅极和形成在第三沟道区域上的第三栅极。
21.权利要求20的非平面晶体管，其中第一栅极、第二栅极和第三栅极是电相互连接的。
22.权利要求16的非平面晶体管，其中栅极介电层由选自GexOyNz、GexSiyOz、SiO2、SiON、Si3N4、和金属氧化物、及其组合的高介电材料形成。
23.权利要求22的非平面晶体管，其中栅极介电层由选自HfO2、ZrO2、Al2O3、TiO2和Ta2O5的高介电材料形成。
24.权利要求16的非平面晶体管，其中栅极由导电多晶硅层、金属层、金属氮化物层和金属硅化物层中的至少一种形成。
25.权利要求16的非平面晶体管，其中栅极形成为包括导电多晶硅层和其上的第一金属硅化物层的叠层结构。
26.权利要求16的非平面晶体管，还包括形成在源/漏区域上的第二金属硅化物层。
27.权利要求16的非平面晶体管，其中硅体形成在衬底上的绝缘层之上。
28.权利要求27的非平面晶体管，其中绝缘层由SOI衬底的隐埋氧化物膜形成，并且硅体由SOI层形成。
29.一种制备非平面晶体管的方法，该方法包括
在衬底上形成具有两个侧壁和上表面的台面型活性区域；
形成沟道区域，其覆盖活性区域的三个表面；
在沟道区域上形成栅极介电层；
在栅极介电层上形成栅极；以及
在活性区域中形成源/漏区域。
30.权利要求29的方法，其中活性区域由SOI层形成。
31.权利要求29的方法，其中通过选择性外延生长法在活性区域的表面上形成沟道区域。
32.权利要求31的方法，其中沟道区域由载流子迁移率比该活性区域大的材料形成。
33.权利要求32的方法，其中沟道区域由Ge和SiGe中的至少一种形成。
34.权利要求32的方法，其中沟道区域由Ge形成。
35.权利要求29的方法，其中沟道区域包括第一沟道区域和第二沟道区域，其分别覆盖活性区域的两个侧壁。
36.权利要求29的方法，其中沟道区域包括第一沟道区域、第二沟道区域和第三沟道区域，所述第一和第二沟道区域分别覆盖活性区域的两个侧壁，并沿垂直于衬底的主表面的表面延伸，所述第三沟道区域覆盖活性区域的上表面并沿平行于衬底的主表面的表面延伸。
37.权利要求36的方法，其中形成栅极以便包括形成在第一沟道区域上的第一栅极、形成在第二沟道区域上的第二栅极和形成在第三沟道区域上的第三栅极。
38.权利要求29的方法，其中栅极介电层由选自GexOyNz、GexSiyOz、SiO2、SiON、Si3N4、HfO2、ZrO2、Al2O3、TiO2、Ta2O5或其组合形成。
39.权利要求29的方法，其中栅极介电层由通过热氧化法从沟道区域的表面成长的层形成。
40.权利要求29的方法，其中栅极介电层通过化学气相沉积(CVD)法或原子层沉积(ALD)法形成。
41.权利要求29的方法，其中栅极覆盖活性区域的两个侧壁和上表面，沟道区域和栅极介电层插在栅极和活性区域之间。
42.权利要求29的方法，其中栅极由导电多晶硅层、金属层、金属氮化物层和金属硅化物层中的至少一种形成。
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