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CN108573918A - 衬底、分割衬底的方法及半导体器件 - Google Patents

衬底、分割衬底的方法及半导体器件 Download PDF

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CN108573918A CN201810188499.1A CN201810188499A CN108573918A CN 108573918 A CN108573918 A CN 108573918A CN 201810188499 A CN201810188499 A CN 201810188499A CN 108573918 A CN108573918 A CN 108573918A
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Abstract

一种对衬底进行分割的方法包括：制备衬底，所述衬底包括具有划片槽区及器件区的晶体半导体层、位于所述晶体半导体层上的介电层以及与所述介电层实体接触且设置在所述晶体半导体层的所述划片槽区上的分隔结构；在所述晶体半导体层中形成非晶区；以及在形成所述非晶区之后，在所述晶体半导体层上执行研磨工艺。所述非晶区形成在所述晶体半导体层的所述划片槽区中。

Description

衬底、分割衬底的方法及半导体器件
[相关申请的交叉参考]
本专利申请主张在2017年3月10日在韩国知识产权局提出申请的韩国专利申请第10-2017-0030840号的优先权，所述韩国专利申请的公开内容全文并入本案供参考。
技术领域
本公开大体来说涉及衬底、分割衬底的方法及半导体器件。
背景技术
随着电子产业的发展，可提供轻、小、高速、高性能及低成本的电子产品。可使用晶片级衬底(wafer-level substrate)来制造半导体器件。所述衬底可包括多个器件区，且可对所述衬底进行锯切以使半导体器件彼此分离。应防止半导体器件在对衬底进行锯切的工艺中受到损坏。另外，当对衬底的锯切较差时，半导体器件的制造良率可降低。
发明内容
本发明概念的实施例可提供一种能够使半导体器件良好地分离的衬底、锯切所述衬底的方法以及半导体器件。
在一个实施例中，对衬底进行分割的方法可包括通过以下方式制备衬底：提供具有划片槽区及器件区的晶体半导体层；在所述晶体半导体层上形成介电层；以及形成与所述介电层实体接触的分隔结构。所述分隔结构可设置在所述晶体半导体层的所述划片槽区上。可在所述晶体半导体层中形成非晶区，且可在形成所述非晶区之后，在所述晶体半导体层上执行研磨工艺。所述非晶区可形成在所述晶体半导体层的所述划片槽区中。
在另一个实施例中，一种半导体器件可包括：晶体半导体衬底；介电层，位于所述晶体半导体衬底上；分隔结构，设置在所述介电层中且具有与所述介电层不同的强度；以及保护层，设置在所述介电层上。所述介电层可暴露出所述分隔结构的侧壁的至少一部分。
在另一个实施例中，一种衬底可包括：半导体层，包括器件区及划片槽区；介电层，位于所述半导体层上；保护层，位于所述介电层上；以及分隔结构，设置在所述介电层中，且与所述保护层实体接触。所述分隔结构可具有与所述介电层不同的强度。所述半导体层的所述划片槽区可包括：第一区，当在平面图中观察时所述第一区与所述分隔结构交叠，且所述第一区具有5μm到20μm的宽度；以及第二区，当在所述平面图中观察时所述第二区与所述分隔结构间隔开。所述第二区可设置在所述第一区与所述器件区中的相应器件区之间。
附图说明
根据附图及随附详细说明，本发明概念的实施例将变得更显而易见。
图1A是示出根据本发明概念一些实施例的衬底的平面图。
图1B是图1A所示区‘I’的放大图。
图2A是沿图1B所示线II-II'截取的剖视图。
图2B是图2A所示区‘III’的放大图。
图3A、图4A及图5A是示出根据本发明概念一些实施例的对衬底进行分割的方法的剖视图。
图3B、图4B及图5B分别是图3A、图4A及图5A所示区‘III’的放大图。
图6是与图2A所示区‘III’对应的放大图，且示出根据本发明概念一些实施例的分隔结构。
图7A至图7C是与图6所示区‘IV’对应的放大图，且示出根据本发明概念一些实施例的分隔结构。
图8是与图2A所示区‘III’对应的放大图，且示出根据本发明概念一些实施例的分隔结构。
图9是与图2A所示区‘III’对应的放大图，且示出根据本发明概念一些实施例的分隔结构。
图10是与图2A所示区‘III’对应的放大图，且示出根据本发明概念一些实施例的分隔结构。
具体实施方式
在下文中，将阐述根据本发明概念实施例的衬底、对所述衬底进行分割或单一化(例如，锯切)的方法以及半导体器件。
图1A是示出根据本发明概念一些实施例的衬底的平面图。图1B是图1A所示区‘I’的放大图。图2A是沿图1B所示线II-II'截取的剖视图。图2B是图2A所示区‘III’的放大图。
参照图1A、图1B、图2A及图2B，可提供衬底1作为晶片级衬底。衬底1可包括半导体层100、介电层200、保护层300及分隔结构500。半导体层100可包括器件区DR及划片槽区SLR，如图1A所示例性地示出。当在平面图中观察时，半导体层100的器件区DR中的每一者可被划片槽区SLR环绕。因此，半导体层100的器件区DR可通过划片槽区SLR彼此间隔开。半导体层100可具有第一表面100a及与第一表面100a相对的第二表面100b。半导体层100可包括晶体半导体层。半导体层100可为晶体半导体衬底。在一些实施例中，半导体层100可为单晶体半导体层(single-crystalline semiconductor layer)。如图2B所示，集成电路400可设置在半导体层100的器件区DR上。集成电路400可包括逻辑电路、存储器电路或其组合。
介电层200可设置在半导体层100的第一表面100a上。介电层200可包含绝缘材料。介电层200可包含低介电常数介电材料。介电层200可具有比氧化硅(SiO2)的介电常数低的介电常数。举例来说，介电层200可具有低于3.9的介电常数。具体来说，介电层200可具有为1.0(或约1.0)到3.0(或约3.0)的介电常数。举例来说，介电层200可包含以下中的至少一者：掺杂有杂质的氧化物基材料、多孔性氧化硅或有机聚合物。掺杂有杂质的氧化物基材料可例如包括掺杂有氟的氧化物(或氟硅酸盐玻璃(fluorosilicate glass，FSG))、掺杂有碳的氧化物、氧化硅、氢倍半硅氧烷(SiO:H；HSQ)、甲基倍半硅氧烷(SiO:CH3；MSQ)或非晶碳氧化硅(SiOC:H；a-SiOC)。有机聚合物可包括聚烯丙基醚基树脂(polyallylether-basedresin)、环状氟树脂、硅氧烷共聚物、聚烯丙基醚氟化物基树脂(polyallyletherfluoride-based resin)、聚五氟苯乙烯基树脂(polypentafluorostylene-based resin)、聚四氟苯乙烯基树脂、聚酰亚胺氟化物树脂、聚萘氟化物、多晶硅树脂(polycide resin)、其类似物或其任意组合。
保护层300可设置在介电层200上。保护层300可包含强度与介电层200的强度不同的材料。在一些实施例中，保护层300的强度及介电层200的强度可包括剪切强度(shearstrength)。举例来说，保护层300的强度可大于介电层200的强度。即使图式中未示出，保护层300也可包括多个堆叠层。保护层300可包含绝缘材料。举例来说，保护层300可包含正硅酸四乙酯(tetraethyl orthosilicate，TEOS)、氮化硅、高密度等离子体(high-densityplasma，HDP)氧化物或其类似物中的至少一者。在某些实施例中，保护层300可包含聚合物或树脂中的至少一者。
连接端子450可设置在保护层300上。连接端子450可设置在半导体层100的器件区DR上。连接端子450可包含导电材料。连接端子450可具有焊料球形状、凸块形状、柱形状、其类似形状或其任意组合。如图2B所示，连接端子450中的每一者可通过互连结构430电连接到集成电路400中的至少一者。互连结构430可设置在介电层200及保护层300中。
分隔结构500可设置在介电层200中。分隔结构500可与半导体层100及保护层300实体接触。即使图式中未示出，然而分隔结构500的排列方式也可作出各种修改。举例来说，在一些实施例中，分隔结构500可与半导体层100、保护层300或半导体层100及保护层300两者间隔开。在某些实施例中，分隔结构500可进一步延伸到保护层300中、延伸到半导体层100中或者延伸到半导体层100及保护层300两者中。分隔结构500的强度可不同于介电层200的强度。在一些实施例中，分隔结构500的强度及介电层200的强度可包括剪切强度。举例来说，分隔结构500的强度可大于或小于介电层200的强度。分隔结构500可包含与介电层200不同的材料。在一些实施例中，分隔结构500可包含金属，例如铜、铝、钨、钛、钽、其类似物或其任意组合。在某些实施例中，分隔结构500可包含绝缘材料，例如正硅酸四乙酯(TEOS)、氮化硅、高密度等离子体(HDP)氧化物、聚合物、树脂、其类似物或其任意组合。如图1B所示，分隔结构500可设置在半导体层100的划片槽区SLR上。分隔结构500可与半导体层100的器件区DR间隔开，且当在平面图中观察时，分隔结构500可环绕器件区DR中的每一者。当在平面图中观察时，至少两个分隔结构500可设置在半导体层100的相邻的两个器件区DR之间。另外，设置在半导体层100的两个相邻的器件区DR之间的分隔结构500中相邻的分隔结构500之间的距离可大体上彼此相等。当在平面图中观察时，分隔结构500可具有条形状，但也可具有任意其他合适的或期望的形状。
半导体层100的划片槽区SLR可包括第一区R1及多个第二区R2。分隔结构500可设置在划片槽区SLR的第一区R1上，但可不设置在划片槽区SLR的第二区R2上。在划片槽区SLR的第一区R1上可不设置有分离线(或锯切线)SL(图中未示出)。此处，分离线SL可为假想线(imaginary line)。举例来说，分离线SL可设置在两个相邻的分隔结构500之间。分隔结构500可具有在与相邻于分隔结构500的分离线SL平行的方向上延伸的长轴。半导体层100的划片槽区SLR可具有60μm(或约60μm)到80μm(或约80μm)的宽度W1。半导体层100的划片槽区SLR的第一区R1可具有5μm(或约5μm)到20μm(或约20μm)的宽度W2。半导体层100的划片槽区SLR的第二区R2可设置在划片槽区SLR的第一区R1与半导体层100的相应器件区DR之间。
图3A、图4A及图5A是沿图1B所示线II-II'截取的剖视图，以示出根据本发明概念一些实施例的对衬底进行分割的方法。图3B、图4B及图5B分别是图3A、图4A及图5A所示区‘III’的放大图。在下文中，出于解释容易及方便的目的，将不再提及或将仅简要提及与上述相同的技术特征。
参照图1A、图1B、图3A及图3B，可制备出衬底1。衬底1可大体上相同于参照图1A、图1B、图2A及图2B所阐述的。衬底1的半导体层100可包含晶体半导体材料。激光装置900可设置在半导体层100的第二表面100b上。可从激光装置900向半导体层100照射激光以对半导体层100进行局部加热。半导体层100的经加热区的晶体结构可发生改变。因此，在半导体层100中可形成非晶区150。激光可沿半导体层100的分离线SL(参见图1B)照射，且当在平面图中观察时，非晶区150可因此与分离线SL交叠。非晶区150可形成在半导体层100的划片槽区SLR的第一区R1中。当在平面图中观察时，非晶区150可设置在分隔结构500之间。或者，当在平面图中观察时，非晶区150可与分隔结构500交叠。非晶区150可形成在半导体层100中在不同的深度处。举例来说，非晶区150可设置在距半导体层100的第二表面100b不同的距离处。
参照图1A、图1B、图4A及图4B，可在半导体层100的第二表面100b上执行研磨工艺以移除半导体层100的一部分，如图4A中的虚线所示。换句话说，可通过研磨工艺对衬底1进行薄化。半导体层100的研磨工艺可包括背面磨削工艺(back-lap process)、化学机械抛光(chemical mechanical polishing，CMP)工艺、其类似工艺或其任意组合。半导体层100的非晶区150在半导体层100的研磨工艺期间可用作裂纹晶种(crack seed)。举例来说，可从半导体层100的非晶区150形成裂纹C，且裂纹C可从半导体层100的第二表面100b传播到第一表面100a。裂纹C可沿半导体层100的晶面传播。介电层200可具有与半导体层100不同的特性。举例来说，介电层200可不具有晶体结构。分隔结构500可用作帮助裂纹C传播的媒介。举例来说，裂纹C可因介电层200与分隔结构500之间的强度差异而容易地传播到介电层200中。介电层200可具有与保护层300不同的特性。举例来说，保护层300的强度可大于介电层200的强度。分隔结构500可与保护层300实体接触。在这种情形中，裂纹C可通过分隔结构500而容易地传播到保护层300中。如图4B所示，分隔结构500可防止裂纹C传播到介电层200的当在平面图中观察时与半导体层100的器件区DR交叠的一些部分中。因此，可防止器件区DR的集成电路400及互连结构430在研磨工艺期间被损坏。裂纹C可从半导体层100传播到介电层200及保护层300中以对衬底1进行分割。根据本发明概念的一些实施例，对衬底1进行分割的工艺可包括形成非晶区150的工艺以及对半导体层100进行研磨的工艺。在对衬底1进行分割的工艺中可不使用例如刀片(blade)等机械装置。根据一些实施例，衬底1的切口宽度(kerf width)可减小。因此，半导体层100的划片槽区SLR的第一区R1可具有5μm(或约5μm)到20μm(或约20μm)的宽度W2。因此，衬底1的半导体层100中的器件区DR的数目可增大。
如果裂纹C沿介电层200与保护层300之间的界面传播，可能难以对衬底1进行分割。然而，根据一些实施例，分隔结构500可防止及/或阻止裂纹C传播到与器件区DR交叠的介电层200中。因此，可容易地对衬底1进行分割。
参照图1A、图1B、图5A及图5B，在对衬底1进行分离时，可沿分离线SL使半导体层100的器件区DR彼此分离。结果，半导体器件1000可彼此分离。在使半导体器件1000彼此分离的工艺中，还可向衬底1施加张力。半导体器件1000中的每一者可包括半导体层100的器件区DR、介电层200的一部分及保护层300的一部分。此处，介电层200的所述一部分及保护层300的所述一部分可对应于相应的器件区DR。另外，半导体器件1000中的每一者还可包括划片槽区SLR'以及设置在划片槽区SLR'上的介电层200及保护层300。此处，划片槽区SLR'可包括半导体层100的划片槽区SLR的第一区R1的一部分及划片槽区SLR的第二区R2。半导体器件1000中的每一者可包括分隔结构500。分隔结构500可与半导体器件1000的侧壁1000c相邻。在一些实施例中，分隔结构500中的一些分隔结构500可在半导体器件1000的侧壁1000c处暴露出。此处，半导体器件1000的侧壁1000c可为切口表面(cut surface)。介电层200可暴露出半导体器件1000的分隔结构500中的一者的至少一部分。介电层200可覆盖被暴露出的分隔结构500的第一侧壁500d，但可暴露出被暴露出的分隔结构500的第二侧壁500c。被暴露出的分隔结构500的第一侧壁500d与第二侧壁500c可彼此相对。当在平面图中观察时，分隔结构500可环绕半导体器件1000的介电层200。
非晶区150可余留在半导体器件1000的半导体层100中。非晶区150可在半导体层100的侧壁100c处暴露出。或者，非晶区150可在半导体层100的研磨工艺期间被移除。由于衬底1是通过裂纹C的传播而被分割，因此半导体层100的侧壁100c及保护层300的侧壁可为平滑的。半导体器件1000可包括一个或多个存储器器件，例如动态随机存取存储器(dynamic random access memory，DRAM)器件、与非闪速存储器器件(NAND flash memorydevice)、或非闪速存储器器件(NOR flash memory device)、一与非存储器器件(one-NANDmemory device)、相变随机存取存储器(phase change random access memory，PRAM)器件、电阻随机存取存储器(resistance random access memory，ReRAM)器件、磁性随机存取存储器(magnetic random access memory，MRAM)器件、其类似物或其任意组合。在某些实施例中，半导体器件1000可包括例如数字信号处理器或控制器等一个或多个逻辑器件。
在下文中，将阐述根据本发明概念一些实施例的分隔结构。出于解释容易及方便的目的，将省略或仅简要提及与以上实施例中的技术特征相同的技术特征的说明。在图6、图7A、图7B、图7C及图8的实施例的说明中，出于解释容易及方便的目的，将阐述单个分隔结构。
图6是与图2A所示区‘III’对应的放大图，且示出根据本发明概念一些实施例的分隔结构。
参照图6，介电层200可包括第一介电层210、第二介电层220及第三介电层230。然而，介电层200可包括比图6所示更多或更少的介电层。分隔结构500可穿透介电层200且可与半导体层100及保护层300实体接触。分隔结构500可包括多个分隔图案510及多个分隔通孔(partition vias)520。分隔图案510可分别设置在第一介电层210、第二介电层220及第三介电层230内。分隔通孔520可穿透第一介电层210、第二介电层220或第三介电层230中的至少一者。分隔通孔520可与分隔图案510中的相应的分隔图案510实体接触。
分隔结构500可具有比介电层200的强度大的强度。分隔图案510及分隔通孔520可包含导电材料，例如金属。分隔图案510与分隔通孔520可与集成电路400电绝缘。互连结构430可包括多个导电图案431及多个导电通孔432。导电图案431可分别设置在第一介电层210、第二介电层220及第三介电层230内。导电通孔432可穿透第一介电层210、第二介电层220或第三介电层230中的至少一者。分隔通孔520与导电通孔432可通过共同的工艺形成。分隔通孔520及导电通孔432的形成可包括在第三介电层230中形成沟槽以及在沟槽中填充导电材料。沟槽可分别暴露出分隔图案510及导电图案431。分隔图案510与导电图案431可通过共同的工艺形成。举例来说，可在第二介电层220上形成导电层，且可对所述导电层执行图案化工艺以形成分隔图案510及导电图案431。图案化工艺可包括蚀刻工艺。然而，本发明概念的实施例并非仅限于此。举例来说，分隔通孔520可通过与形成导电通孔432的工艺不同的工艺形成。同样地，在其他实施例中，分隔图案510可通过与形成导电图案431的工艺不同的工艺形成。
保护环600可设置在介电层200中。当在平面图中观察时，保护环600可环绕半导体层100的器件区DR中的每一者。保护环600可包含金属、绝缘材料、经掺杂的半导体材料、其类似物或其任意组合。当如参照图5A及图5B所阐述使半导体器件1000彼此分离时，保护环600可保护半导体器件1000中的每一者不受外部污染。
不同于上述用于形成分隔图案510及分隔通孔520的工艺，分隔图案510及分隔通孔520可通过镶嵌工艺(damascene process)形成。因此，根据分隔结构500的形成方式而定，图6所示分隔结构500的形状及排列方式可作出各种修改。在下文中将阐述分隔结构500的形状及排列方式的各种经修改实例。
图7A至图7C是与图6所示区‘IV’对应的放大图，且示出根据本发明概念一些实施例的分隔结构。出于解释容易及方便的目的，将省略或仅简要提及与以上实施例中的技术特征相同的技术特征的说明。
如图7A所示，分隔结构500可被设置为分隔结构501，且可穿透介电层200的一部分。举例来说，分隔结构501可设置在第三介电层230中，但可不设置在第一介电层210或第二介电层220中。尽管分隔结构501被示出为不延伸到第二介电层220中，然而分隔结构501在另一个实施例中可局部地或完全地延伸到第二介电层220中，但不延伸到第一介电层210中。
如图7B所示，分隔结构500可被设置为分隔结构502，且可延伸到保护层300中。举例来说，分隔结构502可从介电层200突出到保护层300中。分隔结构502可与半导体层100接触。尽管分隔结构502被示出为与半导体层100实体接触，然而分隔结构502在另一个实施例中可与半导体层100间隔开。
如图7C所示，分隔结构500可被设置为分隔结构503，且可仅设置在保护层300中。因此，分隔结构503可设置在第三介电层230上，而不延伸到第三介电层230中。
图8是与图2A所示区‘III’对应的放大图，且示出根据本发明概念一些实施例的分隔结构。在下文中，出于解释容易及方便的目的，将阐述单个分隔结构。
参照图8、图9及图10，在介电层200中可设置有沟槽250。沟槽250可从介电层200的顶表面朝介电层200的底表面延伸。分隔结构500可填充沟槽250。分隔结构500可包含与介电层200不同的材料。保护层300可包括依序堆叠的第一保护层310、第二保护层320及第三保护层330。然而，保护层300可包括比图8、图9及图10所示更多或更少的保护层。如图8所示，分隔结构500与第一保护层310可构成单一单元本体(single unit body)。换句话说，分隔结构500可连接到第一保护层310而在分隔结构500与第一保护层310之间不插置有界面，且可包含与第一保护层310相同的材料。举例来说，分隔结构500可包含例如以下材料：正硅酸四乙酯(TEOS)、高密度等离子体(HDP)氧化物、其类似物或其任意组合。在一个实施例中，分隔结构500与第一保护层310可通过共同的工艺形成。尽管图8示出其中分隔结构500与第一保护层310构成单一单元本体的实施例，然而应理解，在其他实施例中，如图9所示，分隔结构500与第二保护层320可构成单一单元本体，或者如图10所示，分隔结构500与第三保护层330可构成单一单元本体。在某些实施例中，分隔结构500可包含与第一保护层310、第二保护层320及第三保护层330不同的材料。
分隔结构500可穿透介电层200且可与半导体层100接触。在所示出的实施例中，分隔结构500可延伸到半导体层100中。在这种情形中，分隔结构500的底表面500b可设置在半导体层100中。然而，在另一个实施例中，分隔结构500的底表面500b可设置在介电层200中，且可与半导体层100间隔开。
根据本发明概念的一些实施例，分隔结构可设置在介电层中。由于存在分隔结构，因此可容易地对衬底进行分割。在对衬底进行分割的工艺中，分隔结构可防止设置在半导体层的器件区上的集成电路及互连结构被损坏。
尽管以上已参照示例性实施例阐述了本发明概念，然而对所属领域中的技术人员来说将显而易见的是，在不背离本发明概念的精神及范围的条件下，可作出各种改变及修改。因此，应理解，以上实施例并非限制性的，而是说明性的。因此，本发明概念的范围应由以上权利要求书及其等效范围所许可的最广范围的解释来确定，而不应受上述说明约束或限制。

Claims (22)

1.一种对衬底进行分割的方法，其特征在于，所述方法包括：
通过以下方式制备衬底：提供具有划片槽区及器件区的晶体半导体层；在所述晶体半导体层上形成介电层；以及形成与所述介电层实体接触的分隔结构，所述分隔结构设置在所述晶体半导体层的所述划片槽区上；
在所述晶体半导体层中形成非晶区；以及
在形成所述非晶区之后，在所述晶体半导体层上执行研磨工艺，
其中所述非晶区形成在所述晶体半导体层的所述划片槽区中。
2.根据权利要求1所述的对衬底进行分割的方法，其特征在于，所述晶体半导体层的所述划片槽区包括：
第一区，当在平面图中观察时所述第一区与所述分隔结构交叠；以及
第二区，当在所述平面图中观察时所述第二区与所述分隔结构间隔开，所述第二区设置在所述第一区与所述器件区中的一者之间，
其中所述非晶区形成在所述划片槽区的所述第一区中。
3.根据权利要求2所述的对衬底进行分割的方法，其特征在于，所述划片槽区的所述第一区具有5μm到20μm的宽度。
4.根据权利要求1所述的对衬底进行分割的方法，其特征在于，制备所述衬底还包括在所述介电层上提供保护层，所述方法还包括：
在所述介电层中形成与所述保护层实体接触的所述分隔结构。
5.根据权利要求4所述的对衬底进行分割的方法，其特征在于，所述保护层具有比所述介电层的强度大的强度。
6.根据权利要求4所述的对衬底进行分割的方法，其特征在于，所述分隔结构延伸到所述保护层中。
7.根据权利要求1所述的对衬底进行分割的方法，其特征在于，还包括在所述介电层中形成沟槽，以及
使用所述分隔结构填充所述沟槽。
8.根据权利要求7所述的对衬底进行分割的方法，其特征在于，制备所述衬底还包括在所述介电层上提供保护层，
其中所述分隔结构连接到所述保护层且包含与所述保护层相同的材料。
9.根据权利要求1所述的对衬底进行分割的方法，其特征在于，所述分隔结构延伸到所述晶体半导体层中。
10.根据权利要求1所述的对衬底进行分割的方法，其特征在于，形成所述非晶区包括使用激光来照射所述晶体半导体层。
11.根据权利要求1所述的对衬底进行分割的方法，其特征在于，所述介电层包含低介电常数介电材料。
12.根据权利要求1所述的对衬底进行分割的方法，其特征在于，所述分隔结构包括在设置在所述器件区之间的所述划片槽区上设置的多个分隔结构。
13.一种半导体器件，其特征在于，包括：
晶体半导体衬底；
介电层，位于所述晶体半导体衬底上；
分隔结构，设置在所述介电层中，所述分隔结构具有与所述介电层不同的强度；以及
保护层，设置在所述介电层上，
其中所述介电层暴露出所述分隔结构的侧壁的至少一部分。
14.根据权利要求13所述的半导体器件，其特征在于，还包括：
非晶区，在所述晶体半导体衬底的侧壁处暴露出。
15.根据权利要求13所述的半导体器件，其特征在于，所述分隔结构设置在形成在所述介电层中的沟槽中。
16.根据权利要求13所述的半导体器件，其特征在于，所述保护层包括多个保护层，且
其中所述分隔结构包含与所述多个保护层中的一个保护层相同的材料且连接到所述多个保护层中的所述一个保护层。
17.根据权利要求13所述的半导体器件，其特征在于，所述分隔结构包括分隔通孔及分隔图案，且
其中所述分隔通孔及所述分隔图案包含金属。
18.一种衬底，其特征在于，包括：
半导体层，包括器件区及划片槽区；
介电层，位于所述半导体层上；
保护层，位于所述介电层上；以及
分隔结构，设置在所述介电层中，所述分隔结构与所述保护层实体接触，
其中所述分隔结构具有与所述介电层不同的强度，
其中所述半导体层的所述划片槽区包括：
第一区，当在平面图中观察时所述第一区与所述分隔结构交叠，且所述第一区具有5μm到20μm的宽度；以及
第二区，当在所述平面图中观察时所述第二区与所述分隔结构间隔开，且所述第二区设置在所述第一区与所述器件区中的相应器件区之间。
19.根据权利要求18所述的衬底，其特征在于，在所述介电层中设置有沟槽，且
其中所述分隔结构填充所述沟槽。
20.根据权利要求18所述的衬底，其特征在于，所述分隔结构包含与所述保护层相同的材料。
21.根据权利要求18所述的衬底，其特征在于，还包括：
集成电路，设置在所述半导体层的所述器件区中的至少一者上；
连接端子，位于所述保护层上；以及
互连结构，设置在所述保护层及所述介电层中以将所述连接端子电连接到所述集成电路，
其中所述分隔结构与所述集成电路电绝缘。
22.根据权利要求18所述的衬底，其特征在于，所述分隔结构包括在设置在所述器件区之间的所述划片槽区上设置的多个分隔结构。
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