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KR102399356B1 - 기판, 기판의 쏘잉 방법, 및 반도체 소자 - Google Patents

기판, 기판의 쏘잉 방법, 및 반도체 소자 Download PDF

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KR102399356B1
KR102399356B1 KR1020170030840A KR20170030840A KR102399356B1 KR 102399356 B1 KR102399356 B1 KR 102399356B1 KR 1020170030840 A KR1020170030840 A KR 1020170030840A KR 20170030840 A KR20170030840 A KR 20170030840A KR 102399356 B1 KR102399356 B1 KR 102399356B1
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백형길
백남규
신승훈
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Abstract

본 발명의 실시예들에 따르면, 기판의 쏘잉 방법은 기판을 준비하는 것, 상기 기판은 스크라이브 레인 영역 및 소자 영역들을 갖는 결정질 반도체층, 상기 결정질 반도체층 상의 유전층, 및 상기 유전층과 물리적으로 접촉하는 분단 구조체를 포함하고, 상기 분단 구조체는 평면적 관점에서 상기 결정질 반도체층의 상기 스크라이브 레인 영역 상에 제공되고; 상기 결정질 반도체층 내에 비정질 영역을 형성하는 것; 및 상기 비정질 영역이 형성된 후, 상기 결정질 반도체층 상에 그라인딩 공정을 수행하는 것을 포함할 수 있다. 상기 비정질 영역은 평면적 관점에서 상기 결정질 반도체층의 상기 스크라이브 레인 영역 상에 형성될 수 있다.

Description

기판, 기판의 쏘잉 방법, 및 반도체 소자{Substrate, method of sawing substrate, and semiconductor device}
본 발명은 기판을 쏘잉하여, 반도체 소자를 형성하는 방법에 관한 것이다.
전자산업의 발전에 따라, 경량화, 소형화, 고속화 및 고성능화된 전자 제품이 저렴한 가격으로 제공될 수 있다. 반도체 소자의 제조에 있어서, 웨이퍼 레벨의 기판이 사용될 수 있다. 기판은 복수의 소자 영역들을 포함할 수 있다. 기판이 쏘잉되어, 반도체 소자들이 서로 분리될 수 있다. 기판의 쏘잉 공정에서, 반도체 소자들의 손상이 방지될 것이 요구되고 있다. 또한, 기판의 쏘잉이 불량한 경우, 반도체 소자의 제조 수율이 감소될 수 있다.
본 발명이 해결하고자 하는 과제는 반도체 소자들을 양호하게 분리하는 기판의 쏘잉 공정을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따르면, 기판의 쏘잉 방법은 기판을 준비하는 것, 상기 기판은 스크라이브 레인 영역 및 소자 영역들을 갖는 결정질 반도체층, 상기 결정질 반도체층 상의 유전층, 및 상기 유전층과 물리적으로 접촉하는 분단 구조체를 포함하고, 상기 분단 구조체는 평면적 관점에서 상기 결정질 반도체층의 상기 스크라이브 레인 영역 상에 제공되고; 상기 결정질 반도체층 내에 비정질 영역을 형성하는 것; 및 상기 비정질 영역이 형성된 후, 상기 결정질 반도체층 상에 그라인딩 공정을 수행하는 것을 포함하고, 상기 비정질 영역은 평면적 관점에서 상기 결정질 반도체층의 상기 스크라이브 레인 영역 상에 형성될 수 있다.
본 발명에 따르면, 반도체 소자는 결정질 반도체 기판; 상기 결정질 반도체 기판 상의 유전층; 상기 유전층 내에 제공되고, 상기 유전층과 다른 강도를 갖는 분단 구조체; 및 상기 유전층 상에 제공되는 보호층을 포함하되, 상기 유전층은 상기 분단 구조체의 측면의 적어도 일부를 노출시킬 수 있다.
본 발명에 따르면, 기판은 소자 영역들 및 스크라이브 레인 영역을 포함하는 반도체층; 상기 반도체층 상의 유전층; 상기 유전층 상의 보호층; 및 상기 유전층 내에 제공되며, 상기 보호층과 물리적으로 접촉하는 분단 구조체들을 포함하고, 상기 분단 구조체들은 상기 유전층과 다른 강도를 갖고, 상기 반도체층의 상기 스크라이브 레인 영역은: 평면적 관점에서 상기 분단 구조체들과 중첩되고, 5 μm 내지 20 μm의 너비를 갖는 제1 영역; 및 평면적 관점에서 상기 분단 구조체들과 이격되고, 상기 제1 영역과 상기 소자 영역들 사이에 배치되는 제2 영역들을 포함할 수 있다.
본 발명에 따르면, 분단 구조체가 유전층 내에 배치될 수 있다. 분단 구조체들에 의해 기판이 보다 용이하게 쏘잉될 수 있다. 기판의 쏘잉 공정에서, 분단 구조체는 반도체층의 소자 영역들 상의 집적 회로들 및 배선 구조체의 손상을 방지할 수 있다.
도 1a는 본 발명의 실시예들에 따른 기판을 도시한 평면도이다.
도 1b는 도 1a의 Ⅰ영역을 확대 도시한 단면이다.
도 2a는 도 1b의 Ⅱ-Ⅱ' 선을 따라 자른 단면이다.
도 2b는 도 2a의 Ⅲ영역을 확대 도시한 단면이다.
도 3a, 도 4a, 및 도 5a는 실시예들에 따른 기판의 쏘잉 방법을 도시한 단면도들이다.
도 3b, 도 4b, 및 도 5b는 도 3a, 도 4a, 및 도 5a의 Ⅲ영역을 각각 확대 도시한 도면들이다.
도 6은 실시예들에 따른 분단 구조체를 설명하기 위한 도면으로, 도 2a의 Ⅰ영역을 확대 도시한 단면에 대응된다.
도 7a 내지 도 7c는 실시예들에 따른 분단 구조체를 각각 도시한 도면들이다.
도 8은 실시예들에 따른 분단 구조체를 설명하기 위한 도면이다.
이하, 본 발명의 개념에 따른 기판 및 그 쏘잉 방법, 그리고 반도체 소자들을 설명한다.
도 1a는 본 발명의 실시예들에 따른 기판을 도시한 평면도이다. 도 1b는 도 1a의 Ⅰ영역을 확대 도시한 단면이다. 도 2a는 도 1b의 Ⅱ-Ⅱ' 선을 따라 자른 단면이다. 도 2b는 도 2a의 Ⅲ영역을 확대 도시한 단면이다.
도 1a, 도 1b, 도 2a, 및 도 2b를 참조하면, 기판(1)은 웨이퍼 레벨의 기판을 포함할 수 있다. 기판(1)은 반도체층(100), 유전층(200), 보호층(300), 및 분단 구조체들(500)을 포함할 수 있다. 반도체층(100)은 평면적 관점에서 소자 영역들(DR) 및 스크라이브 레인 영역(SLR)을 가질 수 있다. 반도체층(100)의 소자 영역들(DR)은 스크라이브 레인 영역(SLR)에 의해 둘러싸일 수 있다. 반도체층(100)의 소자 영역들(DR)은 스크라이브 레인 영역(SLR)에 의해 서로 이격될 수 있다. 반도체층(100)은 서로 대향하는 제1 면(100a) 및 제2 면(100b)을 가질 수 있다. 반도체층(100)은 결정질 반도체층을 포함할 수 있다. 반도체층(100)은 결정질 반도체 기판일 수 있다. 도 2b와 같이, 집적 회로들(400)이 반도체층(100)의 소자 영역들(DR) 상에 배치될 수 있다. 집적 회로들(400)은 로직 회로, 메모리 회로, 또는 이들의 조합을 포함할 수 있다.
유전층(200)이 반도체층(100)의 제1 면(100a) 상에 배치될 수 있다. 유전층(200)은 절연 물질을 포함할 수 있다. 유전층(200)은 저유전(low-k) 물질을 포함할 수 있다. 유전층(200)은 실리콘 산화물(SiO2)보다 낮은 유전 상수를 가질 수 있다. 예를 들어, 유전층(200)은 3.9보다 낮은 유전 상수를 포함할 수 있다. 상세하게, 유전층(200)은 약 1.0 내지 3.0의 유전 상수를 가질 수 있다. 예를 들어, 유전층(200)은 불순물이 도핑된 실리콘 산화막 계열 물질, 다공성 실리콘 산화물, 또는 유기 폴리머를 포함할 수 있다. 예를 들어, 불순물이 도핑된 산화막 계열 물질은 불소가 도핑된 산화막(fluorine-doped oxide 또는 FSG), 탄소가 도핑된 산화막, 실리콘 산화막, HSQ(hydrogen silsesquioxane; SiO:H), MSQ(methyl silsesquioxane; SiO:CH3) 또는 a-SiOC(SiOC:H)을 포함할 수 있다. 유기 폴리머는 폴리알릴에테르계 수지, 환상 불소 수지, 실록산 공중합체, 불화 폴리알릴에테르계 수지, 폴리펜타플루오르스티렌(polypentafluorostylene), 폴리테트라플루오르스티렌계 수지, 불화 폴리이미드 수지, 불화 폴리나프탈렌(polynaphthalene fluride), 또는 폴리사이드(polycide) 수지를 포함할 수 있다.
보호층(300)이 유전층(200) 상에 배치될 수 있다. 보호층(300)은 유전층(200)과 다른 강도의 물질을 포함할 수 있다. 예를 들어, 보호층(300)의 강도는 유전층(200)의 강도보다 클 수 있다. 도시되지는 않았으나, 보호층(300)은 복수의 적층된 층들을 포함할 수 있다. 보호층(300)은 절연 물질을 포함할 수 있다. 예를 들어, 보호층(300)은 테트라에틸 오소실리케이트(tetraethyl orthosilicate, TEOS), 실리콘 질화물, 또는 고밀도플라즈마(HDP)을 포함할 수 있다. 다른 예로, 보호층(300)은 폴리머 또는 레진을 포함할 수 있다.
연결 단자(450)가 보호층(300) 상에 제공될 수 있다. 연결 단자(450)는 평면적 관점에서 반도체층(100)의 소자 영역들(DR) 상에 제공될 수 있다. 연결 단자(450)는 도전성 물질을 포함할 수 있다. 연결 단자(450)는 솔더볼, 범프, 또는 필라의 형상을 가질 수 있다. 도 2b에 도시된 바와 같이, 연결 단자(450)는 배선 구조체(430)를 통해 집적 회로들(400) 중에서 적어도 하나와 전기적으로 연결될 수 있다. 배선 구조체(430)는 유전층(200) 및 보호층(300) 내에 제공될 수 있다.
분단 구조체들(500)은 유전층(200) 내에 배치될 수 있다. 분단 구조체들(500)은 보호층(300)과 물리적으로 접촉할 수 있다. 도시되지는 않았으나, 분단 구조체들(500)의 배치는 다양하게 변형될 수 있다. 일 예로, 분단 구조체들(500)은 반도체층(100) 또는 보호층(300)과 이격될 수 있다. 다른 예로, 분단 구조체들(500)은 보호층(300) 또는 반도체층(100) 내로 더 연장될 수 있다. 분단 구조체들(500)은 유전층(200)과 다른 강도를 가질 수 있다. 예를 들어, 분단 구조체들(500)의 강도는 유전층(200)의 강도보다 크거나 작을 수 있다. 분단 구조체들(500)은 유전층(200)과 다른 물질을 포함할 수 있다. 일 예로, 분단 구조체들(500)은 구리, 알루미늄, 텅스텐, 티타늄, 또는 탄탈륨과 같은 금속을 포함할 수 있다. 다른 예로, 분단 구조체들(500)은 테트라에틸 오소실리케이트(tetraethyl orthosilicate, TEOS), 실리콘 질화물, 고밀도플라즈마(HDP), 폴리머, 또는 레진과 같은 절연 물질을 포함할 수 있다. 도 1b와 같이, 분단 구조체들(500)이 평면적 관점에서 반도체층(100)의 스크라이브 레인 영역(SLR) 상에 제공될 수 있다. 분단 구조체들(500)은 반도체층(100)의 소자 영역들(DR)과 이격되며, 소자 영역들(DR)을 둘러쌀 수 있다. 반도체층(100)의 인접한 2개의 소자 영역들(DR) 사이에 적어도 2개 이상의 분단 구조체들(500)이 배치될 수 있다. 이 때, 반도체층(100)의 인접한 2개의 소자 영역들(DR) 사이에서, 분단 구조체들(500) 사이의 간격들은 서로 실질적으로 동일할 수 있다. 분단 구조체들(500)은 평면적 관점에서 바 형상들을 가질 수 있다.
반도체층(100)의 스크라이브 레인 영역(SLR)은 제1 영역(R1) 및 제2 영역들(R2)을 포함할 수 있다. 분단 구조체들(500)은 반도체층(100)의 스크라이브 레인 영역(SLR)의 제1 영역(R1) 상에 배치되나, 제2 영역(R2) 상에 배치되지 않을 수 있다. 쏘우 라인(SL)은 스크라이브 레인 영역(SLR)의 제1 영역(R1) 상에 제공될 수 있다. 여기에서, 쏘우 라인(SL)은 가상적인 선일 수 있다. 예를 들어, 쏘우 라인(SL)은 분단 구조체들(500) 사이에 제공될 수 있다. 평면적 관점에서, 분단 구조체들(500)은 인접한 쏘우 라인(SL)과 나란한 방향으로 연장되는 장축을 가질 수 있다. 반도체층(100)의 스크라이브 레인 영역(SLR)은 대략 60μm 내지 80 μm의 너비(W1)를 가질 수 있다. 반도체층(100)의 스크라이브 레인 영역(SLR)의 제1 영역(R1)은 대략 5μm 내지 20μm의 너비(W2)를 가질 수 있다. 반도체층(100)의 스크라이브 레인 영역(SLR)의 제2 영역들(R2)은 반도체층(100)의 소자 영역들(DR) 및 제1 영역(R1) 사이에 배치될 수 있다.
도 3a, 도 4a, 및 도 5a는 실시예들에 따른 기판의 쏘잉 방법을 도시한 단면도들로, 도 1b의 Ⅱ-Ⅱ' 선을 따라 자른 단면들에 대응된다. 도 3b, 도 4b, 및 도 5b는 도 3a, 도 4a, 및 도 5a의 Ⅲ영역을 각각 확대 도시한 도면들이다. 이하. 앞서 설명한 바와 중복되는 내용들은 생략한다.
도 1a, 도 1b, 도 3a, 및 도 3b를 참조하면, 기판(1)이 준비될 수 있다. 기판(1)은 앞서 도 1a 내지 도 2b에서 설명한 바와 실질적으로 동일할 수 있다. 반도체층(100)은 결정질 반도체 물질을 포함할 수 있다. 반도체층(100)의 제2 면(100b) 상에 레이저 장치(900)가 배치될 수 있다. 레이저 장치(900)로부터 레이저가 반도체층(100) 내에 조사되어, 반도체층(100)이 국부적으로 가열될 수 있다. 반도체층(100)의 가열된 영역의 결정 구조가 변형될 수 있다. 반도체층(100) 내에 비정질 영역들(150)이 형성될 수 있다. 레이저는 반도체층(100)의 쏘우 라인(도 1a에서 SL)을 따라 조사되어, 비정질 영역들(150)은 쏘우 라인(SL)과 평면적 관점에서 중첩될 수 있다. 비정질 영역들(150)은 반도체층(100)의 스크라이브 레인 영역(SLR)의 제1 영역(R1) 내에 형성될 수 있다. 비정질 영역들(150)은 평면적 관점에서 분단 구조체들(500) 사이에 제공될 수 있다. 다른 예로, 비정질 영역들(150)은 평면적 관점에서 분단 구조체들(500)와 중첩될 수 있다. 비정질 영역들(150)은 반도체층(100) 내에 서로 다른 깊이로 형성될 수 있다. 예를 들어, 비정질 영역들(150)은 반도체층(100)의 제2 면(100b)으로부터 서로 다른 거리에 제공될 수 있다.
도 1a, 도 1b, 도 4a, 및 도 4b를 참조하면, 그라인딩 공정이 반도체층(100)의 제2 면(100b) 상에 수행되어, 반도체층(100)의 일부가 점선으로 도시한 바와 같이 제거될 수 있다. 그라인딩 공정에 의해 기판(1)이 박형화될 수 있다. 반도체층(100)의 그라인딩 공정은 백 랩(back lap) 공정 또는 화학 기계적 연마(chemical mechanical polishing) 공정을 포함할 수 있다. 반도체층(100)의 그라인딩 공정에서, 반도체층(100)의 비정질 영역들(150)은 크랙 씨드(crack seeds)로 작용할 수 있다. 예들 들어, 크랙(C)이 반도체층(100)의 비정질 영역들(150)로부터 형성될 수 있다. 크랙(C)은 반도체층(100)의 제2 면(100b)으로부터 제1 면(100a)을 향해 전파될 수 있다. 크랙(C)은 반도체층(100)의 결정면을 따라 전파될 수 있다. 유전층(200)은 반도체층(100)과 다른 특성을 가질 수 있다. 예를 들어, 유전층(200)은 결정 구조를 갖지 않을 수 있다. 분단 구조체들(500)은 크랙(C)의 전파를 돕는 매개체로 기능할 수 있다. 예를 들어, 분단 구조체들(500) 및 유전층(200)과 강도 차이에 의해 크랙(C)이 유전층(200) 내에서 보다 용이하게 전파될 수 있다. 유전층(200)은 보호층(300)과 다른 특성을 가질 수 있다. 예를 들어, 보호층(300)은 유전층(200)보다 더 큰 강도를 가질 수 있다. 분단 구조체들(500)은 보호층(300)과 물리적으로 접촉할 수 있다. 이 경우, 크랙(C)은 분단 구조체들(500)에 의해 보호층(300)으로 더 용이하게 전달될 수 있다. 도 4b와 같이, 분단 구조체들(500)은 크랙(C)이 반도체층(100)의 소자 영역들(DR)에 대응되는 위치의 유전층(200)으로 전파되는 것을 방지할 수 있다. 이에 따라, 반도체층(100)의 소자 영역들(DR) 내의 집적 회로들(400) 및 배선 구조체(430)의 손상이 방지될 수 있다. 크랙(C)이 반도체층(100)으로부터 유전층(200) 및 보호층(300)으로 전파되어, 기판(1)이 쏘잉될 수 있다. 실시예들에 따르면, 기판(1)의 쏘잉은 비정질 영역들(150)의 형성 및 반도체층(100)의 그라인딩 공정을 포함할 수 있다. 기판(1)의 쏘잉 공정에서 블레이드와 같은 기계적 장치가 사용되지 않을 수 있다. 실시예들에 따르면, 기판(1)의 치폭(kurf width)이 감소할 수 있다. 이에 따라, 반도체층(100)의 스크라이브 레인 영역(SLR)의 제1 영역(R1)은 5μm 내지 20μm의 너비(W2)를 가질 수 있다. 반도체층(100)의 소자 영역들(DR)이 기판(1) 내에 보다 많이 배치될 수 있다.
크랙(C)이 유전층(200) 및 보호층(300) 사이의 계면을 따라 전파되면, 기판(1)이 쏘잉되기 어려울 수 있다. 실시예들에 따르면, 분단 구조체들(500)은 크랙(C)의 손실을 방지/감소시킬 수 있다. 이에 따라, 기판(1)이 보다 용이하게 쏘잉될 수 있다.
도 1a, 도 1b, 도 5a, 및 도 5b를 참조하면, 반도체층(100)의 소자 영역들(DR)이 쏘우 라인(SL)을 따라 서로 분리될 수 있다. 이에 따라, 반도체 소자들(1000)이 서로 분리될 수 있다. 반도체 소자들(1000)의 분리 과정에서, 기판(1) 상에 인장력이 더 가해질 수 있다. 반도체 소자들(1000)은 반도체층(100)의 소자 영역들(DR), 이에 대응되는 위치의 유전층(200), 및 보호층(300)을 각각 포함할 수 있다. 이에 더하여, 반도체 소자들(1000)은 반도체층(100)의 스크라이브 레인 영역(SLR')의 제1 영역(R1)의 적어도 일부 및 제2 영역(R2) 그리고 이들 상의 유전층(200) 및 보호층(300)을 포함할 수 있다. 반도체 소자들(1000) 각각은 분단 구조체들(500)을 포함할 수 있다. 분단 구조체들(500)은 반도체 소자들(1000)의 측면들(1000c) 상에 배치될 수 있다. 분단 구조체들(500)의 일부는 반도체 소자들(1000)의 측면들(1000c) 상에 노출될 수 있다. 여기에서, 반도체 소자들(1000)의 측면들(1000c)은 절단면일 수 있다. 유전층(200)은 분단 구조체들(500) 중 적어도 하나를 노출시킬 수 있다. 유전층(200)은 분단 구조체들(500) 중 적어도 하나의 제1 측벽(500d)을 덮되, 제2 측벽(500c)을 노출시킬 수 있다. 분단 구조체들(500) 중 적어도 하나의 상기 제2 측벽(500c)은 상기 제1 측벽(100d)과 대향될 수 있다. 분단 구조체들(500)은 평면적 관점에서 유전층(200)을 둘러쌀 수 있다.
비정질 영역들(150)은 반도체층(100) 내에 남아있을 수 있다. 비정질 영역들(150)은 반도체층(100)의 측면(100c) 상에 노출될 수 있다. 다른 예로, 비정질 영역은 반도체층(100)의 그라인딩 공정 동안 제거될 수 있다. 기판(1)이 크랙(C)의 전파에 의해 쏘잉되므로, 반도체층(100)의 측면들(100c) 및 보호층(300)의 측면들은 매끈할 수 있다.
반도체 소자들(1000)은 DRAM, NAND flash, NOR flash, OneNAND, PRAM, ReRAM 또는 MRAM과 같은 메모리 소자들일 수 있다. 다른 예로, 반도체 소자들(1000)은 디지털 시그널 프로세서(digital signal processor) 또는 컨트롤러(controller) 등과 같은 로직 소자일 수 있다.
이하, 실시예들에 따른 분단 구조체를 설명한다. 앞서 설명한 바와 중복되는 내용들은 생략한다. 도 6, 도 7a, 도 7b, 도 7c, 및 도 8의 설명에 있어서, 설명의 간소화를 위해 단수의 분단 구조체에 관하여 기술한다.
도 6은 실시예들에 따른 분단 구조체를 설명하기 위한 도면으로, 도 2a의 Ⅲ영역을 확대 도시한 단면에 대응된다.
도 2a 및 도 6을 참조하면, 유전층(200)은 제1 유전막(210), 제2 유전막(220), 및 제3 유전막(230)을 포함할 수 있다. 그러나, 유전막들(210, 220, 230)의 개수는 다양하게 변형될 수 있다. 분단 구조체(500)는 유전층(200)을 관통하고, 반도체층(100) 및 보호층(300)과 물리적으로 접촉할 수 있다. 분단 구조체(500)는 분단 패턴(510) 및 분단 비아(520)을 포함할 수 있다. 분단 패턴(510)은 유전막들(210, 220, 230) 사이에 제공될 수 있다. 분단 비아(520)는 제1 유전막(210), 제2 유전막(220), 및 제3 유전막(230) 중에서 적어도 하나를 관통할 수 있다. 분단 비아(520)는 분단 패턴(510)과 물리적으로 접촉할 수 있다.
분단 구조체(500)는 유전층(200)보다 큰 강도를 가질 수 있다. 분단 패턴(510) 및 분단 비아(520)는 도전성 물질, 예를 들어, 금속을 포함할 수 있다. 분단 패턴(510) 및 분단 비아(520)는 집적 회로들(400)과 전기적으로 절연될 수 있다. 배선 구조체(430)는 도전 패턴(431) 및 도전 비아(432)를 포함할 수 있다. 도전 패턴(431)은 유전막들(210, 220, 230) 사이에 제공될 수 있다. 도전 비아(432)는 제1 유전막(210), 제2 유전막(220), 및 제3 유전막(230) 중에서 적어도 하나를 관통할 수 있다. 분단 비아(520)는 도전 비아(432)와 단일한 공정에 의해 형성될 수 있다. 분단 패턴(510)은 도전 패턴(431)과 단일한 공정에 의해 형성될 수 있으나, 이에 제한되지 않는다.
보호링(600)이 유전층(200) 내에 제공될 수 있다. 보호링(600)은 평면적 관점에서 반도체층(100)의 소자 영역들(DR)을 둘러쌀 수 있다. 보호링(600)은 금속, 절연물질, 또는 도핑된 반도체 물질을 포함할 수 있다. 도 5a 및 도 5b에서 설명한 바와 같이 반도체 소자들(1000)이 분리되면, 보호링(600)은 반도체 소자들(1000)을 외부 오염으로부터 보호할 수 있다.
도시된 바와 달리, 분단 패턴(510) 및 분단 비아(520)는 다마신 공정을 통해 형성될 수 있다. 분단 구조체(500)의 형상 및 배치는 다양하게 변형될 수 있다. 이하, 분단 구조체(500)의 형상 및 배치의 변형예들에 대하여 설명한다.
도 7a 내지 도 7c는 실시예들에 따른 분단 구조체를 각각 도시한 도면들로, 도 6의 Ⅳ영역을 확대 도시한 단면에 대응된다. 앞서 설명한 바와 중복되는 내용들은 생략한다.
도 7a와 같이, 분단 구조체(501)는 유전층(200)의 일부를 관통할 수 있다. 예를 들어, 분단 구조체(501)는 제3 유전막(230) 내에 제공되나, 제1 유전막(210) 및 제2 유전막(220) 내에 제공되지 않을 수 있다. 다른 예로, 분단 구조체(501)는 제2 유전막(220) 내로 더 연장되나, 제1 유전막(210) 내에 제공되지 않을 수 있다.
도 7b와 같이 분단 구조체(502)는 보호층(300) 내로 더 연장될 수 있다. 예를 들어, 분단 구조체(502)는 보호층(300) 내로 돌출될 수 있다. 분단 구조체(502)는 반도체층(100)과 접촉할 수 있다. 도시된 바와 달리, 분단 구조체(502)는 반도체층(100)과 이격될 수 있다.
도 7c와 같이, 분단 구조체(503)는 보호층(300) 내에 제공될 수 있다. 분단 구조체(503)는 제3 유전막(230) 상에 배치될 수 있다. 분단 구조체(503)는 제3 유전막(230) 내로 연장되지 않을 수 있다.
도 8은 실시예들에 따른 분단 구조체를 설명하기 위한 도면으로, 도 2a의 Ⅲ영역을 확대 도시한 단면에 대응된다. 이하, 설명의 간소화를 위해 단수의 분단 구조체에 관하여 기술한다.
도 2a 및 도 8을 참조하면, 유전층(200) 내에 트렌치(250)가 제공될 수 있다. 트렌치(250)는 유전층(200)의 상면 상에 형성될 수 있다. 분단 구조체(500)는 트렌치(250) 내에 채워질 수 있다. 분단 구조체(500)는 유전층(200)과 다른 물질을 포함할 수 있다. 보호층(300)은 적층된 제1 보호층(310), 제2 보호층(320), 및 제3 보호층(330)을 포함할 수 있다. 보호층(300)들의 개수는 도시된 바에 제한되지 않는다. 분단 구조체(500)는 제1 보호층(310)과 일체형(single unit body)을 구성할 수 있다. 분단 구조체(500)는 제1 보호층(310)과 연결되며, 제1 보호층(310)과 동일한 물질을 포함할 수 있다. 예를 들어, 분단 구조체(500)는 테트라에틸 오소실리케이트(tetraethyl orthosilicate, TEOS) 또는 고밀도플라즈마(HDP)을 포함할 수 있다. 분단 구조체(500)는 제1 보호층(310)과 단일한 공정에 의해 형성될 수 있다. 도시된 바와 달리, 분단 구조체(500)는 제2 보호층(320) 또는 제3 보호층(330)과 일체로 형성될 수 있다. 다른 예로, 분단 구조체(500)는 제1 보호층(310), 제2 보호층(320), 및 제3 보호층(330)과 상이한 물질을 포함할 수 있다.
분단 구조체(500)는 유전층(200)을 관통하며, 반도체층(100)과 접촉할 수 있다. 다른 예로, 분단 구조체(500)는 반도체층(100) 내로 더 연장될 수 있다. 분단 구조체(500)의 바닥면(500b)은 보호층(300) 내에 제공될 수 있다. 또 다른 예로, 분단 구조체(500)의 바닥면(500b)은 보호층(300) 내에 배치되며, 반도체층(100)과 이격될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 기판을 준비하는 것, 상기 기판은 스크라이브 레인 영역 및 소자 영역들을 갖는 결정질 반도체층, 상기 결정질 반도체층 상의 유전층, 상기 유전층과 물리적으로 접촉하는 분단 구조체, 및 보호층을 포함하고, 상기 분단 구조체는 평면적 관점에서 상기 결정질 반도체층의 상기 스크라이브 레인 영역 상에 제공되고;
    상기 결정질 반도체층 내에 비정질 영역을 형성하는 것; 및
    상기 비정질 영역이 형성된 후, 상기 결정질 반도체층 상에 그라인딩 공정을 수행하는 것을 포함하고,
    상기 비정질 영역은 평면적 관점에서 상기 결정질 반도체층의 상기 스크라이브 레인 영역 상에 형성되고,
    상기 분단 구조체는 상기 유전층과 다른 물질을 포함하고,
    상기 분단 구조체는 평면적 관점에서 상기 결정질 반도체층의 상기 소자 영역들과 이격되고,
    상기 보호층은 평면적 관점에서 상기 기판의 상기 스크라이브 레인 영역 및 상기 소자 영역들과 오버랩되고,
    상기 보호층은 상기 유전층의 상면 및 상기 분단 구조체의 상면을 덮는 기판의 쏘잉 방법.
  2. 제 1항에 있어서,
    상기 결정질 반도체층의 상기 스크라이브 레인 영역은:
    평면적 관점에서 상기 분단 구조체와 중첩되는 제1 영역; 및
    평면적 관점에서 상기 분단 구조체와 이격되고, 상기 제1 영역과 상기 소자 영역 사이에 배치되는 제2 영역을 포함하고,
    상기 비정질 영역은 상기 결정질 반도체층의 상기 제1 영역 상에 형성되는 기판의 쏘잉 방법.
  3. 제 2항에 있어서,
    상기 반도체층의 상기 스크라이브 레인 영역의 상기 제1 영역은 5 μm 내지 20 μm의 너비를 갖는 기판의 쏘잉 방법.
  4. 제 1항에 있어서,
    상기 분단 구조체는 상기 유전층 내에 제공되며, 상기 보호층과 물리적으로 접촉하는 기판의 쏘잉 방법.
  5. 제 4항에 있어서,
    상기 보호층은 상기 유전층보다 더 큰 강도를 갖는 기판의 쏘잉 방법.
  6. 제 4항에 있어서,
    상기 분단 구조체는 상기 보호층 내로 돌출되는 기판의 쏘잉 방법.
  7. 제 1항에 있어서,
    상기 유전층 내에 트렌치가 제공되며,
    상기 분단 구조체는 상기 트렌치 내에 채워진 기판의 쏘잉 방법.
  8. 제 7항에 있어서,
    상기 분단 구조체는 상기 보호층과 연결되며, 상기 보호층과 동일한 물질을 포함하는 기판의 쏘잉 방법.
  9. 제 1항에 있어서,
    상기 분단 구조체는 상기 결정질 반도체층 내로 연장되는 기판의 쏘잉 방법.
  10. 제 1항에 있어서,
    상기 비정질 영역을 형성하는 것은 상기 결정질 반도체층 상에 레이저를 조사하는 것을 포함하는 기판의 쏘잉 방법.
  11. 제 1항에 있어서,
    상기 유전층은 저유전물질을 포함하는 기판의 쏘잉 방법.
  12. 결정질 반도체 기판;
    상기 결정질 반도체 기판 내에 제공되고, 상기 결정질 반도체 기판의 외측벽 상에 노출된 비정질 영역;
    상기 결정질 반도체 기판 상의 유전층;
    상기 유전층 내에 제공되고, 상기 유전층과 다른 강도를 갖는 분단 구조체; 및
    상기 유전층 상에 제공되고, 상기 분단 구조체의 상면 및 상기 유전층의 상면을 덮는 보호층을 포함하되,
    상기 유전층은 상기 분단 구조체의 측면의 적어도 일부를 노출시키고,
    상기 분단 구조체의 노출된 측면은 상기 결정질 반도체 기판의 상기 노출된 상기 외측벽과 정렬되지 않는 반도체 소자.
  13. 제 12항에 있어서,
    상기 분단 구조체는 상기 유전층 및 상기 보호층과 다른 물질을 포함하는 반도체 소자.
  14. 제 12항에 있어서,
    상기 분단 구조체는 상기 유전층 상에 형성된 트렌치 내에 제공되는 반도체 소자.
  15. 삭제
  16. 제 12항에 있어서,
    상기 분단 구조체는 분단 비아 및 분단 패턴들을 포함하고,
    상기 분단 비아 및 상기 분단 패턴은 금속을 포함하는 반도체 소자.
  17. 소자 영역들 및 스크라이브 레인 영역을 포함하는 반도체층;
    상기 반도체층 상의 유전층;
    상기 유전층 상의 보호층; 및
    상기 유전층 내에 제공되며, 상기 보호층과 물리적으로 접촉하는 분단 구조체들을 포함하고,
    상기 분단 구조체들은 상기 유전층과 다른 강도를 갖고,
    상기 반도체층의 상기 스크라이브 레인 영역은:
    평면적 관점에서 상기 분단 구조체들과 중첩되고, 5 μm 내지 20 μm의 너비를 갖는 제1 영역; 및
    평면적 관점에서 상기 분단 구조체들과 이격되고, 상기 제1 영역과 상기 소자 영역들 사이에 배치되는 제2 영역들을 포함하고,
    상기 분단 구조체들은 평면적 관점에서 상기 반도체층의 상기 소자 영역들 상에 제공되지 않고,
    상기 분단 구조체들은 상기 유전층의 상면 상으로 연장되지 않고,
    상기 보호층은 상기 스크라이브 레인 영역 상에서 상기 분단 구조체들의 상면들 및 상기 유전층의 상면과 직접 접촉하고,
    상기 보호층은 상기 반도체층의 상기 소자 영역들 상으로 연장되어, 상기 소자 영역들 상의 상기 유전층의 상면과 직접 접촉하고,
    상기 분단 구조체들은 상기 보호층과 물리적으로 접촉하는 기판.
  18. 제 17항에 있어서,
    상기 유전층 내에 트렌치들이 제공되며,
    상기 분단 구조체들은 상기 트렌치들 내에 채워진 기판.
  19. 삭제
  20. 제 17항에 있어서,
    상기 반도체층의 상기 소자 영역 상에 배치된 집적 회로;
    상기 보호층 상의 연결 단자; 및
    상기 보호층 및 상기 유전층 내에 제공되고, 상기 연결 단자 및 상기 집적 회로와 전기적으로 연결되는 배선 구조체를 더 포함하되,
    상기 분단 구조체들은 상기 집적 회로와 전기적으로 절연된 기판.
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