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CN104380471A - 碳化硅半导体装置及其制造方法 - Google Patents

碳化硅半导体装置及其制造方法 Download PDF

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CN104380471A CN201380031045.9A CN201380031045A CN104380471A CN 104380471 A CN104380471 A CN 104380471A CN 201380031045 A CN201380031045 A CN 201380031045A CN 104380471 A CN104380471 A CN 104380471A
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Abstract

SiC半导体装置具备以埋入沟槽(5a)内的方式具有低浓度区域(5b)和高浓度区域(5c)的p型区域(5)，该沟槽(5a)形成在单元区域中，由低浓度区域(5b)构成p型柱，并且由高浓度区域(5c)构成p+型深层。由此，能够由基于低浓度区域(5b)的p型柱和基于n型漂移层(2)的n型柱构成SJ构造，所以实现了导通电阻的降低。此外，通过基于高浓度区域(5c)的p+型深层在截止时阻断漏极电位，所以能够缓和对栅极绝缘膜(8)施加的电场，能够防止栅极绝缘膜(8)被破坏。因此，SiC半导体装置能够实现降低导通电阻和防止栅极绝缘膜(8)破坏这双方。

Description

碳化硅半导体装置及其制造方法
相关申请的交叉引用
本申请基于2012年6月13日申请的日本申请号2012－134031号以及2013年3月12日申请的日本申请号2013－49229号，此处引用其记载内容。
技术领域
本申请涉及具有沟槽栅(trench gate)构造的半导体开关元件的碳化硅(以下称为SiC)半导体装置及其制造方法。
背景技术
以往，在专利文献1中，提出了能够实现防止沟槽栅构造的MOSFET中的栅极绝缘膜的破坏、并且提高元件的浪涌(surge)耐量(雪崩耐量)的SiC半导体装置。具体而言，在沟槽栅构造之间具备p+型深(deep)层直到比构成沟槽栅构造的沟槽的底面更深的位置，在单元区域的中央使p+型深层更深。像这样，通过形成p+型深层，缓和MOSFET截止时在沟槽的底部处的电场集中，防止栅极绝缘膜的破坏，且通过使得p+型深层在单元区域的中央更深，从而提高元件的浪涌耐量。
此外，以往，在专利文献2中，提出能够降低沟槽栅构造的MOSFET中的导通电阻的Si半导体装置。具体而言，在沟槽栅构造的下方，具备将构成n型漂移(drift)层的n型柱(column)和p型柱反复交替地配置而成的超结(super junction)(以下称为SJ)构造。像这样，通过具备SJ构造，在MOSFET截止时在SJ内均等地施加电场而抑制电场集中，在导通时构成经过SJ构造内的电流路径，从而实现低导通电阻化。
现有技术文献
专利文献
专利文献1：(日本)特开2009－302091号公报
专利文献2：(日本)特开2004－241768号公报
发明内容
但是，在如专利文献1所示那样具备p+型深层的构造中还期望更进一步降低导通电阻。此外，虽然还能够如专利文献2所示那样将应用于Si半导体装置的SJ构造对SiC半导体装置应用，但由于SiC的破坏电场强度与Si相比非常高，所以在截止时栅极绝缘膜上施加的电场强度大，可能产生栅极绝缘膜破坏。
本申请鉴于上述方面，其目的在于，提供能够实现降低导通电阻和防止栅极绝缘膜的破坏这双方的SiC半导体装置及其制造方法。
根据本申请的第一方式，SiC半导体装置中，在从源极区域的表面形成到比基极区域更深的第一沟槽内形成栅极绝缘膜和栅极电极从而构成沟槽栅构造，且在比第一沟槽深的第二沟槽内形成具有第二导电型的第一低浓度区域以及第二导电型的第一高浓度区域而构成的第二导电型区域，其中，所述第二导电型的第一低浓度区域的第二导电型杂质浓度被设定得比较低，所述第二导电型的第一高浓度区域在第一低浓度区域的表面形成且第二导电型杂质浓度与第一低浓度区域相比被设定得高，并且比第一沟槽深从而构成深层，作为经由源极区域以及第二导电型区域将基极区域与源极电极电连接的构造，且构成通过第一低浓度区域以及漂移层之中的与第一低浓度区域对置的部分反复交替地构成PN柱的超结构造。
像这样，构成为具备以埋入第二沟槽内的方式具有第一低浓度区域和第一高浓度区域的第二导电型区域。由此，能够由第一低浓度区域构成第二导电型柱，且由第一高浓度区域构成深层。
从而，由于能够由低浓度区域、漂移层、PN柱构成SJ构造，所以能够实现导通电阻的降低。此外，由于能够通过基于高浓度区域的深层在截止时阻断漏极电位，所以能够缓和栅极绝缘膜上施加的电场，能够防止栅极绝缘膜被破坏。因此，能够设为能实现降低导通电阻和防止栅极绝缘膜的破坏这双方的SiC半导体装置。
根据本申请的第二方式，SiC半导体装置具备外周耐压构造，以形成了半导体开关元件的区域作为单元区域，外周耐压构造在包围该单元区域的周围的外周区域中构成。外周耐压构造是杂质埋入层，该杂质埋入层配置在第三沟槽内，且具有第二导电型杂质浓度与第一低浓度区域相等的第二导电型的第二低浓度区域，该第三沟槽形成在外周区域中的漂移层之中的通过在外周区域形成的凹部去除了源极区域以及基极区域而露出的部分，且从该漂移层的表面形成。
像这样，构成为在外周区域中，也具备与单元区域的第二导电型区域相同的结构的杂质埋入层，将该杂质埋入层埋入第三沟槽内。因此，能够通过杂质埋入层实现保护环的功能。并且，关于这样的杂质埋入层，由于能够与单元区域的第二导电型区域同时形成，所以能够使其制造工序公共化，能够实现制造工序的简化。
根据本申请的第三方式，一种具备半导体开关元件的SiC半导体装置的制造方法，其特征在于，具有：准备半导体衬底的工序，其中，所述半导体衬底为：在碳化硅衬底的主表面上形成漂移层，且在该漂移层上形成基极区域，进而在该基极区域之上形成源极区域；使用半导体衬底之中的第二沟槽的形成预定区域开口的掩膜来进行蚀刻，从而形成第二沟槽的工序；在第二沟槽内使第二导电型杂质浓度被设定得比较低的第二导电型的第一层外延成长且使第二导电型杂质浓度与该第一层相比被设定得比较高的第二导电型的第二层外延成长的工序；以及以源极区域露出的方式部分地去除第一层、第二层，由第二沟槽内残留的第一层、第二层构成第一低浓度区域以及第一高浓度区域的工序。
像这样，通过在相同的第二沟槽内按顺序埋入不同的杂质浓度的第一层、第二层来构成第一低浓度区域和第一高浓度区域。从而，与通过独立的工序分别形成用于构成第二导电型柱的第一低浓度区域和用于构成深层的第一高浓度区域的情况相比，能够实现制造工序的简化。
根据本申请的第四方式，在具备半导体开关元件的SiC半导体装置的制造方法中，以形成了半导体开关元件的区域作为单元区域，设为具备在包围该单元区域的周围的外周区域中构成的外周耐压构造，与形成第二沟槽的工序同时进行在外周区域中形成第三沟槽的工序；与在第二沟槽内形成第一层、第二层的工序同时进行在第三沟槽中形成第一层、第二层的工序；与部分地去除第一层、第二层而构成第一低浓度区域以及第一高浓度区域的工序同时，进行通过第三沟槽内残留的第一层、第二层形成第二导电型杂质浓度与第一低浓度区域相等的第二导电型的第二低浓度区域，并且形成第二导电型杂质浓度比第二低浓度区域高、且比第一沟槽深的第二导电型的第二高浓度区域，从而形成杂质埋入区域的工序；之后，进行在外周区域之中的形成杂质埋入区域的区域中形成凹部，从而在形成了凹部的区域中使漂移层露出的工序。
像这样，由杂质埋入区域构成外周区域中具备的外周耐压构造，使构成杂质埋入区域的第二低浓度区域和第二高浓度区域的形成工序与构成单元区域中具备的第二导电型区域的第一低浓度区域和第一高浓度区域的形成工序公共化。由此，能够实现制造工序的简化。
附图说明
本申请的上述目的以及其他目的、特征或优点通过一边参照附图一边进行下述的详细记述而变得更为明确。在附图中，
图1是本申请的第一实施方式所涉及的具备反转型的沟槽栅构造的MOSFET的SiC半导体装置的上表面布局图。
图2是图1的II－II线上的SiC半导体装置的剖面图。
图3中(a)～(f)是表示图1所示的SiC半导体装置的制造工序的剖面图。
图4是本申请的第二实施方式所涉及的具备反转型的沟槽栅构造的MOSFET的SiC半导体装置的剖面图。
图5是本申请的第三实施方式所涉及的具备反转型的沟槽栅构造的MOSFET的SiC半导体装置的剖面图。
图6是本申请的第四实施方式所涉及的具备反转型的沟槽栅构造的MOSFET的SiC半导体装置的上表面布局图。
图7是第四实施方式的变形例所涉及的具备反转型的沟槽栅构造的MOSFET的SiC半导体装置的剖面图。
图8是本申请的第五实施方式所涉及的具备反转型的沟槽栅构造的MOSFET的SiC半导体装置的剖面图。
图9是本申请的第六实施方式所涉及的具备反转型的沟槽栅构造的MOSFET的SiC半导体装置的剖面图。
图10是本申请的第七实施方式所涉及的具备反转型的沟槽栅构造的MOSFET的SiC半导体装置的上表面布局图。
图11是本申请的第八实施方式所涉及的具备反转型的沟槽栅构造的MOSFET的SiC半导体装置的上表面布局图。
图12是本申请的第九实施方式所涉及的具备反转型的沟槽栅构造的MOSFET的SiC半导体装置的上表面布局图。
图13是图12的XIII－XIII线上的SiC半导体装置的剖面图。
图14是本申请的第十实施方式所涉及的具备反转型的沟槽栅构造的MOSFET的SiC半导体装置的剖面图。
图15中(a)～(f)是表示图14所示的SiC半导体装置的制造工序的剖面图。
图16是其他实施方式中说明的具备反转型的沟槽栅构造的MOSFET的SiC半导体装置的剖面图。
图17是其他实施方式中说明的具备反转型的沟槽栅构造的MOSFET的SiC半导体装置的剖面图。
图18是其他实施方式中说明的具备反转型的沟槽栅构造的MOSFET的SiC半导体装置的上表面布局图。
具体实施方式
以下，基于附图说明本申请的实施方式。另外，在以下的各实施方式之间，对相互相同或等同的部分赋予相同标记而进行说明。
(第一实施方式)
说明本申请的第一实施方式。在此，以作为沟槽栅构造的半导体开关元件形成了反转型的MOSFET而成的SiC半导体装置为例进行说明。
图1所示的SiC半导体装置构成为具有形成半导体元件的单元区域和外周区域(终端构造区域)，其中，所述外周区域具备包围该单元区域的外周耐压构造。在本实施方式中，具备反转型的沟槽栅构造的MOSFET作为半导体元件。
如图2所示，将在由SiC构成的n+型衬底1的主表面上使由SiC构成的n型漂移层2和p型基极区域3、以及n+型源极区域4按顺序外延成长而成的结构用作半导体衬底，来形成SiC半导体装置。
关于n+型衬底1，n型杂质浓度例如被设为1.0×1019/cm3，厚度被设为300μm左右。n型漂移层2在下层部2a和上层部2b中n型杂质浓度改变，下层部2a例如被设为1.5～6.0×1016/cm3且厚度6.0μm，上层部2b被设为比下层部低的浓度，例如被设为0.5～2.0×1016/cm3且厚度2.0μm。下层部2a成为构成n型柱的部分，考虑与后述的p型柱的电荷平衡而设定杂质浓度或宽度等。
此外，p型基极区域3构成为p型杂质浓度例如为1.5～6.0×1016/cm3，厚度0.5μm左右。n+型源极区域4构成为表层部中的n型杂质浓度例如2.5×1018～1.0×1019/cm3，厚度0.5μm左右。
在单元区域中，在半导体衬底的表面侧残留p型基极区域3以及n+型源极区域4，以贯通该n+型源极区域4以及p型基极区域3而到达n型漂移层2的方式形成了p型区域5。
p型区域5以埋入沟槽5a内的方式形成，构成为具有p型杂质浓度不同的两个区域5b、5c，其中，沟槽5a以到达n+型衬底1的方式形成。具体而言，p型区域5由沟槽5a的内壁面即在底面以及侧面上形成的低浓度区域5b、和p型杂质浓度被设为比低浓度区域5b高的浓度的高浓度区域5c构成。
低浓度区域5b是构成p型柱的部分，构成为例如p型杂质浓度为4.15×1016～1.65×1017cm3，宽度为0.8μm，厚度为8μm。具体而言，由低浓度区域5b之中的在沟槽5a的底面上形成的部分构成p型柱，该部分的厚度与下层部2a大致相等。考虑与n型柱的电荷平衡而设定低浓度区域5b的宽度(即沟槽5a的宽度)以及p型杂质浓度。
高浓度区域5c是构成p+型深层的部分。高浓度区域5c的底部形成到比用于构成后述的沟槽栅构造的沟槽6的底部更深的位置，构成为在高浓度区域5c的底部优先产生体击穿(body break)。设定高浓度区域5c的p型杂质浓度和宽度以使在体击穿时不会完全耗尽，构成为例如p型杂质浓度为2.5×1018～1.0×1019/cm3，深度为3μm。例如，在n型漂移层2的上层部2b的n型杂质浓度被设定为1.0×1016/cm3的情况下，若设想为在截止时施加1200V的漏极电压，则只要高浓度区域5c的p型杂质浓度以及宽度为上述值，即使到达破坏电场强度也留有不耗尽的区域。由此，能够有效地引出击穿(break down)电流。
这样构成的p型区域5如图1所示那样，以包围单元区域的外缘的方式被布局为角部被倒圆的四方形，并且在其内侧将一个方向设为长度方向的线状的区域被并排多根从而布局为条纹状。
此外，以贯通p型基极区域3以及n+型源极区域4而到达n型漂移层2的方式，形成例如宽度为0.8μm，深度为2.0μm的沟槽6。以与该沟槽6的侧面相接的方式配置了上述的p型基极区域3以及n+型源极区域4。沟槽6通过将图2的纸面左右方向设为宽度方向，将纸面垂直方向设为长度方向，将纸面上下方向设为深度方向的线状的布局而形成。
此外，沟槽6通过多根平行地等间隔排列从而成为条纹状。并且，在各沟槽6之间，上述的p型区域5之中的成为线状的部分逐根被配置。各沟槽6的侧面与p型区域5相离规定距离，在p型基极区域3之中的与沟槽6的侧面相接的部分形成沟道，流过电流。此外，如图1所示，相对于各沟槽6的前端，p型区域5的前端突出距离a而配置。距离a比n型漂移层2的下层部2a的厚度大，换言之比高浓度区域5c的下表面与n型漂移层2的下表面的距离大，比起高浓度区域5c的前端，各沟槽6的前端被配置在内侧。
进而，沟槽6的内壁面被栅极绝缘膜8覆盖。栅极绝缘膜8例如由对沟槽6的内壁面进行了热氧化而成的热氧化膜等构成，栅极绝缘膜8的厚度在沟槽6的侧面侧和底部侧都为75nm左右。在图1以及图2中，栅极绝缘膜8的底部以及两前端部的角部成为有棱角的形状，但还能够预先对沟槽6进行倒角处理而成为圆角的形状。这样，能够将栅极绝缘膜8整体地以均匀的膜厚构成，能够使得在沟槽6的角部不变薄。并且，在该栅极绝缘膜8的表面，以埋入沟槽6的方式形成了栅极电极9。
此外，在n+型源极区域4以及p型区域5的表面和栅极电极9的表面，经由层间绝缘膜10形成了源极电极11和栅极布线(未图示)。源极电极11以及栅极布线由多个金属(例如Ni/Al等)构成，至少与n型SiC(具体而言n+型源极区域4)接触的部分由能够与n型SiC欧姆接触的金属构成，至少与p型SiC(具体而言p型区域5)接触的部分由能够与p型SiC欧姆接触的金属构成。另外，这些源极电极11以及栅极布线通过在层间绝缘膜10上形成而被电绝缘，通过在层间绝缘膜10上形成的接触孔，源极电极11经由n+型源极区域4以及p型区域5与p型基极区域3电接触，栅极布线与栅极电极9电接触。
并且，在n+型衬底1的背面侧形成了与n+型衬底1电连接的漏极电极12。通过这样的构造，构成n沟道型的反转型的沟槽栅构造的MOSFET。并且，这样的MOSFET通过被配置在各p型区域5之间而构成单元区域。
另一方面，在外周区域中，以贯通n+型源极区域4以及p型基极区域3而到达n型漂移层2的方式形成凹部20从而成为台面(mesa)构造。为此，在离开单元区域的位置上去除p型基极区域3，使n型漂移层2露出。
此外，在位于凹部20下方的n型漂移层2的表层部上，以包围单元区域的方式，具备多根(图1中记载为3根)p型杂质埋入层21。p型杂质埋入层21与上述的p型区域5相同，成为在沟槽21a内具备低浓度区域21b和高浓度区域21c的构造。使p型杂质埋入层21之中的高浓度区域21c作为保护环(guard ring)而发挥作用。该p型杂质埋入层21以能够作为保护环而发挥作用的浓度以及深度构成即可，但在本实施方式中，设为低浓度区域21b和高浓度区域21c分别是与p型区域5的低浓度区域5b相同的浓度。并且，在低浓度区域21b之中的在沟槽21a的底面形成的部分的厚度与下层部2a大致相等。
并且，虽未图示，根据需要通过在p型杂质埋入层21的更外周具备EQR构造，从而构成具备包围单元区域的外周耐压构造的外周区域。
通过以上那样的构造，构成本实施方式所涉及的SiC半导体装置。接下来，参照图3说明本实施方式所涉及的SiC半导体装置的制造方法。
〔图3(a)所示的工序〕
首先，作为半导体衬底，准备在由SiC构成的n+型衬底1的主表面上使由SiC构成的n型漂移层2和p型基极区域3、以及n+型源极区域4按顺序外延成长而成的三重外延衬底。
〔图3(b)所示的工序〕
在n+型源极区域4的表面配置了掩膜件(未图示)之后，通过光刻法使掩膜件之中的p型区域5以及p型杂质埋入层21的形成预定位置开口。并且，在配置了掩膜件的状态下进行RIE(反应离子蚀刻，Reactive IonEtching)等的各向异性蚀刻，从而在p型区域5以及p型杂质埋入层21的形成预定位置上形成沟槽5a、21a。之后，去除掩膜件。
〔图3(c)所示的工序〕
使用外延成长装置，包含沟槽5a、21a内而在n+型源极区域4的表面整个面上对用于形成低浓度区域5b、21b的被设定为比较低的杂质浓度的p型层(第一层)31a进行成膜。接着，改变p型掺杂剂的导入量而进行外延成长，在p型层31a之上对用于形成高浓度区域5c、21c的以比较高的杂质浓度构成的p+型层(第二层)31b进行成膜。由这些p型层31a以及p+型层31b埋入沟槽5a、21a内。
〔图3(d)所示的工序〕
通过基于研磨或CMP(化学机械抛光，Chemical Mechanical Polishing)等的平坦化，使n+型源极区域4的表面露出。由此，p型层31a以及p+型层31b仅残留于沟槽5a、21a内。这样，由p型层31a构成低浓度区域5b、21b，且由p+型层31b构成高浓度区域5c、21c，从而p型区域5以及p型杂质埋入层21被构成。
另外，若通过CMP那样的平坦化研磨来进行该工序，则能表面状态好地进行平坦化，所以在之后进行的用于构成沟槽栅构造的沟槽6的形成中，也能够实现尺寸精度高的沟槽形状。因此，微细化的元件变得能够容易实现。此外，由于通过外延成长而构成p型区域5以及p型杂质埋入层21，所以与离子注入不同，能够构成没有离子注入损伤的PN节。此外，由于能够形成通过离子注入不可能实现的长宽比大的层，所以单元尺寸的微细化变得容易。
〔图3(e)所示的工序〕
在n+型源极区域4、p型区域5以及p型杂质埋入层21的表面配置了掩膜件(未图示)之后，通过光刻法使掩膜件之中的沟槽6以及凹部20的形成预定位置开口。并且，通过在配置了掩膜件的状态下进行RIE等的各向异性蚀刻，在单元区域中形成沟槽6且在外周区域中形成凹部20。之后，去除掩膜件。
并且，根据需要，实施基于1600度以上的减压下的氢气、例如1625℃、2.7×104Pa(200Torr)的高温氢气气氛下的热处理的氢蚀刻。通过该氢蚀刻进行沟槽6的内壁面的倒角处理，沟槽6的开口入口和角部被倒角，且进行沟槽蚀刻的损伤去除。
〔图3(f)所示的工序〕
在通过基于湿气氛的热氧化而形成了栅极绝缘膜8之后，在栅极绝缘膜8的表面对掺杂的(doped)Poly－Si层进行成膜，对该掺杂的Poly－Si层进行构图(patterning)从而残留于沟槽6内，形成栅极电极9。关于之后的工序，与以往相同，进行层间绝缘膜10的形成工序、基于光蚀刻(photo-etching)的接触孔形成工序、沉积(deposition)了电极材料之后进行构图从而形成源极电极11和栅极布线层的工序、在n+型衬底1的背面形成漏极电极12的工序等。由此，在单元区域中具备图2所示的沟槽栅构造的MOSFET且在外周区域具备包围单元区域的外周耐压构造的SiC半导体装置完成。
如上说明，在本实施方式中，构成为在单元区域中具备以埋入沟槽5a内的方式具有低浓度区域5b和高浓度区域5c的p型区域5，其中，所述沟槽5a形成为到达n+型衬底1。由此，能够通过低浓度区域5b构成p型柱，且通过高浓度区域5c构成p+型深层。
从而，能够通过基于低浓度区域5b的p型柱和基于n型漂移层2的n型柱构成SJ构造，所以能够实现导通电阻的降低。此外，由于能够通过基于高浓度区域5c的p+型深层在截止时阻断漏极电位，所以能够缓和对栅极绝缘膜8施加的电场，能够防止栅极绝缘膜8被破坏。同样，由于能够通过基于高浓度区域5c的p+型深层在截止时阻断漏极电位，所以能够使p型基极区域3的电场不上升。因此，即使在使p型基极区域3的杂质浓度成为低浓度而得到高的沟道移动度的情况下，也能够抑制穿通(punchthrough)现象的产生，能够得到高的漏极耐压。进而，由于将高浓度区域5c直接连接到源极电极11，所以还能够实现浪涌耐量高的元件。由此，能够成为能实现降低导通电阻和防止栅极绝缘膜8的破坏这双方的SiC半导体装置。
此外，使得p型区域5的前端相对于各沟槽6的前端突出距离a而配置，使距离a比n型漂移层2的下层部2a的厚度、换言之高浓度区域5c的下表面与n型漂移层2的下表面之间的距离大。由于设为这样的布局，能够使得各高浓度区域5c的前端一定比各沟槽6的前端突出，在沟槽6的前端也能够缓和对栅极绝缘膜8施加的电场，能够防止栅极绝缘膜8被破坏。
并且，通过在相同的沟槽5a内按顺序埋入不同的杂质浓度的p型层而构成这种构造的SiC半导体装置中的低浓度区域5b和高浓度区域5c。从而，与通过独立的工序分别形成用于构成p柱的低浓度区域5b和用于构成p+型深层的高浓度区域5c的情况相比，能够实现制造工序的简化。
此外，在外周区域中，也具备与单元区域的p型区域5相同的结构的p型杂质埋入层21，构成为具备以将p型杂质埋入层21埋入以到达n+型衬底1的方式形成的沟槽21a内的低浓度区域21b和高浓度区域21c。因此，能够通过高浓度区域21c实现保护环的功能。并且，能够将这样的p型杂质埋入层21与单元区域的p型区域5同时形成，所以能够使其制造工序公共化，能够实现制造工序的简化。
(第二实施方式)
说明本申请的第二实施方式。本实施方式是相对于第一实施方式改变了沟槽6和凹部20的深度的实施方式，关于其他与第一实施方式相同，所以仅说明与第一实施方式不同的部分。
如图4所示，在本实施方式中，改变沟槽6和凹部20的深度。具体而言，使得凹部20变得比沟槽6深。像这样，通过将沟槽6和凹部20的深度分别设定，能够分别进行耐压设计，例如，能够使得在外周区域中产生击穿等，适当地调整耐压。
另外，这样的构造的SiC半导体装置只要将沟槽6的形成工序和凹部20的形成工序作为不同的工序来实施即可，关于其他工序与第一实施方式相同。
(第三实施方式)
说明本申请的第三实施方式。本实施方式是相对于第一实施方式变更了p型杂质埋入层21的结构的实施方式，关于其他与第一实施方式相同，所以仅说明与第一实施方式不同的部分。
如图5所示，在本实施方式中，改变沟槽21a以及p型杂质埋入层21的深度，设为随着从单元区域向外周方向远离而沟槽21a以及p型杂质埋入层21的深度依次变浅的构造。像这样，通过使p型杂质埋入层21的深度逐渐变化，从而能够以沿着外周区域上的等电位线分布的形状构成p型杂质埋入层21，能够使终端构造所需的区域变小。由此，能够实现SiC半导体装置的尺寸的小型化。
另外，要构成这样的深度不同的p型杂质埋入层21，还存在通过将沟槽21a以不同的工序形成从而使深度变化的方法，但能够使用将沟槽21a的宽度随着从单元区域远离而变窄的方法。由于沟槽21a的宽度越窄则蚀刻气体越难以进入，蚀刻速率变慢。因此，通过使沟槽21a的宽度随着从单元区域远离而变窄，即使同时形成用于形成各p型杂质埋入层21的沟槽21a，也使得各沟槽21a的深度变化。从而，只要采用这样的方法，就能够同时形成一个个沟槽21a，而不是以不同的工序形成，能够实现制造工序的简化。
(第四实施方式)
说明本申请的第四实施方式。本实施方式是相对于第一实施方式而成为具备p型降低表面电场(RESURF)层的构造的实施方式，关于其他与第一实施方式相同，所以仅说明与第一实施方式不同的部分。
如图6所示，将在外周区域上形成的凹部20设为深度变化的带阶梯形状，随着从单元区域向外周方向远离而阶段性地深度变深。在凹部20之中的单元区域侧的阶梯处，其底部被设定为比p型基极区域3的底部浅，成为p型基极区域3残留的状态。此外，在凹部20之中的从单元区域远离的阶梯处，其底部被设定为比p型基极区域3的底部深，成为p型基极区域3没有残留的状态。
在这样的构造的SiC半导体装置中，能够使凹部20之中的单元区域侧的阶梯的底部残留的p型基极区域3作为p型降低表面电场层22而发挥作用。p+型降低表面电场层22包围单元区域且被配置在p型杂质埋入层21的内侧，与p型杂质埋入层21相同，例如形成为各角部被倒圆的四方形的布局。
像这样，能够设为不仅具备p型杂质埋入层21还具备p型降低表面电场层22的构造，能够更有效地实现电场缓和，所以能够使得对单元区域不做贡献的终端构造的面积变小。从而，能够实现SiC半导体装置的尺寸(芯片尺寸)的小型化，进而能够实现制造成本的削减。
(第四实施方式的变形例)
具备上述第四实施方式那样的p型降低表面电场层22的构造也能够如图7所示那样，通过在n型漂移层2的表层部形成p型降低表面电场层22来实现。例如能够在形成了凹部20之后，通过使用了掩膜的p型杂质的离子注入来形成p型降低表面电场层22。
(第五实施方式)
说明本申请的第五实施方式。本实施方式是相对于第一实施方式变更了p型区域5的周围的结构的实施方式，关于其他与第一实施方式相同，所以仅说明与第一实施方式不同的部分。
如图8所示，以包围p型区域5的周围的方式，具备由n-型层或I型层构成的周边区域23。该周边区域23通过以覆盖沟槽5a的内壁面的方式以规定厚度外延成长而形成，在其内侧形成低浓度区域5b以及高浓度区域5c，从而构成被周边区域23包围的p型区域5。
像这样，通过具备周边区域23，能够使导通时的漏极－源极间电容变小，能够降低SJ构造特有的急剧的漏极－源极间电容，所以能够进一步提高开关特性。
(第六实施方式)
说明本申请的第六实施方式。本实施方式是相对于第一实施方式变更了p型杂质埋入层21的结构的实施方式，关于其他与第一实施方式相同，所以仅说明与第一实施方式不同的部分。
如图9所示，p型杂质埋入层21也可以没有高浓度区域21c而仅由低浓度区域21b构成。像这样，通过自外周区域起没有高浓度区域21c，能够实现进一步的耐压提高。
这样的构造能够由例如以下那样的方法来制造。例如，通过将沟槽5a、21a分别形成，使得沟槽21a的深度比沟槽5a的深度浅，从而能够使高浓度区域21c与高浓度区域21c相比底部的位置更高。因此，在形成凹部20时，能够将高浓度区域21c全部去除，能够实现图9的构造。此外，例如，通过将沟槽6和凹部20分别形成，使得凹部20的深度加深而全部去除在沟槽21a内成膜的高浓度区域21c的部分，从而也能够实现图9的构造。此外，通过使沟槽21a的宽度比沟槽5a的宽度窄，沟槽21a比沟槽5a蚀刻速率慢，从而使得高浓度区域21c与高浓度区域5c相比底部的位置成为更高的位置。这样，能够在同时形成沟槽6以及凹部20时去除全部高浓度区域21c，能够实现图9的构造。
(第七实施方式)
说明本申请的第七实施方式。本实施方式是相对于第一实施方式变更了外周区域中的外周耐压构造的实施方式，关于其他与第一实施方式相同，所以仅说明与第一实施方式不同的部分。
如图10所示，将外周区域所具备的p型杂质埋入层21布局为点状。点的间隔也可以为一定，但优选如图10所示那样随着从单元区域向外周方向远离而变宽。通过这样，能够使电场缓和所需的范围变窄，能够实现SiC半导体装置的尺寸的小型化。
另外，在图中双点划线所示的部分的截面形状成为与图2相同的形状，即使p型杂质埋入层21被设为点状的布局，也作为与第一实施方式相同的构造而构成。当然，也可以如图5那样p型杂质埋入层21的深度逐渐变浅，也可以如图9那样仅由低浓度区域21b构成。进而，也可以如图6以及图7那样具备p型降低表面电场层22。
(第八实施方式)
说明本申请的第八实施方式。本实施方式是相对于第一实施方式变更了外周区域中的外周耐压构造的实施方式，关于其他与第一实施方式相同，所以仅说明与第一实施方式不同的部分。
如图11所示，设为在外周区域也具备p型区域5来代替p型杂质埋入层21作为外周区域的外周耐压构造的构造。即，关于外周区域，也具备与单元区域相同地配置为条纹状的p型区域5，具备SJ构造。像这样，还能够具备SJ构造作为外周耐压构造。并且，在这样外周耐压构造也设为SJ构造的情况下，由于能够与单元区域所具备的SJ构造以相同的构造构成，即p型区域5以相同的间距、相同的深度相同的浓度构成，所以外周区域上的电荷平衡设计变得容易，制造工序也变得容易。
此外，此时，在本实施方式中设为还具备p型降低表面电场层22，沿着p型降低表面电场层22的外侧的轮廓而使p型区域5的前端终止。像这样，如果具备p型降低表面电场层22，能够实现外周区域上的电场进一步缓和，实现耐压提高。
(第九实施方式)
说明本申请的第九实施方式。本实施方式是相对于第一实施方式，代替外周区域，或与外周区域一并具备结势垒肖特基二极管(Junction barrierSchottky diode)(以下称为JBS)的实施方式，关于其他与第一实施方式相同，所以仅说明与第一实施方式不同的部分。
如图12以及图13所示，在本实施方式中，设为在单元区域的外缘部具备肖特基电极24的构造。具体而言，在单元区域的外缘部也形成凹部20，在该凹部20内去除层间绝缘膜10而使n型漂移层2露出。肖特基电极24在该n型漂移层2被露出的部分的表面上形成，通过与n型漂移层2肖特基接触而构成。此外，在单元区域的外缘部中也形成p型区域5，使得p型区域5与肖特基电极24接触。
通过这样的构造，构成具备通过肖特基电极24和n型漂移层2的接触而构成的肖特基势垒二极管(Schottky barrier diode，SBD)、以及通过p型区域5和n型漂移层2而构成的PN二极管的JBS。像这样，还能够设为不仅具备沟槽栅构造的MOSFET还具备JBS的SiC半导体装置。
这样的构造相对于第一实施方式的构造的SiC半导体装置，仅形成肖特基电极24就能够实现。从而，仅追加肖特基电极24的成膜工序，就能够实现本实施方式的构造的SiC半导体装置。
(第十实施方式)
说明本申请的第十实施方式。本实施方式是相对于第一实施方式改变了沟槽5a、21a内的结构的实施方式，关于其他与第一实施方式相同，所以仅说明与第一实施方式不同的部分。
如图14所示，在本实施方式中，设为不仅低浓度区域5b以及高浓度区域5c而且源极电极11也部分地进入沟槽5a内，在沟槽5a内使得高浓度区域5c与源极电极11接触的构造。此外，设为不仅低浓度区域21b以及高浓度区域21c而且层间绝缘膜10(或栅极绝缘膜8)也部分地进入沟槽21a内的构造。
像这样，在沟槽5a、21a中，都不需要完全被埋入低浓度区域5b、21b以及高浓度区域5c、21c，也可以是部分被埋入的构造。并且，设为在其没有被埋入的部分中，源极电极11部分地进入沟槽5a，或层间绝缘膜10部分地进入沟槽21a的构造。
特别是，在设为源极电极11部分地进入沟槽5a内的构造的情况下，与沟槽5a内全部以低浓度区域5b以及高浓度区域5c埋入的情况相比，能够降低从高浓度区域5c的底部到达源极电极11的内部电阻。从而，能够在实质上实现由高浓度区域5c构成的p+型深层的低电阻化。
另外，在图14中，列举了沟槽5a之中的没有被低浓度区域5b以及高浓度区域5c埋入的部分的底部比构成沟槽栅构造的沟槽6的底部深的例子，但也可以比其浅。此时，也可以是仅沟槽5a没有完全被低浓度区域5b以及高浓度区域5c埋入的构造，而沟槽21a是被低浓度区域21b以及高浓度区域21c埋入的构造。
接下来，参照图15说明本实施方式所涉及的SiC半导体装置的制造方法。
首先，在图15(a)～(c)所示的工序中，进行与第一实施方式中说明的图3(a)～(c)相同的工序。其中，在图15(c)所示的工序中，沟槽5a、21a没有被构成低浓度区域5b、21b以及高浓度区域5c、21c的p型层31a和p+型层31b完全埋入，而是部分地残留间隙。
之后，在图15(d)、(e)所示的工序中，进行与第一实施方式中说明的图3(d)、(e)相同的工序。并且，在图15(f)所示的工序中，在通过与图3(f)相同的工序而在沟槽6内形成了沟槽栅构造之后，进行层间绝缘膜10的形成工序。
此时，成为与形成层间绝缘膜10(或栅极绝缘膜8)同时绝缘膜进入沟槽5a、21a之中的没有被低浓度区域5b、21b以及高浓度区域5c、21c埋入的部分的状态。因此，在之后的对层间绝缘膜10形成接触孔的接触孔形成工序时，对沟槽栅构造和凹部20内施加掩膜而保护，且同时去除进入沟槽5a内的绝缘膜。之后，若进行源极电极11的形成工序，则成为源极电极11也部分地进入沟槽5a内的状态。
这样，能够形成本实施方式所涉及的SiC半导体装置。像这样，相对于第一实施方式仅变更对层间绝缘膜10进行构图时的掩膜，而其他通过与第一实施方式相同的制造工序，能够制造本实施方式所涉及的SiC半导体装置。
(其他实施方式)
在上述各实施方式中，说明了应用了本申请的情况的一例，但能够适当地进行设计变更等。例如，在上述各实施方式中，列举了基于热氧化的氧化膜作为栅极绝缘膜8的例子，但也可以是包含不依赖于热氧化的氧化膜或氮化膜等的膜。此外，关于漏极电极12的形成工序，也可以设为在源极电极11的形成前等。
此外，在上述各实施方式中，在使得p型区域5和p型杂质埋入层21的深度相同的情况下，也可以使它们的宽度不相等而成为不同的宽度。例如，如图16所示，能够使得p型杂质埋入层21的宽度比p型区域5的宽度宽。此外，也可以如图17所示那样，使p型杂质埋入层21的宽度随着向单元区域的外侧而逐渐变窄。进而，也可以如图18所示那样，既与上述第一实施方式同样地设为在单元区域中使p型区域5为条纹状的部分和以包围单元区域的外缘的方式角部被倒圆的四方形的布局，而且设为不是将它们分离的构造而是将它们连结的构造。
此外，作为半导体衬底，也可以不使用三重外延衬底。例如，也可以将通过对在n+型衬底1上外延成长的n-型漂移层2的表层部离子注入p型杂质而形成p型基极区域3，对p型基极区域3的表层部离子注入n型杂质而形成n+型源极区域4的衬底，用作半导体衬底。
此外，在上述的各实施方式的相互间，能够适当地进行组合。例如，还能够将如第三实施方式中说明的那样随着从单元区域远离而使得沟槽21a的深度逐渐变浅的构造应用于第二、第四～第九实施方式等。同样，还能够将如第九实施方式那样具备JBS的构造应用于第二～第八实施方式等。进而，在第一、第七～第九、其他实施方式中，参照图1、图10～图12以及图18说明了SiC半导体装置的布局的一例，但对第二～第六实施方式、图16以及图17所示的构造的任一个，都能够应用该各布局。
此外，在上述各实施方式中，列举将第一导电型设为n型，将第二导电型设为p型的n沟道类型的MOSFET为例进行了说明，但对于使各结构要素的导电型反转的p沟道类型的MOSFET也能够应用本申请。此外，在上述说明中，列举沟槽栅构造的MOSFET为例进行了说明，但对于同样的沟槽栅构造的IGBT也能够应用本申请。IGBT中，相对于上述各实施方式仅将衬底1的导电型从n型变更为p型，关于其他构造和制造方法与上述各实施方式相同。
本申请遵照实施例而记述，但应该理解为本申请不限定于该实施例或构造。本申请还包含各种变形例或等同范围内的变形。此外，各种组合和方式、进而包含这些之中仅一个要素、其以上或其以下的其他组合和方式也包含于本申请的范畴和思想范围。

Claims (18)

1.一种碳化硅半导体装置，其特征在于，具备：
第一导电型或第二导电型的衬底(1)，由碳化硅构成；
漂移层(2)，被设置在所述衬底之上，由杂质浓度比所述衬底低的第一导电型的碳化硅构成；
基极区域(3)，由被设置在所述漂移层之上的第二导电型的碳化硅构成；
源极区域(4)，被设置在所述基极区域的上层部，由杂质浓度比所述漂移层高的第一导电型的碳化硅构成；
沟槽栅构造，被设置在从所述源极区域的表面形成到比所述基极区域更深的第一沟槽(6)内，构成为具有栅极绝缘膜(8)以及栅极电极(9)，所述栅极绝缘膜(8)被设置在该第一沟槽的内壁面，所述栅极电极(9)被设置在所述栅极绝缘膜之上；
第二导电型区域(5)，被设置在从所述源极区域的表面贯通所述基极区域到达所述漂移层并且比所述第一沟槽深的第二沟槽(5a)内，构成为具有第二导电型的第一低浓度区域(5b)以及第二导电型的第一高浓度区域(5c)，所述第二导电型的第一低浓度区域(5b)的第二导电型杂质浓度被设定得较低，所述第二导电型的第一高浓度区域(5c)被设置在所述第一低浓度区域的表面，与所述第一低浓度区域相比第二导电型杂质浓度被设定得较高，并且比所述第一沟槽深从而构成深层；
源极电极(11)，经由所述源极区域以及所述第二导电型区域而电连接到所述基极区域；以及
漏极电极(12)，被设置在所述衬底的背面侧；
所述碳化硅半导体装置具有：
反转型的沟槽栅构造的半导体开关元件，通过控制对所述栅极电极的施加电压从而在位于所述第一沟槽的侧面的所述基极区域的表面部形成反转型的沟道区域，经由所述源极区域以及所述漂移层，在所述源极电极及所述漏极电极之间流过电流，并且通过所述第一低浓度区域以及所述漂移层之中的与所述第一低浓度区域对置的部分构成反复交替地构成PN柱而成的超结构造。
2.如权利要求1所述的碳化硅半导体装置，其特征在于，
所述第一沟槽以及所述第二沟槽构成为以同方向作为长度方向并且被并排配置，从而所述沟槽栅构造与所述超结构造中的低浓度区域被并排配置，
所述第二沟槽的前端与所述第一沟槽的前端相比更突出地布局，并且所述第二沟槽的前端比所述第一沟槽的前端突出的距离(a)比所述第一高浓度区域(5c)的下表面与所述漂移层(2)的下表面之间的距离大。
3.如权利要求1或2所述的碳化硅半导体装置，其特征在于，
以设有所述半导体开关元件的区域作为单元区域，具备在包围该单元区域的周围的外周区域构成的外周耐压构造，
所述外周耐压构造是杂质埋入层(21)，该杂质埋入层(21)被配置在第三沟槽(21a)内，且具有第二导电型杂质浓度与所述第一低浓度区域相等的第二导电型的第二低浓度区域(21b)而成，所述第三沟槽(21a)被设置在所述外周区域的所述漂移层之中的、通过在所述外周区域形成的凹部(20)去除了所述源极区域以及所述基极区域而露出的部分，且从该漂移层的表面形成。
4.如权利要求3所述的碳化硅半导体装置，其特征在于，
所述杂质埋入层具备：
第二导电型的第二高浓度区域(21c)，被设置在所述第二低浓度区域的表面，并且与该第二低浓度区域都被埋入所述第三沟槽内，与所述第二低浓度区域相比第二导电型杂质浓度被设定得较高，并且比所述第一沟槽深。
5.如权利要求3或4所述的碳化硅半导体装置，其特征在于，
所述凹部以与所述第一沟槽相同的深度构成。
6.如权利要求3或4所述的碳化硅半导体装置，其特征在于，
所述凹部以与所述第一沟槽不同的深度构成。
7.如权利要求3至6的任一项所述的碳化硅半导体装置，其特征在于，
所述第三沟槽随着从所述单元区域向外周方向远离而深度变浅。
8.如权利要求3至7的任一项所述的碳化硅半导体装置，其特征在于，
在所述外周区域中的所述杂质埋入层的内侧，具备在所述漂移层之上配置为包围所述单元区域的第二导电型的降低表面电场层(22)。
9.如权利要求8所述的碳化硅半导体装置，其特征在于，
所述凹部被设为深度变化的带阶梯形状，随着从所述单元区域向外周方向远离而阶段性地深度变深，在所述凹部之中的所述单元区域侧的阶梯的底部残留所述基极区域，由该基极区域构成所述降低表面电场层。
10.如权利要求3至9的任一项所述的碳化硅半导体装置，其特征在于，
所述杂质埋入层配置为包围所述单元区域的周围。
11.如权利要求3至9的任一项所述的碳化硅半导体装置，其特征在于，
所述杂质埋入层在所述单元区域的周围以点状配置。
12.如权利要求1至11的任一项所述的碳化硅半导体装置，其特征在于，
在所述第二沟槽的内壁，具备第一导电型或I型的周边区域(23)，在该周边区域之上设置有所述第一低浓度区域以及所述第一高浓度区域。
13.如权利要求1至12的任一项所述的碳化硅半导体装置，其特征在于，
在所述单元区域中，设有与通过形成凹部(20)来去除所述源极区域以及所述基极区域从而露出的所述漂移层的表面进行肖特基接触的肖特基电极(24)，并且在该肖特基电极的下方配置所述第一低浓度区域以及所述第一高浓度区域从而具备构成有PN二极管的结势垒肖特基二极管。
14.如权利要求1至13的任一项所述的碳化硅半导体装置，其特征在于，
所述源极电极的一部分进入所述第二沟槽内，在所述第二沟槽内所述源极电极与所述高浓度区域接触。
15.一种碳化硅半导体装置的制造方法，其特征在于，
所述碳化硅半导体装置具备半导体开关元件，且所述碳化硅半导体装置为：
使用了如下半导体衬底：在第一导电型或第二导电型的碳化硅衬底(1)的主表面上设置的由碳化硅构成的第一导电型的漂移层(2)上，设置了由碳化硅构成的第二导电型的基极区域(3)，并且在所述基极区域之上设置了由碳化硅构成的第一导电型的源极区域(4)，
在比所述基极区域深的第一沟槽(6)内设置了栅极绝缘膜(8)，并且在该栅极绝缘膜上设置栅极电极(9)，从而构成沟槽栅构造，
而且，在从所述源极区域的表面贯通所述基极区域到达所述漂移层并且比所述第一沟槽深的第二沟槽(5a)内，构成具有第二导电型的第一低浓度区域(5b)以及第二导电型的第一高浓度区域(5c)的第二导电型区域(5)，所述第二导电型的第一低浓度区域(5b)的第二导电型杂质浓度被设定得较低，所述第二导电型的第一高浓度区域(5c)被设置在所述第一低浓度区域的表面，与所述第一低浓度区域相比第二导电型杂质浓度被设定得较高，并且比所述第一沟槽深从而构成深层，
具有经由所述源极区域、所述第二导电型区域与所述基极区域电连接的源极电极(11)以及与所述碳化硅衬底的背面电连接的漏极电极(12)，
所述碳化硅半导体装置的制造方法具有：
准备在所述碳化硅衬底的主表面上形成有漂移层、并且在该漂移层上形成有所述基极区域、进而在该基极区域之上形成有源极区域的半导体衬底的工序；
使用所述半导体衬底之中的所述第二沟槽的形成预定区域开口的掩膜来进行蚀刻，从而形成所述第二沟槽的工序；
在所述第二沟槽内形成第二导电型杂质浓度被设定得较低的第二导电型的第一层(31a)并且形成与该第一层相比第二导电型杂质浓度被设定得较高的第二导电型的第二层(31b)的工序；以及
以所述源极区域露出的方式部分地去除所述第一层、第二层，通过所述第二沟槽内残留的所述第一层、第二层构成所述第一低浓度区域以及所述第一高浓度区域的工序。
16.权利要求15所述的碳化硅半导体装置的制造方法，其特征在于，
以形成有所述半导体开关元件的区域作为单元区域，设为具备在包围该单元区域的周围的外周区域构成的外周耐压构造，
与形成所述第二沟槽的工序同时进行在所述外周区域形成第三沟槽(21a)的工序，
与在所述第二沟槽内形成所述第一层、第二层的工序同时进行在所述第三沟槽中形成所述第一层、第二层的工序，
与部分地去除所述第一层、第二层来构成所述第一低浓度区域以及所述第一高浓度区域的工序同时地，进行通过所述第三沟槽内残留的所述第一层、第二层形成第二导电型杂质浓度与所述第一低浓度区域相等的第二导电型的第二低浓度区域(21b)，并且形成与所述第二低浓度区域相比第二导电型杂质浓度较高、且比所述第一沟槽深的第二导电型的第二高浓度区域(21c)，从而形成杂质埋入区域(21)的工序，
之后，进行在所述外周区域之中的形成所述杂质埋入区域的区域形成凹部(20)，从而在形成有所述凹部的区域中使所述漂移层露出的工序。
17.如权利要求16所述的碳化硅半导体装置的制造方法，其特征在于，
与形成所述第一沟槽同时形成所述凹部。
18.如权利要求15至17的任一项所述的碳化硅半导体装置的制造方法，其特征在于，
在所述第二沟槽内形成所述第一层以及所述第二层时，使得在所述第二沟槽内形成了所述第一层以及所述第二层的情况下也部分地在所述第二沟槽内残留间隙，
在形成所述源极电极时，在所述第二沟槽内，使所述源极电极与由所述第二层构成的所述第一高浓度区域接触。
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