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WO2017119661A1 - 반도체 소자 - Google Patents

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Info

Publication number
WO2017119661A1
WO2017119661A1 PCT/KR2016/015364 KR2016015364W WO2017119661A1 WO 2017119661 A1 WO2017119661 A1 WO 2017119661A1 KR 2016015364 W KR2016015364 W KR 2016015364W WO 2017119661 A1 WO2017119661 A1 WO 2017119661A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor layer
layer
disposed
inclined side
conductivity type
Prior art date
Application number
PCT/KR2016/015364
Other languages
English (en)
French (fr)
Inventor
성연준
이용경
최광용
Original Assignee
엘지이노텍(주)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍(주) filed Critical 엘지이노텍(주)
Priority to US16/068,600 priority Critical patent/US10790413B2/en
Priority to CN201680083410.4A priority patent/CN108780829B/zh
Publication of WO2017119661A1 publication Critical patent/WO2017119661A1/ko

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Classifications

    • H01L33/32—
    • H01L33/20—
    • H01L33/36—
    • H01L33/58—
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
    • G02F1/1336—Illuminating devices
    • G02F1/133602—Direct backlight
    • G02F1/133603—Direct backlight with LEDs
    • H01L33/06—
    • H01L33/44—

Definitions

  • the embodiment relates to a semiconductor device.
  • Semiconductor devices including Group-V compounds such as GaN have been spotlighted as core materials for semiconductor optical devices such as light emitting diodes (LEDs), light receiving devices, laser diodes (LDs), and solar cells due to their excellent physical and chemical properties. .
  • LEDs light emitting diodes
  • LDs laser diodes
  • solar cells due to their excellent physical and chemical properties.
  • the nitride semiconductor optical device has been applied as a light source of various products such as a backlight of a mobile phone, a keypad, an electronic board, a lighting device, and the like.
  • various products such as a backlight of a mobile phone, a keypad, an electronic board, a lighting device, and the like.
  • nitride semiconductor optical devices having greater brightness and higher reliability.
  • a light-receiving device such as a photodetector or a solar cell
  • a group 3-5 or 2-6 compound semiconductor material of a semiconductor the development of device materials absorbs light in various wavelength ranges and generates a photocurrent.
  • Light in a variety of wavelengths is available, from gamma rays to radio wavelengths. It also has the advantages of fast response speed, safety, environmental friendliness and easy control of device materials, making it easy to use in power control or microwave circuits or communication modules.
  • the semiconductor device may replace a light emitting diode backlight, a fluorescent lamp, or an incandescent bulb, which replaces a cold cathode tube (CCFL) constituting a backlight module of an optical communication means, a backlight of a liquid crystal display (LCD) display device.
  • CCFL cold cathode tube
  • LCD liquid crystal display
  • the embodiment provides a semiconductor device capable of ensuring reliability and suppressing an increase in operating voltage.
  • a semiconductor device may include a substrate; A first conductivity type semiconductor layer disposed on the substrate; A second conductivity type semiconductor layer disposed on the first conductivity type semiconductor layer; And an active layer disposed between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer, wherein the first conductivity type semiconductor layer includes a first region where a portion of the first conductivity type semiconductor layer is exposed. And an inclined portion disposed between an upper surface of the first region and an upper surface of the second conductive semiconductor layer, wherein the inclined portion is provided with a first corner and the first conductive surface in contact with an upper surface of the second conductive semiconductor layer.
  • a second corner contacting the upper surface of the first region of the semiconductor semiconductor layer, wherein a ratio of the first length to the second length is 1: 0.87 to 1: 4.26, and the first length is the first corner and the second length.
  • An angle formed between the inclined portion and the upper surface of the first area at the second corner may be 115 ° to 139 °.
  • the first length may be 0.47 ⁇ m to 1.15 ⁇ m
  • the second length may be 1 ⁇ m to 2 ⁇ m.
  • the semiconductor device may further include a passivation layer disposed on the inclined portion.
  • the first length may be 0.93 ⁇ m to 1.15 ⁇ m.
  • An angle formed between the inclined portion and the upper surface of the first region at the second corner may be 115 ° to 120 °.
  • the first conductivity type semiconductor layer is n-Al y Ga (1-y) N
  • the second conductivity type semiconductor layer is p-Al x Ga (1-x) N
  • Al content (y) may be 0.4 to 0.6.
  • the semiconductor device may include a first electrode disposed on a first region of the first conductivity type semiconductor layer; And a second electrode disposed on the second conductive semiconductor layer, wherein the first electrode is spaced apart from the second corner, and the second electrode is spaced apart from the first corner. Can be.
  • the separation distance between the second edge and the first electrode may be at least 10 ⁇ m, and the separation distance between the first edge and the second electrode may be at least 10 ⁇ m.
  • the first internal angle of the inclined portion is different from the second internal angle of the first side surface including the side surface of the first conductive semiconductor layer, the side surface of the active layer, and the side surface of the second conductive semiconductor layer, and the first side surface. May be inclined with respect to the upper surface of the substrate, one end of which is in contact with the substrate, and the other end of which is in contact with the upper surface of the second conductivity-type semiconductor layer.
  • the embodiment can secure reliability and suppress an increase in operating voltage.
  • FIG. 1 is a perspective view of a semiconductor device according to an embodiment.
  • FIG. 2 is a sectional view taken along the AB direction of the semiconductor device of FIG. 1.
  • FIG. 3 shows an enlarged view of the dotted line portion shown in FIG. 2.
  • FIG. 4 is a sectional view of a semiconductor device according to another exemplary embodiment.
  • FIG. 6 shows a passivation layer formed on the surface of the inclined side shown in FIG. 5.
  • FIG. 7A is a first experimental result illustrating whether undercut occurs according to a step in the inclined side and a distance in a horizontal direction.
  • 7B is a second experimental result illustrating whether undercut occurs according to a step in a side of the slope and a distance in a horizontal direction.
  • 8A to 8E show whether an undercut of the inclined side according to the inner angle of the inclined side occurs.
  • FIG. 9 is a cross-sectional view illustrating a semiconductor device package according to an embodiment.
  • FIG. 10 illustrates a lighting apparatus according to an embodiment.
  • FIG. 11 illustrates a display device according to an exemplary embodiment.
  • each layer (region), region, pattern, or structure is “on” or “under” the substrate, each layer (film), region, pad, or pattern.
  • “up” and “under” include both “directly” or “indirectly” formed through another layer. do.
  • the criteria for up / down or down / down each layer will be described with reference to the drawings.
  • the semiconductor device may include various electronic devices such as a light emitting device and a light receiving device, and the light emitting device and the light receiving device may both include a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer.
  • the semiconductor device according to the embodiment may be a light emitting device.
  • the light emitting device emits light by recombination of electrons and holes, and the wavelength of the light is determined by the energy band gap inherent in the material.
  • the light emitted may vary depending on the composition of the material.
  • FIG. 1 is a perspective view of a semiconductor device 100 according to an embodiment
  • FIG. 2 is a cross-sectional view of the semiconductor device 100 of FIG. 1 in an AB direction.
  • the semiconductor device 100 may include a substrate 110, a light emitting structure 120 disposed on the substrate 110, and a first electrode 132 electrically connected to the light emitting structure 120. And a second electrode 134 and a passivation layer 140.
  • the substrate 110 is a substrate suitable for growing a nitride semiconductor single crystal, and may be, for example, a sapphire substrate, a silicon (Si) substrate, a zinc oxide (ZnO) substrate, or a nitride semiconductor substrate.
  • the light emitting structure 120 is disposed on one surface of the substrate 110 and includes a first conductive semiconductor layer 122, an active layer 124, and a second conductive semiconductor layer 126 that are sequentially stacked.
  • the buffer layer may be disposed in the.
  • the buffer layer may be a nitride semiconductor including a Group 3 element and a Group 5 element.
  • the buffer layer may include at least one of InAlGaN, GaN, AlN, AlGaN, InGaN.
  • the buffer layer may have a single layer or a multilayer structure, and the group 2 or group 4 elements may be doped with impurities.
  • the first conductivity-type semiconductor layer 122 may be a compound semiconductor, such as group 3-group 5, group 2-group 6 and the like, and the first conductivity type dopant may be doped.
  • the first conductivity type semiconductor layer 122 may be a semiconductor having a composition formula of In x Al y Ga 1 -xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1), and n Type dopants (eg, Si, Ge, Se, Te, etc.) may be doped.
  • the first conductivity-type semiconductor layer 122 may be n-type Al y Ga (1-y) N, and the content y of Al may be 0.4 to 0.6.
  • the active layer 124 may be disposed between the first conductive semiconductor layer 122 and the second conductive semiconductor layer 126.
  • the active layer 124 generates light by energy generated during the recombination of electrons and holes provided from the first conductive semiconductor layer 122 and the second semiconductor layer 126. Can be.
  • the active layer 124 may be a semiconductor compound such as Group 3-5, 2-6, or the like, and may be a compound semiconductor of Group 3-5, 2-6, and the like. It may have a quantum-wire structure, a quantum dot, or a quantum disk structure.
  • the active layer 124 may have a composition formula of In x Al y Ga 1 -x- y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1). For example, when the active layer 124 has a quantum well structure, the active layer 124 has a composition formula of In x Al y Ga 1 -xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1).
  • a barrier layer (not shown) having a compositional formula of a well layer (not shown) having a thickness and In a Al b Ga 1- ab N (0 ⁇ a ⁇ 1 , 0 ⁇ b ⁇ 1 , 0 ⁇ a + b ⁇ 1 )
  • the energy band gap of the well layer is lower than the energy band gap of the barrier layer.
  • the well layer and the barrier layer are alternately stacked at least once.
  • the second conductive semiconductor layer 126 may be disposed on the active layer 124, and may be a semiconductor compound such as Group 3-5, Group 2-6, or the like, and the second conductive dopant may be doped.
  • the second conductive type semiconductor layer 126 may be a semiconductor having a composition formula of In x Al y Ga 1 -x- y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) P-type dopants (eg, Mg, Zn, Ca, Sr, Ba) may be doped.
  • P-type dopants eg, Mg, Zn, Ca, Sr, Ba
  • the second conductivity-type semiconductor layer 126 may be p-type Al y Ga (1-y) N.
  • the light emitting structure 120 may generate light having various wavelength ranges according to the composition of the first conductive semiconductor layer, the active layer, and the second conductive semiconductor layer.
  • the light emitting structure 120 may generate ultraviolet light (eg, UV-C), but is not limited thereto.
  • the first electrode 132 and the second electrode 134 provide power to the light emitting structure 120.
  • the first electrode 132 is in electrical contact with the first conductive semiconductor layer 122
  • the second electrode 134 is in electrical contact with the second conductive semiconductor layer 126.
  • the first electrode 132 may be formed of the first conductive semiconductor. In order to directly contact the layer 132, a process of exposing a portion of the first conductivity-type semiconductor layer 132 is required.
  • a photoresist pattern is formed on the second conductive semiconductor layer 126 by a photolithography process, and the active layer 124 of the light emitting structure 120 is formed using the photoresist pattern as an etching mask.
  • first region S1 a partial region of the first conductive semiconductor layer 122 on which the first electrode 132 is disposed
  • FIG. 3 shows an enlarged view of the dotted line portion 201 shown in FIG. 2.
  • the illustration of the passivation layer 140 of FIG. 2 is omitted in FIG. 3.
  • the first region S1 may be positioned below the lower surface 124a of the active layer 124 and may have a step H and an upper surface 126a of the second conductive semiconductor layer 126.
  • the step H may be a height difference between the first region S1 and the top surface 126a of the second conductive semiconductor layer 126 based on the top surface 110a of the substrate 110.
  • the step H may be a separation distance in the vertical direction between the first region S1 and the upper surface 126a of the second conductive semiconductor layer 126.
  • the first region S1 may be parallel to the upper surface 126a of the second conductive semiconductor layer 126 or the upper surface 110a of the substrate 110, but is not limited thereto.
  • An inclined side surface 120a is disposed between the upper surface 126a of the second conductive semiconductor layer 126 and the first region S1 of the first conductive semiconductor layer 122.
  • the term inclined side can be used herein as a substitute for stepped surfaces or inclined portions.
  • One end 301a of the inclined side surface 120a is a first corner that meets the top surface 126a of the second conductive semiconductor layer 126, and the other end 301b of the inclined side 120a is the first conductive semiconductor layer. It may be a second corner that meets the first region S1 of 122.
  • the first edge may be a boundary portion where the top surface 126a of the second conductivity type semiconductor layer 126 and one end of the inclined side 120a meet, and the second edge is the other end 301b of the inclined side 120a. ) And the first region S1 of the first conductivity type semiconductor layer 122.
  • the ratio of the first length d1 and the second length H of the inclined side surface 120a may be 1: 0.87 to 1: 4.26.
  • the first length d1 is the length in the first direction between the first edge 301a and the second edge 301b
  • the second length H is the first edge 301a and the second corner 301b. It may be a length in the second direction therebetween.
  • the first direction and the second direction may be directions perpendicular to each other.
  • the first length d1 may be 0.47 ⁇ m to 1.15 ⁇ m
  • the second length H may be 1 ⁇ m to 2 ⁇ m.
  • the height difference or the step H between the first region S1 and the top surface 126a of the second conductive semiconductor layer 126 is 1 ⁇ m to 2 based on the top surface 110a of the substrate 110. May be ⁇ m.
  • the distance d1 in the horizontal direction between the first edge 301a of the inclined side 120a and the second edge 301b of the inclined side 120a may be 0.47 ⁇ m to 1.15 ⁇ m.
  • the inner angle ⁇ of the inclined side surface 120a is 41 ° to 65 ° based on the first region S1 of the first conductivity type semiconductor layer 122 or the upper surface 111 of the substrate 110. Can be.
  • the distance d1 in the horizontal direction may be the shortest distance between the first reference line 101 and the second reference line 102.
  • the first reference line 101 may be perpendicular to the top surface of the substrate 110, may be a virtual straight line passing through the first edge 301a, and the second reference line 102 may be perpendicular to the top surface of the substrate 110. It may be a virtual straight line passing through the second edge 301b.
  • an angle ⁇ 2 formed between the inclined side surface 120a and the upper surface of the first region S1 at the second edge 301b may be 115 ° to 139 °.
  • the distance d1 in the horizontal direction of the inclined side 120a is less than 0.47 ⁇ m, an undercut occurs in the inclined side 120a, and the passivation 140 is inclined by the generated undercut.
  • the semiconductor device may not be completely wrapped and thus the reliability of the semiconductor device may be deteriorated, and a short defect may occur.
  • the degree of roughness of the inclined side (120a) due to the undercut is increased to cause a low current failure.
  • the separation distance d2 between the first electrode 132 and the second electrode 134 increases, thereby increasing the thickness of the semiconductor device 100.
  • the operating voltage rises, reducing the light efficiency.
  • FIG. 5 illustrates a light emitting structure 510 including a first conductivity type semiconductor layer 512, an active layer 514, and a second conductivity type semiconductor layer 516.
  • the light emitting structure 510 is selectively removed by a photolithography process and an etching process to remove the light emitting structure 510.
  • the first region may be exposed, and the side surface of the light emitting structure 510 may have an inclined side surface 522 by the etching process.
  • the first electrode 530 may be disposed in the first region of the first conductive semiconductor layer 512, and the second electrode 540 may be disposed on the second conductive semiconductor layer 516.
  • an undercut 501 having a step structure of two or more steps may be formed on the inclined side surface 522 by a photolithography process and an etching process.
  • a two-stage undercut may occur on the inclined side surface 522 during the etching process for the AlGaN-based light emitting structure generating UV-C.
  • FIG. 6 shows a passivation layer 550 formed on the surface of the inclined side 522 shown in FIG. 5.
  • the passivation layer 550 when the passivation layer 550 is deposited on the inclined side 522, the passivation layer 550 is not formed on the undercut 501 surface of the inclined side 522, so that the undercut of the inclined side 522 is not included. Portion 501 may be exposed from passivation layer 550. Since the portion 601 of the inclined side surface 522 exposed from the passivation layer 550 is not insulated by the passivation layer 550, it causes a decrease in reliability of the semiconductor device.
  • the embodiment can suppress the occurrence of such undercut by adjusting the height H of the inclined side 120a and the horizontal distance d1 of the inclined side 120a, thereby reducing the reliability of the semiconductor device due to the undercut and reducing the Poor current can be prevented.
  • FIG. 7A is a first experimental result showing whether undercut occurs according to the step H of the inclined side surface 120a and the distance d1 in the horizontal direction.
  • H is 1 ⁇ m.
  • the horizontal distance d1 of the inclined side 120a may be 0.47 ⁇ m to 1.15 ⁇ m.
  • the inner angle ⁇ of the inclined side surface 120a may be 41 ° to 65 °.
  • FIG. 7B is a result of the second experiment showing whether undercut has occurred according to the step H of the inclined side surface 120a and the distance d1 in the horizontal direction.
  • H is 2 ⁇ m.
  • the horizontal distance d1 of the inclined side surface 120a is 0.93 ⁇ m to 1.15.
  • the inside angle ⁇ of the inclined side 120a may be 60 ° to 65 °.
  • an angle ⁇ 2 formed between the inclined side surface 120a and the upper surface of the first region S1 at the second edge 301b may be 115 ° to 120 °.
  • FIG. 8A illustrates a case in which the inside angle ⁇ of the inclined side 120a is 31 °
  • FIG. 8B illustrates a case in which the inside angle ⁇ of the inclined side 120a is 41 °
  • FIG. 8C illustrates an inside angle of the inclined side 120a. (theta) is 65 degrees
  • FIG. 8D is the case where the inside angle ⁇ of the inclined side 120a is 70 degrees
  • FIG. 8E is the case where the inside angle ⁇ of the inclined side 120a is 80 degrees.
  • Undercut does not occur on the inclined side 810 of FIG. 8A, the inclined side 820 of FIG. 8B, and the inclined side 830 of FIG. 8C.
  • the undercut 801 occurs on the inclined side of FIG. 8D
  • the undercut 802 occurs on the inclined side of FIG. 8E.
  • the interior angle ⁇ of the inclined side surface 120a may be 41 ° to 65 °.
  • H may be 0.6 ⁇ m to 1 ⁇ m
  • d1 may be 0.27 ⁇ m to 1.15 ⁇ m.
  • H may be 0.6 ⁇ m and d1 may be 0.27 ⁇ m to 0.69 ⁇ m.
  • H is 0.6 mu m
  • d1 is less than 0.27 mu m
  • undercut occurs on the inclined side surface, resulting in poor reliability of the semiconductor element.
  • H may be 0.8 ⁇ m and d1 may be 0.37 ⁇ m ⁇ 0.92 ⁇ m.
  • H is 0.8 mu m
  • d1 is less than 0.37 mu m
  • undercut occurs on the inclined side surface, resulting in poor reliability of the semiconductor element.
  • H may be 1 ⁇ m and d1 may be 1.15 ⁇ m.
  • d1 may be 1.15 ⁇ m.
  • H may be 1.5 ⁇ m
  • d1 may be 0.69 ⁇ m to 1.15 ⁇ m.
  • H is 1.5 mu m
  • d1 when d1 is less than 0.69 mu m, undercut occurs on the inclined side surface, resulting in poor reliability of the semiconductor element, and when d1 is larger than 1.15 mu m, the operating voltage of the semiconductor element increases.
  • H may be 1.8 ⁇ m and d1 may be 0.83 ⁇ m to 1.15 ⁇ m.
  • d1 when H is 1.8 mu m, when d1 is less than 0.83 mu m, undercut occurs on the inclined side surface, resulting in poor reliability of the semiconductor element, and when d1 is larger than 1.15 mu m, the operating voltage of the semiconductor element increases.
  • the separation distance d4 between the second edge 301b of the inclined side 120a and the first electrode 132 may be at least 10 ⁇ m for alignment margin for patterning, and
  • the separation distance d3 between the first edge 301a and the second electrode 134 may be at least 10 ⁇ m.
  • the separation distance d2 in the horizontal direction between the first electrode 134 and the second electrode 132 may be a sum of all of d1, d3, and d4.
  • the separation distance d2 in the horizontal direction between the first electrode 134 and the second electrode 132 may be 20.47 ⁇ m to 21.15 ⁇ m.
  • d2 is less than 20.47 mu m, undercut occurs on the inclined side surface, resulting in poor reliability of the semiconductor element, and if d2 is more than 21.15 mu m, the operating voltage of the semiconductor element increases.
  • the separation distance d2 in the horizontal direction between the first electrode 134 and the second electrode 132 may be 20.93 ⁇ m to 21.15 ⁇ m.
  • d2 is less than 20.93 mu m, undercut occurs on the inclined side surface, resulting in poor reliability of the semiconductor element. If d2 is more than 21.15 mu m, the operating voltage of the semiconductor element is increased.
  • d2 in each case may be the sum of d3 and d4 in d1 in each case.
  • the passivation layer 140 is disposed on the side surface and the inclined side surface 120a of the light emitting structure 120 to electrically protect the light emitting structure 120.
  • the passivation layer 140 may cover the side surface of the first conductive semiconductor layer 122, the side surface of the active layer 124, the side surface of the second conductive semiconductor layer 126, and the inclined side surface 120a. In addition, the passivation layer 140 may cover a portion of the top surface of the second conductivity-type semiconductor layer 126 except for the region where the second electrode 134 is disposed.
  • the passivation layer 140 is a light-transmissive insulating material, such as SiO 2 , SiO x , SiO x N y , Si 3 N 4 , or Al 2 O 3 It may be formed as, but is not limited thereto.
  • the passivation layer 140 does not expose at least a part of the inclined side 120a, thereby improving the electrical reliability of the semiconductor device.
  • the side surface of the light emitting structure 120 may be inclined by an isolation process for dividing into chips, and the inner angle ⁇ of the inclined side 120a of the light emitting structure 120 is the side of the light emitting structure 120. It may be different from the internal angle ⁇ 1 of 120-1.
  • the side surface of the light emitting structure 120 is inclined with respect to the upper surface of the substrate 110, one end is in contact with the substrate 110, the other end is in contact with the upper surface of the second conductivity-type semiconductor layer 126. Can be.
  • the first interior angle of the inclined side surface 120a may include a side surface of the first conductive semiconductor layer 122, a side surface of the active layer 124, and a side surface of the second conductive semiconductor layer 126. It may be different from the second cabinet.
  • the first side surface may be inclined with respect to the upper surface of the substrate 110, one end may contact the substrate 110, and the other end may contact the upper surface of the second conductivity-type semiconductor layer 126. .
  • FIG. 4 is a sectional view of a semiconductor device according to another exemplary embodiment.
  • the semiconductor device 200 may further include a conductive layer 150 in the semiconductor device 100 illustrated in FIG. 1.
  • the conductive layer 150 is disposed on the second conductivity-type semiconductor layer 126 and not only reduces total reflection but also has good light transmittance, so that the light emitted from the active layer 124 to the second conductivity-type semiconductor layer 126 may be reduced. Extraction efficiency can be increased.
  • the conductive layer 150 may be formed of a transparent conductive oxide, such as indium tin oxide (ITO), tin oxide (TO), indium zinc oxide (IZO), indium tin zinc oxide (ITZO), indium aluminum zinc oxide (IZAZO), or IGZO (IGZO).
  • ITO indium tin oxide
  • TO tin oxide
  • IZO indium zinc oxide
  • ITZO indium tin zinc oxide
  • ITZO indium tin zinc oxide
  • IZAZO indium aluminum zinc oxide
  • IGZO IGZO
  • ITO Indium Gallium Zinc Oxide
  • IGTO Indium Gallium Tin Oxide
  • IGTO Indium Gallium Tin Oxide
  • AZO Aluminum Zinc Oxide
  • ATO Antimony Tin Oxide
  • GZO Gallium Zinc Oxide
  • IrOx, RuOx, RuOx / ITO, Cr, Ti, Al, Au , Ni, Ag, Ni / IrOx / Au, or Ni / IrOx / Au / ITO may be used to form a single layer or multiple layers.
  • the second electrode 134 may be disposed on the conductive layer 150.
  • the passivation layer 140 may be disposed on a portion of the upper surface of the second conductivity-type semiconductor layer 126, but in FIG. 4, the passivation layer 140-1 may be formed on the side surface and the inclined side of the light emitting structure 120. And a region of the top surface 120a 'and the conductive layer 150.
  • the step H1 illustrated in FIG. 4 may be a vertical separation distance between the first region S1 and the top surface of the conductive layer 150.
  • the step H1 illustrated in FIG. Can be replaced by H in FIG. 3.
  • H1 shown in FIG. 4 is replaced by H of FIGS. 2 and 3
  • the relationship between d1 and H described in FIGS. 2, 3, 7A, 7B, and 8A to 8E, ⁇ , and ⁇ 2 Description of the same may apply.
  • FIG. 9 is a cross-sectional view illustrating a semiconductor device package 400 according to an embodiment.
  • the semiconductor device package 400 may include a package body 410, first and second conductive layers 422 and 424, a semiconductor device 430, an ultraviolet blocking member 440a, an adhesive member 450a, Optical member 460a and wire 470.
  • the package body 410 supports the first and second conductive layers 422 and 424, the semiconductor device 430, the ultraviolet blocking member 440a, the adhesive member 450a, the optical member 460a, and the wire 470. Accept.
  • the package body 410 may be made of a material that is not discolored or broken by ultraviolet rays, for example, a single layer or a multilayer ceramic.
  • the package body 410 may be implemented using high temperature co-fired ceramic (HTCC) or low temperature cofired ceramics (LTCC).
  • HTCC high temperature co-fired ceramic
  • LTCC low temperature cofired ceramics
  • the package body 410 may include an insulating material of nitride or oxide, for example, SiO 2, SixOy, Si 3 N 4, SiO x N y, Al 2 O 3, or AlN.
  • the package body 410 may include a cavity consisting of side and bottom.
  • the shape of the cavity of the package body 410 may be circular, polygonal, or elliptical, but is not limited thereto.
  • the package body 410 may include a lower end 412, a wall 414, and an upper end 416, and the lower end 412, the wall 414, and the upper end 416 may be formed of the package body 410.
  • the cavity can be formed.
  • the lower end 412, the wall 414 and the upper end 416 may be integrally formed as the same material, or may be separately manufactured and combined with the same or different materials.
  • the first and second conductive layers 422 and 424 may be spaced apart from each other in the package body 410, and a portion of the package body 410 may be disposed between the first and second conductive layers 422 and 424. Can be electrically insulated.
  • the first and second conductive layers 422 and 424 may be used interchangeably as first and second lead frames.
  • first and second conductive layers 422 and 424 may be disposed on the lower end 412 of the package body 410, and the wall portion may be disposed on the edge region of the first and second conductive layers 422 and 424. 414 may be deployed.
  • Top surfaces of each of the first and second conductive layers 422 and 424 may be exposed by a cavity of the package body 410, and one end of each of the first and second conductive layers 422 and 424 may be exposed to the package body 410. It can be exposed out through it.
  • One end of each of the first and second conductive layers 422 and 424 may be bent in order to improve airtightness for preventing moisture penetration and to improve adhesion to the package body 410.
  • An upper end of the side of the cavity of the package body 410 may have a bent portion or a step portion on which the optical member 460a is seated, and the bent portion may include a protrusion 456 for fixing or supporting the optical member 460a. Can be.
  • the wall 414 of the package body 410 may be disposed at an edge of the upper surface of the lower end 412 to surround the semiconductor device 430 disposed on the first conductive layer 422.
  • the wall 414 of the package body 410 may be spaced apart from the semiconductor device 430 by a predetermined interval, and the semiconductor device may have a circular or polygonal shape on the edge of the upper surface of the lower end 112 of the package body 410. It may be arranged to surround or surround the 430, but the shape thereof is not limited thereto.
  • An upper end 416 of the package body 410 is disposed on the top surface of the wall 414 and guides the optical member 460a.
  • the upper end 416 of the package body 410 may be disposed at an edge of the top surface of the wall 114, and may guide the optical member 460a by surrounding side surfaces of the optical member 560.
  • the shape of the upper end 416 of the package body 410 may match the shape of the wall 414, and may be a shape such as a circle or a polygon, but is not limited thereto.
  • An upper surface of the wall 414 of the package body 410 may support the UV blocking member 440a.
  • the UV blocking member 440a may be disposed on the top surface of the wall 414.
  • the adhesive member 450a may be disposed between the upper surface of the wall 414 of the package body 410 and the lower surface of the UV blocking member 440a, and between the inner surface of the upper end 416 and one side of the UV blocking member 440a. Can be arranged.
  • the semiconductor device 430 may be disposed on an upper surface of the first conductive layer 422 exposed by the cavity, and may be electrically connected to the first and second conductive layers 422 and 424.
  • the semiconductor device 430 may be the embodiments 100 and 200 described above, and may be bonded to the top surface of the first conductive layer 422 by die bonding.
  • the wire 470 electrically connects the semiconductor device 430 with at least one of the first and second conductive layers 422 and 424.
  • the semiconductor device 430 may be formed by the first and second conductive layers 422, ie, die bonding such as paste bonding, flip chip bonding, and eutectic bonding. 424 may be electrically connected.
  • the ultraviolet blocking member 440a is disposed at the bent portion provided at the upper end 416 of the package body 410, and blocks ultraviolet rays generated from the semiconductor device 430 from being irradiated to the adhesive member 450a.
  • the UV blocking member 440a may protrude based on an inner side surface of the wall 414.
  • the ultraviolet blocking member 440a may be made of glass that does not pass UV.
  • the UV blocking member 440a may be formed of an inorganic material that does not pass UV, for example, aluminum, copper, an aluminum alloy, or a copper alloy.
  • the adhesive member 450a may be disposed between the UV blocking member 440a and the bent portion of the side of the cavity of the package body 410, and the UV blocking member 440a is attached to the side of the cavity of the package body 410. It can play a role.
  • the adhesive member 450a may be formed of an adhesive material, for example, an organic material, which may bond the ultraviolet blocking member 440a and the package body 410 to each other.
  • the adhesive member 450a may be a UV bond which is an ultraviolet curing adhesive.
  • the UV bond means that the liquid adhesive is solidified into a solid adhesive within a short time when the ultraviolet light is irradiated to the liquid adhesive, and the photoreaction initiator included in the liquid adhesive reacts with the ultraviolet light.
  • the optical member 460a is disposed on the semiconductor element 430, and the edge of the optical member 460a is fusion-bonded to one end of the ultraviolet blocking member 440a.
  • the optical member 460a transmits ultraviolet rays emitted from the semiconductor element 430.
  • the optical member 460a may have a plate or sheet shape to pass UVC having a wavelength range of 200 nm to 280 nm, and may be made of glass or fused silica. have.
  • Another embodiment may be implemented as a display device, an indicator device, or a lighting system including the semiconductor device or the semiconductor device package described in the above embodiments, for example, the lighting system may include a lamp or a street lamp.
  • FIG. 10 illustrates a lighting apparatus according to an embodiment.
  • the lighting apparatus may include a cover 1100, a light source module 1200, a heat sink 1400, a power supply 1600, an inner case 1700, and a socket 1800.
  • the lighting apparatus according to the embodiment may further include any one or more of the member 1300 and the holder 1500.
  • the cover 1100 may have a shape of a bulb or hemisphere, may be hollow, and may have a shape in which a portion thereof is opened.
  • the cover 1100 may be optically coupled to the light source module 1200.
  • the cover 1100 may diffuse, scatter, or excite light provided from the light source module 1200.
  • the cover 1100 may be a kind of optical member.
  • the cover 1100 may be combined with the heat sink 1400.
  • the cover 1100 may have a coupling portion coupled to the heat sink 1400.
  • the inner surface of the cover 1100 may be coated with a milky paint.
  • Milky paint may include a diffusing agent to diffuse light.
  • the surface roughness of the inner surface of the cover 1100 may be greater than the surface roughness of the outer surface of the cover 1100. This is for the light from the light source module 1200 to be sufficiently scattered and diffused to be emitted to the outside.
  • the material of the cover 1100 may be glass, plastic, polypropylene (PP), polyethylene (PE), polycarbonate (PC), or the like.
  • polycarbonate is excellent in light resistance, heat resistance, and strength.
  • the cover 1100 may be transparent so that the light source module 1200 is visible from the outside, but is not limited thereto and may be opaque.
  • the cover 1100 may be formed through blow molding.
  • the light source module 1200 may be disposed on one surface of the heat sink 1400, and heat generated from the light source module 1200 may be conducted to the heat sink 1400.
  • the light source module 1200 may include a light source unit 1210, a connection plate 1230, and a connector 1250.
  • the light source unit 1210 may include the semiconductor devices 100 and 200 or the semiconductor device package of FIG. 9.
  • the member 1300 may be disposed on an upper surface of the heat sink 1400 and has a plurality of light source units 1210 and a guide groove 1310 into which the connector 1250 is inserted.
  • the guide groove 1310 may correspond to or be aligned with the board and the connector 1250 of the light source 1210.
  • the surface of the member 1300 may be coated or coated with a light reflecting material.
  • the surface of the member 1300 may be coated or coated with a white paint.
  • the member 1300 may reflect light reflected from the inner surface of the cover 1100 back toward the light source module 1200 in the direction of the cover 1100. Therefore, it is possible to improve the light efficiency of the lighting apparatus according to the embodiment.
  • the member 1300 may be made of an insulating material, for example.
  • the connection plate 1230 of the light source module 1200 may include an electrically conductive material. Thus, electrical contact may be made between the heat sink 1400 and the connection plate 1230.
  • the member 1300 may be made of an insulating material to block an electrical short between the connection plate 1230 and the heat sink 1400.
  • the radiator 1400 may radiate heat by receiving heat from the light source module 1200 and heat from the power supply unit 1600.
  • the holder 1500 blocks the accommodating groove 1719 of the insulating portion 1710 of the inner case 1700. Therefore, the power supply unit 1600 accommodated in the insulating unit 1710 of the inner case 1700 may be sealed.
  • the holder 1500 may have a guide protrusion 1510, and the guide protrusion 1510 may have a hole through which the protrusion 1610 of the power supply 1600 passes.
  • the power supply unit 1600 processes or converts an electrical signal provided from the outside to provide the light source module 1200.
  • the power supply unit 1600 may be accommodated in the accommodating groove 1719 of the inner case 1700, and may be sealed in the inner case 1700 by the holder 1500.
  • the power supply 1600 may include a protrusion 1610, a guide 1630, a base 1650, and an extension 1670.
  • the guide part 1630 may have a shape protruding outward from one side of the base 1650.
  • the guide part 1630 may be inserted into the holder 1500.
  • a plurality of parts may be disposed on one surface of the base 1650.
  • a plurality of components may include, for example, a DC converter for converting AC power provided from an external power source into a DC power source, a driving chip for controlling driving of the light source module 1200, and an ESD (ElectroStatic) to protect the light source module 1200. discharge) protection elements and the like, but is not limited thereto.
  • the extension 1670 may have a shape protruding to the outside from the other side of the base 1650.
  • the extension 1670 may be inserted into the connection 1750 of the inner case 1700, and may receive an electrical signal from the outside.
  • the extension 1670 may be equal to or smaller in width than the connection 1750 of the inner case 1700.
  • Each end of the "+ wire” and the “-wire” may be electrically connected to the extension 1670, and the other end of the "+ wire” and the "-wire” may be electrically connected to the socket 1800. .
  • the inner case 1700 may include a molding unit together with a power supply unit 1600 therein.
  • the molding part is a part in which the molding liquid is hardened, so that the power supply part 1600 can be fixed inside the inner case 1700.
  • FIG. 11 illustrates a display device 800 according to an exemplary embodiment.
  • the display device 800 includes a bottom cover 810, a reflector 820 disposed on the bottom cover 810, light emitting modules 830 and 835 that emit light, and a reflector 820.
  • An optical sheet including a light guide plate 840 disposed in front of the light guide plate and guiding light emitted from the light emitting modules 830 and 835 to the front of the display device, and prism sheets 850 and 860 disposed in front of the light guide plate 840.
  • a display panel 870 disposed in front of the optical sheet, an image signal output circuit 872 connected to the display panel 870 and supplying an image signal to the display panel 870, and disposed in front of the display panel 870.
  • the color filter 880 may be included.
  • the bottom cover 810, the reflector 820, the light emitting modules 830 and 835, the light guide plate 840, and the optical sheet may form a backlight unit.
  • the light emitting module may include semiconductor device packages 835 mounted on the substrate 830.
  • the PCB 830 may be used.
  • the semiconductor device package 835 may be the above-described embodiment.
  • the bottom cover 810 may receive components in the display device 800.
  • the reflective plate 820 may be provided as a separate component as shown in the drawing, or may be provided in the form of a high reflective material on the rear surface of the light guide plate 840 or the front surface of the bottom cover 810. .
  • the reflective plate 820 may use a material having a high reflectance and being ultra-thin, and may use polyethylene terephthalate (PET).
  • PET polyethylene terephthalate
  • the light guide plate 830 may be formed of polymethyl methacrylate (PMMA), polycarbonate (PC), polyethylene (PE), or the like.
  • the first prism sheet 850 may be formed of a translucent and elastic polymer material on one surface of the support film, and the polymer may have a prism layer in which a plurality of three-dimensional structures are repeatedly formed.
  • the plurality of patterns may be provided in the stripe type and the valley repeatedly as shown.
  • the direction of the floor and the valley of one surface of the support film in the second prism sheet 860 may be perpendicular to the direction of the floor and the valley of one surface of the support film in the first prism sheet 850. This is to evenly distribute the light transmitted from the light emitting module and the reflective sheet to the front surface of the display panel 1870.
  • a diffusion sheet may be disposed between the light guide plate 840 and the first prism sheet 850.
  • the diffusion sheet may be made of a polyester and polycarbonate-based material, and the light projection angle may be maximized through refraction and scattering of light incident from the backlight unit.
  • the diffusion sheet includes a support layer including a light diffusing agent, a first layer and a second layer formed on the light exit surface (the first prism sheet direction) and the light incident surface (the reflection sheet direction) and do not include the light diffusing agent. It may include.
  • the diffusion sheet, first prism sheet 850, and second prism sheet 860 form an optical sheet, which may be composed of other combinations, eg, micro lens arrays, or diffuse sheet and micro lens arrays. Or a combination of one prism sheet and a micro lens array.
  • a liquid crystal display panel may be disposed in the display panel 870.
  • another type of display device that requires a light source may be provided.
  • the semiconductor device may be a laser diode.
  • the laser diode may include the first conductive semiconductor layer, the active layer, and the second conductive semiconductor layer having the above-described structure.
  • the semiconductor device may be a photodetector.
  • photodetectors include photovoltaic cells (silicon, selenium), photoconductive elements (cadmium sulfide, cadmium selenide), photodiodes (eg PDs with peak wavelengths in visible blind or true blind spectral regions), phototransistors , Photomultipliers, phototubes (vacuum, gas encapsulation), infrared (IR) detectors, and the like, but embodiments are not limited thereto.
  • the semiconductor device according to the embodiment is not necessarily implemented only as a semiconductor, and may further include a metal material in some cases.
  • a semiconductor device such as a light receiving device may be implemented using at least one of Ag, Al, Au, In, Ga, N, Zn, Se, P, or As, and may be implemented by a p-type or n-type dopant. It may also be implemented using a doped semiconductor material or an intrinsic semiconductor material.
  • the embodiment can be used in a semiconductor device that can secure reliability and can suppress an increase in operating voltage.

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Abstract

실시 예는 기판, 상기 기판 상에 배치되는 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 배치되는 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고, 상기 제1 도전형 반도체층은 상기 제1 도전형 반도체층의 일부 영역이 노출되는 제1 영역을 포함하고, 상기 제1 영역의 상면과 상기 제2 도전형 반도체층의 상면 사이에 배치되는 경사부를 포함하고, 상기 경사부는 상기 제2 도전형 반도체층의 상면과 접하는 제1 모서리 및 상기 제1 도전형 반도체층의 제1 영역의 상면과 접하는 제2 모서리를 포함하고, 제1 길이와 제2 길이의 비는 1:0.87 ~ 1:4.26이고, 상기 제1 길이는 상기 제1 모서리와 상기 제2 모서리 사이에서 제1 방향으로의 길이이고, 상기 제2 길이는 상기 제1 모서리와 사이 제2 모서리 사이에서 제2 방향으로의 길이이고, 상기 제1 방향과 상기 제2 방향은 서로 수직인 방향이다.

Description

반도체 소자
실시 예는 반도체 소자에 관한 것이다.
GaN 등의 -Ⅴ족 화합물을 포함하는 반도체 소자는, 우수한 물리적, 화학적 특성으로 인해 발광 다이오드(LED), 수광 소자, 레이저 다이오드(LD), 태양 전지 등의 반도체 광소자의 핵심 소재로 각광을 받고 있다.
질화물 반도체 광소자는 핸드폰의 백라이트(backlight)나 키패드, 전광판, 조명 장치 등 각종 제품의 광원으로 응용되고 있다. 특히, 디지털 제품이 진화함에 따라, 보다 큰 휘도와 높은 신뢰성을 갖는 질화물 반도체 광소자에 대한 요구가 증가하고 있다.
뿐만 아니라 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
실시 예는 신뢰성을 확보하고, 동작 전압의 증가를 억제할 수 있는 반도체 소자를 제공한다.
실시 예에 따른 반도체 소자는 기판; 상기 기판 상에 배치되는 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 배치되는 제2 도전형 반도체층; 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고, 상기 제1 도전형 반도체층은 상기 제1 도전형 반도체층의 일부 영역이 노출되는 제1 영역을 포함하고, 상기 제1 영역의 상면과 상기 제2 도전형 반도체층의 상면 사이에 배치되는 경사부를 포함하고, 상기 경사부는 상기 제2 도전형 반도체층의 상면과 접하는 제1 모서리 및 상기 제1 도전형 반도체층의 제1 영역의 상면과 접하는 제2 모서리를 포함하고, 제1 길이와 제2 길이의 비는 1:0.87 ~ 1:4.26이고, 상기 제1 길이는 상기 제1 모서리와 상기 제2 모서리 사이에서 제1 방향으로의 길이이고, 상기 제2 길이는 상기 제1 모서리와 상기 제2 모서리 사이에서 제2 방향으로의 길이이고, 상기 제1 방향과 상기 제2 방향은 서로 수직인 방향이다.
상기 제2 모서리에서 상기 경사부와 상기 제1 영역의 상면이 이루는 각은 115° ~ 139°일 수 있다.
상기 제1 길이는 0.47㎛ ~ 1.15㎛이고, 상기 제2 길이는 1㎛ ~ 2㎛일 수 있다.
상기 반도체 소자는 상기 경사부 상에 배치되는 패시베이션층을 더 포함할 수 있다.
상기 제1 길이는 0.93㎛ ~ 1.15㎛일 수 있다.
상기 제2 모서리에서 상기 경사부와 상기 제1 영역의 상면이 이루는 각은 115° ~ 120°일 수 있다.
상기 제1 도전형 반도체층은 n-AlyGa(1-y)N이고, 상기 제2 도전형 반도체층은 p-AlxGa(1-x)N이고, 상기 제1 도전형 반도체층에서 Al은 함량(y)은 0.4 ~ 0.6 일 수 있다.
상기 반도체 소자는 상기 제1 도전형 반도체층의 제1 영역 상에 배치되는 제1 전극; 및 상기 제2 도전형 반도체층 상에 배치되는 제2 전극을 더 포함할 수 있고, 상기 제1 전극은 상기 제2 모서리로부터 이격하여 배치되고, 상기 제2 전극은 상기 제1 모서리로부터 이격하여 배치될 수 있다.
상기 제2 모서리와 상기 제1 전극 간의 이격 거리는 적어도 10㎛일 수 있고, 상기 제1 모서리와 상기 제2 전극 간의 이격 거리는 적어도 10㎛일 수 있다.
상기 경사부의 제1 내각은 상기 제1 도전형 반도체층의 측면, 상기 활성층의 측면, 및 상기 제2 도전형 반도체층의 측면을 포함하는 제1 측면의 제2 내각과 서로 다르고, 상기 제1 측면은 상기 기판의 상부면을 기준으로 경사지며, 일단이 상기 기판에 접하고, 나머지 다른 일단은 상기 제2 도전형 반도체층의 상부면에 접하는 면일 수 있다.
실시 예는 신뢰성을 확보하고, 동작 전압의 증가를 억제할 수 있다.
도 1은 실시 예에 따른 반도체 소자의 사시도를 나타낸다.
도 2는 도 1의 반도체 소자의 AB 방향의 단면도를 나타낸다.
도 3은 도 2에 도시된 점선 부분의 확대도를 나타낸다.
도 4는 다른 실시 예에 따른 반도체 소자의 단면도를 나타낸다.
도 5는 경사 측면에 발생하는 언더컷을 나타낸다.
도 6은 도 5에 도시된 경사 측면의 표면에 형성되는 패시베이션층을 나타낸다.
도 7a는 경사 측면의 단차와 수평 방향의 거리에 따른 언더컷의 발생 여부를 나타내는 제1 실험 결과이다.
도 7b는 경사 측면의 단차와 수평 방향의 거리에 따른 언더컷의 발생 여부를 나타내는 제2 실험 결과이다.
도 8a 내지 도 8e는 경사 측면의 내각에 따른 경사 측면의 언더컷의 발생 여부를 나타낸다.
도 9는 실시 예에 따른 반도체 소자 패키지를 나타내는 단면도이다.
도 10은 실시 예에 따른 조명 장치를 나타낸다.
도 11은 실시 예에 따른 표시 장치를 나타낸다.
이하, 실시 예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. 또한 동일한 참조번호는 도면의 설명을 통하여 동일한 요소를 나타낸다.
반도체 소자는 발광 소자, 수광 소자 등 각종 전자 소자 포함할 수 있으며, 발광 소자와 수광 소자는 모두 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함할 수 있다.
예컨대, 실시 예에 따른 반도체 소자는 발광 소자일 수 있다. 발광 소자는 전자와 정공이 재결합함으로써 빛을 방출하게 되고, 이 빛의 파장은 물질 고유의 에너지 밴드 갭에 의해서 결정된다. 따라서, 방출되는 빛은 상기 물질의 조성에 따라 다를 수 있다.
도 1은 실시 예에 따른 반도체 소자(100)의 사시도를 나타내고, 도 2는 도 1의 반도체 소자(100)의 AB 방향의 단면도를 나타낸다.
도 1 및 도 2를 참조하면, 반도체 소자(100)는 기판(110), 기판(110) 상에 배치되는 발광 구조물(120), 발광 구조물(120)과 전기적으로 연결되는 제1 전극(132) 및 제2 전극(134), 및 패시베이션층(140)을 포함한다.
기판(110)은 질화물 반도체 단결정을 성장시키기에 적합한 기판으로서, 예컨대, 사파이어 기판, 실리콘(Si) 기판, 산화아연(ZnO) 기판, 또는 질화물 반도체 기판일 수 있다.
발광 구조물(120)은 기판(110)의 일면 상에 배치되며, 순차로 적층되는 제1 도전형 반도체층(122), 활성층(124), 및 제2 도전형 반도체층(126)을 포함한다.
도 1 및 도 2에 도시되지는 않았지만, 기판(110)과 발광 구조물(120) 사이의 격자 상수의 차이에 의한 격자 부정합을 완화하기 위하여 기판(110)과 제1 도전형 반도체층(122) 사이에 버퍼층이 배치될 수 있다. 버퍼층은 3족 원소 및 5족 원소를 포함하는 질화물 반도체일 수 있다. 예컨대, 버퍼층은 InAlGaN, GaN, AlN, AlGaN, InGaN 중에서 적어도 하나를 포함할 수 있다. 버퍼층은 단일층 또는 다층 구조일 수 있으며, 2족 원소 또는 4족 원소가 불순물로 도핑될 수도 있다.
제1 도전형 반도체층(122)은 3족-5족, 2족-6족 등의 화합물 반도체일 수 있고, 제1 도전형 도펀트가도핑될 수 있다. 제1 도전형 반도체층(122)은 InxAlyGa1 -x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체일 수 있으며, n형 도펀트(예: Si, Ge, Se, Te 등)가 도핑될 수 있다.
예컨대, 제1 도전형 반도체층(122)은 n형 AlyGa(1-y)N일 수 있고, Al의 함유량(y)은 0.4 ~ 0.6일 수 있다.
활성층(124)은 제1 도전형 반도체층(122)과 제2 도전형 반도체층(126) 사이에 배치될 수 있다. 활성층(124)은 제1 도전형 반도체층(122) 및 제2 반도체층(126)으로부터 제공되는 전자(electron)와 정공(hole)의 재결합(recombination) 과정에서 발생하는 에너지에 의해 광을 생성할 수 있다.
활성층(124)은 3족-5족, 2족-6족 등의 반도체 화합물, 예컨대, 3족-5족, 2족-6족의 화합물 반도체일 수 있으며, 단일 우물 구조, 다중 우물 구조, 양자 선(Quantum-Wire) 구조, 양자 점(Quantum Dot), 또는 양자 디스크(Quantum Disk) 구조를 가질 수 있다.
활성층(124)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가질 수 있다. 예컨대, 활성층(124)이 양자우물구조인 경우, 활성층(124)은 InxAlyGa1 -x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 우물층(미도시) 및 InaAlbGa1 -a-bN(0≤a≤1, 0≤b≤1, 0≤a+b≤1)의 조성식을 갖는 장벽층(미도시)을 포함할 수 있다.우물층의 에너지 밴드 갭은 장벽층의 에너지 밴드 갭보다 낮다. 우물층 및 장벽층은 적어도 1회 이상 교대로 적층된다.
제2 도전형 반도체층(126)은 활성층(124) 상에 배치되며, 3족-5족, 2족-6족 등의 반도체 화합물일 수 있고, 제2 도전형 도펀트가 도핑될 수 있다.
예컨대, 제2 도전형 반도체층(126)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체일 수 있고, p형 도펀트(예: Mg, Zn, Ca,Sr, Ba)가 도핑될 수 있다.
예컨대, 제2 도전형 반도체층(126)은 p형 AlyGa(1-y)N일 수 있다.
발광 구조물(120)은 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층의 조성에 따라 다양한 파장 범위를 갖는 빛을 발생할 수 있다. 예컨대, 발광 구조물(120)은 자외선(예컨대, UV-C)을 발생할 수 있으나, 이에 한정되는 것은 아니다.
제1 전극(132) 및 제2 전극(134)은 발광 구조물(120)에 전원을 제공한다. 제1 전극(132)은 제1 도전형 반도체층(122)과 전기적으로 접촉되고, 제2 전극(134)은 제2 도전형 반도체층(126)과 전기적으로 접촉된다.
제1 도전형 반도체층(122), 활성층(124), 및 제2 도전형 반도체층(126)은 기판(110) 상에 순차적으로 형성되기 때문에, 제1 전극(132)을 제1 도전형 반도체층(132)과 직접 접촉시키기 위해서는 제1 도전형 반도체층(132)의 일부를 노출시키는 공정이 필요하다.
예컨대, 포토리쏘그라피(photolithography) 공정에 의하여 제2 도전형 반도체층(126) 상에 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 식각 마스크로 이용하여 발광 구조물(120)의 활성층(124), 및 제2 도전형 반도체층(126)의 일부 영역을 제거함으로써, 제1 전극(132)이 배치되기 위한 제1 도전형 반도체층(122)의 일부 영역(이하 "제1 영역(S1)"이라 한다)을 노출시킬 수 있다.
도 3은 도 2에 도시된 점선 부분(201)의 확대도를 나타낸다. 설명의 편의를 위하여 도 3에서는 도 2의 패시베이션층(140)의 도시가 생략된다.
도 3을 참조하면, 제1 영역(S1)은 활성층(124)의 하부면(124a) 아래에 위치하고, 제2 도전형 반도체층(126)의 상부면(126a)과 단차(H)를 가질 수 있다. 예컨대, 단차(H)는 기판(110)의 상부면(110a)을 기준으로 제1 영역(S1)과 제2 도전형 반도체층(126)의 상부면(126a) 간의 높이 차이일 수 있다. 또는 단차(H)는 제1 영역(S1)과 제2 도전형 반도체층(126)의 상부면(126a) 사이의 수직 방향으로의 이격 거리일 수 있다.
제1 영역(S1)은 제2 도전형 반도체층(126)의 상부면(126a) 또는 기판(110)의 상부면(110a)과 평행할 수 있으나, 이에 한정되는 것은 아니다.
제2 도전형 반도체층(126)의 상부면(126a)과 제1 도전형 반도체층(122)의 제1 영역(S1) 사이에는 경사 측면(120a)이 배치된다. 여기서 경사 측면이라는 용어는 단차면 또는 경사부로 대체하여 사용될 수 있다.
경사 측면(120a)의 일단(301a)은 제2 도전형 반도체층(126)의 상부면(126a)과 만나는 제1 모서리이고, 경사 측면(120a)의 타단(301b)은 제1 도전형 반도체층(122)의 제1 영역(S1)과 만나는 제2 모서리일 수 있다.
예컨대, 제1 모서리는 제2 도전형 반도체층(126)의 상부면(126a)과 경사 측면(120a)의 일단이 만나는 경계 부분일 수 있고, 제2 모서리는 경사 측면(120a)의 타단(301b)과 제1 도전형 반도체층(122)의 제1 영역(S1)과 만나는 경계 부분일 수 있다.
경사 측면(120a)의 제1 길이(d1)와 제2 길이(H)의 비는 1:0.87 ~ 1:4.26일 수 있다. 제1 길이(d1)는 제1 모서리(301a)와 제2 모서리(301b) 사이에서 제1 방향으로의 길이이고, 제2 길이(H)는 제1 모서리(301a)와 제2 모서리(301b) 사이에서 제2 방향으로의 길이일 수 있다. 제1 방향과 제2 방향은 서로 수직인 방향일 수 있다. 예컨대, 제1 길이(d1)는 0.47㎛ ~ 1.15㎛일 수 있고, 제2 길이(H)는 1㎛ ~ 2㎛일 수 있다.
예컨대, 기판(110)의 상부면(110a)을 기준으로 제1 영역(S1)과 제2 도전형 반도체층(126)의 상부면(126a) 간의 높이 차이 또는 단차(H)는 1㎛ ~ 2㎛일 수 있다. 그리고 경사 측면(120a)의 제1 모서리(301a)와 경사 측면(120a)의 제2 모서리(301b) 간의 수평 방향으로의 거리(d1)는 0.47㎛ ~ 1.15㎛일 수 있다. 예컨대, 제1 도전형 반도체층(122)의 제1 영역(S1), 또는 기판(110)의 상부면(111)을 기준으로, 경사 측면(120a)의 내각(θ)은 41°~ 65°일 수 있다.
여기서 수평 방향으로의 거리(d1)는 제1 기준선(101)과 제2 기준선(102) 사이의 최단 거리일 수 있다. 제1 기준선(101)은 기판(110)의 상부면과 수직이고, 제1 모서리(301a)를 지나는 가상의 직선일 수 있고, 제2 기준선(102)은 기판(110)의 상부면과 수직이고, 제2 모서리(301b)를 지나는 가상의 직선일 수 있다.
예컨대, 제2 모서리(301b)에서 경사 측면(120a)과 제1 영역(S1)의 상면이 이루는 각(θ2)은 115° ~ 139°일 수 있다.
경사 측면(120a)의 수평 방향으로의 거리(d1)가 0.47㎛ 미만인 경우에는 경사 측면(120a)에 언더컷(undercut)이 발생하고, 발생된 언터컷에 의하여 패시베이션(140)이 경사 측면(120a)을 완벽하게 감싸지 못하여 반도체 소자의 신뢰성이 떨어지고, 쇼트(short) 불량이 발생할 수 있다. 또한 언더컷에 의한 경사 측면(120a)의 거칠기의 정도가 증가하여 저전류 불량이 발생할 수 있다.
경사 측면(120a)의 수평 방향으로의 거리(d1)가 1.15㎛ 초과인 경우에는 제1 전극(132)과 제2 전극(134) 간의 이격 거리(d2)가 증가하여, 반도체 소자(100)의 동작 전압이 상승하여 광 효율이 감소한다.
도 5는 경사 측면(522)에 발생하는 언더컷(501)을 나타낸다.
도 5는 제1 도전형 반도체층(512), 활성층(514), 및 제2 도전형 반도체층(516)을 포함하는 발광 구조물(510)을 도시한다.
제1 전극(530)과 제1 도전형 반도체층(512)의 직접 접촉을 위하여, 포토리쏘그라피 공정 및 식각 공정에 의하여 발광 구조물(510)을 선택적으로 제거하여 제1 도전형 반도체층(512)의 제1 영역을 노출할 수 있고, 이러한 식각 공정에 의하여 발광 구조물(510)의 측면은 경사 측면(522)을 가질 수 있다.
제1 전극(530)은 제1 도전형 반도체층(512)의 제1 영역에 배치되고, 제2 전극(540)은 제2 도전형 반도체층(516) 상에 배치될 수 있다.
그런데 포토리쏘그라피 공정 및 식각 공정에 의하여 경사 측면(522)에 2단 이상의 계단 구조를 갖는 언더컷(501)이 생길 수 있다. 예컨대, UV-C를 발생하는 AlGaN 기반의 발광 구조물에 대한 식각 공정시 경사 측면(522)에는 2단 구조의 언더컷이 발생할 수 있다.
도 6은 도 5에 도시된 경사 측면(522)의 표면에 형성되는 패시베이션층(550)을 나타낸다.
도 6을 참조하면, 경사 측면(522)에 패시베이션층(550)을 증착하면, 경사 측면(522)의 언더컷(501) 표면에는 패시베이션층(550)이 형성되지 않아, 경사 측면(522)의 언더컷(501) 부분이 패시베이션층(550)으로부터 노출될 수 있다. 패시베이션층(550)으로부터 노출되는 경사 측면(522)의 일 부분(601)은 패시베이션층(550)에 의하여 절연되지 않기 때문에, 반도체 소자의 신뢰성 저하의 원인이 된다.
실시 예는 경사 측면(120a)의 높이(H)와 경사 측면(120a)의 수평 방향의 거리(d1)를 조절하여 이러한 언더컷의 발생을 억제할 수 있고, 언더컷으로 인한 반도체 소자의 신뢰성 저하 및 저전류 불량을 방지할 수 있다.
도 7a는 경사 측면(120a)의 단차(H)와 수평 방향의 거리(d1)에 따른 언더컷의 발생 여부를 나타내는 제1 실험 결과이다. 도 7a에서 H는 1㎛이다.
도 7a을 참조하면, d1이 0.47㎛ ~ 1.73㎛일 때, 언더컷이 발생하지 않는다. 반면에 d1이 0.36㎛ 이하일 때, 경사 측면(120a)에는 언더컷이 발생한다.
d1이 1.15를 초과할 경우에는 제1 전극(132)과 제2 전극(134) 간의 이격 거리(d2)가 증가하여, 반도체 소자(100)의 동작 전압이 상승하여 광 효율이 감소한다.
경사 측면(120a)에 언더컷 발생 및 반도체 소자(100)의 동작 전압의 상승을 동시에 방지하기 위하여, 실시 예에 따른 경사 측면(120a)의 수평 방향의 거리(d1)는 0.47㎛ ~ 1.15㎛일 수 있으며, 경사 측면(120a)의 내각(θ)은 41°~ 65°일 수 있다.
도 7b는 경사 측면(120a)의 단차(H)와 수평 방향의 거리(d1)에 따른 언더컷의 발생 여부를 나타내는 제2 실험 결과이다. 도 7b에서 H는 2㎛이다.
도 7b를 참조하면, d1이 0.93㎛ ~ 3.46㎛일 때, 경사 측면(120a)에 언더컷이 발생하지 않는다. 반면에 d1이 0.73㎛ 이하일 때, 경사 측면(120a)에는 언더컷이 발생한다.
그러나 d1이 1.15㎛를 초과할 경우에는 제1 전극(132)과 제2 전극(134) 간의 이격 거리(d2)가 증가하여, 반도체 소자(100)의 동작 전압이 상승하여 광 효율이 감소한다.
경사 측면(120a)에 언더컷 발생 및 반도체 소자(100)의 동작 전압의 상승을 동시에 방지하기 위하여, 도 7b에서 실시 예에 따른 경사 측면(120a)의 수평 방향의 거리(d1)는 0.93㎛ ~ 1.15㎛일 수 있으며, 경사 측면(120a)의 내각(θ)은 60°~ 65°일 수 있다. 또한 예컨대, 제2 모서리(301b)에서 경사 측면(120a)과 제1 영역(S1)의 상면이 이루는 각(θ2)은 115° ~ 120°일 수 있다.
도 8a 내지 도 8d는 경사 측면(120a)의 내각(θ)에 따른 경사 측면(120a)의 언더컷의 발생 여부를 나타낸다.
도 8a는 경사 측면(120a)의 내각(θ)이 31°일 경우이고, 도 8b는 경사 측면(120a)의 내각(θ)이 41°일 경우이고, 도 8c는 경사 측면(120a)의 내각(θ)이 65°일 경우이고, 도 8d는 경사 측면(120a)의 내각(θ)이 70°일 경우이고, 도 8e는 경사 측면(120a)의 내각(θ)이 80°일 경우이다.
도 8a의 경사 측면(810), 도 8b의 경사 측면(820), 및 도 8c의 경사 측면(830)에는 언더컷이 발생하지 않는다. 반면에 도 8d의 경사 측면에는 언더컷(801)이 발생하고, 도 8e의 경사 측면에는 언더컷(802)이 발생한다.
경사 측면(120a)의 내각(θ)이 31° ~ 65°일 때는 경사 측면(120a)에 언더컷이 발생하지 않으나, 경사 측면(120a)의 내각(θ)이 70° 및 80°일 때는 경사 측면(120a)에 언더컷이 발생한다.
경사 측면(120a)의 내각(θ)이 41°미만에서는 제1 전극(530)과 제2 전극(540) 간의 이격 거리가 증가로 인하여 반도체 소자의 동작 전압이 상승하여 광 효율이 감소하기 때문에, 실시 예에 따른 경사 측면(120a)의 내각(θ)은 41°~ 65°일 수 있다.
다른 실시 예에서는 H는 0.6㎛ ~ 1㎛일 수 있고, d1은 0.27㎛ ~ 1.15㎛일 수 있다.
예컨대, 다른 실시 예에서 H는 0.6㎛일 수 있고, d1은 0.27㎛ ~ 0.69㎛일 수 있다. H가 0.6㎛일 때, d1이 0.27㎛ 미만이면 경사 측면에 언더컷이 발생하여 반도체 소자에 신뢰성이 나빠진다.
다른 실시 예에서 H는 0.8㎛일 수 있고, d1은 0.37㎛ ~ 0.92㎛일 수 있다. H가 0.8㎛일 때, d1이 0.37㎛ 미만이면 경사 측면에 언더컷이 발생하여 반도체 소자의 신뢰성이 나빠진다.
다른 실시 예에서 H는 1㎛일 수 있고, d1은 1.15㎛일 수 있다. H가 1㎛일 때, d1이 1.15㎛ 초과이면 반도체 소자의 동작 전압이 증가한다.
다른 실시 예에서 H는 1.5㎛일 수 있고, d1은 0.69㎛ ~ 1.15㎛일 수 있다. H가 1.5㎛일 때, d1이 0.69㎛ 미만이면, 경사 측면에 언더컷이 발생하여 반도체 소자의 신뢰성이 나빠지고, d1이 1.15㎛ 초과이면 반도체 소자의 동작 전압이 증가한다.
다른 실시 예에서 H는 1.8㎛일 수 있고, d1은 0.83㎛ ~ 1.15㎛일 수 있다. H이 1.8㎛일 때, d1이 0.83㎛ 미만이면, 경사 측면에 언더컷이 발생하여 반도체 소자의 신뢰성이 나빠지고, d1이 1.15㎛ 초과이면 반도체 소자의 동작 전압이 증가한다.
패터닝을 위한 정렬 마진(align margin)을 위하여 경사 측면(120a)의 제2 모서리(301b)와 제1 전극(132) 간의 이격 거리(d4)는 적어도 10㎛일 수 있고, 경사 측면(120a)의 제1 모서리(301a)와 제2 전극(134) 간의 이격 거리(d3)는 적어도 10㎛일 수 있다.
제1 전극(134)과 제2 전극(132) 사이의 수평 방향으로의 이격 거리(d2)는 d1, d3, 및 d4를 모두 합한 값일 수 있다.
예컨대, H=1㎛ 일 때, 제1 전극(134)과 제2 전극(132) 사이의 수평 방향으로의 이격 거리(d2)는 20.47㎛ ~ 21.15㎛일 수 있다.
d2가 20.47㎛ 미만일 경우에는 경사 측면에 언더컷이 발생하여 반도체 소자의 신뢰성이 나빠지고, d2가 21.15㎛ 초과일 경우에는 반도체 소자의 동작 전압이 상승한다.
예컨대, H=2㎛ 일 때, 제1 전극(134)과 제2 전극(132) 사이의 수평 방향으로의 이격 거리(d2)는 20.93㎛ ~ 21.15㎛일 수 있다.
d2가 20.93㎛ 미만일 경우에는 경사 측면에 언더컷이 발생하여 반도체 소자의 신뢰성이 나빠지고, d2가 21.15㎛ 초과일 경우에는 반도체 소자의 동작 전압이 상승한다.
예컨대, H가 0.6㎛, 0,8㎛, 1.5㎛, 또는 1.8㎛인 경우, 각각의 경우의 d2는 각각의 경우의 d1에 d3 및 d4를 합한 값일 수 있다.
패시베이션층(140)은 발광 구조물(120)을 전기적으로 보호하기 위하여 발광 구조물(120)의 측면 및 경사 측면(120a)에 배치된다.
예컨대, 패시베이션층(140)은 제1 도전형 반도체층(122)의 측면, 활성층(124)의 측면, 제2 도전형 반도체층(126)의 측면, 및 경사 측면(120a)을 덮을 수 있다. 또한 패시베이션층(140)은 제2 전극(134)이 배치되는 영역을 제외한 제2 도전형 반도체층(126)의 상면 일부를 덮을 수 있다. 패시베이션층(140)은 투광성의 절연 물질, 예컨대, SiO2, SiOx, SiOxNy,Si3N4, 또는 Al2O3 로 형성될수 있으나, 이에 한정되는 것은 아니다.
실시 예에 따른 경사 측면(120a)에는 언더컷이 발생하지 않기 때문에, 패시베이션층(140)은 경사 측면(120a)의 적어도 일부를 노출시키지 않으며, 이로 인하여 반도체 소자의 전기적인 신뢰성을 향상시킬 수 있다.
칩 단위로 구분하기 위한 아이솔레이션(Isolation) 공정에 의하여 발광 구조물(120)의 측면은 경사질 수 있는데, 발광 구조물(120)의 경사 측면(120a)의 내각(θ)은 발광 구조물(120)의 측면(120-1)의 내각(θ1)과 다를 수 있다. 여기서 발광 구조물(120)의 측면은 기판(110)의 상부면을 기준으로 경사지며, 일단이 기판(110)에 접하고, 나머지 다른 일단은 제2 도전형 반도체층(126)의 상부면에 접하는 면일 수 있다.
예컨대, 경사 측면(120a)의 제1 내각은 제1 도전형 반도체층(122)의 측면, 활성층(124)의 측면, 및 제2 도전형 반도체층(126)의 측면을 포함하는 제1 측면의 제2 내각과 다를 수 있다. 예컨대, 제1 측면은 기판(110)의 상부면을 기준으로 경사질 수 있고, 일단이 기판(110)에 접할 수 있고, 타단이 제2 도전형 반도체층(126)의 상부면에 접할 수 있다.
도 4는 다른 실시 예에 따른 반도체 소자의 단면도를 나타낸다.
도 4를 참조하면, 반도체 소자(200)는 도 1에 도시된 반도체 소자(100)에 전도층(150)을 더 포함할 수 있다.
전도층(150)은 제2 도전형 반도체층(126) 상에 배치되며, 전반사를 감소시킬 뿐만 아니라, 투광성이 좋기 때문에 활성층(124)으로부터 제2 도전형 반도체층(126)으로 방출되는 빛의 추출 효율을 증가시킬 수 있다.
전도층(150)은 투명 전도성 산화물, 예컨대, ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), AZO(Aluminum Zinc Oxide), ATO(Antimony tin Oxide), GZO(Gallium Zinc Oxide), IrOx, RuOx,RuOx/ITO, Cr, Ti, Al, Au, Ni, Ag, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO 중 하나 이상을 이용하여 단층 또는 다층으로 이루어질 수 있다.
제2 전극(134)은 전도층(150) 상에 배치될 수 있다.
도 2에서 패시베이션층(140)은 제2 도전형 반도체층(126)의 상부면의 일부에 배치될 수도 있지만, 도 4에서 패시베이션층(140-1)은 발광 구조물(120)의 측면, 경사 측면(120a') 및 전도층(150)의 상부면의 일 영역 상에 배치될 수 있다.
도 2, 도 3, 도 7a, 도 7b, 및 도 8a 내지 도 8e에서 설명한 d1과 H 사이의 관계, θ, 및 θ2에 대한 설명은 도 4의 실시 예에 동일하게 적용될 수 있다.
도 4에 도시된 단차(H1)는 제1 영역(S1)과 전도층(150)의 상부면 사이의 수직 방향의 이격 거리일 수 있는데, 다른 실시 예에서는 도 4에 도시된 H1을 도 2 및 도 3의 H로 대체할 수 있다. 도 4에 도시된 H1을 도 2 및 도 3의 H로 대체할 경우, 도 2, 도 3, 도 7a, 도 7b, 및 도 8a 내지 도 8e에서 설명한 d1과 H 사이의 관계, θ, 및 θ2에 대한 설명은 동일하게 적용될 수 있다.
도 9는 실시 예에 따른 반도체 소자 패키지(400)를 나타내는 단면도이다.
도 9를 참조하면, 반도체 소자 패키지(400)는 패키지 바디(410), 제1 및 제2 도전층들(422,424), 반도체 소자(430), 자외선 차단 부재(440a), 접착 부재(450a), 광학 부재(460a), 및 와이어(470)를 포함한다.
패키지 바디(410)는 제1 및 제2 도전층들(422,424), 반도체 소자(430), 자외선 차단 부재(440a), 접착 부재(450a), 광학 부재(460a), 및 와이어(470)를 지지 수용한다.
패키지 바디(410)는 자외선에 의하여 변색 또는 파손되지 않는 물질, 예컨대, 단일 층 또는 다층의 세라믹으로 이루어질 수 있다. 예컨대, 고온 동시 소성 세라믹(high temperature co-fired ceramic: HTCC) 또는 저온 동시 소성 세라믹(Low Temperature Cofired Ceramics: LTCC)을 이용하여 패키지 바디(410)가 구현될 수 있다.
또는 패키지 바디(410)는 질화물 또는 산화물의 절연성 재질, 예컨대, SiO2, SixOy, Si3N4, SiOxNy, Al2O3, 또는 AlN을 포함할 수 있다.
패키지 바디(410)는 측면과 바닥으로 이루어지는 캐비티(cavity)를 포함할 수 있다. 예컨대, 위에서 본 패키지 바디(410)의 캐비티의 형상은 원형, 다각형, 또는 타원형일 수 있으나, 이에 한정되는 것은 아니다.
또한 패키지 바디(410)는 하단부(412), 벽부(414), 및 상단부(416)를 포함할 수 있으며, 하단부(412), 벽부(414), 및 상단부(416)는 패키지 바디(410)의 캐비티를 형성할 수 있다. 여기서 하단부(412), 벽부(414) 및 상단부(416)는 동일한 재질로서 일체로 형성된 것일 수도 있고, 동일 또는 서로 다른 재질로 각각 별개로 제작되어 결합된 것일 수도 있다.
제1 및 제2 도전층들(422,424)은 패키지 바디(410)에 서로 이격하여 배치될 수 있으며, 제1 및 제2 도전층들(422,424) 사이에는 패키지 바디(410)의 일부가 배치되어 양자를 전기적으로 절연시킬 수 있다. 제1 및 제2 도전층들(422,424)은 제1 및 제2 리드 프레임들(lead frame)으로 용어 변경되어 사용될 수 있다.
예컨대, 패키지 바디(410)의 하단부(412)의 상에 제1 및 제2 도전층들(422,424)이 배치될 수 있고, 제1 및 제2 도전층들(422,424)의 가장 자리 영역 상에 벽부(414)가 배치될 수 있다.
제1 및 제2 도전층들(422,424) 각각의 상부면은 패키지 바디(410)의 캐비티에 의하여 노출될 수 있으며, 제1 및 제2 도전층들(422,424) 각각의 일단은 패키지 바디(410)를 통과하여 밖으로 노출될 수 있다. 수분 침투 방지 목적의 기밀성 향상 및 패키지 바디(410)와의 접착력을 향상시키기 위하여 제1 및 제2 도전층들(422, 424) 각각의 일단은 절곡될 수 있다.
패키지 바디(410)의 캐비티의 측면의 상단에는 광학 부재(460a)가 안착되는 절곡부 또는 단차부를 가질 수 있으며, 절곡부에는 광학 부재(460a)를 고정 또는 지지하기 위한 돌출부(456)가 마련될 수 있다.
패키지 바디(410)의 벽부(414)는 제1 도전층(422) 상에 배치되는 반도체 소자(430) 주위를 둘러싸도록 하단부(412)의 상면의 가장 자리에 배치될 수 있다.
패키지 바디(410)의 벽부(414)는 반도체 소자(430)로부터 소정 간격 이격될 수 있고, 패키지 바디(410)의 하단부(112)의 상면의 가장 자리 상에 원형 또는 다각형 등의 형상으로 반도체 소자(430)의 주위를 둘러싸거나 포위하도록 배치될 수 있으며 그 형상에 대해서는 이에 한정하지 않는다.
패키지 바디(410)의 상단부(416)는 벽부(414) 상면 상에 배치되며, 광학 부재(460a)를 가이드(guide)한다. 예컨대, 패키지 바디(410)의 상단부(416)는 벽부(114) 상면의 가장 자리에 배치될 수 있으며, 광학 부재(560)의 측면들을 둘러쌈으로써 광학 부재(460a)를 가이드할 수 있다. 패키지 바디(410)의 상단부(416)의 형상은 벽부(414)의 형상과 일치할 수 있으며, 원형 또는 다각형 등의 형상일 수 있으나, 이에 한정되는 것은 아니다.
패키지 바디(410)의 벽부(414)의 상면은 자외선 차단 부재(440a)를 지지할 수 있다. 예컨대, 자외선 차단 부재(440a)는 벽부(414)의 상면 상에 배치될 수 있다. 또한 접착 부재(450a)는 패키지 바디(410)의 벽부(414)의 상면과 자외선 차단 부재(440a)의 하면 사이, 및 상단부(416)의 내측면과 자외선 차단 부재(440a)의 일 측면 사이에 배치될 수 있다.
반도체 소자(430)는 캐비티에 의하여 노출되는 제1 도전층(422)의 상부면 상에 배치될 수 있으며, 제1 및 제2 도전층들(422, 424)과 전기적으로 연결될 수 있다. 반도체 소자(430)는 상술한 실시 예(100, 200)일 수 있으며, 다이 본딩(die bonding)에 의하여 제1 도전층(422)의 상부면에 본딩될 수 있다.
와이어(470)는 반도체 소자(430)를 제1 및 제2 도전층들(422,424) 중 적어도 하나와 전기적으로 연결한다. 다른 실시 예에서는 페이스트본딩, 플립 칩(flip chip) 본딩, 및 유테틱본딩(eutectic bonding)과 같은 다이 본딩(die bonding)을 통하여 반도체 소자(430)가 제1 및 제2 도전층들(422, 424)과 전기적으로 연결될 수도 있다.
자외선 차단 부재(440a)는 패키지 바디(410)의 상단부(416)에 마련되는 절곡부에 배치되며, 반도체 소자(430)로부터 발생하는 자외선이 접착 부재(450a)로 조사되는 것을 차단한다.
예컨대, 자외선 차단 부재(440a)는 벽부(414)의 내측면을 기준으로 돌출될 수 있다.
자외선 차단 부재(440a)는 UV를 통과시키지 않는 글라스(glass)로 이루어질 수 있다. 또한 자외선 차단 부재(440a)는 UV를 통과시키지 않는 무기물, 예컨대, 알루미늄, 구리, 알루미늄 합금, 또는 구리 합금 등으로 이루어질 수 있다.
접착 부재(450a)는 자외선 차단 부재(440a)와 패키지 바디(410)의 캐비티의 측면의 절곡부 사이에 배치될 수 있으며, 자외선 차단 부재(440a)를 패키지 바디(410)의 캐비티의 측면에 부착시키는 역할을 할 수 있다.
접착 부재(450a)는 자외선 차단 부재(440a)와 패키지 바디(410)를 접착시킬 수 있는 접착 물질, 예컨대, 유기물로 이루어질 수 있다.
예컨대, 접착 부재(450a)는 자외선 경화 접착제인 UV 본드(bond)일 수 있다. 여기서 UV 본드는 액상의 접착제에 자외선을 조사하면, 액상의 접착제에 포함된 광 반응 개시제가 자외선에 반응하여 액상의 접착제가 단시간 내에 고체의 접착제로 고형화되는 것을 말한다.
광학 부재(460a)는 반도체 소자(430)의 상부에 배치되며, 광학 부재(460a)의 가장 자리는 자외선 차단 부재(440a)의 일단에 융착 결합된다. 광학 부재(460a)는 반도체 소자(430)로부터 조사되는 자외선을 투과시킨다.
예컨대, 광학 부재(460a)는 200nm ~ 280nm의 파장 범위를 갖는 UVC를 통과시키기 위하여 플레이트(plate) 또는 시트(sheet) 형상일 수 있으며, 글라스(glass), 또는 용융 실리카(fused silica)로 이루어질 수 있다.
또 다른 실시 예는 상술한 실시 예들에 기재된 반도체 소자 또는 반도체 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.
도 10은 실시 예에 따른 조명 장치를 나타낸다.
도 10을 참조하면, 조명 장치는 커버(1100), 광원 모듈(1200), 방열체(1400), 전원 제공부(1600), 내부 케이스(1700), 및 소켓(1800)을 포함할 수 있다. 또한, 실시 예에 따른 조명 장치는 부재(1300)와 홀더(1500) 중 어느 하나 이상을 더 포함할 수 있다.
커버(1100)는 벌브(bulb) 또는 반구의 형상일 수 있으며, 속이 비어 있고, 일 부분이 개구된 형상일 수 있다. 커버(1100)는 광원 모듈(1200)과 광학적으로 결합될 수 있다. 예를 들어, 커버(1100)는 광원 모듈(1200)로부터 제공되는 빛을 확산, 산란 또는 여기시킬 수 있다. 커버(1100)는 일종의 광학 부재일 수 있다. 커버(1100)는 방열체(1400)와 결합될 수 있다. 커버(1100)는 방열체(1400)와 결합하는 결합부를 가질 수 있다.
커버(1100)의 내면에는 유백색 도료가 코팅될 수 있다. 유백색의 도료는 빛을 확산시키는 확산제를 포함할 수 있다. 커버(1100)의 내면의 표면 거칠기는 커버(1100)의 외면의 표면 거칠기보다 크게 형성될 수 있다. 이는 광원 모듈(1200)로부터의 빛이 충분히 산란 및 확산되어 외부로 방출시키기 위함이다.
커버(1100)의 재질은 유리(glass), 플라스틱, 폴리프로필렌(PP), 폴리에틸렌(PE), 폴리카보네이트(PC) 등일 수 있다. 여기서, 폴리카보네이트는내광성, 내열성, 강도가 뛰어나다. 커버(1100)는 외부에서 광원 모듈(1200)이 보이도록 투명할 수 있으나, 이에 한정되는 것은 아니고 불투명할 수 있다. 커버(1100)는 블로우(blow) 성형을 통해 형성될 수 있다.
광원 모듈(1200)은 방열체(1400)의 일 면에 배치될 수 있으며, 광원 모듈(1200)로부터 발생한 열은 방열체(1400)로 전도될 수 있다. 광원 모듈(1200)은 광원부(1210), 연결 플레이트(1230), 및 커넥터(1250)를 포함할 수 있다. 광원부(1210)는 실시 예에 따른 반도체 소자(100,200) 또는 도 9의 반도체 소자 패키지를 포함할 수 있다.
부재(1300)는 방열체(1400)의 상면 위에 배치될 수 있고, 복수의 광원부(1210)들과 커넥터(1250)가 삽입되는 가이드홈(1310)을 갖는다. 가이드홈(1310)은 광원부(1210)의 기판 및 커넥터(1250)와 대응 또는 정렬될 수 있다.
부재(1300)의 표면은 광 반사 물질로 도포 또는 코팅된 것일 수 있다.
예를 들면, 부재(1300)의 표면은 백색의 도료로 도포 또는 코팅된 것일 수 있다. 이러한 부재(1300)는 커버(1100)의 내면에 반사되어 광원 모듈(1200)을 향하여 되돌아오는 빛을 다시 커버(1100) 방향으로 반사할 수 있다. 따라서, 실시 예에 따른 조명 장치의 광 효율을 향상시킬 수 있다.
부재(1300)는 예로서 절연 물질로 이루어질 수 있다. 광원 모듈(1200)의 연결 플레이트(1230)는 전기 전도성의 물질을 포함할 수 있다. 따라서, 방열체(1400)와 연결 플레이트(1230) 사이에 전기적인 접촉이 이루어질 수 있다. 부재(1300)는 절연 물질로 구성되어 연결 플레이트(1230)와 방열체(1400)의 전기적 단락을 차단할 수 있다. 방열체(1400)는 광원 모듈(1200)로부터의 열과 전원 제공부(1600)로부터의 열을 전달받아 방열할 수 있다.
홀더(1500)는 내부 케이스(1700)의 절연부(1710)의 수납홈(1719)을 막는다. 따라서, 내부 케이스(1700)의 절연부(1710)에 수납되는 전원 제공부(1600)는 밀폐될 수 있다. 홀더(1500)는 가이드 돌출부(1510)를 가질 수 있으며, 가이드 돌출부(1510)는 전원 제공부(1600)의 돌출부(1610)가 관통하는 홀을 가질 수 있다.
전원 제공부(1600)는 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈(1200)로 제공한다. 전원 제공부(1600)는 내부 케이스(1700)의 수납홈(1719)에 수납될 수 있고, 홀더(1500)에 의해 내부 케이스(1700)의 내부에 밀폐될 수 있다. 전원 제공부(1600)는 돌출부(1610), 가이드부(1630), 베이스(1650), 연장부(1670)를 포함할 수 있다.
가이드부(1630)는 베이스(1650)의 일 측에서 외부로 돌출된 형상을 가질 수 있다. 가이드부(1630)는 홀더(1500)에 삽입될 수 있다. 베이스(1650)의 일 면 위에는 다수의 부품이 배치될 수 있다. 다수의 부품은 예를 들어, 외부 전원으로부터 제공되는 교류 전원을 직류 전원으로 변환하는 직류변환장치, 광원 모듈(1200)의 구동을 제어하는 구동칩, 광원 모듈(1200)을 보호하기 위한 ESD(ElectroStatic discharge) 보호 소자 등을 포함할 수 있으나 이에 대해 한정하지는 않는다.
연장부(1670)는 베이스(1650)의 다른 일 측에서 외부로 돌출된 형상을 가질 수 있다. 연장부(1670)는 내부 케이스(1700)의 연결부(1750) 내부에 삽입될 수 있고, 외부로부터의 전기적 신호를 제공받을 수 있다. 예컨대, 연장부(1670)는 내부 케이스(1700)의 연결부(1750)와 폭이 같거나 작을 수 있다. 연장부(1670)에는 "+ 전선"과 "- 전선"의 각 일 단이 전기적으로 연결될 수 있고, "+ 전선"과 "- 전선"의 다른 일 단은 소켓(1800)에 전기적으로 연결될 수 있다.
내부 케이스(1700)는 내부에 전원 제공부(1600)와 함께 몰딩부를 포함할 수 있다. 몰딩부는몰딩 액체가 굳어진 부분으로서, 전원 제공부(1600)가 내부 케이스(1700) 내부에 고정될 수 있도록 한다.
도 11은 실시 예에 따른 표시 장치(800)를 나타낸다.
도 11을 참조하면, 표시 장치(800)는 바텀 커버(810)와, 바텀 커버(810) 상에 배치되는 반사판(820)과, 광을 방출하는 발광 모듈(830, 835)과, 반사판(820)의 전방에 배치되며 발광 모듈(830,835)에서 발산되는 빛을 표시 장치 전방으로 안내하는 도광판(840)과, 도광판(840)의 전방에 배치되는 프리즘 시트들(850,860)을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널(870)과, 디스플레이 패널(870)과 연결되고 디스플레이 패널(870)에 화상 신호를 공급하는 화상 신호 출력 회로(872)와, 디스플레이 패널(870)의 전방에 배치되는 컬러 필터(880)를 포함할 수 있다. 여기서 바텀 커버(810), 반사판(820), 발광 모듈(830,835), 도광판(840), 및 광학 시트는 백라이트유닛(Backlight Unit)을 이룰 수 있다.
발광 모듈은 기판(830) 상에 실장되는반도체 소자 패키지들(835)을 포함할 수 있다. 여기서, 기판(830)은 PCB 등이 사용될 수 있다. 반도체 소자 패키지(835)는 상술한 실시 예일 수 있다.
바텀 커버(810)는 표시 장치(800) 내의 구성 요소들을 수납할 수 있다. 그리고, 반사판(820)은 본 도면처럼 별도의 구성요소로 마련될 수도 있으며, 도광판(840)의 후면이나, 바텀 커버(810)의 전면에 반사도가 높은 물질로 코팅되는 형태로 마련되는 것도 가능하다.
여기서, 반사판(820)은 반사율이 높고 초박형으로 사용 가능한 소재를 사용할 수 있고, 폴리에틸렌 테레프탈레이트(PolyEthyleneTerephtalate; PET)를 사용할 수 있다.
그리고, 도광판(830)은 폴리메틸메타크릴레이트(PolyMethylMethAcrylate; PMMA), 폴리카보네이트(PolyCarbonate; PC), 또는 폴리에틸렌(PolyEthylene; PE) 등으로 형성될 수 있다.
그리고, 제1 프리즘 시트(850)는 지지 필름의 일면에, 투광성이면서 탄성을 갖는 중합체 재료로 형성될 수 있으며, 중합체는 복수 개의 입체구조가 반복적으로 형성된 프리즘층을 가질 수 있다. 여기서, 복수 개의 패턴은 도시된 바와 같이 마루와 골이 반복적으로 스트라이프 타입으로 구비될 수 있다.
그리고, 제2 프리즘 시트(860)에서 지지 필름 일면의 마루와 골의 방향은, 제1 프리즘 시트(850) 내의 지지필름 일면의 마루와 골의 방향과 수직할 수 있다. 이는 발광 모듈과 반사 시트로부터 전달된 빛을 디스플레이 패널(1870)의 전면으로 고르게 분산하기 위함이다.
그리고, 도시되지는 않았으나, 도광판(840)과 제1 프리즘 시트(850) 사이에 확산 시트가 배치될 수 있다. 확산 시트는 폴리에스터와폴리카보네이트 계열의 재료로 이루어질 수 있으며, 백라이트유닛으로부터 입사된 빛을 굴절과 산란을 통하여 광 투사각을 최대로 넓힐 수 있다. 그리고, 확산 시트는 광확산제를 포함하는 지지층과, 광출사면(제1 프리즘 시트 방향)과 광입사면(반사시트 방향)에 형성되며 광확산제를 포함하지 않는 제1 레이어와 제2 레이어를 포함할 수 있다.
실시 예에서 확산 시트, 제1 프리즘시트(850), 및 제2 프리즘시트(860)가 광학 시트를 이루는데, 광학 시트는 다른 조합 예를 들어, 마이크로 렌즈 어레이로이루어지거나 확산 시트와 마이크로 렌즈 어레이의 조합 또는 하나의 프리즘 시트와 마이크로 렌즈 어레이의 조합 등으로 이루어질 수 있다.
디스플레이 패널(870)은 액정 표시 패널(Liquid crystal display)가 배치될 수 있는데, 액정 표시 패널(860) 외에 광원을 필요로 하는 다른 종류의 표시 장치가 구비될 수 있다.
실시 예에 따른 반도체 소자는 레이저 다이오드일 수도 있다. 레이저 다이오드는 발광 소자와 동일하게, 상술한 구조의 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
또한 예컨대, 실시 예에 따른 반도체 소자는 광 검출기(photodetector)일 수 있다. 이러한 광 검출기로는 광전지(실리콘, 셀렌), 광도전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.
또한, 실시 예에 따른 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
실시 예는 신뢰성을 확보하고, 동작 전압의 증가를 억제할 수 있는 반도체 소자에 사용될 수 있다.

Claims (10)

  1. 기판;
    상기 기판 상에 배치되는 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 배치되는 제2 도전형 반도체층; 및
    상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고,
    상기 제1 도전형 반도체층은 상기 제1 도전형 반도체층의 일부 영역이 노출되는 제1 영역을 포함하고,
    상기 제1 영역의 상면과 상기 제2 도전형 반도체층의 상면 사이에 배치되는 경사부를 포함하고,
    상기 경사부는 상기 제2 도전형 반도체층의 상면과 접하는 제1 모서리 및 상기 제1 도전형 반도체층의 제1 영역의 상면과 접하는 제2 모서리를 포함하고,
    제1 길이와 제2 길이의 비는 1:0.87 ~ 1:4.26이고,
    상기 제1 길이는 상기 제1 모서리와 상기 제2 모서리 사이에서 제1 방향으로의 길이이고, 상기 제2 길이는 상기 제1 모서리와 상기 제2 모서리 사이에서 제2 방향으로의 길이이고, 상기 제1 방향과 상기 제2 방향은 서로 수직인 방향인 반도체 소자.
  2. 제1항에 있어서,
    상기 제2 모서리에서 상기 경사부와 상기 제1 영역의 상면이 이루는 각은 115° ~ 139°인 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 길이는 0.47㎛ ~ 1.15㎛이고, 상기 제2 길이는 1㎛ ~ 2㎛인 반도체 소자.
  4. 제1항에 있어서,
    상기 경사부 상에 배치되는 패시베이션층을 더 포함하는 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 길이는 0.93㎛ ~ 1.15㎛인 반도체 소자.
  6. 제5항에 있어서,
    상기 제2 모서리에서 상기 경사부와 상기 제1 영역의 상면이 이루는 각은 115° ~ 120°인 반도체 소자.
  7. 제1항에 있어서,
    상기 제1 도전형 반도체층은 n-AlyGa(1-y)N이고, 상기 제2 도전형 반도체층은 p-AlxGa(1-x)N이고, 상기 제1 도전형 반도체층에서 Al은 함량(y)은 0.4 ~ 0.6 인 반도체 소자.
  8. 제1항에 있어서,
    상기 제1 도전형 반도체층의 제1 영역 상에 배치되는 제1 전극; 및
    상기 제2 도전형 반도체층 상에 배치되는 제2 전극을 더 포함하고,
    상기 제1 전극은 상기 제2 모서리로부터 이격하여 배치되고,
    상기 제2 전극은 상기 제1 모서리로부터 이격하여 배치되는 반도체 소자.
  9. 제8항에 있어서,
    상기 제2 모서리와 상기 제1 전극 간의 이격 거리는 적어도 10㎛이고,
    상기 제1 모서리와 상기 제2 전극 간의 이격 거리는 적어도 10㎛인 반도체 소자.
  10. 제1항에 있어서,
    상기 경사부의 제1 내각은 상기 제1 도전형 반도체층의 측면, 상기 활성층의 측면, 및 상기 제2 도전형 반도체층의 측면을 포함하는 제1 측면의 제2 내각과 서로 다르고,
    상기 제1 측면은 상기 기판의 상부면을 기준으로 경사지며, 일단이 상기 기판에 접하고, 나머지 다른 일단은 상기 제2 도전형 반도체층의 상부면에 접하는 면인 반도체 소자.
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