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WO2006115267A1 - 回路部材、回路部材の製造方法、半導体装置、及び回路部材表面の積層構造 - Google Patents

回路部材、回路部材の製造方法、半導体装置、及び回路部材表面の積層構造 Download PDF

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WO2006115267A1
WO2006115267A1 PCT/JP2006/308721 JP2006308721W WO2006115267A1 WO 2006115267 A1 WO2006115267 A1 WO 2006115267A1 JP 2006308721 W JP2006308721 W JP 2006308721W WO 2006115267 A1 WO2006115267 A1 WO 2006115267A1
Authority
WO
WIPO (PCT)
Prior art keywords
plating layer
circuit member
die pad
rolled copper
lead
Prior art date
Application number
PCT/JP2006/308721
Other languages
English (en)
French (fr)
Inventor
Yo Shimazaki
Hiroyuki Saito
Masachika Masuda
Kenji Matsumura
Masaru Fukuchi
Takao Ikezawa
Original Assignee
Dai Nippon Printing Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dai Nippon Printing Co., Ltd. filed Critical Dai Nippon Printing Co., Ltd.
Priority to CN200680013851A priority Critical patent/CN100576525C/zh
Priority to US11/912,163 priority patent/US8742554B2/en
Priority to DE112006001048T priority patent/DE112006001048B4/de
Priority to KR1020077026585A priority patent/KR100928474B1/ko
Publication of WO2006115267A1 publication Critical patent/WO2006115267A1/ja
Priority to US12/878,137 priority patent/US8739401B2/en

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Definitions

  • Circuit member method for manufacturing circuit member, semiconductor device, and stack structure on surface of circuit member
  • the present invention relates to a laminated structure on the surface of a circuit member, a surface treatment technique for a lead frame as one of the circuit members, and a semiconductor device using the circuit member, and more specifically, to a semiconductor package type.
  • the present invention relates to a technique for increasing the adhesion strength between the lead frame and the sealing resin.
  • a semiconductor package having a structure in which a semiconductor chip such as an IC chip or an LSI chip is mounted on a lead frame and sealed with an insulating resin.
  • the package structure becomes soj (
  • the side wall force of the grease package such as Small Outline J (Leaded Package) and QFP (Quad Flat Package) also passes through the type in which the external lead protrudes outward, and the external lead does not protrude outward and It has developed into a thin type with a small mounting area such as QFN (Quad Flat Non-leaded package) and SON (Small Outline None leaded Package) embedded so that external leads are exposed.
  • QFN Quad Flat Non-leaded package
  • SON Small Outline None leaded Package
  • a lead frame As a lead frame, the surface of a frame material to be sealed with an insulating resin is subjected to a roughening treatment, and a nickel (Ni) layer and a noradium (Pd) layer are sequentially plated on this surface.
  • Ni nickel
  • Pd noradium
  • Patent Document 1 Japanese Patent Laid-Open No. 11-40720 (page 4, FIG. 1): Patent Document 1).
  • the material surface of the lead frame is chemically polished with an organic acid etching solution.
  • FIG. 3 Patent Document 2
  • Such a roughened Ni plating layer can be formed by adjusting the conditions of the plating method.
  • a Ni plating layer is formed on the entire surface of the lead frame, and Pd plating or Au is formed on the Ni plating layer.
  • Plating is widely used for the purpose of simplifying the manufacturing process and making the environment-friendly solder process Pb-free.
  • the circuit members to be in close contact with the insulating resin include a conductive plate or a bus bar of a connector used in an electrical connection box that distributes the vehicle power supply to on-vehicle auxiliary devices. There is.
  • the organic acid-based etching solution described in Patent Document 1 described above is effective for the copper surface formed by the plating method, but is a rolling material that is a material of the lead frame. There is a problem that it is not very effective for roughening the surface of the copper plate. Incidentally, when the surface of a rolled copper material is treated with such an organic acid-based etchant, the surface roughness increases, but the surface profile does not become needle-like. For this reason, a lead frame that has been subjected to a surface roughening treatment with an organic acid-based etchant cannot provide a significant effect on the adhesion to the insulating resin constituting the package.
  • the surface roughness (Ra) In roughening using an organic acid-based etching solution, the surface roughness (Ra) must be 0.15 m, but it must be etched from the copper surface to a depth of 3 m. In order to obtain a higher surface roughness, it is necessary to etch deeper. Therefore, this processing method is not suitable for actual lead frame production because it requires time for etching.
  • a main object of the present invention is to provide a lead frame that can increase the adhesion strength with a sealing resin, a manufacturing method thereof, and a semiconductor device.
  • Another object of the present invention is to provide a lead frame that can be used for a package type such as QFN or SON, a manufacturing method thereof, and a semiconductor device.
  • Another object of the present invention is to provide a surface laminated structure of a circuit member that can increase the adhesion strength to an insulating resin.
  • a first feature of the present invention is that a frame material having a die pad portion on which a semiconductor chip is mounted on a surface and a lead portion electrically connected to the semiconductor chip is made of a rolled copper plate or a rolled copper alloy.
  • the gist is to be embedded in the sealing resin so that the lower surface is exposed.
  • a second feature of the present invention is that a frame material including a die pad portion on which a semiconductor chip is mounted on a surface and a lead portion electrically connected to the semiconductor chip is made of a rolled copper plate or a rolled copper.
  • the gist is that a rough surface is formed in a region excluding the lower surface of the laminated layer and the plated layer, the die pad portion, and the lead portion.
  • the gist of the present invention is that the portion of the circuit member that contacts the resin sealing mold is a smooth surface.
  • the surface roughness (Ra) force of the rough surface described above is 0.3 m or more. It is preferable that a Ni plating layer of ⁇ 2 m, a Pd plating layer having a thickness force of 0.005 to 0.00, and an Au plating layer having a thickness force of 0.003 to 0.00 are sequentially laminated.
  • the rough surface described above is preferably formed by treatment with a micro-etching solution containing hydrogen peroxide and sulfuric acid as main components.
  • the microetching solution refers to a surface treatment agent that slightly dissolves the metal surface and forms a rough surface composed of fine irregularities.
  • a third feature of the present invention is a method of manufacturing a circuit member, in which a rolled copper plate or a rolled copper alloy plate is pattern-covered to produce a frame material having a die pad portion and a lead portion. And a step of roughening the upper surface and the side wall surface of the frame material with a micro-etching liquid mainly composed of hydrogen peroxide and sulfuric acid, with the lower surface of the frame material covered with a mask material. And a step of laminating a plating layer on the surface of the frame material after peeling the mask material.
  • a fourth feature of the present invention is a method of manufacturing a circuit member, which includes a step of pattern-rolling a rolled copper plate or a rolled copper alloy plate to produce a frame material having a die pad portion and a lead portion.
  • the frame material is peroxidized with the step of laminating the adhesion layer on the upper surface of the die pad portion and the bonding wire in the lead portion, and the lower surface of the frame material covered with a mask material.
  • the gist is to provide a roughening treatment step using a micro-etching solution mainly composed of hydrogen and sulfuric acid and a step of peeling the mask material.
  • a fifth feature of the present invention is a semiconductor device comprising a die pad portion and a lead portion made of a rolled copper plate or a rolled copper alloy plate, and a rough surface on the upper surface and side wall surface of the die pad portion and the lead portion.
  • the lower surface of the die pad portion and the lead portion is a smooth surface, and a circuit member having a plating layer laminated on the surface, a semiconductor chip mounted on the upper surface of the die pad portion, and the semiconductor chip
  • the gist is to include a bonding wire for connecting the lead part and an electrically insulating sealing resin for sealing the circuit member, the semiconductor chip and the bonding wire so as to expose the lower surface of the lead part.
  • a sixth feature of the present invention is a semiconductor device comprising a die pad portion and a lead portion made of a rolled copper plate or a rolled copper alloy plate, and an upper surface of the die pad portion and bonding wires on the upper surface of the lead portion. Are connected to each other, and the surface of the die pad portion and the lead portion is formed on the smooth surface.
  • a circuit member having a rough surface formed in a region other than the lower surface, a semiconductor chip mounted on the upper surface of the die pad portion, a bonding wire connecting the semiconductor chip and the lead portion, and a lower surface of the lead portion are exposed.
  • the gist of the present invention is to provide an electrically insulating sealing resin for sealing the circuit member, the semiconductor chip, and the bonding wire.
  • a seventh feature of the present invention is a surface layered structure of a circuit member to be joined to an insulating resin, and the surface roughness (on the surface of a conductive material made of a rolled copper plate or a rolled copper alloy plate) Ra) is formed with a rough surface of 0.3 m or more, and a Ni plating layer and a Pd plating layer are sequentially laminated on the rough surface, and the thickness of the Ni plating layer is 0.5 to 2 ⁇ , Pd
  • the gist is that the thickness of the plating layer is 0.005 to 0.2 ⁇ m.
  • FIG. 1 is a plan view showing a lead frame according to a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing the method for manufacturing the lead frame according to the first embodiment of the present invention.
  • FIG. 3 is a process cross-sectional view illustrating the lead frame manufacturing method according to the first embodiment of the present invention.
  • FIG. 4 is a sectional view showing the lead frame manufacturing method according to the first embodiment of the present invention.
  • FIG. 5 is a cross-sectional view showing the lead frame manufacturing method according to the first embodiment of the present invention.
  • FIG. 6 is a cross-sectional view showing the method for manufacturing the lead frame according to the first embodiment of the present invention.
  • FIG. 7 is a process cross-sectional view illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
  • FIG. 8 is a process sectional view showing the method for manufacturing the semiconductor device according to the first embodiment of the invention.
  • FIG. 9 is a cross-sectional view showing the semiconductor device according to the first embodiment of the present invention.
  • FIG. 10 is an enlarged cross-sectional view of the roughened portion of the lead frame according to the embodiment of the present invention.
  • FIG. 11 is a perspective view showing an outline of an adhesion strength test.
  • 12 (a) to 12 (d) are cross-sectional views showing a manufacturing process of a lead frame according to a second embodiment of the present invention.
  • 13 (a) to 13 (d) are process cross-sectional views illustrating a manufacturing process of a semiconductor device according to a second embodiment of the present invention.
  • FIG. 14 is an enlarged cross-sectional view of a roughened portion of a lead frame according to another embodiment of the present invention.
  • FIGS. 15 (a) to 15 (e) are process cross-sectional views illustrating a manufacturing process of a lead frame according to a third embodiment of the present invention.
  • 16 (a) to 16 (e) are cross-sectional views showing a manufacturing process of a semiconductor device according to a third embodiment of the present invention.
  • FIG. 1 is a plan view of the lead frame
  • FIGS. 2 to 9 are process diagrams showing a method of manufacturing the lead frame and the semiconductor device, focusing on the AA section of FIG.
  • a frame material 2 made of an elongated ribbon-shaped rolled copper plate or a rolled copper alloy plate is patterned by etching or die punching, and a plurality of unit patterns are continuous.
  • Manufactured by. 1 shows a unit pattern in the lead frame 1! /.
  • one unit pattern of the lead frame 1 is formed at the center so as to surround a rectangular die pad portion 3 for mounting a semiconductor chip, and to surround the die pad portion 3.
  • the lead portion 8 is set to such a size that the side wall force of the sealing resin 15 does not protrude outward.
  • the tie bar 7 that connects the lead portion 8 in the lateral direction is formed, but the tie bar 7 is omitted and the lead portion 8 is directed toward the outer frame portion force of the frame 2 and the periphery of the die pad portion 3. It may be formed into a pattern that extends.
  • the upper surface (surface on which the semiconductor chip is mounted) of the lead frame 1 according to the present embodiment and the side wall surface of each pattern are mainly composed of hydrogen peroxide and sulfuric acid.
  • Rough surfaces 3A, 3B, 8A, and 8B, which have been roughened using a microetching liquid as a component, are formed.
  • the surface roughness (Ra) of these rough surfaces 3A, 3B, 8A, 8B is set to 0.3 m or more, and the surface profile is an uneven surface protruding like a needle.
  • the lower surface of the frame material 2 (the surface opposite to the semiconductor chip mounting surface) is formed as a smooth surface.
  • a plating layer 10 is formed on the surface of the frame material 2 including the die pad portion 3 and the lead portion 8 as shown in FIG.
  • the plating layer 10 in the present embodiment is formed by sequentially laminating a Ni plating layer 17 and a Pd plating layer 18 on the surface of the frame material 2.
  • the thickness of the Ni plating layer 17 is set to 0.5 to 2111
  • the thickness of the Pd plating layer 18 is set to 0.005 to 0.2 m.
  • the Pd plating layer 18 is a metal layer that has good connectivity with bonding wires and solder paste, such as wire bonding for connecting the bonding wires 13 as shown in FIG. Soldering to a printed wiring board) can be performed reliably.
  • the surface roughness (Ra) of the rough surfaces 3A, 3B, 8A, and 8B is set to 0 or more, and the Ni plating layer 17 and the Pd plating constituting the plating layer 10 are formed.
  • the thickness range of the layer 18 it is possible to maintain the shape in which the surface of the needle-like protrusion is coated with the adhesion layer 10 without breaking the surface profile of the rough surfaces 3A, 3B, 8A, and 8B. For this reason, when the lead frame 1 is sealed with a resin, it is considered that the fine protrusions including the plating layer 10 have an anchor effect to eat into the sealed resin.
  • the frame material 2 is prepared by forming a predetermined pattern such as the die pad portion 3 and the lead portion 8.
  • the frame material 2 (rolled copper alloy plate) is made of, for example, Mitsubishi Electric Metex, low tin, Ni copper alloy MF202.
  • a protective film 9 as a mask material is laminated on the lower surface (one main surface) of the frame material 2. Then, the V, N, and other parts covered with the protective film 9 of the frame material 2 are immersed in a micro-etching solution mainly composed of hydrogen peroxide and sulfuric acid, and subjected to micro-etching for about 90 seconds. Then, rough surfaces 3A, 3B, 8A, 8B as shown in FIG. 4 are formed. The surface profiles of these rough surfaces 3A, 3B, 8A, 8B are steep needle-like irregularities.
  • the etching amount of the rough surfaces 3A, 3B, 8A and 8B was 2 ⁇ m
  • the surface roughness (Ra) was 0.33 ⁇ m
  • the Sratio was 2.08. It was.
  • the etching amount represents an average depth dug by etching.
  • Sratio is a value obtained by dividing the surface area of the uneven surface by the area of the plane of the measurement range.
  • the protective film (mask material) 9 is peeled off to form the adhesive layer 10 as shown in FIG.
  • the plating layer 10 is formed by sequentially laminating the Ni plating layer 17 and the Pd plating layer 18 on the surface of the frame material 2 as described above.
  • the plating layer 10 can be formed by a known method such as an electrolytic plating method or an electroless plating method.
  • the growth of the plating layer to be in the range of 005 to 0.2 / zm To control. In this way, lead frame manufacturing is completed.
  • the etching time is short and the productivity can be improved. Moreover, since the plating layer 10 is thin, consumption of expensive plating solution can be suppressed.
  • the semiconductor chip 11 is mounted via the paste agent 12 on the upper surface of the die pad portion 3 of the lead frame 1 manufactured by the manufacturing method described above. Thereafter, wire bonding is performed, and the tip of the lead portion 8 and the corresponding electrode of the semiconductor chip 11 are connected by the bonding wire 13.
  • a protective film 14 for preventing oil leakage is laminated on the lower surface of the lead frame 1, and then the whole is molded with a sealing resin 15 made of, for example, epoxy resin. Thereafter, the sealing resin 15 and the lead frame 1 are collectively cut (divided) into a desired shape, thereby completing the semiconductor device (semiconductor package) 16 shown in FIG.
  • the lower surfaces of the lead portion 8 and the die pad portion 3 are exposed on the lower surface side of the sealing resin 15.
  • the exposed lead portion 8 is connected to an unillustrated mounting board (printed wiring board) side by soldering.
  • Table 1 below shows an example in which a roughening treatment is performed using a micro-etching solution mainly composed of hydrogen peroxide and sulfuric acid as in the present embodiment, and organic as in the conventional case.
  • This is a comparison of etching amount, surface roughness (Ra), Sratio, and etching time in a comparative example using an acid system (in this example, trade name SCZ8100 was used).
  • the etching amount is 1 m.
  • a surface shape having fine needle-like irregularities can be obtained by performing a roughening treatment using a micro-etching liquid mainly composed of hydrogen peroxide and sulfuric acid. This shape is considered to be more effective for the anchor effect than the numerical parameters.
  • the adhesion layer test piece 20 was prepared by forming the same adhesion layer as described above and performing discoloration prevention treatment.
  • the adhesion strength test piece 20 was heated on a hot plate at 220 ° C. for 60 seconds, further heated on a hot plate at 220 ° C. for 60 seconds, and further heated on a hot plate at 240 ° C. for 80 seconds. Caro fever was done. Molding was performed at 175 ° C for 120 seconds under a pressure of 125 kgZcm. Thereafter, the epoxy resin 21 was cured by further heating at 175 ° C. for 5 hours.
  • a load per unit area is obtained by applying a load in the direction of the arrow shown in Fig. 11 to the epoxy resin 21 and the adhesion strength test piece 20 thus molded and dividing the load when peeled by the area of the adhesive surface. Heavy (kNZcm2) was determined.
  • FIG. 12 (a) shows a cross section of the frame material 2 patterned in the same manner as FIG. As shown in Fig.
  • the rubber packing 28 serves as a mask material by covering the lower surface of the frame material 2 and the rubber packing 27 covering the portion of the upper surface of the frame material 2 that contacts the resin sealing mold.
  • the smooth surface of the frame material 2 remains, protecting the force.
  • FIG. 12 (c) shows a state in which the frame material 2 is taken out after etching, and the portion of the lower surface 23 and the upper surface covered with the rubber packing 27 (for sealing resin) The part that contacts the mold) 24 remains as a smooth surface, and the other surfaces are rough surfaces 3A, 3B, 8A, and 8B.
  • the adhesive layer 10 is formed on the surface of the frame material 2 including the die pad portion 3 and the lead portion 8 in the same manner as in the first embodiment. Completed as lead frame 1A.
  • FIG. 13 shows a process of manufacturing a semiconductor device using the lead frame 1A. As shown in FIG. 13 (a), after the semiconductor chip 11 is mounted on the upper surface of the die pad portion via the paste agent 12 on the lead frame 1A, wire bonding is performed, and corresponding electrodes of the lead portion 8 and the semiconductor chip 11 are mounted. They are connected with bonding wires 13.
  • FIG. 13 (b) shows a state where the lead frame is taken out from the resin sealing mold 25 after the resin molding. In this state, unnecessary portions of the lead portion are cut into a desired shape, and the semiconductor device (semiconductor package) FIG. 13 (d) is completed.
  • a dicer cut process for individualization as in batch molding. There is no.
  • the surface of the lead frame 1A in contact with the resin sealing mold 25 is roughened during the resin molding using the sealing resin in FIG. 13 (b), the resin sealing metal A gap is created between the mold 25 and the lead frame 1A, and the sealing grease enters and becomes a grease burr. In extreme cases, the sealing grease leaks out of the mold.
  • the roughened portion has the same effect as the first embodiment, and the surface of the lead frame 1A that is in contact with the resin sealing mold 25 as described above is used. Since the surface is smooth, the resin sealing mold 25 and the lead frame 1A are in close contact with each other, which has the effect of preventing the resin leakage.
  • a circuit member according to a third embodiment of the present invention will be described with reference to FIGS.
  • the same parts as those in the first embodiment described above are denoted by the same reference numerals, and description thereof is omitted.
  • a rolled copper alloy force in which a predetermined pattern of the lead frame such as the die portion 3 and the lead portion 8 is formed by etching or die punching.
  • a noble metal adhesive layer 1OB is formed on the portion of the frame material 2 on which the semiconductor chip is mounted on the upper surface of the die pad and on the portion of the lead upper surface where the bonding wire is connected.
  • a protective film (mask material) 9 is laminated on the lower surface of the frame material 2 as shown in FIG.
  • FIG. 15 (d) is a view showing a cross section of the lead frame 1 completed by peeling off the protective film 9.
  • the lower surface 23 and the noble metal plating layer 10B have a smooth surface, and the other surfaces are rough. Surfaces 3A, 3B, 8A and 8B are formed.
  • the precious metal plating layer 10B includes an Ag plating layer or a frame material 2 It is a plating layer in which a Ni plating layer and a Pd plating layer are sequentially laminated on the surface.
  • FIG. 16 shows a process of manufacturing a QFN (Quad Flat Non-leaded package) using the lead frame of the present invention manufactured in the process of FIG.
  • FIG. 16 (a) shows a cross-sectional view of a lead frame in which unit patterns corresponding to FIG. 15 (e) are multifaceted.
  • the resin is sealed and molded with the sealing resin 15 (resin sealing) using a resin sealing mold (batch molding mold) 25.
  • FIG. 16 (d) After applying the soldering layer 22 to the lead portion and die pad portion where the sealing grease force is also exposed, Each semiconductor device is completed as shown in Fig. 16 (e) by dicing the lead frame that is molded together at the cut position 26 for dicing.
  • the plating layer is applied only to the semiconductor chip mounting surface and the wire bonding surface, and the lower surface of the lead portion 8 to be soldered is subjected to solder plating, so that an expensive noble metal plating solution is used. This can save money, keep product costs low, and improve wire bonding and semiconductor chip 11 mountability.
  • a rough surface 8 mm having a surface roughness (Ra) of 0.3 ⁇ m or more is formed on the surface of the frame material 2 as a conductive material made of a rolled copper plate or a rolled copper alloy plate.
  • Ni plating layer 17 and Pd plating layer 18 are laminated, Ni plating layer thickness is 0.5-2 / ⁇ ⁇ , Pd plating layer thickness is 0.005-0. m is preferred.
  • a thickness force ⁇ 0.003 to 0.005 m ⁇ uOconome layer 19 may be laminated on the Pd plating layer 18.
  • Such an Au plating layer is a Pd plating layer. There is an effect of preventing the formation of an acid film on the surface.
  • the plating layer 10 has a structure in which one Ag plating layer or two layers of a Ni plating layer 17 and a Pd plating layer 18 are laminated.
  • a Au plating layer 19 may be further laminated on the Pd plating layer 18 to form a stud layer 10A.
  • the thickness of the Au plating layer 19 is preferably in the range of 0.003 to 0.01 ⁇ m.
  • the force applied to a thin type with a small mounting area such as QFN or SON
  • a knocking type such as QFP, SOP, or FLGA type lead frame
  • the present invention can be applied, and the adhesion strength with the sealing resin can be improved.
  • the lead frame is applied as the circuit member.
  • the electrical connection box that distributes the vehicle power supply to the in-vehicle auxiliary devices is described. It can also be applied to circuit members such as conductive plates and bus bars for connectors used in the above.

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Abstract

　半導体チップを搭載するダイパッド部と、前記半導体チップに電気的に接続されるリード部とを備えたフレーム素材を、圧延銅板もしくは圧延銅合金板をパターン加工して形成した回路部材であって、前記ダイパッド部及び前記リード部の上面及び側壁面に粗面が形成された粗面と、前記ダイパッド部及び前記リード部の下面に形成された平滑面と、を含み、前記リード部の下面が露出するように、前記前記ダイパッド部及び前記リード部が封止樹脂に埋設されることを特徴とする。

Description

明 細 書
回路部材、回路部材の製造方法、半導体装置、及び回路部材表面の積 層構造
技術分野
[0001] 本発明は、回路部材表面の積層構造や、回路部材の一つとしてのリードフレーム の表面処理技術やその回路部材を用いた半導体装置に関し、さらに詳しくは、半導 体パッケージのタイプに対応して、リードフレームと封止榭脂との密着強度を高める 技術に関する。
背景技術
[0002] 半導体装置としては、リードフレームに ICチップ、 LSIチップなどの半導体チップが 搭載され、絶縁性榭脂で封止された構造をもつ半導体パッケージがある。このような 半導体装置では、高集積ィ匕及び小型化が進むに従ってパッケージの構造が、 soj(
Small Outline J— Leaded Package)や QFP (Quad Flat Package)のような榭脂パッケー ジの側壁力も外部リードが外側に突出したタイプを経て、外部リードが外側に突出せ ずに榭脂パッケージの裏面に外部リードが露出するように埋設された、 QFN (Quad Flat Non-leaded package)や SON (Small Outline Noneleaded Package)などの薄型 で実装面積の小さ 、タイプに進展して 、る。
[0003] リードフレームとしては、絶縁性榭脂で封止されるフレーム素材の表面に粗面化処 理が施され、この表面に順次、ニッケル (Ni)層、ノラジウム (Pd)層がめっき法にて積 層された構造のものが知られている（例えば、特開平 11— 40720号公報 (第 4頁、図 1)：特許文献 1)。上述した粗面化処理の方法としては、リードフレームの素材表面を 、有機酸系のエッチング液で化学研磨している。
[0004] 他のリードフレームとしては、フレーム素材の表面を、表面側が粗面化された Niめ つき層で被覆したものが知られている（例えば、特開 2004— 349497号公報（第 7頁 、図 3)：特許文献 2)。このような粗面化された Niめっき層は、めっき法の条件を調整 すること〖こより形成することができる。
[0005] このように、リードフレームの全面に Niめっき層を形成し、その上に Pdめっきや Au めっきを施すことは、製造工程の簡素化、及び環境対応のはんだ工程の Pbフリー化 の目的のために広く行われている。
[0006] また、絶縁性榭脂と密着させる回路部材としては、リードフレームの他に、車両の供 給電源を車載用補器へ分配する電気接続箱に用いられるコネクタの導電板やバス バーなどがある。
発明の開示
[0007] し力しながら、上述した特許文献 1に記載された有機酸系のエッチング液は、めっき 法で形成した銅の表面に対しては有効であるものの、リードフレームの素材である圧 延銅板の表面の粗面化に対してはあまり有効でないという問題点がある。因みに、こ のような有機酸系のエッチング液で圧延銅素材の表面を処理した場合、表面粗度は 上がるものの、表面プロファイルが針状にならない。このため、有機酸系のエッチング 液で粗面化処理を行ったリードフレームでは、パッケージを構成する絶縁性榭脂との 密着性に対しては大きな効果が得られないものであった。カロえて、有機酸系のエッチ ング液を用いた粗面化では、表面粗度 (Ra)を 0. 15 mとするのに、銅表面から深 さ 3 mに至るまでエッチングしなければならず、それ以上の表面粗度を得るにはさ らに深くエッチングする必要がある。したがって、この処理方法では、エッチングに時 間を要するため実際のリードフレームの生産には適さないものであった。
[0008] 上述した特許文献 2に記載されためつき法で粗面化された Niめっき層を形成する 方法では、表面粗度を大きくするには Niめっき層を厚くする必要があり、 以上 でないと安定した効果が得られない。最近はめつき層を薄くする傾向があり、 Niめつ き層の厚みとして 0. 5 m程度が要望されている。
[0009] ところで、上述した QFNや SONなどのような薄型で実装面積の小さいタイプの半 導体装置に用いられるリードフレームでは、外部リードの下面が榭脂パッケージの下 面に露出しているため、外部リードと絶縁性榭脂とが接触する面積が小さい。このた め、リードフレームと絶縁性榭脂との密着強度を更に高める必要がある。近年では、 車載用途向けの半導体装置の需要が高まり、このような用途に用いた場合、振動や 温度変化に晒されるため、リードフレームと封止榭脂との密着強度を従来以上に強 化させることが必要になって 、る。 [0010] また、内部リードにおけるワイヤーボンディングを施す領域や、外部リードにおける 実装基板 (プリント配線基板)へ半田付けする領域などを考慮すると共に、パッケージ のタイプに対応した機能を有するリードフレームが要望されている。
[0011] そこで、本発明の主たる目的は、封止榭脂との密着強度を高めることができるリード フレーム、及びその製造方法、並びに半導体装置を提供することにある。
[0012] また、本発明の他の目的は、 QFNや SONなどのパッケージタイプに用いることの できるリードフレーム、及びその製造方法、並びに半導体装置を提供することにある。
[0013] さらに、本発明の他の目的は、絶縁性榭脂に対する密着強度を高めることができる 回路部材の表面積層構造を提供することにある。
[0014] 本発明の第 1の特徴は、表面に半導体チップを搭載するダイパッド部と、この半導 体チップに電気的に接続されるリード部とを備えたフレーム素材を圧延銅板もしくは 圧延銅合金板をパターン加工して形成した回路部材であって、ダイパッド部及びリー ド部の上面及び側壁面に粗面が形成されると共に、ダイパッド部及びリード部の下面 が平滑面とされ、リード部の下面が露出するように封止榭脂に埋設されることを要旨と する。
[0015] 本発明の第 2の特徴は、表面に半導体チップを搭載するダイパッド部と、この半導 体チップに電気的に接続されるリード部とを備えたフレーム素材を、圧延銅板もしくは 圧延銅合金板をパターン加工して形成した回路部材であって、ダイパッド部の上面と 、リード部の上面におけるボンディングワイヤが接続される部分と、が平滑面とされる と共に、これら平滑面にめっき層が積層され、めっき層が形成された領域及びダイパ ッド部及び前記リード部の下面を除く領域に粗面が形成されていることを要旨とする。
[0016] さらに、回路部材のうち榭脂封止用金型と接する部分が平滑面とされていることを 要旨とする。
[0017] なお、本発明においては、上述した粗面の表面粗度 (Ra)力 0. 3 m以上である ことが好ましぐさらに積層されるめつき層としては、厚さが 0. 5〜2 mの Niめっき層 、厚さ力 0. 005〜0. の Pdめっき層、厚さ力 ^0. 003〜0. の Auめっき 層が順次積層されていることが好ましい。また、上述した粗面は、過酸化水素と硫酸 を主成分とするマイクロエッチング液で処理によって形成されて 、ることが好ま 、。 ここで、マイクロエッチング液とは、金属の表面を僅かに溶かし、微細な凹凸からなる 粗面を形成する表面処理剤を言う。
[0018] 本発明の第 3の特徴は、回路部材の製造方法であって、圧延銅板もしくは圧延銅 合金板をパターンカ卩ェして、ダイパッド部とリード部とを有するフレーム素材を作製す る工程と、フレーム素材の下面をマスク材で覆った状態で、フレーム素材の上面及び 側壁面を、過酸ィ匕水素と硫酸を主成分とするマイクロエッチング液を用いて粗面化処 理する工程と、マスク材を剥離した後、フレーム素材の表面にめっき層を積層するェ 程と、を備えることを要旨とする。
[0019] 本発明の第 4の特徴は回路部材の製造方法であって、圧延銅板もしくは圧延銅合 金板をパターンカ卩ェして、ダイパッド部とリード部とを有するフレーム素材を作製する 工程と、ダイパッド部の上面と、リード部におけるボンディングワイヤが接続される部分 にめつき層を積層する工程と、フレーム素材の下面をマスク材で覆った状態で、フレ ーム素材を、過酸ィ匕水素と硫酸を主成分とするマイクロエッチング液を用いて粗面化 処理する工程と、マスク材を剥離する工程と、を備えることを要旨とする。
[0020] ここで、ダイパット部とリード部のボンディングワイヤが接続される部分に積層される めっき層としては、 2〜15 μ mの Agめっき層、もしくはフレーム素材上に Niめっき層、 Pdめっき層を順次積層しためっき層である。
[0021] 本発明の第 5の特徴は、半導体装置であって、圧延銅板もしくは圧延銅合金板で なる、ダイパッド部とリード部とを備え、ダイパッド部及びリード部の上面及び側壁面に 粗面が形成され、且つダイパッド部及びリード部の下面が平滑面とされると共に、表 面にめっき層が積層された回路部材と、ダイパッド部の上面に搭載された半導体チッ プと、この半導体チップとリード部とを接続するボンディングワイヤと、リード部の下面 を露出させるように、回路部材及び半導体チップ及びボンディングワイヤを封止する 電気絶縁性の封止榭脂と、を備えることを要旨とする。
[0022] 本発明の第 6の特徴は、半導体装置であって、圧延銅板もしくは圧延銅合金板で なる、ダイパッド部とリード部とを備え、ダイパッド部の上面と、リード部の上面における ボンディングワイヤが接続される部分と、が平滑面とされると共に、これら平滑面にめ つき層が積層され、このめつき層が形成された領域及びダイパッド部及びリード部の 下面を除く領域に粗面が形成された回路部材と、ダイパッド部の上面に搭載された 半導体チップと、半導体チップとリード部とを接続するボンディングワイヤと、リード部 の下面を露出させるように、回路部材及び半導体チップ及びボンディングワイヤを封 止する電気絶縁性の封止榭脂と、を備えることを要旨とする。
[0023] 本発明の第 7の特徴は、絶縁性榭脂と接合される回路部材の表面積層構造であつ て、圧延銅板もしくは圧延銅合金板でなる導電性素材の表面に、表面粗度 (Ra)が 0 . 3 m以上の粗面が形成され、この粗面に、順次、 Niめっき層、 Pdめっき層が積層 されてなり、 Niめっき層の厚さが 0. 5〜2 πι、 Pdめっき層の厚さが 0. 005〜0. 2 μ mであることを要旨とする。
図面の簡単な説明
[0024] [図 1]図 1は、本発明の第 1の実施の形態に係るリードフレームを示す平面図である。
[図 2]図 2は、本発明の第 1の実施の形態に係るリードフレームの製造方法を示すェ 程断面図である。
[図 3]図 3は、本発明の第 1実施の形態に係るリードフレームの製造方法を示す工程 断面図である。
[図 4]図 4は、本発明の第 1の実施の形態に係るリードフレームの製造方法を示すェ 程断面図である。
[図 5]図 5は、本発明の第 1の実施の形態に係るリードフレームの製造方法を示すェ 程断面図である。
[図 6]図 6は、本発明の第 1の実施の形態に係るリードフレームの製造方法を示すェ 程断面図である。
[図 7]図 7は、本発明の第 1の実施の形態に係る半導体装置の製造方法を示す工程 断面図である。
[図 8]図 8は、本発明の第 1実施の形態に係る半導体装置の製造方法を示す工程断 面図である。
[図 9]図 9は、本発明の第 1の実施の形態に係る半導体装置を示す断面図である。
[図 10]図 10は、本発明の実施の形態に係るリードフレームの粗面化部分の拡大断面 図である。 [図 11]図 11は、密着強度試験の概要を示す斜視図である。
[図 12]図 12 (a)〜（d)は、本発明の第 2の実施の形態に係るリードフレームの製造ェ 程を示す断面図である。
[図 13]図 13 (a)〜(d)は、本発明の第 2の実施の形態に係る半導体装置の製造工程 を示す工程断面図である。
[図 14]図 14は、本発明のその他の実施の形態に係るリードフレームの粗面化部分の 拡大断面図である。
[図 15]図 15 (a)〜（e)は、本発明の第 3の実施の形態に係るリードフレームの製造ェ 程を示す工程断面図である。
[図 16]図 16 (a)〜(e)は、本発明の第 3の実施の形態に係る半導体装置の製造工程 を示す断面図である。
発明を実施するための最良の形態
[0025] 以下、本発明の実施の形態に係る回路部材、回路部材の製造方法、半導体装置、 及び回路部材の表面積層構造の詳細を図面に基づいて説明する。本実施の形態で は、回路部材としてリードフレームに本発明を適用して説明する。但し、図面は模式 的なものであり、各材料層の厚みやその比率などは現実のものとは異なることに留意 すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すベ きものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分 が含まれて 、ることは勿論である。
[0026] 〔第 1の実施の形態〕
図 1〜図 9は、本発明の第 1の実施の形態を示している。図 1はリードフレームの平 面図、図 2〜図 9は、図 1の A— A断面に着目したリードフレーム及び半導体装置の 製造方法を示す工程図である。
[0027] (リードフレームの構成）
本実施の形態に係るリードフレーム 1は、細長いリボン状の圧延銅板もしくは圧延銅 合金板でなるフレーム素材 2を、エッチングや金型打ち抜きなどにより、パターン形成 して、複数の単位パターンが連続した状態で製造される。なお、図 1はリードフレーム 1における 1単位パターンを示して!/、る。 [0028] 図 1に示すように、リードフレーム 1の 1単位パターンは、中央に形成された、半導体 チップを搭載するための矩形状のダイパッド部 3と、このダイパッド部 3を取り囲むよう に形成されたリード部 8と、ダイパッド部 3をフレーム素材 2に連結しているタイバー 6と 、リード部 8を横方向に連結するタイバー 7と、を備えている。このリード部 8は、後述 するように、封止榭脂 15の側壁力も外側へ向けて突出しない程度の寸法に設定され ている。なお、本実施の形態では、リード部 8を横方向に連結するタイバー 7を形成し ているが、タイバー 7を省略してリード部 8がフレーム 2の外枠部力 ダイパッド部 3の 周縁に向けて延在されるパターンに形成してもよ 、。
[0029] 本実施の形態に係るリードフレーム 1の上面（半導体チップを搭載する側の面)及 び各パターンの側壁面は、図 4及び図 5に示すように、過酸化水素と硫酸を主成分と するマイクロエッチング液を用いて粗面化処理が施された粗面 3A, 3B、 8A, 8Bとな つている。これら粗面 3A, 3B、 8A, 8Bにおける表面粗度（Ra)は、 0. 3 m以上に 設定されており、表面プロファイルは針状に突出した凹凸面となっている。フレーム素 材 2の下面（半導体チップ搭載面の反対側の面）は平滑面に形成されている。
[0030] また、ダイパッド部 3及びリード部 8などを含むフレーム素材 2の表面には、図 6に示 すように、めっき層 10が形成されている。なお、本実施の形態におけるめっき層 10は 、図 10に示すように、フレーム素材 2の表面に、順次、 Niめっき層 17、 Pdめっき層 1 8が積層されてなる。そして、 Niめっき層 17の厚さは 0. 5〜2 111に設定され、 Pdめ つき層 18の厚さは 0. 005〜0. 2 mに設定されている。なお、 Pdめっき層 18は、ボ ンデイングワイヤ及び半田ペーストとの接続性の良好な金属層であり、図 7に示すよう なボンディングワイヤ 13を接続するワイヤボンディングや、図示しな ヽ実装基板 (プリ ント配線基板)への半田付けを確実に行うことができる。
[0031] このような構成のリードフレーム 1では、粗面 3A, 3B、 8A, 8Bの表面粗度（Ra)を 0 . 以上に設定し、めっき層 10を構成する Niめっき層 17及び Pdめっき層 18の 厚さ範囲を設定したことにより、粗面 3A, 3B、 8A, 8Bの表面プロファイルを崩すこと なく針状の突起の表面をめつき層 10でコーティングした形状を保つことができる。こ のため、このリードフレーム 1を榭脂封止したときに、めっき層 10を含めた微細突起が 封止榭脂に食!、込むアンカー効果を奏して 、るものと考えられる。 [0032] (リードフレームの製造方法）
次に、図 2〜図 6を用いて本実施の形態に係るリードフレームの製造方法について 説明する。
[0033] まず、本実施の形態では、図 2に示すように、ダイパッド部 3やリード部 8などの所定 のパターン形成がされて 、るフレーム素材 2を用意する。このフレーム素材 2 (圧延銅 合金板)の構成材料は、例えば、三菱電機メテックス製，低すず， Ni銅合金 MF202 を用いる。
[0034] 次に、図 3に示すように、フレーム素材 2の下面（一方の主面）に、マスク材としての 保護フィルム 9をラミネートする。そして、フレーム素材 2の保護フィルム 9で覆われて V、な 、部分を、過酸ィ匕水素と硫酸とを主成分とするマイクロエッチング液に浸漬させ て、約 90秒のマイクロエッチングを行って、図 4に示すような粗面 3A, 3B、 8A, 8Bを 形成する。これら粗面 3A, 3B、 8A, 8Bの表面プロファイルは、急峻な針状の凹凸と なる。このような粗面化処理を行った結果、粗面 3A, 3B、 8A, 8Bのエッチング量が 2 μ mで、表面粗さ（Ra)が 0. 33 μ m、 Sratioが 2. 08であった。なお、エッチング量 とは、エッチングで掘り下げた平均の深さを表す。 Sratioは、凹凸面の表面積を、測 定範囲の平面の面積で割った値である。
[0035] その後、図 5に示すように、保護フィルム (マスク材） 9を剥離し、図 6に示すようなめ つき層 10を形成する。なお、このめつき層 10は、上述したように、フレーム素材 2の表 面に、順次、 Niめっき層 17、 Pdめっき層 18が積層されてなる。なお、めっき層 10の 形成方法は、電解めつき法や無電解めつき法など周知の方法を用いることができる。 ここで、 Niめっき層 17の厚さ力^). 5〜2 /ζ πι、 Pdめっき層 18の厚さ力^). 005〜0. 2 /z mの範囲となるようにめつき層の成長を制御する。このようにして、リードフレームの 製造が完了する。
[0036] 本実施の形態に係るリードフレームの製造方法では、エッチング時間が短く生産性 を高めることができる。また、めっき層 10の厚さが薄いため、高価なめっき液の消費を 抑えることができる。
[0037] 次に、図 7〜図 9を用いて半導体装置の製造方法及び半導体装置の構成について 説明する。 [0038] 図 7に示すように、上述した製造方法で作製したリードフレーム 1のダイパッド部 3の 上面に、半導体チップ 11をペースト剤 12を介して搭載する。その後、ワイヤボンディ ングを行って、リード部 8の先端部と半導体チップ 11の対応する電極との間をボンデ イングワイヤ 13で接続する。次に、図 8に示すように、リードフレーム 1の下面に榭脂も れ防止用保護フィルム 14をラミネートした後、全体を例えばエポキシ榭脂でなる封止 榭脂 15でモールドする。その後、所望の形状となるように、封止榭脂 15及びリードフ レーム 1を一括して切断 (個片化)することにより、図 9に示す半導体装置 (半導体パッ ケージ） 16が完成する。
[0039] 本実施の形態の半導体装置 16では、リード部 8及びダイパッド部 3の下面が封止榭 脂 15の下面側で露出するようになっている。この露出したリード部 8は、図示しない実 装基板 (プリント配線基板)側に半田付けにより接続される。
[0040] このような構成の半導体装置 16では、リードフレーム 1のダイパッド部 3及びリード部
8の下面を除く表面が粗面化されているため、封止榭脂 15との密着強度が高ぐ振 動や温度変化に対する耐久性を発揮することができる。
[0041] ここで、圧延銅合金板に本実施の形態の粗面化処理を行った場合と、有機酸系の 処理を行った場合の比較を行った。
[0042] 下表 1は、本実施の形態のように過酸ィ匕水素と硫酸とを主成分とするマイクロエッチ ング液を用いて粗面化処理を施した例と、従来のように有機酸系（この例では商品名 力 SCZ8100を用いた）を用いた比較例におけるエッチング量、表面粗度 (Ra)、 Srati o、エッチング時間を比較したものである。比較例においては、エッチング量が 1 m
, 2 μ ηι, 3 μ mの場合を挙げて!/、る。
[表 1]
処理液 過酸化水素 +硫酸系 有機酸素系 (C28100)の比較例 エッチング量 2/i m 1 i m 2/i m 3 / Π1 表面粗さ ( a) 0.33 jU m 0.085 JU m 0.105/i m
Sratio 2.08 1.11 1.13 1.20 エッチング時間 約 1.5分 約 3分 約 6分 約 9分 [0043] 上記表 1より、有機酸系を用いた比較例では、 0. 15 mの粗さを得るのに、深さ 3 mにエッチングしなければならないことがわかる。このため、それ以上の粗さを得た い場合は、さらに深くエッチングする必要があり、このエッチングに時間を要するため 、実際のリードフレームの生産には適さないことがわかる。これに対して、本実施の形 態の粗面化処理を行うと、エッチング深さが 2 mで、比較例の 2倍以上の粗さを得る ことができる。本実施の形態では、過酸ィ匕水素と硫酸とを主成分とするマイクロエッチ ング液を用いて粗面化処理を施したことにより、細かい針状の凹凸を持った表面形状 が得られる。この形状が、数値で表されるパラメータ以上にアンカー効果を奏するの に有効であると考えられる。
[0044] 本実施の形態における封止榭脂と密着強度を測定するため、図 11に示すような力 ップせん断強度を測定した。銅合金 (MF202)の圧延銅合金板の上に、上記と同様 のめつき層の形成、及び変色防止処理を施して密着強度試験片 20を作製した。この 密着強度試験片 20をホットプレート上で 220°C、 60秒間加熱した後、更にホットプレ ート上で 220°C、 60秒間の加熱を行い、更にホットプレート上で 240°C、 80秒間のカロ 熱を行った。成型は、 125kgZcmの圧力下で 175°C、 120秒間の加熱を行った。そ の後、更に 175°C、 5時間の加熱を行ってエポキシ榭脂 21を硬化させた。
[0045] このように成型したエポキシ榭脂 21と密着強度試験片 20に、図 11に示す矢印方 向に荷重をかけ、剥離したときの荷重を接着面の面積で割って単位面積当たりの荷 重（kNZcm2)を求めた。
[0046] この結果、せん断強度の値として次の値が得られ、本実施の形態の粗面処理を行 うことにより、封止榭脂との密着強度を高める効果が得られた。
[0047] (1)粗面化なしの場合、 0. 04kNZcm2
(2)粗面化あり、防鲭処理なしの場合、 0. 42kN/cm2
(3)粗面化あり、シラン系防鲭処理ありの場合、 0. 54kN/cm2
〔第 2の実施の形態〕
図 12及び図 13を用いて、本発明の第 2の実施の形態を説明する。なお、本実施の 形態において上述の第 1の実施の形態と同一の部分には同一の符号を付して説明 を省略する。 [0048] 第 2の実施の形態に係る回路部材は、リードフレーム表面のうち榭脂封止用金型と 接する部分を平滑な面とし、その他の部分を粗面化したリードフレームで、封止榭脂 成形時の榭脂バリの発生や、榭脂もれを防ぐ効果を有する。図 12 (a)は、図 2と同様 にパターン形成されたフレーム素材 2の断面を示す。部分粗ィ匕の方法としては、図 1 2 (b)に示すように、図 3で説明したフレーム素材 2の下面に保護フィルムをラミネート する方法の代わりにフレーム素材 2をゴムパッキン 27、 28を介して上下一対のエッチ ング用の冶具 29、 30で挟み、エッチング用冶具 29に付設されたノズル 31からマイク 口エッチング液 32をフレーム素材 2に所定時間噴射してマイクロエッチングして粗面 を形成する。
[0049] このとき、ゴムパッキン 28はフレーム素材 2の下面、ゴムパッキン 27はフレーム素材 2の上面のうち榭脂封止用金型の接する部分を覆ってマスク材の役割を果たし、マイ クロエッチング力も保護してフレーム素材 2の平滑な面が残る。
[0050] 図 12 (c)は、エッチング後に、エッチング用の冶具力もフレーム素材 2を取り出した 状態を示しており、下面 23及び上面のうちゴムパッキン 27で覆われた部分 (榭脂封 止用金型に接する部分） 24が平滑な面として残り、それ以外の表面は粗面 3A、 3B、 8A、 8Bとなっている。
[0051] 次に、図 12 (d)に示すように、ダイパッド部 3及びリード部 8を含むフレーム素材 2の 表面に、上記第 1の実施の形態と同様にめつき層 10を形成し、リードフレーム 1Aとし て完成する。
[0052] 図 13に上記リードフレーム 1Aを用いて半導体装置を製造する工程を示す。リード フレーム 1Aに、図 13 (a)に示すように、ダイパッド部上面にペースト剤 12を介して半 導体チップ 11を搭載した後、ワイヤボンディングを行ってリード部 8と半導体チップ 11 の対応する電極同士をボンディングワイヤ 13で接続する。
[0053] 次に、図 13 (b)に示すように、榭脂封止用金型 25を用いて封止榭脂 15でモールド する。榭脂モールド後、リードフレームを榭脂封止用金型 25から取り出した状態を図 13 (c)に示す。この状態でリード部の不要な個所を所望の形状に切断し、半導体装 置（半導体パッケージ）図 13 (d)が完成する。なお、本実施の形態では、個別モール ドを例示しているため、一括モールド時のような個片化のためのダイサーカットの工程 は無い。
[0054] 図 13 (b)の封止榭脂による榭脂モールド時に、榭脂封止用金型 25と接する部分の リードフレーム 1Aの表面が粗面化されていると榭脂封止用金型 25とリードフレーム 1 Aとの間に隙間が生じ、封止榭脂が入り込み榭脂バリとなったり、極端な場合は金型 の外に封止榭脂が漏れることになる。本実施の形態では、粗面化された部分は上記 第 1の実施の形態と同じ効果を奏するとともに、前記のように榭脂封止用金型 25と接 する部分のリードフレーム 1Aの表面を平滑な面としているので、榭脂封止用金型 25 とリードフレーム 1Aとが密着し榭脂バリゃ榭脂漏れを防止する効果がある。
[0055] 〔第 3の実施の形態〕
図 15及び図 16を用いて本発明の第 3の実施の形態に係る回路部材について説明 する。なお、本実施の形態において上述した第 1の実施の形態と同一の部分には同 一の符号を付して説明を省略する。
[0056] 本実施の形態では、図 15 (a)に示すように、エッチングや金型打ち抜きによりダイ ノッド部 3やリード部 8などのリードフレームの所定のパターンが形成された圧延銅合 金力 なるフレーム素材 2を用意する。
[0057] 次に、図 15 (b)に示すように、フレーム素材 2のダイパッド上面の半導体チップを搭 載する部分及びリード上面のボンディングワイヤを接続する部分に貴金属めつき層 1 OBを形成するとともに、図 15 (c)に示すように、フレーム素材 2の下面に保護フィルム (マスク材） 9をラミネートする。
[0058] 次に、フレーム素材 2の表面にマイクロエッチング液を噴射もしくはフレーム素材 2 をマイクロエッチング液に浸漬して所定時間（約 90秒)のマイクロエッチングを行って 、図 15 (d)に示すような 3A、 3B、 8A、 8Bの粗面を形成する。ここで、フレーム素材 2 の表面のうち貴金属めつき層 10Bが施された部分と保護フィルム 9がラミネートされた 部分はマイクロエッチング力も保護されておりフレーム素材 2表面の平滑面が残る。 図 15 (e)は、保護フィルム 9を剥離し完成したリードフレーム 1の断面を示す図であり 、下面 23と貴金属めつき層 10Bは平滑な面が保存されており、それ以外の表面は粗 面 3A、 3B、 8A、 8Bが形成されている。
[0059] ここで、前記の貴金属めつき層 10Bとしては、 Agめっき層、もしくはフレーム素材 2 表面に順次 Niめっき層、 Pdめっき層が積層されてなるめっき層である。
[0060] 図 16は、図 15の工程で製造された本発明のリードフレームを用いて QFN (Quad F lat Non-leaded package)を製造する工程を示している。図 16 (a)は、図 15 (e)に対 応した単位パターンが多面付けされたリードフレームの断面図を示している。
[0061] 次に、図 16 (b)に示すように、リードフレーム下面には必要に応じて榭脂バリ防止 用フィルムを貼り、ダイパッド上面にペースト剤 12を介して半導体チップ 11を搭載し た後、ワイヤボンディングを行ってリード部 8のめつき層 10Bと半導体チップ 11の対応 する電極同士をボンディングワイヤ 13で接続する。
[0062] その後、図 16 (c)のように榭脂封止用金型（一括モールド用金型） 25を用いて封止 榭脂 15で一括モールド (榭脂封止)する。
[0063] 次に、実装時のはんだ接続性を向上させるため、図 16 (d)に示すように封止榭脂 力も露出したリード部及びダイパッド部にはんだめつき層 22を施した後、個片化の切 断位置 26で一括モールドされたリードフレームをダイサーカットして図 16 (e)に示す ように各半導体装置が完成する。
[0064] この第 3の実施の形態においても、前述の第 1の実施の形態と同様の効果を得るこ とができる。なお、本実施の形態では、半導体チップ搭載面やワイヤボンディング面 のみにめっき層を施し、又、はんだ付けを行うリード部 8の下面ははんだめっきを施し ているため、高価な貴金属めつき液を節約でき、製品コストを低く抑えることができると ともに、ワイヤボンディング性や半導体チップ 11のマウント性を高めることができる。
[0065] 〔回路部材の表面積層構造〕
次に、本発明に係る回路部材の表面積層構造を、図 10を用いて説明する。圧延銅 板もしくは圧延銅合金板でなる導電性素材としてのフレーム素材 2の表面に、表面粗 度 (Ra)が 0. 3 μ m以上の粗面 8Αが形成され、この粗面 8Aに、順次、 Niめっき層 1 7、 Pdめっき層 18が積層されたものであり、 Niめっき層の厚さが 0. 5〜2 /ζ πι、 Pdめ つき層の厚さが 0. 005-0. 2 mであることが好ましい。このような表面積層構造と することにより、導電性素材と絶縁性榭脂との密着強度を向上することができる。また 、図 14に示すように、 Pdめっき層 18の上には、厚さ力 ^0. 003〜0. Ol ^ mOAufe き層 19が積層されている構成としてもよい。このような Auめっき層は、 Pdめっき層の 表面に酸ィ匕膜が形成されることを防ぐ効果がある。
[0066] 〔その他の実施の形態〕
上述した実施の形態の開示の一部をなす論述および図面はこの発明を限定するも のであると理解すべきではない。この開示から当業者には様々な代替実施の形態、 実施例および運用技術が明らかとなろう。
[0067] 例えば、第 1、第 2及び第 3の実施の形態では、めっき層 10を Agめっき層 1層もしく は、 Niめっき層 17と Pdめっき層 18の 2層を積層した構成とした力 図 14に示した回 路部材の表面積層構造のように、 Pdめっき層 18の上にさらに Auめっき層 19を積層 しためつき層 10Aとしてもよい。なお、この Auめっき層 19の厚さは、 0. 003〜0. 01 μ mの範囲であることが好ましい。
[0068] 上述した第 1、第 2及び第 3の実施の形態では、ノ ッケージタイプとして QFNや SO Nなどの薄型で実装面積の小さいタイプに適用した力 QFP、 SOP、 FLGAなどの タイプのリードフレームにも勿論適用可能であり、封止榭脂との密着強度の向上を図 ることがでさる。
[0069] さらに、上述した第 1、第 2及び第 3の実施の形態では、回路部材としてリードフレー ムを適用して説明したが、車両の供給電源を車載用補器へ分配する電気接続箱に 用いられるコネクタの導電板やバスバーなど回路部材にも適用可能である。

Claims

請求の範囲
[1] 半導体チップを搭載するダイパッド部と、前記半導体チップに電気的に接続される リード部とを備えたフレーム素材を、圧延銅板もしくは圧延銅合金板をパターン加工 して形成した回路部材であって、
前記ダイパッド部及び前記リード部の上面及び側壁面に粗面が形成された粗面と、 前記ダイパッド部及び前記リード部の下面に形成された平滑面と、
を含み、前記リード部の下面が露出するように、前記前記ダイパッド部及び前記リード 部が封止榭脂に埋設されることを特徴とする回路部材。
[2] 請求項 1に記載の回路部材であって、ボンディングワイヤ及び半田ペーストとの接続 性を高めるために前記ダイパッド部及び前記リード部の表面に形成されためつき層を 含むことを特徴とする回路部材。
[3] 半導体チップを搭載するダイパッド部と、前記半導体チップに電気的に接続されるリ ード部とを備えたフレーム素材を、圧延銅板もしくは圧延銅合金板をパターン加工し て形成した回路部材であって、
前記ダイパッド部の上面と、前記リード部の上面におけるボンディングワイヤが接続 される部分に形成された平滑面と、
前記平滑面上のめっき層と、
前記めつき層が形成された領域及び前記ダイパッド部及び前記リード部の下面を 除く領域に形勢された粗面と、
を含むことを特徴とする回路部材。
[4] 請求項 3に記載の回路部材であって、前記めつき層は、 Agめっき層であることを特徴 とする回路部材。
[5] 請求項 3に記載の回路部材であって、前記めつき層は、前記圧延銅板上に順次積層 された Niめっき層と Pdめっき層であることを特徴とする回路部材。
[6] 請求項 3に記載の回路部材であって、前記めつき層は、前記圧延銅板上に順次積層 された Niめっき層、 Pdめっき層、 Auめっき層であることを特徴とする回路部材。
[7] 請求項 3に記載の回路部材であって、前記粗面の表面粗度 (Ra)力 0. 3 μ m以上 であることを特徴とする回路部材。
[8] 請求項 4に記載の回路部材であって、前記 Agめっき層の厚さが 2〜15 mであるこ とを特徴とする回路部材。
[9] 請求項 5に記載の回路部材であって、前記 Niめっき層の厚さが 0. 5〜2 /z m、前記 P dめっき層の厚さが 0. 005-0. 2 mであることを特徴とする回路部材。
[10] 請求項 6に記載の回路部材であって、前記 Niめっき層の厚さが 0. 5〜2 /z m、前記 P dめっき層の厚さ力 ^0. 005〜0. 2 /ζ πι、前記 Auめっき層の厚さ力^). 003〜0. 01 mであることを特徴とする回路部材。
[11] 請求項 1に記載の回路部材であって、前記粗面が過酸化水素と硫酸を成分とするマ イク口エッチング液で処理されることを特徴とする回路部材。
[12] 回路部材の製造方法であって、
圧延銅板と圧延銅合金板をパターン加工して、ダイパッド部とリード部とを有するフ レーム素材を作製し、
前記フレーム素材の下面をマスク材で覆った状態で、前記フレーム素材の上面及 び側壁面を、過酸ィ匕水素と硫酸を成分とするマイクロエッチング液を用いて粗面化し 前記マスク材を剥離した後、前記フレーム素材の表面にめっき層を積層する ことを特徴とする回路部材の製造方法。
[13] 回路部材の製造方法であって、
圧延銅板もしくは圧延銅合金板をパターン加工して、ダイパッド部とリード部とを有 するフレーム素材を作製し、
前記ダイパッド部の上面と、前記リード部におけるボンディングワイヤが接続される 部分にめっき層を積層し、
前記めつき層を積層した前記フレーム素材の下面をマスク材で覆った状態で、前記 フレーム素材を、過酸ィ匕水素と硫酸を主成分とするマイクロエッチング液を用いて粗 面化し、
前記マスク材を剥離する
ことを特徴とする回路部材の製造方法。
[14] 請求項 12に記載の回路部材の製造方法であって、前記めつき層を積層する工程は 、前記フレーム素材の表面に Agめっき層を積層することを特徴とする回路部材の製 造方法。
[15] 請求項 12に記載の回路部材の製造方法であって、前記めつき層を積層する工程は 、前記フレーム素材の表面に、順次、 Niめっき層、 Pdめっき層を積層することを特徴 とする回路部材の製造方法。
[16] 請求項 15記載の回路部材の製造方法であって、前記 Pdめっき層の上に、 Auめっき 層を積層することを特徴とする回路部材の製造方法。
[17] 、半導体装置であって、
ダイパッド部とリード部と、
前記ダイパッド部及び前記リード部の上面及び側壁面に形成された粗面と、 前記ダイパッド部及び前記リード部の下面 n形成された平滑面と、
前記表面のめっき層と、
を含む圧延銅板もしくは圧延銅合金板からなる回路部材と、
前記ダイパッド部の上面に搭載された半導体チップと、
前記半導体チップと前記リード部とを接続するボンディングワイヤと、
前記リード部の下面を露出させるように、前記回路部材、前記半導体チップ及び前 記ボンディングワイヤを封止する電気絶縁性の封止榭脂と、
を含むことを特徴とする半導体装置。
[18] 半導体装置であって、
ダイパッド部とリード部と、
前記ダイパッド部の上面と、前記リード部の表面におけるボンディングワイヤが接続 される部分に形成された平滑面と、
前記平滑面のめっき層と、
前記めつき層が形成された領域及び前記ダイパッド部及び前記リード部の裏面を 除く領域形成された粗面と、を含む圧延銅板もしくは圧延銅合金板からなる回路部 材と、
前記ダイパッド部の上面に搭載された半導体チップと、
前記半導体チップと前記リード部とを接続するボンディングワイヤと、 前記リード部の下面を露出させるように、前記回路部材、前記半導体チップ及び前 記ボンディングワイヤを封止する電気絶縁性の封止榭脂と、
を含むことを特徴とする半導体装置。
[19] 絶縁性榭脂と接合される回路部材の表面積層構造であって、
圧延銅板もしくは圧延銅合金板でなる導電性素材の表面形成された、表面粗度 (R a)が 0. 3 m以上の粗面と、
前記粗面に順次積層された、 Niめっき層と Pdめっき層
とを含み、前記 Niめっき層の厚さが 0. 5〜2 111、前記 Pdめっき層の厚さが 0. 00 5〜0. 2 mであることを特徴とする。
[20] 請求項 19に記載の回路部材の表面積層構造であって、前記 Pdめっき層上に積層さ れた、厚さが 0. 003〜0. 01 mの Auめっき層をさらに含むことを特徴とする回路部 材の表面積層構造。
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