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WO2005083716A1 - Ｄｌｌ回路 - Google Patents

Ｄｌｌ回路 Download PDF

Info

Publication number
WO2005083716A1
WO2005083716A1 PCT/JP2005/001896 JP2005001896W WO2005083716A1 WO 2005083716 A1 WO2005083716 A1 WO 2005083716A1 JP 2005001896 W JP2005001896 W JP 2005001896W WO 2005083716 A1 WO2005083716 A1 WO 2005083716A1
Authority
WO
WIPO (PCT)
Prior art keywords
delay
circuit
clock
signal
coarse
Prior art date
Application number
PCT/JP2005/001896
Other languages
English (en)
French (fr)
Inventor
Kengo Maeda
Akira Tanigawa
Masuji Nishiyama
Shoichi Ohori
Makoto Hirano
Hiroshi Takashima
Shinji Matoba
Masamichi Asano
Original Assignee
Sharp Kabushiki Kaisha
Toppan Printing Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Kabushiki Kaisha, Toppan Printing Co., Ltd. filed Critical Sharp Kabushiki Kaisha
Priority to US10/590,225 priority Critical patent/US20070279113A1/en
Publication of WO2005083716A1 publication Critical patent/WO2005083716A1/ja

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    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
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    • G—PHYSICS
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    • H03L7/0818—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter comprising coarse and fine delay or phase-shifting means

Definitions

  • the present invention relates to a DLL (Delay Locked Loop) circuit useful in a semiconductor memory, for example, a flash memory.
  • DLL Delay Locked Loop
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2001-326563
  • FIG. 17 is a diagram showing the necessity of a DLL circuit.
  • the DLL circuit (described later) of the present invention aims at a burst synchronous operation with a high-speed clock (for example, 133 MHz).
  • a high-speed clock for example, 133 MHz.
  • the DQ output timing is delayed due to the internal clock delay (about 3-4ns) and the DQ buffer delay (about 5ns). Therefore, the setup time (0.5 ns) in the specifications cannot be secured.
  • the DLL circuit is used to cancel the internal clock delay, etc., and secure the setup time of the DQ output for the external clock.
  • the internal clock delayed inside the chip is further delayed until the next external clock to cancel the internal delay of the clock.
  • a delay element (DLL delay) of "clock delay” may be prepared.
  • DLL delay clock period T
  • FIG. 18 is a diagram showing a conventional example of a DLL circuit.
  • the internal clock (internal CLK) given to the DLL circuit 1000 shown in FIG. 18 is input with a certain delay compared to the external clock (internal clock delay ⁇ t indicated by reference numeral 1001). If the clock is used as is, the DQ timing will be delayed by the internal clock delay (At) as it is, so external setup may not be possible.
  • the DLL circuit 1000 cancels the internal clock delay by further delaying the delayed clock to make it in phase with the external clock.
  • an object of the present invention is to provide a DLL circuit that can generate a DLL clock corrected by a power clock during standby.
  • Means for controlling the duration of the logic "1" of the first signal inputted through the dummy delay by the variable delay adding circuit at the end of one clock cycle of the internal clock Means for setting an initial value of the delay amount of the variable delay circuit by setting the delay amount of the coarse delay circuit in the variable delay circuit based on the duration.
  • the internal clock is delayed by the coarse delay circuit and the fine delay circuit in the variable delay circuit.
  • the DLL circuit according to claim 2 the dummy delay corresponding to an internal clock delay with respect to an external clock, a coarse delay circuit that adjusts a delay amount by a delay amount adjustment signal, and a wire delay circuit.
  • a delay amount adjusting signal is output to the variable delay adding circuit by comparing the phase of the internal clock with the delay clock input through the variable delay circuit and the dummy delay.
  • the internal clock is delayed by the coarse delay circuit and the fine delay circuit in the variable delay circuit.
  • the delay amount adjustment signal output from the phase comparison circuit corrects the delay amount of the coarse delay circuit and the fine delay circuit in the variable delay circuit, and the delay amount of the external clock is delayed by one clock cycle.
  • Clock output means for generating a synchronous output clock
  • the coarse delay circuit operates as a variable delay adding circuit in the initialization mode and a means for storing the setting of the initial value, and operates in the lock mode.
  • the coarse delay circuit operates as a variable delay adding circuit having a unit delay amount
  • the fine delay circuit operates finely in the lock mode. By having a small unit delay amount, the circuit operates as a fine variable delay adding circuit that adds a delay amount that complements the unit delay amount of the coarse delay circuit.
  • a means for preventing the delay clock from adding a delay by a fine delay circuit in the variable delay circuit is provided.
  • variable additional delay circuit is capable of delaying an internal clock with respect to an external clock.
  • a variable delay circuit that constitutes a DLL circuit having a phase comparison circuit having a logic circuit for detecting that the circuit has a minimum delay amount setting, wherein the phase comparison circuit includes: A register for storing a signal output from the circuit for bypassing the fine delay circuit; Switching means for bypassing the delay imparting unit in the fine delay circuit by force, both of the coarse delay circuit and the fine delay circuit have a minimum delay amount setting, and a phase of the delay clock. When the delay time is slower than the internal clock, the delay providing unit of the fine delay circuit is bypassed, and the delay in the fine delay circuit is not added.
  • the first signal output for one clock cycle of the internal clock is input to the variable delay-added circuit through a dummy delay.
  • the variable delay addition circuit measures the duration of the logic "1" of the first signal until one clock cycle ends, and sets the delay amount of the coarse delay circuit based on this duration, thereby setting the variable delay addition circuit. Initialize the amount of delay of the cascade circuit. This makes it possible to adjust the phase in a very short time at the start of operation.
  • the first signal output during one clock cycle of the internal clock is input to the variable delay-added circuit through the dummy delay.
  • the variable delay addition circuit measures the duration of the logic "1" of the first signal until one clock cycle ends, and sets the delay amount of the coarse delay circuit based on this duration, thereby setting the variable delay addition circuit. Initialize the amount of delay of the cascade circuit. This makes it possible to adjust the phase in a very short time at the start of operation.
  • the unit delay amount of the coarse delay circuit is Therefore, it becomes possible to reduce the adjustment width of the delay amount.
  • the delay element of the variable delay circuit is constituted by the inverter circuit and the circuit having the inverse characteristic of the inverter with respect to the power supply voltage. Changes can be suppressed.
  • FIG. 1 is a diagram showing a configuration example (synchronous read system) of a semiconductor memory according to an embodiment of the present invention.
  • FIG. 2 is a schematic configuration diagram illustrating a schematic configuration of a DLL circuit in FIG. 1;
  • FIG. 3 is a timing chart for explaining the operation of the DLL circuit in FIG. 2;
  • FIG. 4 is a circuit diagram showing a configuration of a control circuit in FIG. 2.
  • FIG. 5 is a circuit diagram showing a configuration of a control circuit in FIG. 2.
  • FIG. 6 is a circuit diagram showing a configuration of a falling one-shot pulse circuit of FIG. 4.
  • FIG. 7 is a circuit diagram showing a configuration of a dummy delay circuit in FIG. 2.
  • FIG. 8 is a diagram showing a configuration of a fine adjustment circuit in FIG. 7;
  • FIG. 9 is a circuit diagram showing a configuration of the phase comparison circuit in FIG. 2.
  • FIG. 10 is a diagram showing one embodiment of the phase comparison circuit in FIG. 9;
  • FIG. 11 is a circuit diagram showing a configuration of a coarse delay circuit in FIG. 2.
  • FIG. 12 is a circuit diagram showing a configuration of a coarse delay register circuit in FIG. 11;
  • FIG. 13 is a diagram showing one embodiment of a delay cell that reduces a variation in delay time with respect to a voltage.
  • FIG. 14 is a circuit diagram showing a configuration of a fine delay circuit in FIG. 2.
  • FIG. 15 is a circuit diagram showing a configuration of the fine delay circuit in FIG. 14.
  • FIG. 16 is a circuit diagram showing the configuration of the fine register circuit shown in FIG.
  • FIG. 17 is a diagram for explaining the necessity of a DLL circuit.
  • FIG. 18 is a diagram showing a conventional example of a DLL circuit.
  • FIG. 19 is a timing chart for explaining the operation of the DLL circuit in FIG. 18.
  • FIG. 1 is a diagram showing a configuration example (synchronous reading system) of a semiconductor memory using a DLL circuit according to an embodiment of the present invention, and shows an example of a flash memory. Note that the suffix "#" at the end of each signal indicates that it is valid with negative logic "L”.
  • the command decoder Z command register 1 decodes an address and DIN to determine a command, and stores the result of the determination in the register by a command write signal WRITE #. Also set the type of burst mode, clock latency, use of DLL, and no use of DLL.
  • a DLL valid signal (a signal indicating whether the DLL is used or not used) VI based on a user command input is output to the burst synchronous control circuit 3, the DLL circuit 6, and the DOUT flip-flop (DOUT FZF) 13.
  • a setting signal (a signal indicating the type of burst mode and clock latency) based on a user command input is output to the burst NAS synchronous control circuit 3.
  • the address is the address for command specification
  • DIN is the data for command specification.
  • the clock control circuit 2 generates a burst start signal (burst start signal) based on the chip enable signal CE # and an address valid signal (signal indicating that the input address is a valid address at the time of reading) ADV #.
  • a signal to start reading) ST is generated and output to the burst synchronous control circuit 3 and the DLL circuit 6.
  • an internal clock C2 is generated from the external clock C1 via an input buffer and supplied to the burst synchronous control circuit 3, the DLL circuit 6, and the clock driver 7.
  • the burst synchronous control circuit 3 receives a read address (read address) at the time of burst synchronous reading, generates a burst address, controls a sense amplifier, controls a sense data latch, Generating DLL Enable Signal EN This DLL enable signal EN is a signal for transmitting the start of burst and the end of burst to the DLL circuit 6.
  • the address decoder 4 decodes a burst start address (an address signal for starting a burst read) from the burst synchronous control circuit 3 and supplies it to the memory array 5.
  • the DLL circuit 6 generates a DLL clock C 3 having substantially the same phase as the external clock C 1 and supplies the DLL clock C 3 to the clock driver 7. The details of the DLL circuit 6 will be described later.
  • the clock driver 7 supplies the internal clock C of the clock control circuit 2 to the FOUT 13 for DOUT.
  • DLL clock C3 from DLL circuit 6 are buffered and supplied.
  • the sense amplifier 8 starts sensing in response to an address transition signal ATD from the burst synchronous control circuit 3.
  • the burst data latch Z data selector 12 outputs the output data from the sense amplifier 8 via the sense amplifier latch circuit 9 by the burst data latch signal from the burst synchronous control circuit 3 via the flip-flop (FZF) 10. Latch.
  • the data is read out by the sense amplifier 8 via the flip-flop (FZF) 11 in accordance with the burst address from the burst synchronous control circuit 3 (burst sequence address automatically generated by the burst synchronous control circuit 3). Data sent to the DOUT FZF13.
  • the DOUT FZF 13 latches the final data output to the DOUT buffer 14.
  • the clock control circuit 2 detects the falling edge of the chip enable signal CE # or the address valid signal ADV # and outputs a burst start signal ST when both signals are valid.
  • the burst synchronous control circuit 3 receives the burst start signal ST, generates a no-address signal and a burst data latch signal, and performs a burst read operation.
  • the DLL circuit 6 does not operate because the DLL valid signal VI is disabled.
  • the DOUT FZF 13 senses that the DLL valid signal VI is disabled, and sends the burst output data to the DOUT buffer 14 using the internal clock C2 instead of the DLL clock C3.
  • the clock control circuit 2 detects the falling edge of the chip enable signal CE # or the address valid signal ADV # and outputs a burst start signal ST when both signals are valid.
  • the burst synchronous control circuit 3 receives the burst start signal ST, generates a burst address and a burst data latch signal, and performs a burst read operation. At this time, the burst synchronous control circuit 3 automatically sets the latency one clock less than the clock latency set by the user indicated by the setting signal from the command decoder Z command register 1 (clock latency automatic correction).
  • the burst synchronous control circuit 3 detects that the DLL valid signal VI is enabled, and outputs a DLL enable signal EN to the DLL circuit 6.
  • the DLL circuit 6 detects the DLL valid signal VI, burst start signal ST, and DLL enable signal EN, starts the DLL operation, and sends the DLL clock C3, which has been corrected to almost the same phase as the external clock C1, to the FZF13 for DOUT. Supply.
  • the DOUT FZF 13 detects that the DLL valid signal VI is enabled, and uses the DLL clock C3 instead of the internal clock C2 to The test output data is output to the DOUT buffer 14.
  • the burst synchronous control circuit 3 disables the DLL enable signal EN, and the DLL circuit 6 receiving this disables the DLL operation.
  • the switching function of using the DLL and not using the DLL in the semiconductor memory of FIG. 1 described above is provided for the following reason.
  • the basic operation of the DLL is to delay the internal clock C2, which has a delay with respect to the external clock C1, until the next edge of the external clock C1 (in-phase).
  • the clock frequency is reduced, the amount of delay given to the internal clock C2 is increased, which causes an increase in delay elements provided internally (increase in chip area). Therefore, the user command can be selected so that the DLL is not used at the low frequency where the effect of the delay of the internal clock C2 is small and the DLL is used at the high frequency where the effect of the delay of the internal clock C2 cannot be ignored. To do that. For example, if the frequency is 100 MHz or less and the frequency is less than 100 MHz, the effect of the delay of the internal clock is small. This is so that the user can set whether or not to do so.
  • the clock latency automatic correction function is provided for the following reason. Since the DLL clock C3 has a further delay with respect to the internal clock C2, if the timing of burst output data is adjusted in the FZF13 for DOUT, one clock is required compared to the case where the DLL circuit 6 is not used. Minutes of latency. Therefore, when the DLL is used, the internal operation latency is reduced by one clock from the user setting in the inverse synchronous control circuit 3 to cancel the delay of one clock in the FZF13 for DOUT, and the latency when viewed from the outside. Is to be able to be equal to the user setting.
  • FIG. 2 is a schematic diagram showing the outline of the configuration of the DLL circuit
  • FIG. 3 is a timing chart for explaining the operation of the DLL circuit of FIG. Note that DLL times Details of each component of the road will be described later with reference to other drawings.
  • the control circuit 100 controls a DLL operation clock generation (Timing generator), mode switching, standby, reset, and the like.
  • the dummy delay circuit 200 is a delay circuit that generates a delay corresponding to the internal delay amount (At) of the clock.
  • the phase comparison circuit 300 compares the phases of the two clocks (the reference clock C5 from the control circuit 100 and the delay clock C6 from the dummy delay circuit 200), and outputs the signal COAPLUS and the signal COAMINUS to the coarse delay circuit 400.
  • the signal FINE PLUS, the signal FINEMINUS, and the signal EXTRAMINUS are output to the fine delay circuit 500.
  • the coarse delay circuit 400 is composed of n (16 in the present embodiment) coarse delay registers each having a coarse delay cell 401 and a coarse register 402 connected in series, and has a coarse delay amount. Make corrections (eg, Ins).
  • n is a value determined by the clock frequency, the delay of the clock C2, and the like, and is appropriately referred to as “the number of stages” in this specification.
  • the fine delay circuit 500 is composed of a pair of a series connection of a fine delay cell 501 and n fine registers 502, and corrects a delay amount (for example, 0.5 ns).
  • the unit delay amount (for example, 0.5 ns) of the fine delay circuit is larger than the unit delay amount (for example, Ins) of the coarse delay circuit 400.
  • Clock driver 7 outputs DLL clock C3 (B).
  • the clock control circuit 2 shown in FIG. 1 detects the falling edge of the chip enable signal CE # or the address valid signal ADV # and makes both of them valid and outputs a burst start signal ST which is output from the DLL circuit. Input to the control circuit 100 of 6. As a result, the sequential circuit including the flip-flop and the register inside the DLL circuit 6 is reset. After reset The operation clock CF is also output to the dummy delay circuit 200 in synchronization with the first falling edge of the internal clock C2. The operation clock CF passes through the dummy delay circuit 200 to become the operation clock C4 and is input to the coarse delay circuit 400 (operation A101). This path is shown by the dotted line a in FIG.
  • the operating clock CF is not a periodic clock, but an "H" level signal which is an output with the RS flip-flop set at the falling edge of the internal clock C2.
  • the same circuit operation can be realized regardless of whether the active logic is set to “H” level or “L” level. Therefore, also in this embodiment, a circuit can be realized by setting the logical value of the operation clock CF to "L".
  • the write signal WT becomes “H” level in synchronization with the second falling edge of the internal clock C2. Then, at the third rising edge of the internal clock, the write signal WT goes to “L” level, becomes a half-clock-width synchronization pulse, and is output to the course delay circuit 400 (operation A102). .
  • the RS flip-flop is reset at the "H” level of the write signal WT, and the operation clock CF becomes “L” level, whereby the operation clock output from the dummy delay circuit 200 is output.
  • C4 also becomes “L” level (operation A103).
  • the clocked inverter included in each coarse delay cell 401 is disabled at the “H” level of the write signal WT, and the output of the operation clock C4 is stopped (operation A104). This is because the operation clock C4 is transmitted only for one clock from when the operation clock CF becomes “H” level to when the write signal WT becomes “H” level.
  • the coarse register 402 of each stage of the coarse delay circuit 400 refers to the logic (“H” level, “L” level) of the coarse delay cell 401, which is its own pair, and determines the “H” level of the write signal WT.
  • the coarse register 402 of each stage writes the determination result.
  • the coarse register 402 (the coarse clock that the operating clock C4 has reached) becomes a pair with the coarse delay cell 401 that the operating clock C4 has reached.
  • "H" is written only in the course register 402) that is the pair of the last course delay cell 401 in the ray cell 401 (operation A105).
  • the initialization mode ends.
  • the DLL clock C3 has not been output yet.
  • this embodiment is not shown in the present invention, it can be easily realized by adding some logic circuits to the embodiment of the present invention.
  • the course delay circuit 400 operates as a variable delay circuit in the initialization mode (in this initialization mode,
  • the fine delay circuit 500 does not operate as a variable delay circuit, but also operates as a means for storing the initial value of the delay amount.
  • operation A105 a half clock after the write signal WT becomes "L" level and the writing of the coarse register 402 is completed, the control circuit 100 synchronizes with the third falling edge of the internal clock C2.
  • the lock mode signal M goes high.
  • the control circuit 100 switches the path of the operation clock C4 to the path indicated by the solid line b in FIG. 2 (operation A201).
  • the control circuit 100 generates a one-shot pulse every clock half a clock after the above-described operation A201, that is, in synchronization with the fourth or subsequent rising edge of the internal clock, and uses this pulse signal as the operation clock C4. Output to each course register 402 of the course delay circuit 400 (operation A202).
  • the one-shot operation without using the internal clock C2 is the operation clock C2. Due to the configuration in which the number of stages of the coarse delay circuit 400 and the fine delay circuit 500 is switched during the "L" level period of 4, the duty ratio of the internal clock C2 is changed, and the "L" level period of the operation clock C4 is extended. This is to allow time for switching.
  • the operation clock C 4 generated in the above-described operation A 202 passes through the coarse delay cell 401 of the coarse delay circuit 400 and the fine delay cell 501 of the fine delay circuit 500 to become a DLL clock C 3.
  • the DLL clock C3 passes through the clock driver 7 to become the DLL clock C3 (B) (operation A203).
  • the fine delay circuit 500 is set to 0 stages by the reset operation at the start, and remains unadjusted.
  • the coarse delay circuit 400 The accuracy of the cell 401 is corrected. This is a practicable accuracy.
  • the DLL clock C3 synchronized with the rising edge of the internal clock C2 can be generated from the fourth clock of the internal clock C2.
  • the fifth clock of the external clock C1 and the initial clock can generate the same DLL clock C3.
  • the control circuit 100 starts the reference clock once every three clocks from the fourth falling edge of the internal clock C2.
  • the enable signal RCEN is output.
  • a signal obtained by ANDing the reference clock enable signal RCEN and the internal clock C2 is used as the reference clock C5 and output to the phase comparison circuit 300 (operation A301). That is, the reference clock C5 is output once every three clocks from the fifth rising edge of the internal clock C2.
  • the ratio of once every three clocks is that if the operating frequency increases, a series of operations of phase comparison and adjustment of the number of stages of the coarse delay circuit 400 and the fine delay circuit 500 may not be completed within one cycle. Is considered.
  • the delay clock C6 is a signal to which the operation clock C4 is delayed by passing through the coarse delay cell 401 of the coarse delay circuit 400, the fine delay cell 501 of the fine delay circuit 500, and the dummy delay circuit 200 in this order.
  • the output of the first operation clock C4 is started from the fourth rising edge of the internal clock C2 (see operation A202 above).
  • the delay clock C6 is a signal delayed by almost one cycle. This is because the setting of the delay is completed with the accuracy of the coarse delay circuit 400 in the initialization mode.
  • the phase circuit 300 outputs a signal (signal COAPLUS, signal COAMINUS, signal FINEPLUS, signal FINEMINUS, signal EXTRAMINUS) based on the determination result of the operation A302 (operation A303).
  • the number of stages is adjusted in response to the output signal (signal COAPLUS, signal COAMINUS, signal FINEPLUS, signal FINEMINUS) of the phase comparison circuit 300, or the fine delay circuit 500
  • the fine delay cell 501 is bypassed. Operation (operation A304). This bypassing operation can cope with the case where the phase of the delay clock C6 is too slow, although the number of stages of the coarse delay circuit 400 and the number of stages of the fine delay circuit 500 are both 0 (minimum setting). It is.
  • a predetermined threshold value for the internal clock C2 (a delay amount added when the number of stages of the coarse delay circuit 400 and the number of stages of the fine delay circuit 500 are set to the minimum value, and a value added by the dummy delay circuit 200).
  • the phase of the delay clock C6 to which the sum of the delay amounts is added is later than the phase of the reference clock C5
  • the delay is added by the fine delay circuit 500 by bypassing the delay adding unit (see FIG. 15) in the fine delay circuit 500.
  • the phase comparison is performed once every three clocks, and each time a clock cycle fluctuation, a fluctuation in the power supply voltage, and a fluctuation in the delay value due to a fluctuation in the environmental temperature, a course comparison is performed.
  • the delay circuit 400 and the fine delay circuit 500 increase or decrease the number of stages to correct the phase (operation A306).
  • the coarse delay circuit 400 operates as a variable delay circuit with a coarse unit delay, and the fine delay circuit 500 has a fine delay in the lock mode so that the writing power is also increased.
  • the circuit 400 operates as a fine-tuning circuit with a fine variable delay that adds a delay amount to interpolate the unit delay amount.
  • the DLL circuit 6 terminates the DLL operation in response to the falling edge of the DLL enable signal EN (operation A401).
  • the operation of the entire burst synchronous readout is performed by a so-called pipeline processing, so that the burst enable control circuit 3 sends a DLL enable signal from the burst synchronous control circuit 3. It is necessary to output DLL clock C3 for two cycles after receiving the "L" level (burst end) of EN. Therefore, a shift register is provided in the control circuit 100 to measure the timing of two clocks!
  • the DLL enable signal EN is at the “H” level at the start of the burst and is input to the DLL circuit 6.
  • the sequential circuit (sequence circuit) in the DLL circuit 6 does not use this “H” level. It is only used as a condition for ending the strike sequence.
  • the burst start is performed by the burst start signal ST.
  • FIGS. 4 and 5 are circuit diagrams showing the configuration of the control circuit of FIG. 2, and FIG. 6 is a circuit diagram showing the configuration of the falling one-shot pulse circuit of FIG.
  • the burst start signal ST becomes “H” level at the falling edge of the chip enable signal CE # or the address valid signal ADV # input to the clock control circuit 2 in FIG. This is a pulse that goes low at the first rising edge of C2 (see Figure 3).
  • the burst start signal ST is supplied from the clock control circuit 2 to the flip-flops 111 to 117 via the NAND circuit 101, and the flip-flops 111 to 117 are reset (operation B101). At the same time, the reset signal RST is output to the other circuits (the phase comparison circuit 300, the coarse delay circuit 400, and the fine delay circuit 500) via the NOR circuit 152 (operation B102).
  • the purpose of using the NAND circuit 101 is that when the burst start signal ST is supplied to the DLL circuit 6 with a large delay on the chip, the reset release timing (the burst start signal becomes "L" level) is delayed. In order to prevent the internal operation start from being delayed, the burst start signal ST is forcibly set to the “L” level at the first rising edge of the internal clock C2 (“H” level).
  • the NAND circuit 102 receives the signal S 102 and the inverted signal of the lock mode signal M, and the lock mode signal M output from the flip-flop 121 is “L” level immediately after the reset, and the inverted signal is “H”. Level. Therefore, after the reset, the clock enable signal EN1 in the initialization mode at the first “H” level of the internal clock C2 becomes “H” level (initialization mode starts) (operation B202).
  • the clock enable signal EN 1 goes to “L” level (disabled) and locks via the NAND circuit 103 at the same time.
  • the mode clock enable signal EN2 becomes “H” level (lock mode starts) (operation B 203).
  • the flip-flops 111 and 113 are kept in the reset state during the period when the lock mode signal M is "L" (initialization mode) by the NAND circuit 104.
  • the lock mode signal M goes to the “H” level and enters the lock mode, the reset state of the flip-flops 111 to 113 is released, and the operation starts in synchronization with the falling edge of the internal clock C2.
  • a reference clock enable signal R CEN is generated once (operation B204).
  • the clock enable signal EN1 goes to "H” level and the internal clock C2 goes to "L” level to set the RS latch 161 and output to "H” level. .
  • This “H” level clock passes through the offset adjustment delay 171 and the dummy delay 200 and becomes the operation clock C4 via the clock output selector 172 (operation B301).
  • the offset adjustment delay 171 is provided for the following reason. In the initialization mode, the variable delay value is determined only by the coarse delay circuit 400, whereas in the lock mode, both the coarse delay circuit 400 and the fine delay circuit 500 determine the variable delay value.
  • a circuit in general, in a logic circuit, the same circuit operation can be realized regardless of whether the active logic is set to “H” level or “L” level. Therefore, also in this embodiment, a circuit can be realized by setting the logical value of the operation clock C4 to "L".
  • the RS latch 161 is reset by the output of the flip-flop 119 (signal S103) (operation B302). That is, in the initialization mode, the operation clock C4 is a pulse having one cycle width.
  • the write signal WT having one clock width is output to the coarse delay circuit 400 (operation B303).
  • the number of stages of the coarse delay circuit 400 is determined at the rise of the write signal WT, and the result of the determination is written to the course register 402 of the coarse delay circuit 400 at the fall of the write signal WT.
  • the initialization mode ends with the write signal WT, and the lock mode signal M goes to the "H” level half a clock after that, and the mode shifts to the lock mode.
  • the lock mode signal M becomes “H” level
  • the output of the one-shot pulse generation circuit 173 becomes the operation clock C4 via the clock output selector 172 (operation B401).
  • control circuit in BIAS ON will be described.
  • a circuit for alleviating the fluctuation of the delay value due to the power supply voltage is employed.
  • a circuit for giving BIAS to the transistor is also provided. Since this circuit generates DC current by applying VCC to VSS during operation, it must be turned ON only during DLL operation in order to prevent unnecessary current consumption. Therefore, a sequence circuit for BIAS generation is provided in the control circuit!
  • the contact BIASF3 When the signal 111 goes to the "L” level, the contact BIASF3 operates as a shift register composed of the flip-flops 114 and 117 that goes to the "L” level. Thereafter, during the three clocks of the internal clock C2, Both the contacts BIASF1 and BIASF2 are at the “H” level, and the signal S112 of the contact BIASON also outputs the “H” level for three clocks of the internal clock C2 (operation B502). That is, the signal S112 of the contact BIASON becomes “H” level at the rise of the signal S111, and becomes “L” level three clocks after the fall. The "H” level is held for three clocks after the fall because the operating clock C4 must be output twice even after the fall of the signal S111 due to the DLL specifications, so there is a margin for one time. It is.
  • the timing of two cycles is set by the flip-flops 116 and 117, the output power of the flip-flop 117 becomes “H” level, and the flip-flops 111 to 113 are reset via the NOR circuit 152, and at the same time,
  • the reset signal RST becomes “H” level
  • the flip-flop F118-121, the dummy delay circuit 200, the phase comparison circuit 300, the coarse delay circuit 400, and the fine delay circuit 500 in the DLL are reset (operation B604).
  • the coarse delay circuit 400 has a built-in latch (consisting of a clocked inverter) to determine to which stage the clock C4 reaches in the initialization mode, and it is necessary to reset the latch at the end of this initialization mode. There is.
  • FIG. 7 is a circuit diagram showing the configuration of the dummy delay circuit of FIG. 2
  • FIG. 8 is a diagram showing the configuration of the fine adjustment circuit of FIG.
  • the dummy delay reset signal becomes “L” and resets the clock paths of the delay circuit 202 and the fine adjustment circuit 203.
  • the reset signal RST is used when the burst starts. And the internal circuit reset signal at the end of the burst.
  • the write signal WT becomes “ ⁇ ” when the number of stages of the coarse delay circuit 400 is determined in the initialization mode, and is to reset the clock path once for the lock mode operation later.
  • the selector 201 supplies the operation clock CF supplied from the control circuit 100 in FIG.
  • the lock mode signal is at the “ ⁇ ” level (in the lock mode)
  • the DLL clock C3 input from the fine delay circuit 500 in FIG.
  • the delay circuit 202 is configured using a plurality of inverter chains each having a set of four and outputs a clock C200.
  • the fine adjustment circuit 203 is an input to the fine adjustment circuit 203 (“H” or “L” signal S201, S202 , The amount of delay is adjusted based on S203).
  • An example of this circuit is shown in Fig. 8, where only one of the inputs of the NAND circuit 221-228 is at the """level and the output is at the" L "level. The output is inverted by the inverter and the""" level is inverted. It becomes. All of the clocked inverters 211-218 open only the clocked inverter paired with the NAND circuit of the input power ' ⁇ ' level.
  • the clock C 200 passes through the delay applying unit (0 to 7) and the opened clocked inverter.
  • the clock is output to the selector 204 as the clock C201.
  • the fine adjustment circuit 203 has a configuration in which the number of delay sections through which the clock passes from input to output can be switched from 0 to 7.
  • S201, S202, and S203 are signals output from a storage unit provided in the same chip. If, for example, a nonvolatile memory cell is used as a storage unit, a value is externally written at the time of shipment. By using a register consisting of volatile memory cells such as SRAM, flip-flops, etc., external force values can be written when used. More, it is possible to fine-tune.
  • the selector 204 supplies an input to the coarse delay circuit 400.
  • the lock mode signal is at “H” level (in lock mode)
  • the input is output to the phase adjustment circuit 300.
  • FIG. 9 is a circuit diagram showing a configuration of the phase comparison circuit of FIG. 2, and FIG. 10 is a diagram showing one embodiment of the phase comparison circuit of FIG. Although the reset signal RST in FIG. 9 is input to the latch of the flip-flop 308-312, it is omitted in FIG.
  • the phase comparison circuit 300 compares the phases of the reference clock C5 and the delayed clock C6.
  • the reference clock C5 is a signal output from the control circuit 100 once every three clocks of the internal clock C2.
  • the reset signal RST causes the latch circuits 308-312, the RS flip-flop circuit 302, The RS flip-flop circuit 318 is reset.
  • the delay clock C6 to be compared is input to the RS flip-flop 302 via the NAND circuit 301.
  • the other input of the NAND circuit 301 receives the reference clock enable signal RCEN (operation C101).
  • the role of the NAND circuit 301 is to perform a phase comparison only once every three clocks of the internal clock C2, and to inhibit the input of the delay clock C6 in other clocks.
  • the operation clock C4 which is the source of the delay clock C6, is a one-shot pulse generated by the AND circuit 173 in the control circuit 100, so that the “H” level period is short. I'm familiar. This is to compensate for the “H” level period in order to prevent erroneous determination when performing the phase comparison.
  • the RS flip-flop 302 is reset when the reference clock enable signal RCEN becomes “L” level, and the signal S301 becomes “L” level (operation C103).
  • each contact N303-306 of each latch circuit 303-306 (signal S303-S306) is input to the rising phase determination circuit 307 (operation C106).
  • the phase determination circuit 307 is composed of a general combinational logic circuit (see Fig. 10), each output of the latch circuits 303-306 (signals S303-S306), a coarse delay circuit 400 signals COASELO, COASEL15 , And signals FINEREG0, In combination with EXMINREG, signals CPLUSF and CMINUSF that control the coarse delay circuit 400 and signals FPLU SF, FMINUSF and EXMINUSF that control the fine delay circuit 500 are output (operation C107). Note that the phase determination circuit (combinational logic circuit) 307 sets the minimum delay amount for both delay circuits 400 and 500 by using the delay amount setting signals output from the coarse delay circuit 400 and the fine delay circuit 500. (0 stage).
  • the signal CPLUSF (the number of stages of the coarse delay circuit 400 plus) is as follows.
  • the signal FINEREG is 1
  • the signal FP LUSF is 1 (fine Carry from the delay circuit 500).
  • the signal CMINUSF (the number of stages of the coarse delay circuit 400 minus) is as follows.
  • the signal FMINUS becomes 1 (digits from the fine delay circuit 500).
  • the signal FPULSF (the number of stages of the fine delay circuit 500 plus) is as follows.
  • the signal EXMINUSF which is not necessary or can be carried out by the coarse delay circuit 400, is as follows.
  • phase determination circuit 307 is a combinational circuit, it is necessary to measure the timing of the final output for controlling coarse delay circuit 400 and fine delay circuit 500. Therefore, the output of the phase determination circuit 307 is input to the subsequent-stage latch circuits 308-312 (operation C108). Each latch circuit 308-312 captures the output of the phase determination circuit 307 when the signal S307 obtained by delaying the reference clock C5 is at "H" level (operation C109). That is, after the latch circuits 303-306 for phase comparison are closed at the "H" level of the reference clock C5, the latch circuits 308-312 take in the phase determination result of the phase determination circuit 307.
  • the latch circuits 308-312 close (latch the phase determination result) (operation C110). Further, an AND circuit 313-317 is provided after the latch circuit 308-312, and the signals COAPLUS, COAMINUS, FINE PLUS, FINEMINUS, and EXTRAMINUS are output by the register control signal COMPOE (operation C111).
  • the register control circuit COMPOE is generated by the RS flip-flop 318.
  • the clock C200 is a signal obtained by delaying the reference clock C5 through the coarse delay circuit 400.
  • the NOR circuit 319 is for resetting the RS flip-flop 318 when the reference clock C5 becomes "H" level, that is, when the phase comparison starts.
  • FIG. 11 is a circuit diagram showing a configuration of the coarse delay circuit of FIG. 2
  • FIG. 12 is a circuit diagram showing a configuration of the coarse delay register circuit of FIG.
  • the course delay circuit 400 includes n (16 in the present embodiment) series-connected course delay register circuits 410 in which the course delay cell 401 and the course register 402 are paired. ing.
  • the operation clock C4 is input to each coarse delay register circuit section 410.
  • the operation clock C4 input from the dummy delay circuit 200 is input to the terminal IN1 of the first stage coarse delay register circuit 410, and is supplied to the NAND circuit 451 and the inverter circuit 421 (operation D101).
  • the other input of the NAND circuit 451 is the output SYSEL of the paired coarse register 402, which is reset at the start of the DLL operation and is at the "L" level. Therefore, operation clock C4 is not transmitted to terminal OUT2 (operation D102).
  • the clocked inverter 431 is controlled by the write signal WT supplied from the control circuit 100, and is enabled when the write signal WT is at the "L” level.
  • the operation clock C4 is output to the terminal OUT1 via the inverter circuit 421, the transfer gate 441, the clocked inverter 431, the NAND circuit 452, the inverter circuit 422, and the transfer gate 442 (operation D103).
  • This node is the path that gives a course delay (one stage).
  • the output S401 of the NOR circuit 456 at that time is output from both the contact P401 and the contact P402. Becomes "H" level when "L” level, otherwise it becomes “L” level (operation D106). That is, the condition that the output S401 of the NOR circuit 456 becomes “H” level depends on the contact point P401 and the contact point P402. Are both at “L” level. This condition means that the "H" level of the operation clock C4, which is an input from the terminal IN1, reaches the contact P401, reaches the contact P402, and so on.
  • the write signal WT is at the "H” level
  • the clocked inverter 433 is open, and the input IN5 is a reset signal, which is "L” at this time.
  • the information is transmitted to the contact P405 (operation D107).
  • the value of the contact P403 is at the “H” level, and when the above condition is satisfied, the value of the contact P403 is “L” level in the course delay register circuit 410. .
  • signal COAPLUS and signal COAMINUS output from phase comparison circuit 300 are at “L” level, and clocked inverters 434 and 435 are closed.
  • the value of the contact P404 is at the “L” level in which the write signal WT is inverted, so that the clocked inverters 436 and 437 are closed.
  • the value of the contact P404 is inverted to “H” level to open the clocked inverter 438, and the value obtained by inverting the value of the contact P405 before the change is latched (operation D108). That is, when the write signal WT is at the “H” level, the value of the contact P405 changes (only one coarse delay register circuit is “H”). The output of child OUT3 does not change.
  • the operation clock C4 is input to the terminal IN1 of the coarse delay cell 401 of the first coarse delay register circuit 410. At this time, if "H” is written to the pair of coarse registers 402, the output of the terminal OUT3 is "H”, and the output of the terminal OUT2 becomes the inverted value of the operation clock C4 via the NAND circuit 451. (Operation D201). The output from the terminal OUT2 reaches the output OUTA of the coarse delay circuit 400 via the clock synthesizing unit 411, and is output to the fine delay circuit 500 (operation D202). Since the value at pin OUTA is the inverse of the value at pin OUT2, it becomes positive logic for operation clock C4.
  • the operation of the coarse delay circuit in the lock mode (lock-on operation) will be described.
  • the signal COAPLUS and the signal COAMINUS corresponding to the phase comparison result are input from the phase comparison circuit 300 (operation D301).
  • the signals COAPLUS and COAMINUS are 1-clock-wide "H" level pulses.
  • clocked inverter 435 opens when signal COAPLUS is at “H” level.
  • the input of the terminal IN3 is the output value of the terminal OUT3 of the coarse delay register circuit 410 immediately before the course delay register circuit 410 of interest (the value written in the coarse register 402). Therefore, only when the signal COA PLUS is at the “H” level and the value written in the course register 402 of the previous course delay register circuit 410 is “H”, the value of the contact P405 is “H”. Level (operation D302).
  • Clocked inverter 435 opens when signal COAPLUS is at "H” level. Since “L” is written in the coarse register 402 of the previous coarse delay register circuit 410, the value of the contact P405 becomes “L” level. Then, when the signal COAPLUS becomes “L” level, the clocked inverter 436 is opened, the value “L” of the contact P405 is latched, and “L” is written into the coarse register 402.
  • clocked inverter 434 opens at signal COAMINUS power S “H” level.
  • the input of the terminal IN4 is the output value of the terminal OUT (the value written in the coarse register 402) of the coarse delay register circuit 410 immediately after the target coarse delay register circuit 410. Therefore, only when the signal COA MINUS is at “H” level and the value written to the course register 402 of the next coarse delay register circuit 410 is “H”, the value of the contact P405 is at “H” level. (Operation D304).
  • Clocked inverter 434 opens when signal COAMINUS is "H” level. Since “L” is written in the course register 402 of the course delay register circuit 410 one step after that, the value of the contact P405 becomes “L” level. Then, when the signal COAMINUS becomes “L” level, the clocked inverter 436 is opened, the value “L” of the contact P405 is latched, and “L” is written into the coarse register 402.
  • the coarse register 402 of each coarse delay register circuit 410 is reset by inputting a reset signal to the terminal IN5 at the start and end of the burst ("L" is written).
  • the number of stages of the coarse delay circuit can be increased or decreased by reflecting the result of the phase comparison in the phase comparison circuit 300.
  • FIG. 13 shows one embodiment of a delay cell that reduces the fluctuation of the delay time with respect to the voltage.
  • the delay element (delay cell) in FIG. 11 includes an inverter 421, a transfer gate 441, an inverter 422, and a transfer gate 442.
  • the BIAS contacts which are divided by resistors RF0-RF3, depend on changes in the power supply voltage VCC.
  • the NBIAS contact, divided by the resistor RF5—RF9, the N-channel transistor TR1, and the resistor RF4 is adjusted to have the opposite characteristic to the BIAS voltage, which is the gate voltage of the transistor TR1. In other words, when the power supply voltage increases, the voltage at the BIAS contact increases, and the on-resistance of the transistor TR1 decreases. Therefore, the voltage at the NBIAS contact will be low.
  • the gate voltage of the N-channel transistor constituting the transfer gates of the transfer gates 441 and 442 also decreases, so that the resistance values of the transfer gates 4 41 and 442 increase and the overall transfer gate
  • the delay increases. That is, when the power supply voltage increases, the delay value of the transfer gate increases, and characteristics opposite to the normal delay characteristics can be obtained. Since the normal inverters 421 and 422 become smaller as the power supply voltage increases, the combination of the inverters 421 and 422 and the transfer gates 441 and 442 minimizes the fluctuation of the delay value even when the power supply voltage increases. be able to .
  • the delay values of the inverters 421 and 422 increase, and the delay values of the power transfer gates 441 and 442 decrease.By combining them, even if the power supply voltage decreases, the delay value increases. Can be minimized. That is, even if the power supply voltage fluctuates up and down, the fluctuation of the delay value can be minimized.
  • FIG. 14 is a circuit diagram showing a configuration of the fine delay circuit of FIG.
  • FIG. 15 is a circuit diagram showing a configuration of the fine delay circuit of FIG. 14, and
  • FIG. 16 is a circuit diagram showing a configuration of the fine register circuit of FIG. Note that COACKO in the figure corresponds to OUTA in FIG.
  • the delay applying unit in FIG. 15 includes an inverter and a circuit having characteristics opposite to the inverter circuit with respect to the power supply voltage, similarly to the delay cell in FIG. It is designed to minimize changes in volume.
  • the fine delay circuit 500 is a fine delay circuit 510, a fine register circuit 511, and an extra minus register circuit composed of a flip-flop (a signal for bypassing the fine delay circuit 500 output from the phase comparator circuit 300).
  • a register for storing a certain signal EXTRAM INUS) 512 is provided.
  • the n fine register circuits 511 are prepared, and in conjunction with the fine delay circuit 510, the fine delay value is adjusted in (n + 1) steps.
  • only one fine register circuit 511 is provided, and the fine delay value has two gradations and is referred to as 0-stage and 1-stage.
  • In the coarse register 402 of the coarse delay circuit 400 there is no state in which all stages "L" are written, but in the fine register circuit, all stages "L” may be written, so that (n + 1) stages It becomes.
  • the combinational logic circuit composed of the inverters 515 and 516 and the NAND circuits 513 and 514 is a control circuit for carrying up and down in conjunction with the coarse register 402 of the coarse delay circuit 400.
  • the signals COAPLUS and COAMINUS are at "L” level.
  • the signals FINEPLUS and FINEMINUS are 1 clock width "H" pulses.
  • the fine register circuit 511 is reset by the "L" level of the lock mode signal M (in the initialization mode) (operation E101). Since the signals FINEPL US and FINEMINUS from the phase comparison circuit 300 in the lock mode are at the "L" level, the clocked inverters 531 and 532 are closed and the clocked inverter 533 is open and the output of the ONAND circuit 525 (signal 50 1) is the force to become “L”. [0142] Thereafter, the lock mode is set, and when the "H" level of the signal FINEPLUS is input from the phase comparison circuit 300, the clocked inverter 532 opens.
  • each fine register circuit 511 is input to the fine delay circuit 510, and the clocked inverters 551 and 552 connected in parallel are enabled to change the drive capability to increase or decrease the delay value (operation E401).
  • the extra minus register 512 is set at the "L" level (in the initialization mode) of the lock mode signal, and outputs the "H" level signal EXMINREG.
  • the clocked inverter 553 of the fine delay circuit 510 opens, bypassing the delay applying section (operation E501), and FDBCKO from SYDLLFINECKO (corresponding to DLL clock C3 in Fig. 2) is a dummy delay circuit. Output to 200.
  • FINECKOB (corresponding to DLL clock C3 in FIG. 2) is output from SYDLLFINECKOB to clock driver 7.
  • the value of the signal EXMINREG is changed according to the value of the signal EXTRAMINUS from the phase comparison circuit 300 and the falling edge of COMPOE ("H" pulse of one clock width) (operation E502).
  • the clocked inverter 553 functions as switching means for bypassing the delay applying unit in the fine delay circuit.
  • the location of the DLL circuit of the present invention is preferably as close to the power supply PAD as possible.
  • the purpose of this is to avoid the effects of internal power supply fluctuations and power supply noise, as well as the effects of voltage drops due to power supply wiring resistance.
  • the power supply line supplied to the DLL is made independent of the power supply wiring of other circuits, and a noise filter (for example, a CR) Is effective.
  • a noise filter for example, a CR
  • the DLL circuit of the present invention can be applied to a DLL (Delay Locked Loop) circuit useful in a flash memory, and can be used for a semiconductor memory such as a flash memory.
  • DLL Delay Locked Loop

Landscapes

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Abstract

　　本発明のＤＬＬ回路は、外部クロックに対する内部クロック遅延に相当するダミー遅延（ダミー遅延回路２００）と、遅延量調整信号により遅延量を調整するコース遅延回路４００およびファイン遅延回路５００を持つ可変遅延付加回路と、内部クロックと可変遅延回路及びダミー遅延を介して入力される遅延クロックとの位相を比較し、可変遅延付加回路に遅延量調整信号を出力する位相比較回路３００とを有する。バースト開始時の初期化モードとして、内部クロックの１クロック周期の間、論理“１”にセットされる第１の信号を、ダミー遅延を通して可変遅延付加回路に入力し、可変遅延付加回路により第１の信号の論理“１”の継続時間を内部クロックの１クロック周期の終了まで検出し、継続時間を基にコース遅延回路の遅延量を設定することによって可変遅延付加回路の遅延量を初期設定する。

Description

DLL回路
技術分野
[0001] 本発明は、半導体メモリ、例えば、フラッシュメモリにおいて有用な DLL (Delay L ocked Loop)回路に関する。
背景技術
[0002] 近年、不揮発性メモリとして、フラッシュメモリの需要が急速に伸びている。その状況 下において、読み出し速度の高速化も進んでおり、 100MHzを超えるクロック周波数 での動作も実用化する必要が迫られている。そのため、フラッシュメモリにおいても内 部クロック遅延をキャンセルするための仕^ aみが必要不可欠になってきた。これまで に、フラッシュメモリを対象としたものではないが、様々な DLL (Delay Locked Lo op)回路が提供され、或いは、提案されている（例えば、特許文献 1参照)。
[0003] 特許文献 1：特開 2001— 326563号公報
発明の開示
発明が解決しょうとする課題
[0004] 以下、 DLL回路の必要性について図 17を参照しつつ説明する。図 17は DLL回路 の必要性を示す図である。
本発明の DLL回路（後述）では高速クロック（例えば、 133MHz)でのバーストシン クロナス動作を目標としている。ところが、図 17 (a)に示すように外部クロック 133MH z、周期 T= 7. 5nsでは、内部クロック遅延（約 3— 4ns)と、 DQバッファ遅延（約 5ns) により、 DQ出力のタイミングが遅くなり、仕様上のセットアップタイム（0. 5ns)を確保 することができない。
そこで、 DLL回路を採用することにより、内部クロック遅延等をキャンセルし、外部ク ロックに対する DQ出力のセットアップタイムを確保する。この DLL回路では、図 17 (b )に示すように、チップ内部で遅延した内部クロックをさらに次の外部クロックまで遅ら せることでクロックの内部遅延をキャンセルする。
[0005] 内部クロックを次の外部クロックのエッジまで遅らせるためには、「周期 T 内部クロッ ク遅延」の遅延素子 (DLL遅延)を用意すればよい。ただし、これでは周期 Tが一定 の場合し力使えない（内部クロック遅延 + DLL遅延 =クロック周期 T)。そこで、さらに 多様な周期に対応するためには、周期が大きくなると DLL遅延を大きぐ周期が小さ くなると、 DLL遅延を小さくする制御を行えばよい。そのために、クロック周期を判定 する回路 (位相比較回路）、位相比較回路の判定により遅延量を可変できる遅延回 路（可変遅延付加回路）の、二つの回路を用意し、「内部クロック遅延 + DLL遅延 = クロックの 1周期 T」の状態を作り出す。
[0006] これを実現するための、従来力もある DLL回路について図 18を参照しつつ説明す る。図 18は DLL回路の従来例を示す図である。
図 18に示す DLL回路 1000に与えられる内部クロック（内部 CLK)は外部クロック に比べある程度タイミングが遅れて入力される（符号 1001で示す内部クロック遅延 Δ t)。このままのクロックを使用すると、 DQのタイミングは内部クロック遅延の分（A t)が そのまま遅れるため、外部でのセットアップが取れなくなる可能性がある。
[0007] そこで、 DLL回路 1000では遅れたクロックをさらに遅らせて外部クロックと同相に することで内部クロック遅延をキャンセルする。 DLL回路 1000は内部クロック遅延に 対し、多様な周期に対応するため、可変遅延付カ卩回路 1004を使用する。さらに内部 クロックと同等のダミー遅延 1002を付加した状態で、位相比較回路 1003により、もと の内部クロックと位相比較し、同相（ダミー遅延 +可変遅延 = 1周期）となるように可 変遅延付加回路 1004の遅延量を調整する。位相が同相となった時点で、ダミー遅 延分（ Δ ΐΠを引 、た DLLクロックは内部遅延（ =ダミー遅延）がキャンセルされてお り、外部クロックと同相〖こなる。図 19にタイミングチャートを示す。
[0008] 図 19において、遅延クロックと内部クロックの位相が合うように可変遅延付カ卩回路 1 004で遅延量を調節する（ダミー遅延 + DLL遅延 = 1クロック周期）。位相が合った 時点で、「ダミー遅延（内部クロック遅延相当） +DLL遅延 =周期 T」となり、遅延クロ ックカもダミー遅延を引いたタイミングの DLLクロックは外部クロックと同相となる。
[0009] 上記 DLL回路では、基本的に外部クロック周波数は未知であることから位相比較と 補正を何度も繰り返し行う必要があるため、位相補正に力かる時間は数 10—数百サ イタルが必要である。 [0010] しかし、現状のフラッシュメモリの仕様ではシンクロナス読み出し開始力も数クロック で DQを出力する必要があり、上記 DLL回路など従来の DLL回路ではその仕様を 満たすことができないという問題がある。或いは、現状のフラッシュメモリの仕様を満 たすために、スタンバイ時も外部クロックを入力し、常に DLL回路で位相補正を行う 手法が考えられるが、これではいたずらに消費電力が増大してしまうという問題が発 生する。
[0011] そこで、本発明は、スタンバイ時力 数クロックで補正された DLLクロックを発生させ ることができる DLL回路を提供することを目的とする。
課題を解決するための手段
[0012] 請求項 1に記載の DLL回路は、外部クロックに対する内部クロック遅延に相当する ダミー遅延と、遅延量調整信号により遅延量を調整するコース遅延回路およびフアイ ン遅延回路を持つ可変遅延付加回路と、内部クロックと前記可変遅延回路及びダミ 一遅延を介して入力される遅延クロックとの位相を比較し、前記可変遅延付加回路 に遅延量調整信号を出力する位相比較回路とを有する DLL回路であって、バースト 開始時の初期化モードとして、前記内部クロックの 1クロック周期の間、論理" 1"にセ ットされる第 1の信号を、前記ダミー遅延を通して前記可変遅延付加回路に入力する 手段と、前記可変遅延付加回路により前記ダミー遅延を通して入力された前記第 1 の信号の論理" 1"の継続時間を前記内部クロックの 1クロック周期の終了まで検出し 、前記継続時間を基に当該可変遅延付カ卩回路内のコース遅延回路の遅延量を設定 することによって当該可変遅延付カ卩回路の遅延量の初期値を設定する手段と、を備 え、前記可変遅延付カ卩回路における遅延量の初期設定後のロックモードとして、前 記内部クロックを前記可変遅延付カ卩回路内のコース遅延回路およびファイン遅延回 路により遅延させると共に、前記位相比較回路により出力される遅延量調整信号によ り当該可変遅延付カ卩回路内のコース遅延回路およびファイン遅延回路の遅延量を 補正しつつ、 1クロック周期遅れで前記外部クロックに同期する出力クロックを生成す るクロック出力手段と、を備えることを特徴とする。
[0013] 請求項 2に記載の DLL回路は、外部クロックに対する内部クロック遅延に相当する ダミー遅延と、遅延量調整信号により遅延量を調整するコース遅延回路およびフアイ ン遅延回路を持つ可変遅延付加回路と、内部クロックと前記可変遅延回路及びダミ 一遅延を介して入力される遅延クロックとの位相を比較し、前記可変遅延付加回路 に遅延量調整信号を出力する位相比較回路とを有する DLL回路であって、バースト 開始時の初期化モードとして、前記内部クロックの 1クロック周期の間、論理" 1"にセ ットされる第 1の信号を、前記ダミー遅延を通して前記可変遅延付加回路に入力する 手段と、前記可変遅延付加回路により前記ダミー遅延を通して入力された前記第 1 の信号の論理" 1"の継続時間を前記内部クロックの 1クロック周期の終了まで検出し 、前記継続時間を基に当該可変遅延付カ卩回路内のコース遅延回路の遅延量を設定 することによって当該可変遅延付カ卩回路の遅延量の初期値を設定する手段と、を備 え、前記可変遅延付カ卩回路における遅延量の初期設定後のロックモードとして、前 記内部クロックを前記可変遅延付カ卩回路内のコース遅延回路およびファイン遅延回 路により遅延させると共に、前記位相比較回路により出力される遅延量調整信号によ り当該可変遅延付カ卩回路内のコース遅延回路およびファイン遅延回路の遅延量を 補正しつつ、 1クロック周期遅れで前記外部クロックに同期する出力クロックを生成す るクロック出力手段と、を備え、前記コース遅延回路は、前記初期化モードにおける 可変遅延付加回路および前記初期値の設定を記憶する手段として作動し、前記ロッ クモードにお ヽて粗 ヽ単位遅延量をもつ租可変遅延付加回路として作動し、前記フ ァイン遅延回路は、前記ロックモード時において細かい単位遅延量を持つことにより 前記コース遅延回路の単位遅延量を補完する遅延量を付加する細可変遅延付加回 路として作動することを特徴とする。
[0014] 請求項 3に記載の DLL回路は、前記ロックモードにおいて、前記位相比較回路の 判定の結果、前記内部クロックに対して予め定めた閾値の遅延量を付加した前記遅 延クロックの位相力 前記内部クロックより遅い場合、前記遅延クロックに前記可変遅 延回路内のファイン遅延回路で遅延を付加させない手段を有することを特徴とする。
[0015] 請求項 4に記載の DLL回路は、前記可変遅延付回路を構成するコース遅延回路 およびファイン遅延回路内の遅延素子をインバータ回路と電源電圧に対して該イン バータ回路と逆特性を有する回路とにより構成することを特徴とする。
[0016] 請求項 5に記載の可変付加遅延回路は、外部クロックに対する内部クロック遅延に 相当するダミー遅延と、遅延量調整信号により遅延量を調整するコース遅延回路お よびファイン遅延回路を持つ可変遅延付加回路と、内部クロックと前記可変遅延回路 およびダミー遅延を介して入力される遅延クロックとの位相を比較し、前記可変遅延 付加回路に遅延量調整信号を出力するとともに、前記コース遅延回路および前記フ ァイン遅延回路から出力される遅延量設定信号により前記コース遅延回路および前 記ファイン遅延回路が最小の遅延量設定であることを検知するための論理回路を備 える位相比較回路とを有する DLL回路を構成する当該可変付加遅延回路であって 、前記ファイン遅延回路内において、前記位相比較回路から出力されるファイン遅延 回路をバイパスさせるための信号を記憶するレジスタと、前記レジスタの出力により、 ファイン遅延回路内の遅延付与部をバイパスさせるための切り替え手段とを備え、前 記コース遅延回路および前記ファイン遅延回路の両方が最小の遅延量設定であり、 且つ、前記遅延クロックの位相が前記内部クロックより遅い場合はファイン遅延回路 の遅延付与部をバイパスし、ファイン遅延回路での遅延を付加しな 、ことを特徴とす る。
発明の効果
[0017] 請求項 1によれば、バースト開始時に、前記内部クロックの 1クロック周期の間出力さ れる第 1の信号をダミー遅延を通して可変遅延付カ卩回路に入力する。可変遅延付加 回路では第 1の信号の論理" 1"の継続時間を 1クロック周期が終わるまで計測し、こ の «続時間を基にコース遅延回路の遅延量を設定することにより可変遅延付カ卩回路 の遅延量を初期設定する。これにより、動作開始時においてきわめて短時間に位相 の調整を行うことが可能になる。
[0018] 請求項 2によれば、バースト開始時に、前記内部クロックの 1クロック周期の間出力さ れる第 1の信号をダミー遅延を通して可変遅延付カ卩回路に入力する。可変遅延付加 回路では第 1の信号の論理" 1"の継続時間を 1クロック周期が終わるまで計測し、こ の «続時間を基にコース遅延回路の遅延量を設定することにより可変遅延付カ卩回路 の遅延量を初期設定する。これにより、動作開始時においてきわめて短時間に位相 の調整を行うことが可能になる。
また、ロックモードにおいては、ファイン遅延回路でコース遅延回路の単位遅延量 を補完するようになって 、るため、遅延量の調整幅を小さくすることが可能になって 、 る。
[0019] 請求項 3によれば、コース遅延回路の遅延量およびファイン遅延回路の遅延量がと もに最小設定であるにもかかわらず、遅延クロックの位相が遅すぎる場合に対処可能 になるという利点がある。つまり、可変遅延付加回路で付加可能な遅延量の範囲を 大きくすることができるという利点がある。
[0020] 請求項 4によれば、インバータ回路と電源電圧に対して該インバータと逆特性を有 する回路とにより可変遅延回路の遅延素子を構成しているので、電源電圧の変動に 対する遅延量の変化を抑えることが可能になる。
[0021] 請求項 5によれば、コース遅延回路の遅延量およびファイン遅延回路の遅延量がと もに最小設定であるにもかかわらず、遅延クロックの位相が遅すぎる場合に対処可能 になるという利点がある。つまり、可変遅延付加回路で付加可能な遅延量の範囲を 大きくすることができるという利点がある。
図面の簡単な説明
[0022] [図 1]本発明の実施の形態における半導体メモリの構成例 (シンクロナス読み出し系） を示す図。
[図 2]図 1の DLL回路の構成の概略を示す構成概略図。
[図 3]図 2の DLL回路の動作を説明するためのタイミングチャート。
[図 4]図 2の制御回路の構成を示す回路図。
[図 5]図 2の制御回路の構成を示す回路図。
[図 6]図 4の立下りワンショットパルス回路の構成を示す回路図。
[図 7]図 2のダミー遅延回路の構成を示す回路図。
[図 8]図 7の微調整回路の構成を示す図。
[図 9]図 2の位相比較回路の構成を示す回路図。
[図 10]図 9の位相比較回路の 1実施例を示す図。
[図 11]図 2のコース遅延回路の構成を示す回路図。
[図 12]図 11のコースディレイレジスタ回路の構成を示す回路図。
[図 13]電圧に対する遅延時間の変動を低減するディレイセルの 1実施例を示す図。 [図 14]図 2のファイン遅延回路の構成を示す回路図。
[図 15]図 14のファインディレイ回路の構成を示す回路図。
[図 16]図 14のファインレジスタ回路の構成を示す回路図。
[図 17]DLL回路の必要性を説明するための図。
[図 18]DLL回路の従来例を示す図。
[図 19]図 18の DLL回路の動作を説明するためのタイミングチャート。
符号の説明
[0023] 6 DLL回路
100 制御回路
200 ダミー遅延回路
300 位相比較回路
400 コース遅延回路
500 ファイン遅延回路
発明を実施するための最良の形態
[0024] 以下、本発明を実施するための最良の形態について図面を参照しつつ説明する。
《半導体メモリ回路》
図 1は、本発明の実施の形態における DLL回路を用いた半導体メモリの構成例 (シ ンクロナス読み出し系）を示す図であり、フラッシュメモリの例を示したものである。な お、各信号の語尾の「 #」は負論理" L"で有効になることを示している。
[0025] 図 1において、コマンドデコーダ Zコマンドレジスタ 1は、アドレスおよび DINをデコ ードしてコマンドを判定し、コマンド書き込み信号 WRITE #により判定結果をレジス タに格納する。また、バーストモードの種類、クロックレイテンシ、 DLLの使用 Z不使 用を設定する。ユーザコマンド入力に基づく DLL有効信号 (DLLの使用 Z不使用を 表わす信号) VIは、バーストシンクロナス制御回路 3、 DLL回路 6、 DOUT用フリツ プフロップ (DOUT用 FZF) 13へ出力される。また、ユーザコマンド入力に基づく設 定信号 (バーストモードの種類、クロックレイテンシを示す信号）は、バーストナスシン クロナス制御回路 3へ出力される。なお、アドレスはコマンド指定用アドレス、 DINはコ マンド指定用データである。 [0026] クロック制御回路 2は、チップイネ一ブル信号 CE #とアドレス有効信号 (入力される アドレスが読み出し時の有効アドレスであることを示す信号) ADV#とに基づいてバ 一スト開始信号 (バースト読み出しを開始させるための信号) STを発生してバースト シンクロナス制御回路 3と DLL回路 6へ出力する。また、外部クロック C1から入力バッ ファを介して内部クロック C2を発生させ、バーストシンクロナス制御回路 3と DLL回路 6とクロックド'ライノ 7へ供給する。
[0027] バーストシンクロナス制御回路 3は、バーストシンクロナス読み出し時に、読み出しァ ドレス（読み出し用のアドレス）の入力が行われ、また、バーストアドレスの生成、セン スアンプの制御、センスデータラッチの制御、 DLLイネ一ブル信号 ENを発生させる この DLLイネ一ブル信号 ENは、バーストの開始やバーストの終了を DLL回路 6に伝 えるための信号である。
[0028] アドレスデコーダ 4は、バーストシンクロナス制御回路 3からのバースト開始アドレス（ バーストリードを開始するアドレス信号)をデコードし、メモリアレイ 5に供給する。
[0029] DLL回路 6は、外部クロック C1とほぼ同相となる DLLクロック C3を生成し、クロック ドライバ 7へ供給する。なお、 DLL回路 6の詳細については後述する。
[0030] クロックドライバ 7は、 DOUT用 FZF13に、クロック制御回路 2力らの内部クロック C
2および DLL回路 6からの DLLクロック C3をバッファして供給する。
[0031] センスアンプ 8は、バーストシンクロナス制御回路 3からのアドレス遷移信号 ATDに よりセンスを開始する。
[0032] バースト用データラッチ Zデータセレクタ 12は、フリップフロップ（FZF) 10を介して バーストシンクロナス制御回路 3からのバーストデータラッチ信号によりセンスアンプラ ツチ回路 9を介してセンスアンプ 8からの出力データをラッチする。また、フリップフロッ プ（FZF) 11を介してバーストシンクロナス制御回路 3からのバーストアドレス（バース トシンクロナス制御回路 3で自動的に生成されるバーストシーケンス用アドレス）に従 つて、センスアンプ 8により読み出されたデータを DOUT用 FZF13へ送る。
[0033] DOUT用 FZF13は、 DOUTバッファ 14に出力する最終データをラッチする。
また、 DLLを使用する場合と使用しな ヽ場合での出力タイミングを調整する。 [0034] 次に、図 1に示す半導体メモリの DLL回路不使用時と DLL回路使用時の夫々の動 作の概略を説明する。ただし、シンクロナスバースト動作において、 DLL回路を使用 するか、使用しないかはユーザコマンドにより入力される。
[0035] < DLL回路不使用 >
まず、 DLL回路 6を使用しな 、場合の動作につ!、て記載する。
クロック制御回路 2にお 、てチップィネーブル信号 CE #またはアドレス有効信号 A DV #の立下りエッジを検知し、双方の信号が有効なると、バースト開始信号 STを出 力する。バーストシンクロナス制御回路 3はバースト開始信号 STを受け、ノ ーストアド レス、バーストデータラッチ信号を生成し、バースト読み出し動作を行う。このとき、 DL L有効信号 VIはディセーブルであるため、 DLL回路 6は動作しない。また、 DOUT 用 FZF13においては、 DLL有効信号 VIがディセーブルであることを感知し、 DLL クロック C3ではなぐ内部クロック C2を使用して、バースト出力データを DOUTバッフ ァ 14に送る。
[0036] < DLL回路使用 >
次に、 DLL回路 6を使用する場合の動作について記載する。
クロック制御回路 2にお 、てチップィネーブル信号 CE #またはアドレス有効信号 A DV #の立下りエッジを検知し、双方の信号が有効になると、バースト開始信号 STを 出力する。バーストシンクロナス制御回路 3はバースト開始信号 STを受け、バースト アドレス、バーストデータラッチ信号を生成し、バースト読み出し動作を行う。この際、 バーストシンクロナス制御回路 3は、コマンドデコーダ Zコマンドレジスタ 1からの設定 信号が示すユーザーによって設定されたクロックレイテンシより 1クロック少ないレイテ ンシを自動的に設定する（クロックレイテンシ自動補正)。
同時にバーストシンクロナス制御回路 3は DLL有効信号 VIがイネ一ブルであること を感知し、 DLLイネ一ブル信号 ENを DLL回路 6に出力する。 DLL回路 6では DLL 有効信号 VI、バースト開始信号 ST、および DLLイネ一ブル信号 ENを感知し、 DL L動作を開始し、外部クロック C1とほぼ同相に補正された DLLクロック C3を DOUT 用 FZF13へ供給する。 DOUT用 FZF 13においては、 DLL有効信号 VIがイネ一 ブルであることを感知し、内部クロック C2ではなぐ DLLクロック C3を使用して、バー スト出力データを DOUTバッファ 14に出力する。
[0037] 所定のバーストシーケンスが終了すると、バーストシンクロナス制御回路 3は DLLィ ネーブル信号 ENをディセーブルにし、これを受けた DLL回路 6は DLL動作を終了 する。
[0038] 上述した図 1の半導体メモリにお 、て DLL使用と DLL不使用の切り替え機能を設 けたのは次の理由による。 DLLの基本的な動作は外部クロック C1に対して遅延を持 つ内部クロック C2を、外部クロック C1の次のエッジまで遅らせることである（同相にす る）。その場合、クロック周波数が低くなると、内部クロック C2に与える遅延量が大きく なり、内部で用意する遅延素子の増大を招くことになる（チップ面積増大)。そのため 、内部クロック C2の遅延の影響が少ない、低周波数時は DLLを使用せず、内部クロ ック C2の遅延の影響が無視できない高周波数時に DLLを使用するようにユーザコ マンドで選択できるようにするためである。例えば、 100MHzを基準として、 100MH z以下では、内部クロックの遅延の影響が少ないので、 DLL回路 6を作動させず、 10 OMHz以上で DLL回路 6を作動させる機能（リードコンフィギュレーション機能）を使 用するかどうかをユーザーが設定できるようにするためである。
[0039] また、クロックレイテンシ自動補正機能を設けたのは次の理由による。 DLLクロック C3は内部クロック C2に対してさらに遅延が与えられたものであるため、 DOUT用 F ZF13において、バースト出力データのタイミングを調整すると、 DLL回路 6を使用し ない場合に比べて、 1クロック分のレイテンシが発生する。そのため、 DLL使用時は、 バースシンクロナス制御回路 3において、内部の動作レイテンシをユーザー設定より 1クロック小さくして DOUT用 FZF13での 1クロック分の遅延をキャンセルし、外部か ら見た場合のレイテンシをユーザー設定と等しくすることができるようにするためであ る。
[0040] 《DLL回路の構成》
以下、図 1の DLL回路の詳細について図面を参照しつつ説明する。
まず、本実施の形態の DLL回路の構成及び動作の概略について図 2及び図 3を 参照しつつ説明する。図 2は DLL回路の構成の概略を示す構成概略図であり、図 3 は図 2の DLL回路の動作を説明するためのタイミングチャートである。なお、 DLL回 路の各構成要素の詳細にっ 、ては他の図を用いて後述する。
[0041] 制御回路 100は、 DLL動作用のクロック生成 (Timing generator)、モード切替、スタ ンバイ、リセット等の制御を行う。
ダミー遅延回路 200は、クロックの内部遅延量（A t)に相当する遅延を生じさせる 遅延回路である。
位相比較回路 300は、 2つのクロック（制御回路 100からの基準クロック C5、ダミー 遅延回路 200からの遅延クロック C6)の位相比較を行い、コース遅延回路 400に信 号 COAPLUSや信号 COAMINUSを出力し、ファイン遅延回路 500に信号 FINE PLUSや信号 FINEMINUSや信号 EXTRAMINUS (ファイン遅延回路 500をバイ パスさせるための信号)を出力する。
[0042] コース遅延回路 400は、コースディレイセル 401とコースレジスタ 402がー体となつ たコースディレイレジスタ部が n個（本実施の形態では 16個）直列に接続されてなり、 遅延量の粗補正 (例えば、 Ins)を行う。ここで、 nはクロック周波数、クロック C2の遅 延などにより決められる値であり、本件明細書では、適宜、「段数」と呼ぶ。
ファイン遅延回路 500は、ファインディレイセル 501と n個のファインレジスタ 502の 直列接続部の対などにより構成されてなり、遅延量の補正 (例えば、 0. 5ns)を行う。 なお、コース遅延回路 400の単位遅延量（例えば、 Ins)より、ファイン遅延回路の 単位遅延量 (例えば、 0. 5ns)は大きい。
クロックドライバ 7は、 DLLクロック C3 (B)を出力する。
[0043] 《DLL回路の動作》
以下、図 2の DLL回路の動作を順に説明する。
[0044] <初期化モード >
まず、 DLL回路の回路リセットおよび動作回路 (初期化モード）における動作を説 明する。
[0045] 図 1のクロック制御回路 2にてチップィネーブル信号 CE #またはアドレス有効信号 ADV #の立下りエッジの検知を行ってその双方が有効になって出力されるバースト 開始信号 STが DLL回路 6の制御回路 100に入力される。これにより、 DLL回路 6内 部のフリップフロップやレジスタ等で構成される順序回路がリセットされる。リセット後、 内部クロック C2の 1つ目の立下りエッジに同期して動作クロック CFが制御回路 100 力もダミー遅延回路 200へ出力される。この動作クロック CFがダミー遅延回路 200を 通って動作クロック C4となって、コース遅延回路 400に入力される（動作 A101)。こ の経路を図 2の点線 aで示す。
ただし、動作クロック CFは周期性のあるクロックではなくて、内部クロック C2の立下 りエッジで RSフリップフロップがセットされた出力である" H"レベルの信号である。 また、一般的に論理回路においては、アクティブな論理を" H"レベル、 "L"レベル のいずれに設定しても同じ回路動作を実現することができる。従って、本実施例にお いても動作クロック CFの論理値を" L"として回路を実現することもできる。
[0046] 他方、制御回路 100にて、内部クロック C2の 2つ目の立下りエッジに同期して書き 込み信号 WTが" H"レベルになる。その後、内部クロックの 3つ目の立上りエッジに同 期して書き込み信号 WTが" L"レベルになり、半クロック幅の同期パルスとなって、コ ース遅延回路 400に出力される（動作 A102)。
[0047] 制御回路 100にて、上記の RSフリップフロップが書き込み信号 WTの" H"レベルで リセットされて動作クロック CFが" L"レベルになり、これによりダミー遅延回路 200から 出力される動作クロック C4も" L"レベルになる（動作 A103)。
[0048] コース遅延回路 400にて、各コースディレイセル 401に含まれているクロックドイン バータを書き込み信号 WTの" H"レベルでディセーブルとし、動作クロック C4の出力 を止める（動作 A104)。これは、動作クロック CFが" H"レベルになつてから書き込み 信号 WTを" H"レベルにするまでの 1クロックの間のみ動作クロック C4を伝達させるた めである。
[0049] コース遅延回路 400の各段のコースレジスタ 402は自身の対であるコースディレイ セル 401の論理（"H"レベル、 "L"レベル）を参照して、書き込み信号 WTの" H"レべ ルによりクロックドインバータがデイセ一ブルとなった時点でどの段まで動作クロック C 4が到達したかを判定する。そして、書き込み信号 WTが" L"レベルになると、各段の コースレジスタ 402は判定結果を書き込む。ただし、クロックドインバータがデイセ一 ブルとなり、動作クロック C4がとまった時点で動作クロック C4が到達したコースディレ ィセル 401の対になるコースレジスタ 402 (動作クロック C4が到達しているコースディ レイセル 401のうち一番後ろのコースディレイセル 401の対になるコースレジスタ 402 )のみ" H"が書き込まれる（動作 A105)。
[0050] これにより初期化モードが終了する。以上の動作により、「ダミー遅延回路 200によ るダミー遅延 +コース遅延回路 400によるコース遅延 =外部クロックの 1周期」の設定 が完了する。なお、この時点ではまだ DLLクロック C3は出力されていない。
また、 DQノ ッファの能力が低く DQバッファでの遅延が大きくなつた場合や、使用 周波数が高くなつた場合 (相対的に内部クロック遅延、 DQ遅延が遅くなつたのと同じ )に、内部クロック遅延をキャンセルするだけでは外部クロックと DQ出力の同期が取 れな 、場合 (セットアップ時間が取れな 、場合）は「ダミー遅延回路 200によるダミー 遅延 +コース遅延回路 400によるコース遅延 + DQバッファ遅延に相当するダミー遅 延=外部クロックの 2周期」を判定できるように回路を構成することにより、 DQバッファ の遅延分もキャンセルすることができる。本発明ではこの実施例は示されていないが 、本発明の実施例に若干の論理回路を追加することにより、容易に実現可能である。
[0051] なお、上記の初期化モードの説明から分力るように、初期化モードにおいて、コー ス遅延回路 400は、初期化モードにおける可変遅延付カ卩回路として作動する（この 初期化モードではファイン遅延回路 500は可変遅延付カ卩回路として作動していない 。；)とともに、遅延量の初期値を記憶する手段として作動している。
[0052] <ロックモード（初期クロック出力） >
次に、 DLL回路のロックモード (初期クロック出力）における動作を説明する。
[0053] 上記動作 A105で書き込み信号 WT力 "L"レベルとなりコースレジスタ 402の書き 込みが終了した半クロック後、制御回路 100にて内部クロック C2の 3つ目の立下りェ ッジに同期してロックモード信号 Mが" H"レベルになる。このロックモード信号 Mが" H"レベルとなったのを受けて制御回路 100は動作クロック C4の経路を図 2の実線 b で示す経路へと切り替える（動作 A201)。
[0054] 制御回路 100にて、上記動作 A201の半クロック後、即ち、内部クロックの 4つ目以 降の立上りエッジに同期したワンショットパルスを毎クロック発生させ、このパルス信号 を動作クロック C4としてコース遅延回路 400の各コースレジスタ 402に出力する（動 作 A202)。なお、内部クロック C2を使用せずにワンショットとするのは、動作クロック C 4の" L"レベルの期間でコース遅延回路 400およびファイン遅延回路 500の段数を 切り替える構成上、内部クロック C2のデューティ比を変化させ、動作クロック C4の" L "レベルの期間を長く取って、切り替え時のタイミングに余裕を持たせるためである。
[0055] 上記動作 A202で発生した動作クロック C4はコース遅延回路 400のコースディレイ セル 401およびファイン遅延回路 500のファインディレイセル 501を通って DLLクロッ ク C3となる。 DLLクロック C3はクロックドライバ 7を通って DLLクロック C3 (B)となる（ 動作 A203)。なお、スタート時のリセット動作によってファイン遅延回路 500の設定は 0段となっており、未調整のままであるが、初期化モードの説明で記載したように、コ ース遅延回路 400のコースディレイセル 401の精度では補正されている。なお、これ は実用可能な精度である。
[0056] このロックモード（初期クロック出力）の動作〖こより、内部クロック C2の 4クロック目力 ら内部クロック C2の立上りエッジに同期した DLLクロック C3を発生させることができる 。つまり、外咅クロック C1の 5クロック目と初期クロックが同ネ目の DLLクロック C3を発生 させることがでさる。
[0057] <ロックモード（ロックオン動作） >
さらに、 DLL回路のロックモード（ロックオン動作）における動作を説明する。
[0058] 上記動作 A201において、ロックモード信号 Mが" H"レベルになった 1クロック後、 内部クロック C2の 4つ目の立下りエッジから制御回路 100において 3クロックに 1回の 割合で基準クロックィネーブル信号 RCENが出力される。この基準クロックイネーブ ル信号 RCENと内部クロック C2との論理積 (AND)をとつた信号を基準クロック C5と し、位相比較回路 300へ出力する（動作 A301)。即ち、基準クロック C5は、内部クロ ック C2の 5つ目の立上りエッジから 3クロックに 1回の割合で出力される。
なお、 3クロックに 1回の割合とするのは、動作周波数が高くなると位相比較、コース 遅延回路 400およびファイン遅延回路 500の段数調整の一連の動作が 1サイクル内 に完了しない可能性があることを考慮したものである。
[0059] 位相比較回路 300にて、基準クロック C5に対し、遅延クロック C6の位相が遅いか 速いかを判定する。つまり、 DLL回路の基本的なロック条件である「可変遅延 (コース 遅延とファイン遅延） +ダミー遅延 = 1周期」であるかを判定する（動作 A302)。ただ し、遅延クロック C6は、動作クロック C4がコース遅延回路 400のコースディレイセル 4 01、ファイン遅延回路 500のファインディレイセル 501およびダミー遅延回路 200を 順に通過して遅延が与えられた信号である。
ロックモードに移行して力 最初の動作クロック C4は内部クロック C2の 4つ目の立 上りエッジから出力が開始される（上記動作 A202参照)。この動作クロック C4がコー ス遅延回路 400のコースディレイセル 401、ファイン遅延回路 500のファインディレイ セル 501およびダミー遅延回路 200を順に通った後の遅延クロック C6はほぼ 1周期 遅れの信号となる。これは、初期化モードにおいてコース遅延回路 400の精度で遅 延の設定が完了して 、るからである。
これ〖こ対し、基準クロック C5は内部クロック C2の 5クロック目で出力される。 したがって、位相比較回路 300では DLL回路の基本的なロック条件である「可変遅 延 (コース遅延とファイン遅延） +ダミー遅延 = 1周期」であるかを判定していることに なる。
また、 DQノ ッファの能力が低く DQバッファでの遅延が大きくなつた場合や、使用 周波数が高くなつた場合 (相対的に内部クロック遅延、 DQ遅延が遅くなつたのと同じ )に、内部クロック遅延をキャンセルするだけでは外部クロックと DQ出力の同期が取 れな 、場合 (セットアップ時間が取れな 、場合）は「可変遅延 (コース遅延とファイン 遅延） +ダミー遅延 + DQバッファ遅延に相当するダミー遅延 = 2周期」を判定できる ように回路を構成することにより、 DQバッファの遅延分もキャンセルすることができる 。本発明ではこの実施例は示されていないが、本発明の実施例に若干の論理回路 を追加することにより、容易に実現可能である。
[0060] 位相回路 300は上記動作 A302の判定結果に基づ 、て信号 (信号 COAPLUS、 信号 COAMINUS、信号 FINEPLUS、信号 FINEMINUS、信号 EXTRAMINU S)を出力する (動作 A303)。
[0061] コース遅延回路 400およびファイン遅延回路 500では位相比較回路 300の出力信 号（信号 COAPLUS、信号 COAMINUS、信号 FINEPLUS、信号 FINEMINUS )を受けて段数の調整が行われ、あるいは、ファイン遅延回路 500では位相比較回路 300の出力信号（信号 EXTRAMINUS)を受けてファインディレイセル 501をバイパ スさせる動作を行う（動作 A304)。このバイパスさせる動作は、コース遅延回路 400 の段数およびファイン遅延回路 500の段数がともに 0段 (最小設定)であるにもかかわ らず、遅延クロック C6の位相が遅すぎる場合に対処可能とするものである。つまり、 内部クロック C2に対し予め定められた閾値 (コース遅延回路 400の段数およびフアイ ン遅延回路 500の段数を最小設定にした場合にそれらにより付加される遅延量およ びダミー遅延回路 200により付与される遅延量の総和）を付与した遅延クロック C6の 位相が基準クロック C5より遅い場合、ファイン遅延回路 500内の遅延付与部（図 15 参照）をバイパスさせることによってファイン遅延回路 500で遅延を付与しな 、ように するものである。
[0062] コース遅延回路 400およびファイン遅延回路 500では、位相比較回路 300から出 力信号が何も出力されていない場合には「可変遅延 +ダミー遅延 = 1周期」が成立し ており、コース遅延回路 400およびファイン遅延回路 500は動作しない（ロックオン状 態）（動作 A305)。
[0063] ロックオンが成立した後も位相比較は 3クロックに 1回の割合で実行され、クロック周 期の変動及び電源電圧の変動や環境温度の変動による遅延値の変動に対し、その 都度コース遅延回路 400とファイン遅延回路 500は段数の増減を行って位相を補正 する（動作 A306)。
[0064] なお、上記のロックモード（初期クロック出力、ロックオン動作）の説明、およびコース 遅延回路 400の単位遅延量がファイン遅延回路 500の単位遅延量より大き!/ヽと!、う 上述の記載力も分力るように、ロックモードにおいて、コース遅延回路 400は、粗い単 位遅延量を持つ租可変遅延付カ卩回路として作動し、ファイン遅延回路 500は細かい 遅延量を持つことによりコース遅延回路 400の単位遅延量を補間する遅延量を付カロ する細可変遅延付カ卩回路として作動している。
[0065] <バースト終了動作 >
さらに、 DLL回路のバースト終了における動作を説明する。
[0066] DLL回路 6は DLLイネ一ブル信号 ENの立下りエッジを受けて DLL動作を終了す る（動作 A401)。バーストシンクロナス読み出し全体の動作はいわゆるパイプライン 処理を行って ヽる仕様上、バーストシンクロナス制御回路 3から DLLイネ一ブル信号 ENの" L"レベル（バースト終了）を受けてから、 2サイクルの間は DLLクロック C3を出 力する必要がある。そのため、制御回路 100内にシフトレジスタを設けて 2クロック分 のタイミングを計って!/、る。
[0067] DLLイネ一ブル信号 ENはバースト開始時に" H"レベルで DLL回路 6に入力され る力 DLL回路 6内の順序回路（シーケンス回路）はこの" H"レベルを使用せず、バ 一ストシーケンス終了の条件として使用するだけである。バースト開始はバースト開始 信号 STにより行われる。
[0068] 以下、 DLL回路の各部について図面を参照しつつ説明する。
[0069] <制御回路 >
制御回路の動作について図 4から図 6を参照しつつ説明する。図 4および図 5は図 2の制御回路の構成を示す回路図であり、図 6は図 4の立下りワンショットパルス回路 の構成を示す回路図である。
[0070] <リセット動作 >
まず、制御回路のリセット動作を説明する。ただし、上述したように、バースト開始信 号 STは、図 1のクロック制御回路 2に入力されるチップィネーブル信号 CE #または アドレス有効信号 ADV#の立下りエッジで" H"レベルとなり、内部クロック C2の 1つ 目の立上りエッジで" L"レベルとなるパルスである（図 3参照）。
[0071] クロック制御回路 2からバースト開始信号 STが NAND回路 101を介してフリップフ ロップ 111一 117に供給され、フリップフロップ 111一 117をリセットする（動作 B101) 。同時に NOR回路 152を介して他の回路（位相比較回路 300、コース遅延回路 400 、ファイン遅延回路 500)にリセット信号 RSTを出力する（動作 B102)。 NAND回路 101の使用目的はバースト開始信号 STがチップ上で大きな遅延を持たされて DLL 回路 6に供給された場合、リセット解除 (バースト開始信号が" L"レベルになる）のタイ ミングが遅れて、内部動作開始が遅くなることを防ぐため、内部クロック C2の 1つ目の 立上りで（"H"レベル)バースト開始信号 STを強制的に" L"レベルにするためである
[0072] <クロックイネ一ブル動作 >
次に、制御回路のクロックィネーブル動作を説明する。 上記リセット動作後、フリップフロップ 115の出力の反転信号 (信号 S101)は" H"レ ベルになっている。その後クロック C2の 1つ目の" H"レベルでハーフラッチ 141の出 力（信号 S 102)は" H"レベルになる（動作 B201)。
[0073] NAND回路 102には信号 S 102とロックモード信号 Mの反転信号が入力され、フリ ップフロップ 121の出力であるロックモード信号 Mはリセット直後" L"レベルで、その 反転信号は" H"レベルである。したがって、リセット後内部クロック C2の 1つ目の" H" レベルで初期化モードのクロックィネーブル信号 EN1は" H"レベルとなる（初期化モ ード開始）（動作 B202)。
[0074] その後、ロックモード信号 Mが" H"レベルとなると（図 3参照）、クロックイネ一ブル信 号 EN 1が "L"レベル（ディセーブル）になると同時に N AND回路 103を介してロック モードのクロックィネーブル信号 EN2は" H"レベルとなる（ロックモード開始）（動作 B 203)。
[0075] NAND回路 104によりフリップフロップ 111一 113はバースト開始信号 STによるリ セット後も、ロックモード信号 Mが" L" (初期化モード）の期間は «続してリセット状態 にある。ロックモード信号 Mが" H"レベルになり、ロックモードになるとフリップフロップ 111一 113のリセット状態は解除され、内部クロック C2の立下りに同期して動作を開 始し、内部クロック C2の 3クロックに対して 1回の割合で基準クロックィネーブル信号 R CENを発生させる（動作 B204)。
[0076] <初期化モード >
さらに、制御回路の初期化モードにおける動作を説明する。
上記動作 B202でクロックィネーブル信号 EN1が" H"レベルとなり、さらに内部クロ ック C2が" L"レベルになることにより、 RSラッチ 161をセットし、その出力は" H"レべ ルになる。この" H"レベルのクロックがオフセット調整ディレイ 171およびダミー遅延 2 00を通り、クロック出力セレクタ 172を介して動作クロック C4となる（動作 B301)。オフ セット調整ディレイ 171を設けたのは次の理由による。初期化モードではコース遅延 回路 400のみで可変遅延の値を決定するのに対して、ロックモードではコース遅延 回路 400およびファイン遅延回路 500の双方を可変遅延の値を決定して 、る。その ため、初期化モードではオフセット調整ディレイ 171を通すことによって、初期化モー ドにおけるコース遅延回路 400のみで決定された可変遅延の値と、ロックモードにお けるコース遅延回路 400およびファイン遅延回路 500の双方によって決定された可 変遅延の値と、の差をキャンセルすることができるようにしたものである。
また、一般的に論理回路においては、アクティブな論理を" H"レベル、 "L"レベル のいずれに設定しても同じ回路動作を実現することができる。従って、本実施例にお いても動作クロック C4の論理値を" L"として回路を実現することもできる。
[0077] RSラッチ 161は、セットから 1クロック後に、フリップフロップ 1 19の出力（信号 S 103 )により、リセットされる（動作 B302)。即ち、初期化モードにおいては、動作クロック C 4は 1周期幅のパルスとなる。
これと同時に 1クロック幅の書き込み信号 WTがコース遅延回路 400へ出力される（ 動作 B303)。なお、この書き込み信号 WTの立上りでコース遅延回路 400の段数が 決定され、書き込み信号 WTの立下りでその判定結果がコース遅延回路 400のコー スレジスタ 402に書き込む。
[0078] くロックモード >
さらに、制御回路のロックモードにおける動作を説明する。
初期化モードが書き込み信号 WTで終了し、その半クロック後にロックモード信号 M 力 S "H"レベルになることでロックモードに移行する。ロックモード信号 Mが" H"レベル となることによって、ワンショットパルス発生回路 173の出力がクロック出力セレクタ 17 2を介して動作クロック C4になる（動作 B401)。
[0079] < BIAS ON動作 >
さらに、制御回路の BIAS ONにおける動作を説明する。コース遅延回路 400およ びファイン遅延回路 500において、電源電圧による遅延値の変動を緩和させるため の回路を採用している。そのためにトランジスタに BIASを与えるための回路も設けて いる。この回路は動作時 VCC力も VSSにかけて DC電流を発生するため、無駄な電 流消費を防ぐために、 DLL動作時のみ ONにする必要がある。そのため制御回路内 に BIAS発生のためのシーケンス回路を設けて!/、る。
[0080] 信号 1 1 1が" H"レベルになると、接点 BIASF3が速やかに" H"レベルとなるため、 接点 BIASONの信号 S 1 12も速やかに" H"レベルとなり、バイアス発生回路を ONに する（動作 B501)。
[0081] 信号 111が" L"レベルになると、接点 BIASF3は" L"レベルとなる力 フリップフロッ プ 114一 117で構成されるシフトレジスタの働きで、その後、内部クロック C2の 3クロッ クの間は接点 BIASF1, BIASF2は共に" H"レベルとなり、接点 BIASONの信号 S 112も内部クロック C2の 3クロックの間は" H"レベルを出力する（動作 B502)。すなわ ち、接点 BIASONの信号 S112は信号 S111の立上りで" H"レベルとなり、立下りの 3クロック後に" L"レベルになる。立下り後 3クロックの間" H"レベルに保持するのは、 DLLの仕様上信号 S111の立下り後も動作クロック C4を 2回出力する必要があるか ら、 1回分余裕を持たせたものである。
[0082] <バースト終了 >
さらに、制御回路のバースト終了の動作について説明する。
信号 S111力 "L"レベルになると、フリップフロップ 114のクロック入力は" H"レベル となり、フリップフロップ 114の出力が" H"レベル（フリップフロップ 115の入力が" H" レベル）となる（動作 B601)。ディレイ 131と NAND回路 105は何らかの要因で信号 S 111に" L"レベルのノイズ（ひげ）が発生した場合にそのノイズをマスクして不用意 に DLL回路が止まるのを防ぐ。
[0083] フリップフロップ 115の入力が" H"となった次の内部クロック C2の立ち上がりでフリ ップフロップ 115の出力が" H"レベルとなって、インバータで反転されて信号 S101は "L"レベルとなる（動作 B602)。内部クロック C2が" H"レベルの期間であるので、ノヽ 一フラッチ 141を介して信号 S102が" L"レベルになり、クロックイネ一ブル信号 EN2 力 S"L"レベルとなり、動作クロック C4の出力が停止する（動作 B603)。すなわち、信 号 S 111が立下がって力 ここまでの動作は 2サイクルとなり、信号 S 111の立下りから 2クロック分は動作クロック C4を出力し、その後動作クロック C4の出力は停止する。
[0084] さらに、フリップフロップ 116, 117により 2サイクルのタイミングをとり、フリップフロッ プ 117の出力力 "H"レベルとなり、 NOR回路 152を介してフリップフロップ 111一 11 3をリセット状態にし、これと同時にリセット信号 RSTが" H"レベルとなって、 DLL内部 のフリップフロップ F118— 121、ダミー遅延回路 200、位相比較回路 300、コース遅 延回路 400およびファイン遅延回路 500をリセットする（動作 B604)。 [0085] <立下りワンショットパルス発生動作 >
さらに、図 6の制御回路の立下りワンショット回路の立下りワンショットパルス発生動 作を説明する。コース遅延回路 400には初期化モード時にクロック C4がどの段まで 到達するかを判定するためのラッチ (クロックドインバータで構成)を内蔵しており、こ の初期化モード終了時にはラッチをリセットする必要がある。
[0086] 書き込み信号 WTが入力端子 T101に入力され、書き込み信号 WTが立ち下がると 、入力端子 T101の入力が立ち下がり、出力端子 T103に" L"レベルのワンショットパ ルスが発生し、このパルスが信号 S121となる（動作 B701)。また、 DLL開始時およ び終了時のリセット信号 RSTの反転信号 RSTBが入力され、この反転信号力 L"レ ベルのとき出力端子 T103の出力カ 'L"レベルとなる（動作 B702)。
[0087] <ダミー遅延回路 >
次に、ダミー遅延回路の構成および動作について図 7および図 8を参照しつつ説 明する。図 7は図 2のダミー遅延回路の構成を示す回路図であり、図 8は図 7の微調 整回路の構成を示す図である。
[0088] リセット信号 RSTまたは書き込み信号 WT力 'Η"になると、ダミー遅延リセット信号 が" L"となり、ディレイ回路 202及び微調整回路 203のクロック経路をリセットする。リ セット信号 RSTはバースト開始時およびバースト終了時の内部回路リセット信号であ る。
書き込み信号 WTが" Η"になるのは初期化モード時にコース遅延回路 400の段数 が決定された時であり、後のロックモード動作のために一度クロック経路をリセットする ものである。
[0089] セレクタ 201はロックモード信号が" L"レベルの時（初期化モード時）、図 2の制御 回路 100から供給される動作クロック CFをディレイ回路 202へ供給する。また、ロック モード信号が" Η"レベルの時（ロックモード時）、図 2のファイン遅延回路 500から入 力される DLLクロック C3をディレイ回路 202へ供給する。
ディレイ回路 202は、 4個 1組のインバータチェーンを複数段使用して構成されてお り、クロック C200を出力する。
[0090] 微調整回路 203は微調整回路 203への入力（"H"または" L"の信号 S201, S202 , S203)に基づき遅延量を調節する。この回路例が図 8であり、 NAND回路 221— 2 28のいずれ力 1つのみ全ての入力が" Η"レベルとなって出力が" L"レベルとなり、ィ ンバータで反転されて" Η"レベルとなる。クロックドインバータ 211— 218のうち全て の入力力 'Η"レベルの NAND回路と対のクロックドインバータのみが開く。クロック C 200は遅延付与部（0から 7)と開いたクロックドインバータを通ってクロック C201とな つてセレクタ 204へ出力される。したがって、微調整回路 203ではクロックが入力から 出力までに通る遅延付与部の数を 0から 7に切り替えることが可能な構成となっている 微調整回路への入力 S201、 S202, S203は、同一チップ内に用意される記憶手 段から出力される信号であって、記憶手段として例えば不揮発性のメモリセルを使用 すれば、出荷時に外部から値を書き込むことで微調整することができ、例えば SRA Mなどの揮発性のメモリセルやフリップフロップ等で構成されるレジスタを使用すれば 、使用時に外部力 値を書き込むことにより、微調整することが可能になる。
[0091] セレクタ 204はロックモード信号が" L"レベルの時（初期化モード時）、入力をコース 遅延回路 400へ供給する。また、ロックモード信号が" H"レベルの時（ロックモード時 )、入力を位相調整回路 300へ出力する。
[0092] <位相比較回路 >
次に、位相比較回路の動作について図 9および図 10を参照しつつ説明する。図 9 は図 2の位相比較回路の構成を示す回路図であり、図 10は図 9の位相比較回路の 1 実施例を示す図である。なお、図 9のリセット信号 RSTはフリップフロップ 308— 312 のラッチに入力されるものであるが、図 9においては省略している。
[0093] 位相比較回路 300は基準クロック C5と遅延クロック C6の位相を比較する。遅延クロ ック C6は内部クロック C2がコース遅延回路 400、ファイン遅延回路 500およびダミー 遅延回路を通過した後のクロックであるので基準クロック C5と遅延クロック C6の位相 比較を行うことは、 DLL回路 6のロックオン条件である「ダミー遅延 +可変遅延 (コー ス遅延とファイン遅延） = 1周期」の判定を行うことである。基準クロック C5は制御回路 100から内部クロック C2の 3クロックに 1回の割合で出力される信号である。
[0094] リセット信号 RSTにより、ラッチ回路 308— 312、 RSフリップフロップ回路 302及び RSフリップフロップ回路 318がリセットされる。
比較対象である遅延クロック C6は NAND回路 301を介して RSフリップフロップ 30 2に入力される。 NAND回路 301の他方の入力は基準クロックィネーブル信号 RCE Nが入力される（動作 C101)。この NAND回路 301の役割は、内部クロック C2の 3ク ロックに 1回のみ位相比較を行うためであり、その他のクロックでは遅延クロック C6の 入力を禁止することである。
[0095] 基準クロックイネ一ブル信号 RCENがイネ一ブル（"H"レベル）の時、遅延クロック C6が RSフリップフロップ 302に入力され、 RSフリップフロップ 302の出力（信号 S30 1)は" H"レベルとなる（動作 C 102)。
ここで、 RSフリップフロップ 302を使用する目的は、遅延クロック C6の元となる動作 クロック C4は制御回路 100内の AND回路 173で発生されたワンショットパルスである ため" H"レベルの期間が短くなつている。このため、位相比較を行う際に誤判定を防 ぐために" H"レベルの期間を補うためである。
[0096] この RSフリップフロップ 302は基準クロックィネーブル信号 RCENが" L"レベルとな ることでリセットされて信号 S301は" L"レベルとなる（動作 C103)。
[0097] 基準クロック C5が" L"レベルの間（基準クロック C5の立上りエッジが到達していない )はラッチ回路 303— 306は開放の状態で RSフリップフロップ 302の出力（信号 S30 1)の" H"レベルが順次伝達される（動作 C104)。
[0098] 基準クロック C5が" H"レベルになると、ラッチ回路 303— 306が閉じられ (ラッチ）、 その時点で RSフリップフロップ 302の出力の伝達が止まる（動作 C105)。
[0099] 各ラッチ回路 303— 306の接点 N303— 306の値（信号 S303— S306)力 立相判 定回路 307に入力される（動作 C106)。なお、夫々の接点の信号が持つ意味は次の とおりである。「S303 = 1」はコース遅延回路 400が 1段分以上遅い。「S304 = 0」は ファイン遅延回路 500が約 1段分遅い。「S305 = 0」はファイン遅延回路 500が約 1 段分速 、。 「S 306 = 1」はコース遅延回路 400が 1段分以上速 、。
[0100] 位相判定回路 307は一般的な組み合わせ論理回路で構成されており（図 10参照） 、ラッチ回路 303— 306の各出力（信号 S303— S306)、コース遅延回路 400力もの 信号 COASELO, COASEL15、およびファイン遅延回路からの信号 FINEREG0, EXMINREGとの組み合わせにより、コース遅延回路 400を制御する元となる信号 C PLUSF, CMINUSF、およびファイン遅延回路 500を制御する元となる信号 FPLU SF, FMINUSF, EXMINUSFを出力する（動作 C 107)。なお、位相判定回路（組 み合わせ論理回路） 307がコース遅延回路 400およびファイン遅延回路 500から出 力される遅延量設定信号により両遅延回路 400, 500共に最小の遅延量設定（とも に段数が 0段)であることを検知する論理回路として機能する。
[0101] この位相判定回路 (組み合わせ回路)の論理 (各出力信号がアクティブ" 1"になる 条件)を示す。
信号 CPLUSF (コース遅延回路 400の段数プラス）に関しては次の通りである。 基準クロック C5が接点 N306まで到達し (信号 S306 = l)かつ信号 COASEL15が 0 (コース遅延回路 400の段数が 15でない）の場合、信号 FINEREGが 1で信号 FP LUSFが 1となった場合 (ファイン遅延回路 500からの桁あげ)である。
信号 CMINUSF (コース遅延回路 400の段数マイナス）に関しては次の通りである 。基準クロック C5が接点 N303まで到達して!/、な!/、（信号 S303 = 1)かつ信号 COA SEL0力 （コース遅延回路 400の段数力 SOでな!/、）の場合、信号 FINEREG力0で 信号 FMINUSが 1となった場合 (ファイン遅延回路 500からの桁さげ)である。
[0102] 信号 FPULSF (ファイン遅延回路 500の段数プラス）に関しては次の通りである。
基準クロック C5が接点 N305まで到達し (信号 S305 = 0)接点 N306まで到達して!/ヽ ない（信号 S306 = 0)場合であって、信号 FINEREG0が 0または信号 COASEL15 が 0 (桁上げする必要がないか、コース遅延回路の桁上げ可能）、さらに信号 EXMI NREG力 SOのときである。
信号 FMINUSF (ファイン遅延回路 500の段数マイナス）に関しては次の通りであ る。基準クロック C5が接点 N303まで到達し (信号 S303 = 0)接点 N304まで到達し て ヽな 、（信号 S304 = 0)場合であって、信号 FINEREG0が 1または信号 COASE L0が 0のとき (桁下げする必要はないか、コース遅延回路 400の桁下げ可能)である 信号 EXMINUSFに関しては次の通りである。信号 COASEL0が 1かつ信号 FIN EREGが 0 (コース遅延回路およびファイン遅延回路の双方が 0段)で基準クロック C 5が接点 N304まで到達して!/、な!/、（信号 S304 = 0)の場合である。 1度信号 EXMI NREGが 1になると、接点 N305まで到達して（信号 S305 = 0)接点 N306まで到達 して 、な 、 (信号 S306 = 0)条件が成立するまでその値を保持する。
これはファイン遅延回路 500の 1段分速 、ことを表わして 、る。
[0103] なお、基準クロック C5が接点 N304まで到達し (信号 S304= 1)接点 N305まで到 達していない (信号 S305 = l)場合、上記のいずれも満たさず、ロック状態を表し、基 準クロック C5と遅延クロック C6の位相があっており、位相判定回路 307は出力を行 わない。
[0104] 位相判定回路 307は組み合わせ回路であることから、コース遅延回路 400および ファイン遅延回路 500の制御を行うための最終出力のタイミングを計る必要がある。こ のため、位相判定回路 307の出力が後段のラッチ回路 308— 312に入力される（動 作 C108)。各ラッチ回路 308— 312は基準クロック C5に遅延を与えた信号 S307が" H"レベルのときに位相判定回路 307の出力を取り込む (動作 C109)。つまり、基準 クロック C5の" H"レベルで位相比較用のラッチ回路 303— 306が閉じられた後にラッ チ回路 308— 312は位相判定回路 307の位相判定結果を取り込む。
[0105] その後、基準クロック C5が" L"レベルになって、遅延が付与された信号 S307が" L "レベルになると、ラッチ回路 308— 312が閉じる (位相判定結果をラッチ）（動作 C11 0)。さらに、ラッチ回路 308— 312の後段には AND回路 313— 317が用意されてお り、レジスタ制御信号 COMPOEによって信号 COAPLUS, COAMINUS, FINE PLUS, FINEMINUS, EXTRAMINUSが出カされる（動作C111)。
[0106] 上記のレジスタ制御回路 COMPOEは RSフリップフロップ 318によって発生される 。この RSフリップフロップ 318の動作は基準クロック C5の立下りでセット（COMPOE = "H")、クロック C200でリセット（COMPOE=L)である。クロック C200は基準クロ ック C5がコース遅延回路 400を通って遅延が与えられた信号である。但し、 NOR回 路 319は基準クロック C5が" H"レベルになった時点、つまり、位相比較開始時点で R Sフリップフロップ 318をリセットするためのものである。
[0107] <コース遅延回路 >
次に、コース遅延回路の構成および動作について図 11および図 12を参照しつつ 説明する。図 11は図 2のコース遅延回路の構成を示す回路図であり、図 12は図 11 のコースディレイレジスタ回路の構成を示す回路図である。
[0108] コース遅延回路 400は、上述したように、コースディレイセル 401とコースレジスタ 4 02が対となったコースディレイレジスタ回路 410が n個（本実施の形態では 16個）直 列に接続されている。
[0109] 「初期化モード」
まず、コース遅延回路 400の初期化モードにおける動作を説明する。
各コースディレイレジスタ回路部 410に動作クロック C4が入力される。まず、ダミー 遅延回路 200から入力される動作クロック C4は 1段目のコースディレイレジスタ回路 4 10の端子 IN1に入力され、 NAND回路 451およびインバータ回路 421に供給され る（動作 D101)。 NAND回路 451の他方の入力は対をなしているコースレジスタ 40 2の出力 SYSELで、 DLL動作開始時にリセットされ、 "L"レベルになっている。した がって、動作クロック C4は端子 OUT2には伝達されない（動作 D102)。
[0110] 他方、クロックドインバータ 431は制御回路 100から供給される書き込み信号 WTに より制御され、書き込み信号 WTが" L"レベルでイネ一ブルである。書き込み信号 W Tは、図 3のタイミングチャートなどを参照して上述したように、動作クロック CFが出力 されてから（動作クロック CF = "H") 1クロック後に" L"レベルから" H"レベルに変化 するので、その間動作クロック C4はインバータ回路 421、トランスファゲート 441、クロ ックドインバータ 431、 NAND回路 452、インバータ回路 422、およびトランスファゲ ート 442を介して端子 OUT1に出力される（動作 D103)。
このノ スがコース遅延（1段分）を与えるパスである。
[0111] 端子 OUT1は次段のコースディレイレジスタ回路 410の端子 IN 1に接続されて!、る ので、書き込み信号 WTが" L"レベルの間は端子 OUT2の出力は次段のコースディ レイレジスタ回路 410に順次伝達される（動作 D 104)。
[0112] 動作クロック CFが出力されてから 1クロック後に書き込み信号 WTが" H"レベルにな ると（図 3参照）、クロックドインバータ 431が閉じ、クロックドインバータ 432が開いてそ の時点での接点 P402の値をラッチする（動作 D105)。
その時点での NOR回路 456の出力 S401は、接点 P401および接点 P402の双方 が" L"レベルのとき" H"レベルとなり、それ以外のとき" L"レベルとなる（動作 D106) つまり、 NOR回路 456の出力 S401が" H"レベルとなる条件は接点 P401および接 点 P402の双方が" L"レベルのときである。この条件が意味するところは、端子 IN1か らの入力である動作クロック C4の" H"レベルが接点 P401まで到達し、接点 P402ま で到達して 、な 、ことである。
この条件を満たすのは n個あるコースディレイレジスタ回路 410のうち 1個だけであ ることは明らかである。なぜなら、接点 P401まで到達しているということはその前のコ ースディレイレジスタ回路 410の接点 P402まで到達しており、接点 P402まで到達し てなければその後のコースディレイレジスタ回路 410の接点 P401に到達していること はありえないからである。
動作 D106は動作クロック CFの出力開始から 1クロック間に動作クロック C4がコース ディレイレジスタ回路 410の何個目まで到達することができるかを判定していることに なる。つまり、初期化モードにおける動作クロック C4はダミー遅延回路 200を通って いるので、「ダミー遅延 +可変遅延（コース遅延回路 400によるコース遅延のみ） = 1 周期」を判定して 、ることと同じである。
[0113] 書き込み信号 WTが" H"レベルであるのでクロックドインバータ 433は開いており、 入力 IN5はリセット用信号であってこの時は" L"であるので、出力（信号 S405)の値 が接点 P405に伝達される（動作 D107)。なお、上記条件が成立しているコースディ レイレジスタ回路 410では接点 P403の値は" H"レベルであり、上記条件が成立して Vヽな 、コースディレイレジスタ回路 410では" L"レベルである。
[0114] このとき、ロックモード時に位相比較回路 300から出力される信号 COAPLUSおよ び信号 COAMINUSが" L"レベルであり、クロックドインバータ 434, 435は閉じてい る。また、接点 P404の値は書き込み信号 WTが反転した" L"レベルとなっているので クロックドインバータ 436, 437は閉じている。さらに、接点 P404の値が反転されて" H"レベルとなってクロックドインバータ 438が開いており、変化前の接点 P405の値を 反転した値をラッチする（動作 D108)。即ち、書き込み信号 WTが" H"レベルで接点 P405の値が変化する（いずれ力 1つのコースディレイレジスタ回路のみ" H")力 端 子 OUT3の出力は変化しない。
[0115] 書き込み信号 WTが" H"レベルになった半クロック後に書き込み信号 WTは" L"レ ベルになる（図 3参照）。これにより、クロックドインバータ 433は閉じ、接点 P404の値 は" H"レベルとなるのでクロックドインバータ 436が開き、接点 P405の値がラッチされ る（動作 D109)。即ち、コースディレイ遅延回路 410の何れか一つのコースレジスタ 4 02に" H"が書き込まれたことになる。
[0116] 同時に、接点 P404の値が" H"レベルとなるのでクロックドインバータ 437が開き、ま たそれが反転して" L"レベルとなるのでクロックドインバータ 438が閉じて、コースレジ スタ 402に書き込まれた値が端子 OUT3に出力される（動作 D110)。
[0117] 書き込み信号 WTが "L"レベルになった直後に制御回路 100から端子 IN2に" L" レベルのパルスが入力されることになり、 NAND回路 452およびクロックドインバータ 432で構成されるラッチがリセットされる（動作 Dl 11)。
[0118] 「ロックモード（初期クロック出力）」
次に、コース遅延回路のロックモード (初期クロック出力）における動作を説明する。 ただし、上述した初期化モードの動作により、コースディレイレジスタ回路 401のコー スレジスタ 402の!、ずれか 1つのみ" H"が書き込まれて!/、る。
[0119] 動作クロック C4が 1つ目のコースディレイレジスタ回路 410のコースディレイセル 40 1の端子 IN1に入力される。このとき、対のコースレジスタ 402に" H"が書き込まれて いれば、端子 OUT3の出力は" H"であり、端子 OUT2の出力は NAND回路 451を 介して動作クロック C4の反転した値となる（動作 D201)。端子 OUT2からの出力はク ロック合成部 411を介してコース遅延回路 400の出力 OUTAに到達し、ファイン遅延 回路 500へ出力される（動作 D202)。端子 OUTAの値は端子 OUT2の値の反転論 理になるので、動作クロック C4に対しては正論理になる。
[0120] 他方、接点 P406の値は" L"レベルなので、端子 IN1への入力（動作クロック C4)は NAND回路 452によって禁止され、端子 OUT1には伝達されない。端子 OUT1は 次段の端子 IN 1の入力であるため、動作クロック C4は次段に伝達されな 、ことになる 。遅延を付与する部分を通さない (動作 D203)。
[0121] なお、コースレジスタ 402に" L"が書き込まれているコースディレイレジスタ回路 410 では端子 INIから端子 OUT1への伝達は行われ、動作クロック C4は次段に伝達さ れる。
[0122] 例えば、 1つ目のコースディレイレジスタ回路 410のコースレジスタ 410に" H"が書 き込まれていれば、そのまま NAND回路 451の経路を通過してディレイ素子は一度 も通さず、これを 0段であると記載し、 16個目のレジスタに" H"が書き込まれていれば 15段であると記載する。コース遅延回路 400では 16段の遅延値を設定することがで きる。
[0123] 「ロックモード（ロックオン動作）」
さらに、コース遅延回路のロックモード (ロックオン動作）における動作を説明する。 コース遅延回路 400にて、位相比較回路 300から位相比較結果に対応した信号 C OAPLUS、信号 COAMINUSが入力される（動作 D301)。信号 COAPLUSおよ び信号 COAMINUSは 1クロック幅の" H"レベルのパルスである。
[0124] 位相比較回路 300から信号 COAPLUSが入力された場合、信号 COAPLUSが" H"レベルでクロックドインバータ 435が開く。端子 IN3の入力は注目するコースディ レイレジスタ回路 410の 1つ前のコースディレイレジスタ回路 410の端子 OUT3の出 力値（そのコースレジスタ 402に書き込まれている値）である。したがって、信号 COA PLUSが" H"レベルで、且つ、 1つ前のコースディレイレジスタ回路 410のコースレジ スタ 402に書き込まれている値が" H"の場合のみ、接点 P405の値が" H"レベルとな る（動作 D302)。
[0125] 1クロック後信号 COAPLUSが" L"レベルとなると、クロックドインバータ 436が開き 、接点 P405の値" H"をラッチして、コースレジスタ 402に" H"が書き込まれる（動作 D 303)。
[0126] なお、前までコースレジスタ 402に" H"が書き込まれていたコースディレイレジスタ 回路 410では次のような処理が行われる。信号 COAPLUSが" H"レベルでクロックド インバータ 435が開く。その 1つ前のコースディレイレジスタ回路 410のコースレジスタ 402には" L"が書き込まれているので、接点 P405の値が" L"レベルとなる。そして、 信号 COAPLUSが" L"レベルとなると、クロックドインバータ 436が開き、接点 P405 の値" L"をラッチして、コースレジスタ 402に" L"が書き込まれる。 [0127] 例えば、 5個目のコースディレイレジスタ回路 410のコースレジスタ 402に" H"が書 き込まれていれば、信号 COAPLUSにより 6個目のコースディレイレジスタ回路 410 のコースレジスタ 402に" H"が書き込まれ、 5個目のコースディレイレジスタ回路 410 のコースレジスタ 402に" L"が書き込まれる。これにより、コース遅延回路 410の段数 の設定力 段から 5段に 1段増加する。なお、その他のコースディレイレジスタ回路 41 0のコースレジスタ 402に書き込まれた値はそのまま（"L")である。
[0128] 位相比較回路 300から信号 COAMINUSが入力された場合、信号 COAMINUS 力 S "H"レベルでクロックドインバータ 434が開く。端子 IN4の入力は注目するコースデ ィレイレジスタ回路 410の 1つ後のコースディレイレジスタ回路 410の端子 OUTの出 力値（そのコースレジスタ 402に書き込まれている値）である。したがって、信号 COA MINUSが" H"レベルで、且つ、 1つ後のコースディレイレジスタ回路 410のコースレ ジスタ 402に書き込まれている値が" H"の場合のみ、接点 P405の値が" H"レベルと なる（動作 D304)。
[0129] 1クロック後信号 COAMINUSが" L"レベルとなると、クロックドインバータ 436が開 き、接点 P405の値" H"をラッチして、コースレジスタ 402に" H"が書き込まれる（動作 D305)。
[0130] なお、前までコースレジスタ 402に" H"が書き込まれていたコースディレイレジスタ 回路 410では次のような処理が行われる。信号 COAMINUSが" H"レベルでクロッ クドインバータ 434が開く。その 1つ後のコースディレイレジスタ回路 410のコースレジ スタ 402には" L"が書き込まれているので、接点 P405の値が" L"レベルとなる。そし て、信号 COAMINUSが" L"レベルとなると、クロックドインバータ 436が開き、接点 P405の値" L"をラッチして、コースレジスタ 402に" L"が書き込まれる。
[0131] 例えば、 5個目のコースディレイレジスタ回路 410のコースレジスタ 402に" H"が書 き込まれていれば、信号 COAMINUSにより 4個目のコースディレイレジスタ回路 41 0のコースレジスタ 402に" H"が書き込まれ、 5個目のコースディレイレジスタ回路 41 0のコースレジスタ 402に" L"が書き込まれる。これにより、コース遅延回路 410の段 数の設定力 段から 3段に 1段減少する。なお、その他のコースディレイレジスタ回路 410のコースレジスタ 402に書き込まれた値はそのまま（"L")である。 [0132] 信号 COAPLUSおよび信号 COAMINUSの双方が入力されなかった場合にはコ ース遅延回路 400のコースレジスタ 402は動作しない。
[0133] 各コースディレイレジスタ回路 410のコースレジスタ 402は、バースト開始時および バースト終了時に、端子 IN5にリセット信号が入力されてリセットする（"L"が書き込ま れる。 ) o
[0134] 以上の説明から分かるように、位相比較回路 300での位相の比較結果を反映して コース遅延回路の段数を増減することができる。
[0135] 以下、電圧に対する遅延時間の変動を低減するディレイセルの 1実施例を図 13に 示す。図 11のディレイ素子（ディレイセル）はインバータ 421、トランスファゲート 441、 インバータ 422およびトランスファゲート 442により構成されて!、る。抵抗 RF0— RF3 により抵抗分圧される BIAS接点は電源電圧 VCCの変化に依存する。抵抗 RF5— R F9と Nチャンネルトランジスタ TR1および抵抗 RF4により分圧される NBIAS接点はト ランジスタ TR1のゲート電圧である BIAS電圧に対して逆特性を持つように調整され る。つまり、電源電圧が高くなると BIAS接点の電圧は高くなり、トランジスタ TR1のォ ン抵抗が減少する。そのため、 NBIAS接点の電圧は低くなる。
[0136] NBIAS接点の電圧が低くなると、トランスファゲート 441, 442のトランスファゲート を構成する Nチャンネルトランジスタのゲート電圧も低くなるため、トランスファゲート 4 41, 442の抵抗値が大きくなり、トランスファゲート全体の遅延が大きくなる。つまり、 電源電圧が高くなると、トランスファゲートの遅延値が大きくなり、通常の遅延特性と は逆の特性を持たすことができる。通常のインバータ 421, 422は電源電圧が高くな ると小さくなるので、インバータ 421, 422とトランスファゲート 441, 442とを組み合わ せることによって、電源電圧が高くなつても遅延値の変動を最小に抑えることができる 。また、電源電圧が低くなると、インバータ 421, 422の遅延値が大きくなる力 トラン スファゲート 441, 442の遅延値が小さくなるので、それらを組み合わせることによつ て、電源電圧が低くなつても遅延値の変動を最小限に抑えることができる。つまり、電 源電圧が上下に変動しても遅延値の変動を最小に抑えることができる。
[0137] <ファイン遅延回路 >
次に、ファイン遅延回路の構成および動作について図 14一 16を参照しつつ説明 する。図 14は図 2のファイン遅延回路の構成を示す回路図である。図 15は図 14のフ アインディレイ回路の構成を示す回路図であり、図 16は図 14のファインレジスタ回路 の構成を示す回路図である。なお、図中 COACKOは図 11中の OUTAに対応して いる。
また、図 15の遅延付与部は図 13のディレイセルと同様にインバータと電源電圧に対 して該インバータ回路と逆特性を有する回路とにより構成しており、これにより、電源 電圧の変動に対する遅延量の変化を最小限に抑える構成になっている。
[0138] ファイン遅延回路 500はファインディレイ回路 510と、ファインレジスタ回路 511と、 フリップフロップで構成されたエキストラマイナスレジスタ回路 (位相比較回路 300から 出力されるファイン遅延回路 500をバイパスさせるための信号である信号 EXTRAM INUSを記憶するレジスタ） 512を有する。ファインレジスタ回路 511は n個用意され、 ファインディレイ回路 510と連動して (n+ 1)段階でファイン遅延値を調整する。本実 施の形態ではファインレジスタ回路 511は 1個のみ設けられており、ファイン遅延値は 2階調で、 0段、 1段と呼ぶ。なお、コース遅延回路 400のコースレジスタ 402は全段" L"が書き込まれている状態が存在しないが、ファインレジスタ回路では全段" L"が書 き込まれることがあるので (n+ 1)段となる。
[0139] インバータ 515, 516および NAND回路 513, 514で構成される組み合わせ論理 回路はコース遅延回路 400のコースレジスタ 402と連動して桁上げ、桁下げを行うた めの制御回路である。
[0140] <桁上げ、桁下げを行わない場合の動作 >
まず、桁上げ、桁下げを行わない場合の動作を説明する。但し、信号 COAPLUS , COAMINUSは" L"レベルになっている。また、信号 FINEPLUS, FINEMINU Sは 1クロック幅の" H"パルスである。
[0141] ファインレジスタ回路 511はロックモード信号 Mの" L"レベル（初期化モード時）でリ セットされる（動作 E101)。ロックモード時の位相比較回路 300からの信号 FINEPL US, FINEMINUSが" L"レベルなのでクロックドインバータ 531, 532は閉じており 、クロックドインバータ 533は開いており、そのとき ONAND回路 525の出力（信号 50 1)は" L"になる力 である。 [0142] その後ロックモードとなり、位相比較回路 300から信号 FINEPLUSの" H"レベル が入力されると、クロックドインバータ 532が開く。最下位のファインレジスタの SYDT MINUSは VCCに固定されているため、 ONAND回路 525の出力（信号 S501)力 H"レベルとなる（動作 E102)。内部クロックの 1クロック後に信号 FINEPLUSが" L" レベルとなり、クロックドインバータ 532が閉じ、クロックドインバータ 533, 534が開き 、最下位のレジスタに" H"が書き込まれる（動作 E103)。
[0143] さらに、信号 FINEPLUSの" H"レベルが入力されると、最下位のファインレジスタ の SYDTMINUSが VCC固定のため、先に" H"が書き込まれたファインレジスタとひ とつ上のファインレジスタに Hが書き込まれる（動作 E104)。
[0144] V、ずれかの段まで" H"が書き込まれて!/、るときに信号 FINEMINUSが入力される と（"H"レベル）、最上位のファインレジスタの DTPLUSが VSS固定のため、上位側 のレジスタから順に" L"が書き込まれる（動作 E105)。すなわち、信号 FINEMINU Sの" H"レベルが入力されるとクロックドインバータ 531が開き、最上位の SYDTPL USが VSSに固定されているので、 ONAND回路 525の出力（信号 S501)は" L"レ ベルとなる。そして、 1クロック後に信号 FINEMINUSが" L"レベルとなると、クロック ドインバータ 531が閉じ、クロックドインバータ 533, 534力開き、 "L"が書き込まれる。
[0145] <桁上げ、桁下げの動作 >
さらに、ファイン遅延回路の桁上げ、桁下げ動作について説明する。
最下位のファインレジスタに" L"が書き込まれているとき（全ファインレジスタに" L" が書き込まれているとき）、信号 FINEMINUS信号の" H"レベルが入力されると、信 号 SYCOAMINUS力 ¾"レベルとなる。各ファインレジスタ内部では、 ONAND回 路 525の出力（信号 S501)力 ' H"レベルとなる。その後、信号 FINEMINUSが" L" レベルとなり、全ての段のファインレジスタに" H"が書き込まれる（動作 E201)。なお 、このときコース遅延回路 400のコースレジスタ 402には位相比較回路 300から信号 COAMINUSの" H"レベルが入力され、段数が 1段減る。このように、コース遅延回 路 400とファイン遅延回路 500は連動して桁下げを行う。
[0146] 最上位のファインレジスタに" H"が書き込まれているとき（全ファインレジスタに" H" が書き込まれているとき）、信号 FINEPLUSの" H"レベルが入力されると、 SYCOA PLUSが" H"レベルとなる。各ファインレジスタ内部では、 ONAND回路 525の出力 (信号 S501)力 "L"レベルとなる。その後、信号 FINEPLUSが" L"レベルとなり、全 ての段のファインレジスタに" L"が書き込まれる（動作 E301)。なお、このときコース遅 延回路 400のコースレジスタ 402には位相比較回路 300から信号 COAPLUSの" H "レベルが入力され、段数が 1段増える。このように、コース遅延回路 400とファイン遅 延回路 500は連動して桁上げを行う。
[0147] 各ファインレジスタ回路 511の出力がファインディレイ回路 510に入力され、並列に 接続されたクロックドインバータ 551, 552をイネ一ブルし、ドライブ能力を変化させて 、遅延値を増減させる（動作 E401)。
エキストラマイナスレジスタ 512はロックモード信号の" L"レベル（初期化モード時） でセットさせ、 "H"レベルの信号 EXMINREGを出力する。信号 EXMINREGが" H "レベルのときファインディレイ回路 510のクロックドインバータ 553が開き、遅延付与 部をバイパスし（動作 E501)、 SYDLLFINECKOから FDBCKO (図 2の DLLクロッ ク C3に相当）がダミー遅延回路 200へ出力される。また、 SYDLLFINECKOBから FINECKOB (図 2の DLLクロック C3に相当）がクロックドライバ 7へ出力される。その 後、位相比較回路 300からの信号 EXTRAMINUSの値と COMPOEの立下り（1ク ロック幅の" H"パルス）〖こより、信号 EXMINREGの値を変える（動作 E502)。なお、 クロックドインバータ 553が、ファイン遅延回路内の遅延付与部をバイパスさせるため の切り替え手段として機能する。
[0148] 本発明の DLL回路は電源変動により遅延素子の遅延量が変化するので、電源電 圧の変動もしくは電源ノイズ等に注意を要する。
本発明の DLL回路の配置場所はできるだけ電源 PADの近くが好ま 、。これは、 内部での電源変動、電源ノイズに対する影響を避けることと同時に、電源配線抵抗に よる電圧降下の影響を避けることが目的である。
電源ノイズ等による急激な電源電圧の振れに対しては、 DLLに供給される電源配 線を他の回路の電源配線カゝら独立させ、その電源ラインに例えば CRで構成されるノ ィズフイノレタ（ローノ スフィルタ等）を設けることは有効である。
[0149] 以上、本発明の好適な実施の形態について説明した力 本発明は上述の実施の 形態に限られるものではなぐ特許請求の範囲に記載した限りにおいて様々な設計 変更が可能なものである。
産業上の利用可能性
本発明の DLL回路は、フラッシュメモリにおいて有用な DLL (Delay Locked Lo op)回路に適用でき、フラッシュメモリ等の半導体メモリに利用可能である。

Claims

請求の範囲
[1] 外部クロックに対する内部クロック遅延に相当するダミー遅延と、遅延量調整信号 により遅延量を調整するコース遅延回路およびファイン遅延回路を持つ可変遅延付 加回路と、内部クロックと前記可変遅延回路及びダミー遅延を介して入力される遅延 クロックとの位相を比較し、前記可変遅延付加回路に遅延量調整信号を出力する位 相比較回路とを有する DLL回路であって、
バースト開始時の初期化モードとして、
前記内部クロックの 1クロック周期の間、論理" 1"にセットされる第 1の信号を、前記 ダミー遅延を通して前記可変遅延付加回路に入力する手段と、
前記可変遅延付加回路により前記ダミー遅延を通して入力された前記第 1の信号 の論理" 1"の継続時間を前記内部クロックの 1クロック周期の終了まで検出し、前記 «続時間を基に当該可変遅延付カ卩回路内のコース遅延回路の遅延量を設定するこ とによって当該可変遅延付加回路の遅延量の初期値を設定する手段と、
を備え、
前記可変遅延付カ卩回路における遅延量の初期設定後のロックモードとして、 前記内部クロックを前記可変遅延付加回路内のコース遅延回路およびフアイン遅 延回路により遅延させると共に、前記位相比較回路により出力される遅延量調整信 号により当該可変遅延付カ卩回路内のコース遅延回路およびファイン遅延回路の遅延 量を補正しつつ、 1クロック周期遅れで前記外部クロック〖こ同期する出力クロックを生 成するクロック出力手段と、
を備えることを特徴とする DLL回路。
[2] 外部クロックに対する内部クロック遅延に相当するダミー遅延と、遅延量調整信号 により遅延量を調整するコース遅延回路およびファイン遅延回路を持つ可変遅延付 加回路と、内部クロックと前記可変遅延回路及びダミー遅延を介して入力される遅延 クロックとの位相を比較し、前記可変遅延付加回路に遅延量調整信号を出力する位 相比較回路とを有する DLL回路であって、
バースト開始時の初期化モードとして、
前記内部クロックの 1クロック周期の間、論理" 1"にセットされる第 1の信号を、前記 ダミー遅延を通して前記可変遅延付加回路に入力する手段と、
前記可変遅延付加回路により前記ダミー遅延を通して入力された前記第 1の信号 の論理" 1"の継続時間を前記内部クロックの 1クロック周期の終了まで検出し、前記
«続時間を基に当該可変遅延付カ卩回路内のコース遅延回路の遅延量を設定するこ とによって当該可変遅延付加回路の遅延量の初期値を設定する手段と、
を備え、
前記可変遅延付カ卩回路における遅延量の初期設定後のロックモードとして、 前記内部クロックを前記可変遅延付加回路内のコース遅延回路およびフアイン遅 延回路により遅延させると共に、前記位相比較回路により出力される遅延量調整信 号により当該可変遅延付カ卩回路内のコース遅延回路およびファイン遅延回路の遅延 量を補正しつつ、 1クロック周期遅れで前記外部クロック〖こ同期する出力クロックを生 成するクロック出力手段と、
を備え、
前記コース遅延回路は、前記初期化モードにおける可変遅延付加回路および前 記初期値の設定を記憶する手段として作動し、前記ロックモードにお!、て粗!、単位 遅延量をもつ租可変遅延付加回路として作動し、
前記ファイン遅延回路は、前記ロックモード時にぉ 、て細力 、単位遅延量を持つこ とにより前記コース遅延回路の単位遅延量を補完する遅延量を付加する細可変遅延 付カ卩回路として作動する
ことを特徴とする DLL回路。
[3] 前記ロックモードにおいて、前記位相比較回路の判定の結果、前記内部クロックに 対して予め定めた閾値の遅延量を付加した前記遅延クロックの位相が、前記内部ク ロックより遅い場合、前記遅延クロックに前記可変遅延回路内のファイン遅延回路で 遅延を付加させない手段を有することを特徴とする請求項 1または請求項 2に記載の DLL回路。
[4] 前記可変遅延付回路を構成するコース遅延回路およびファイン遅延回路内の遅延 素子をインバータ回路と電源電圧に対して該インバータ回路と逆特性を有する回路 とにより構成することを特徴とする請求項 1または請求項 2に記載の DLL回路。 外部クロックに対する内部クロック遅延に相当するダミー遅延と、遅延量調整信号 により遅延量を調整するコース遅延回路およびファイン遅延回路を持つ可変遅延付 加回路と、内部クロックと前記可変遅延回路およびダミー遅延を介して入力される遅 延クロックとの位相を比較し、前記可変遅延付加回路に遅延量調整信号を出力する とともに、前記コース遅延回路および前記ファイン遅延回路から出力される遅延量設 定信号により前記コース遅延回路および前記ファイン遅延回路が最小の遅延量設定 であることを検知するための論理回路を備える位相比較回路とを有する DLL回路を 構成する当該可変付加遅延回路であって、
前記ファイン遅延回路内において、前記位相比較回路から出力されるファイン遅延 回路をバイパスさせるための信号を記憶するレジスタと、前記レジスタの出力により、 ファイン遅延回路内の遅延付与部をバイパスさせるための切り替え手段とを備え、 前記コース遅延回路および前記ファイン遅延回路の両方が最小の遅延量設定で あり、且つ、前記遅延クロックの位相が前記内部クロックより遅い場合はファイン遅延 回路の遅延付与部をバイパスし、ファイン遅延回路での遅延を付加しな 、ことを特徴 とする可変遅延付加回路。
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