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KR20100099545A - 지연동기회로 및 그를 포함하는 반도체 메모리 장치 - Google Patents

지연동기회로 및 그를 포함하는 반도체 메모리 장치 Download PDF

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KR20100099545A
KR20100099545A KR1020090018098A KR20090018098A KR20100099545A KR 20100099545 A KR20100099545 A KR 20100099545A KR 1020090018098 A KR1020090018098 A KR 1020090018098A KR 20090018098 A KR20090018098 A KR 20090018098A KR 20100099545 A KR20100099545 A KR 20100099545A
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KR
South Korea
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clock signal
signal
delay
phase difference
phase
Prior art date
Application number
KR1020090018098A
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English (en)
Inventor
김준배
배창현
이정배
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

지연동기회로가 개시된다. 본 발명의 지연동기회로는 지연제어신호에 응답하여 수신 클럭신호의 위상을 추종하는 재생 클럭신호를 발생시키는 가변지연라인부; 상기 재생 클럭신호, 또는 상기 재생 클럭신호를 반전시킨 반전재생 클럭신호 각각과 상기 수신 클럭신호의 위상차를 검출하고 그 각각의 위상차 검출신호인 제1 및 제2 위상차 검출신호를 출력하는 위상 검출부; 상기 제1 및 제2 위상차 검출신호에 기초하여 상기 수신 클럭신호의 인버젼 여부를 결정하는 인버젼 제어신호를 출력하는 인버젼 제어부; 및 상기 인버젼 제어신호에 기초하여 상기 재생 클럭신호 또는 상기 반전재생 클럭신호를 선택적으로 출력하는 인버젼부를 포함함으로써, 비반전 재생 클럭신호와 반전 재생 클럭신호 각각의 위상을 모두 수신 클럭신호의 위상과 비교하고, 비반전 재생 클럭신호와 반전 재생 클럭신호 중 초기 락킹(즉, coarse locking)이 먼저 끝난 신호를 선택한다. 따라서, 본 발명은 듀티 에러 윈도우에 무관하게 빠르고 정확한 초기 락킹(즉, coarse locking)을 수행할 수 있는 장점이 있다.
DLL, 지연동기회로, 코오스 락킹, 클럭신호

Description

지연동기회로 및 그를 포함하는 반도체 메모리 장치{Delay locked loop and semi-conductor memory device using the same}
본 발명은 지연동기회로(Delay Locked Loop, 이하 ‘DLL’이라 칭함) 및 그를 포함하는 반도체 메모리 장치에 관한 것으로서, 특히 듀티 에러 윈도우(duty error window)에 무관하게 빠른-락킹(fast locking)을 구현하는 지연동기회로 및 그를 포함하는 반도체 장치에 관한 것이다.
반도체 메모리 장치의 동작속도가 증가함에 따라 반도체 메모리 장치와 메모리 컨트롤러 사이에 원활한 데이터 전송을 위하여 신호 타이밍을 동기화시키기 위한 장치들이 사용되고 있다.
상기 장치들의 예로 위상동기회로(Phase Locked Loop, 이하 ‘PLL’이라 칭함) 또는 DLL을 들 수 있다.
PLL은 수신 클럭신호와 재생 클럭신호의 위상차에 따른 전압 제어신호를 발생하고 발생된 전압 제어신호에 응답하여 주파수가 가변되는 재생 클럭신호를 생성하는 방식으로 재생 클럭신호의 위상이 수신 클럭신호의 위상을 추종하도록 제어한다.
DLL은 수신 클럭신호와 재생 클럭신호의 위상차에 따른 전압 제어신호를 발생하고 발생된 전압 제어신호에 응답하여 재생 클럭신호의 지연량을 가변시키는 방식으로 재생 클럭신호의 위상이 수신 클럭신호의 위상을 추종하도록 제어한다.
디지털 신호 처리 분야 또는 동기식 다이나믹 랜덤 억세스 메모리 등에서는 주로 DLL 방식을 사용한다.
일반적으로 DLL은 개시 초기에 빠른 락킹을 위하여 인버젼 방식을 사용한다. ‘인버젼 방식’이란 수신 클럭신호와 재생 클럭신호의 위상차에 따라 재생 클럭신호의 반전 여부를 결정한 후 반전 또는 비반전 재생 클럭신호를 출력하는 방식을 말한다.
상기 인버젼 방식은 상기 위상차가 반주기 이상인 경우 비반전 재생 클럭신호를 출력하고 상기 위상차가 반주기 미만인 경우 반전 재생 클럭신호를 출력하도록 함으로써, 추종시간(지연시간)을 반주기 이내로 신속하게 할 수 있는 장점이 있는 반면, 재생 클럭신호의 듀티비가 변경될 경우 초기 락킹(locking) 시간이 지연되는 문제가 있다.
상기와 같은 DLL의 인버젼 방식을 설명하기 위한 도면이 도 1에 도시되어 있다. 도 1(a)는 수신 클럭신호(EXCLK)와 재생 클럭신호(RCLK)의 위상차(τ1)가 반주기 이상(τ1 ≥ T/2)인 예를 도시한다. 이 경우 DLL은 비반전 재생 클럭신호를 출력한다. 즉, 재생 클럭신호(RCLK)가 인버젼없이 그대로 출력된다.
도 1(b)는 수신 클럭신호(EXCLK)와 재생 클럭신호(RCLK)의 위상차(τ1)가 반주기 미만(τ1 < T/2)인 예를 도시한다. 이 경우 DLL은 반전재생 클럭신호(RCLKB) 를 출력한다. 즉, 재생 클럭신호(RCLK)가 인버젼되어 출력된다.
도 1(c)는 재생 클럭신호(ERCLK)의 듀티비가 50% 이하로 변동되는 예를 도시한다. 이 경우 수신 클럭신호(EXCLK)와 재생 클럭신호(ERCLK)의 위상차가 반주기 이상임에도 불구하고 DLL은 상기 위상차가 반주기 미만인 것으로 잘못 판단하고 인버젼된 재생 클럭신호(ERCLKB)를 출력한다. 따라서 이 경우 초기 락킹(locking) 시간이 반주기 이상 지연되어 동작 속도가 떨어지는 문제가 발생한다. 이 때, 만약 클럭신호의 1주기가 세팅된 최대 지연량 보다 큰 경우 클럭신호를 그 만큼 지연시킬 수 없으므로 락킹이 안되는 문제가 발생할 수도 있다.
종래에는 이러한 문제를 방지하기 위해 수신 클럭신호에 듀티 에러(duty error)가 있는 경우 듀티 에러 윈도우(duty error window)를 적용하여 인버젼 여부를 판별하는 방법이 제안되기도 하였지만, 상기 듀티 에러 윈도우를 적용하는 방법은 수신 클럭신호의 주파수에 따라 상기 듀티 에러 윈도우 폭을 가변시켜야 하는 문제가 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 에러 윈도우에 무관하게 락킹(locking)을 빠르게 수행하는 지연동기회로를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 지연동기회로를 포함하는 반도체 메모리 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 지연동기회로는 지연제어신호에 응답하여 수신 클럭신호의 위상을 추종하는 재생 클럭신호를 발생시키는 가변지연라인부; 상기 재생 클럭신호, 또는 상기 재생 클럭신호를 반전시킨 반전재생 클럭신호 각각과 상기 수신 클럭신호의 위상차를 검출하고 그 각각의 위상차 검출신호인 제1 및 제2 위상차 검출신호를 출력하는 위상 검출부; 상기 제1 및 제2 위상차 검출신호에 기초하여 상기 수신 클럭신호의 인버젼 여부를 결정하는 인버젼 제어신호를 출력하는 인버젼 제어부; 및 상기 인버젼 제어신호에 기초하여 상기 재생 클럭신호 또는 상기 반전재생 클럭신호를 선택적으로 출력하는 인버젼부를 포함한다.
상기 위상 검출부는 상기 재생 클럭신호, 또는 상기 반전재생 클럭신호의 지연구간에 상기 수신 클럭신호의 상승 에지 포함 여부를 결정하는 제1 및 제2 위상차 검출신호를 출력할 수 있다.
또한 상기 인버젼 제어부는 상기 재생 클럭신호, 또는 상기 반전재생 클럭신 호의 지연구간 중 최초로 상기 수신 클럭신호의 상승 에지를 포함하는 구간이 반전재생 클럭신호의 지연구간인 경우 상기 수신 클럭신호를 인버젼하도록 제어할 수 있다.
또한 상기 위상 검출부는 상기 재생 클럭신호 또는 상기 반전재생 클럭신호의 상승에지에서 상기 수신 클럭신호의 레벨상태를 래치하여 제1 레벨 검출신호를 출력하는 제1 플립플롭; 상기 재생 클럭신호 또는 상기 반전재생 클럭신호를 소정 시간 지연시키는 지연기; 상기 지연기를 통해 지연된 재생 또는 반전 재생 클럭신호의 상승에지에서 상기 수신 클럭신호의 레벨상태를 래치하여 제2 레벨 검출신호를 출력하는 제2 플립플롭; 상기 제1 레벨 검출신호와 상기 제2 레벨 검출신호의 조합에 의해 상기 제1 및 제2 위상차 검출신호를 출력하는 제1 논리회로; 및 상기 제1 및 제2 위상차 검출신호를 래치하여 출력하는 출력 래치부를 구비할 수 있다.
상기 위상 검출부는 상기 재생 클럭신호의 지연구간에 상기 수신 클럭신호의 상승 에지를 포함하는 지를 결정하는 상기 제1 위상차 검출신호를 출력하는 제1 위상 검출부; 및 상기 반전 재생 클럭 신호의 지연구간에 상기 수신 클럭신호의 상승 에지를 포함하는 지를 결정하는 상기 제2 위상차 검출신호를 출력하는 제2 위상 검출부를 포함하고, 상기 제1 및 제2 위상 검출기 각각은 상기 제1 플립플롭, 지연기, 제2 플립플롭, 제1 논리회로 및 출력래치부를 포함할 수 있다.
상기 위상 검출부는 상기 재생 클럭신호의 지연구간에 상기 수신 클럭신호의 상승 에지를 포함하는 지를 결정하는 상기 제1 위상차 검출신호를 출력하는 제1 위상 검출부; 및 상기 반전 재생 클럭 신호의 지연구간에 상기 수신 클럭신호의 상승 에지를 포함하는 지를 결정하는 상기 제2 위상차 검출신호를 출력하는 제2 위상 검출부를 포함할 수 있다.
또한 본 발명에서 제공하는 반도체 메모리 장치는 메모리 셀 어레이; 외부 클럭신호를 입력하는 단자; 데이터 출력단자; 내부 클럭신호에 응답하여 상기 메모리 셀 어레이로부터 독출된 데이터를 상기 외부 클럭신호에 동기시켜 상기 데이터 출력단자에 출력하는 데이터 출력 버퍼; 및 지연동기회로를 구비하며, 상기 지연동기회로는 지연제어신호에 응답하여 수신 클럭신호의 위상을 추종하는 재생 클럭신호를 발생시키는 가변지연라인부; 상기 재생 클럭신호, 또는 상기 재생 클럭신호를 반전시킨 반전재생 클럭신호 각각과 상기 수신 클럭신호의 위상차를 검출하고 그 각각의 위상차 검출신호인 제1 및 제2 위상차 검출신호를 출력하는 위상 검출부; 상기 제1 및 제2 위상차 검출신호에 기초하여 상기 수신 클럭신호의 인버젼 여부를 결정하는 인버젼 제어신호를 출력하는 인버젼 제어부; 및 상기 인버젼 제어신호에 기초하여 상기 재생 클럭신호 또는 상기 반전재생 클럭신호를 선택적으로 출력하는 인버젼부를 포함할 수 있다.
상술한 바와 같은 본 발명은 비반전 재생 클럭신호와 반전 재생 클럭신호 각각의 위상을 모두 수신 클럭신호의 위상과 비교하고, 비반전 재생 클럭신호와 반전 재생 클럭신호 중 초기 락킹(즉, coarse locking)이 먼저 끝난 신호를 선택한다. 따라서, 본 발명은 듀티 에러 윈도우에 무관하게 빠르고 정확한 초기 락킹(즉, coarse locking)을 수행할 수 있는 장점이 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시 예에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 실시 예를 예시하는 첨부도면 및 첨부도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 제1 실시 예에 따른 지연동기회로에 대한 개략적인 블록도이다. 도 2를 참조하면 본 발명의 제1 실시 예에 따른 지연동기회로(100)는 입력버퍼(110), 가변지연라인부(120), 제1 위상 검출부(130), 인버터(140), 제2 위상 검출부(150), 인버젼 제어부(160) 및 인버젼부(170)를 포함한다.
입력버퍼(110)는 외부 클럭신호 또는 수신 클럭신호(EXCLK)를 입력하여 버퍼링한다.
가변지연라인부(120)는 입력되는 지연제어신호에 응답하여 수신 클럭신호(EXCLK)의 위상을 추종하는 재생 클럭신호(RCLK)를 발생시킨다. 이를 위해 가변지연라인부(120)는 복수의 단위 지연셀(D)들과, 상기 각 지연셀(D)을 통해 출력된 서로 다른 지연 특성을 가진 클럭신호들 중 인접하는 두 개의 클럭신호를 선택하여 출력하는 멀티플렉서(MUX), 및 상기 멀티플렉서(MUX)에서 선택된 두 개의 클럭신호들을 인터폴레이팅하는 인터폴레이터(INTP: Interpolater)를 포함한다.
제1 위상 검출부(130)는 재생 클럭신호(RCLK)와 수신 클럭신호(EXCLK)의 위 상차를 검출하고 제1 위상차 검출신호(PNRM)를 출력한다. 즉 제1 위상 검출부(130)는 재생 클럭신호(RCLK)의 지연 구간에 수신 클럭신호(EXCLK)의 상승 에지 포함 여부를 결정한다. 이를 위한 제1 위상 검출부(130)의 구성 및 동작에 대한 구체적인 설명은 도 3을 참조하여 설명할 것이다.
인버터(140)는 재생 클럭신호(RCLK)를 반전시켜 반전재생 클럭신호(RCLKB)를 출력한다.
제2 위상 검출부(150)는 반전재생 클럭신호(RCLKB)와 수신 클럭신호(EXCLK)의 위상차를 검출하고 제2 위상차 검출신호(PINV)를 출력한다. 즉 제2 위상 검출부(150)는 반전재생 클럭신호(RCLKB)의 지연 구간에 수신 클럭신호(EXCLK)의 상승 에지 포함 여부를 결정한다. 이를 위한 제2 위상 검출부(150)의 구성 및 동작은 제1 위상 검출부(130)와 유사하다.
인버젼 제어부(160)는 제1 및 제2 위상차 검출신호(PNRM 및 PINV)에 기초하여 수신 클럭신호(EXCLK)의 인버젼 여부를 결정한다. 즉, 인버젼 제어부(160)는 재생 클럭신호(RCLK) 또는 반전재생 클럭신호(RCLKB)의 지연구간 중 최초로 수신 클럭신호(EXCLK)의 상승 에지를 포함하는 구간을 검출한 후 그 결과에 의거하여 수신 클럭신호(EXCLK)의 인버젼 여부를 결정한다. 예를 들어, 재생 클럭신호(RCLK)의 지연 구간에서 최초로 수신 클럭신호(EXCLK)의 상승 에지가 발생한 경우 수신 클럭신호(EXCLK)를 반전시키지 않고, 반전재생 클럭신호(RCLKB)의 지연 구간에서 최초로 수신 클럭신호(EXCLK)의 상승 에지가 발생한 경우 수신 클럭신호(EXCLK)를 반전시킨다.
이를 위해 인버젼 제어부(160)는 제1 위상차 검출신호(PNRM) 및 제2 위상차 검출신호(PINV)의 조합에 의해 코오스 락(coarse lock) 종료신호를 출력하는 논리회로(161), 및 논리회로(161)로부터 코오스 락 종료신호를 수신하면 제1 및 제2 위상차 검출신호에 기초하여 수신 클럭신호(EXCLK)의 인버젼 여부를 결정하는 스위치 제어신호를 출력하는 스위치 제어부(163)를 포함한다. 이 때, 논리회로(161)는 오아 게이트(OR-gate)로 구성되어 제1 위상차 검출신호(PNRM) 또는 제2 위상차 검출신호(PINV) 중 어느 하나가 하이(high)인 경우 하이(high)를 출력하여 코오스 락(coarse lock)이 종료되었음을 결정한다. 스위치 제어부(163)는 상기 코오스 락 종료 신호가 전달되면 제1 위상 검출부(130)에서 출력되는 제1 위상차 검출신호(PNRM) 또는 제2 위상 검출부(150)에서 출력되는 제2 위상차 검출신호(PINV)의 상태를 파악하여 스위치 제어신호를 출력한다. 즉, 제1 위상차 검출신호(PNRM)가 하이인 경우 가변지연라인부(120)의 출력신호를 그대로 출력하도록 제어하고, 제2 위상차 검출신호(PINV)가 하이인 경우 가변지연라인부(120)의 출력신호를 반전시켜 출력하도록 제어한다.
인버젼부(170)는 상기 인버젼 제어신호에 기초하여 재생 클럭신호(RCLK) 또는 반전재생 클럭신호(RCLKB)를 선택적으로 출력한다. 이를 위해 인버젼부(170)는 가변지연라인부(120)의 출력신호를 반전하는 인버터(171)와, 인버터(171)의 출력신호와 가변지연라인부(120)의 출력신호 중 어느 하나를 선택하는 스위치(173)를 포함한다.
도 3은 도 2에 예시된 제1 위상 검출부(130)에 대한 개략적인 블록도이다. 도 3을 참조하면 제1 위상 검출부(130)는 제1 플립플롭(DFF1)(131), 지연기(delay)(132), 제2 플립플롭(DFF2)(133), 논리회로(134), 제3 플립플롭(DFF3)(135)를 포함한다.
제1 플립플롭(131)은 입력단자에 EXCLK 신호를 입력받고 클럭단자에 RCLK 신호를 각각 입력받아, EXCLK 신호와 RCLK 신호의 위상을 비교한다. 그리고 RCLK 신호의 상승에지에서 EXCLK 신호가 하이 레벨이면 하이 신호를 출력하고 로우 레벨이면 로우 신호를 출력한다.
지연기(132)는 RCLK 신호를 소정시간 지연시킨다. 이 때 지연기(132)는 RCLK 신호를 RCLK 신호의 듀티 에러 마진 폭 만큼 지연시킬 수 있다.
제2 플립플롭(133)은 입력단자에 EXCLK 신호를 입력받고 클럭단자에 지연기(132)를 통해 지연된 RCLK 신호(이하, DRCLK)를 입력받아 EXCLK 신호와 DRCLK 신호의 위상을 비교한다. 그리고 DRCLK 신호의 상승에지에서 EXCLK 신호가 하이 레벨이면 하이 신호를 출력하고 로우 레벨이면 로우 신호를 출력한다.
이 때 논리회로(134)는 ‘앤드 게이트’로 구성되어, 제1 플립플롭(131)의 부 출력신호(QB)와 제2 플립플롭(133)의 출력신호(Q)를 논리곱하여 출력한다. 즉, 제1 플립플롭(131)의 부 출력신호(QB)가 ‘로우’이고, 제2 플립플롭(133)의 출력신호(Q)가 ‘하이’인 경우 ‘하이’신호를 출력한다.
제3 플립플롭(135)은 입력단자에 논리회로(134)의 출력신호를 입력받고 클럭단자에 클럭 제어신호(CONT.CLK)를 입력받아 래치하여 출력한다.
따라서 제1 위상 검출부(130)는 RCLK 신호를 소정시간 지연시킨 구간 내에서 EXECLK 신호가 로우에서 하이로 변경된 경우 하이 신호를 출력하게 된다.
도 3은 도 2의 제1 위상 검출부(130)의 예를 도시하고 있다. 하지만, 제2 위상 검출부(150)의 경우 입력신호가 재생 클럭신호(RCLK)가 아닌 입력신호가 반전재생 클럭신호(RCLKB)라는 점만 다를 뿐 그 동작 과정은 동일하다.
도 2 및 도 3의 예에서는 재생 클럭신호와 수신 클럭신호의 위상을 비교하는 경로와, 반전재생 클럭신호와 수신 클럭신호의 위상을 비교하는 경로를 따로 두고, 양쪽 경로에서 전달되는 신호를 모두 이용하여 인버젼 여부를 결정하는 방법의 예를 도시하고 있다.
하지만 본 발명은 재생 클럭신호와 반전재생 클럭신호를 각각 수신 클럭신호와 비교함으로써 코오스 락을 보다 빠르게 수행하도록 하기 위한 것으로서, 도 2 및 도 3의 예로 본 발명이 한정되지는 않는다.
즉, 도 4 및 도 6의 예에서와 같이 하나의 위상차 검출 경로를 이용하고, 수신 클럭신호의 한 주기마다 순차적으로 입력되는 재생 클럭신호 및 반전재생 클럭신호 각각과 수신 클럭신호의 위상차를 검출함으로써 빠른 코오스락을 수행하도록 할 수도 있는 것이다.
도 4는 본 발명의 제2 실시 예에 따른 지연동기회로에 대한 개략적인 블록도이다. 도 4를 참조하면 본 발명의 제2 실시 예에 따른 지연동기회로(200)는 입력버퍼(210), 가변지연라인부(220), 위상 검출부(230), 재생 클럭신호 반전부(240), 인버젼 제어부(260) 및 인버젼부(270)를 포함한다.
입력버퍼(210)는 외부 클럭신호 또는 수신 클럭신호(EXCLK)를 입력하여 버퍼 링한다.
가변지연라인부(220)는 입력되는 지연제어신호에 응답하여 수신 클럭신호(EXCLK)의 위상을 추종하는 재생 클럭신호(RCLK)를 발생시킨다. 특히 가변지연라인부(220)는 재생 클럭신호(RCLK)를 발생시킨 딜레이 셀의 위치를 저장하고, 그 정보를 이용하여 인버젼 여부를 결정하도록 하기 위해 상기 딜레이 셀의 위치 정보를 인버젼 제어부(260)로 전달한다.
이를 위한 가변지연라인부(220)의 구체적인 구성예가 도 5에 예시되어 있다.
도 5는 가변지연라인부(220)에 대한 개략적인 블록도로서, 도 5를 참조하면 가변지연라인부(220)는 복수의 단위 지연셀들(D1, D2, …, Dn)을 포함하는 지연부(221)와, 상기 각 지연셀들(D1, D2, …, Dn)을 통해 출력된 서로 다른 지연 특성을 가진 클럭신호들 중 인접하는 두 개의 클럭신호를 선택하여 출력하는 제1 및 제2 멀티플렉서(MUX1 및 MUX2)(222, 223), 상기 제1 및 제2 멀티플렉서(MUX1 및 MUX2)(222, 223)에서 선택된 두 개의 클럭신호들을 인터폴레이팅하는 인터폴레이터(INTP: Interpolater)(224), 재생 클럭신호를 발생시킨 딜레이 셀의 위치를 저장하기 위한 제1 레지스터부(225), 및 반전재생 클럭신호를 발생시킨 딜레이 셀의 위치를 저장하기 위한 제2 레지스터부(226)를 포함한다. 가변지연라인부(220)는 코오스 락(coarse lock)이 종료되었을 때, 제1 및 제2 레지스터(225 및 226)에 저장된 딜레이 셀 위치 정보를 비교하여 더 가까운 딜레이 셀 위치 정보를 인버젼 제어부(도 4의 ‘260’)로 전달함으로써 인버젼 여부를 결정할 수 있도록 한다.
다시 도 4를 참조하면, 위상 검출부(230)는 재생 클럭신호 반전부(240)를 통해 출력된 재생 클럭신호(RCLK) 또는 반전재생 클럭신호(RCLKB)와 수신 클럭신호(EXCLK)의 위상차를 검출하고 위상차 검출신호(PS)를 출력한다. 그리고 그 위상차 검출신호(PS)를 인버젼 제어부(260)로 전달한다. 즉 위상 검출부(230)는 재생 클럭신호(RCLK) 또는 반전재생 클럭신호(RCLKB)의 지연 구간에 수신 클럭신호(EXCLK)의 상승 에지 포함 여부를 결정한다. 이를 위한 위상 검출부(230)의 구성 및 동작에 대한 구체적인 설명은 도 3을 참조하여 설명한 바와 유사하다.
재생 클럭신호 반전부(240)는 수신 클럭신호의 한 주기 마다 재생 클럭신호(RCLK)를 반전 또는 비반전 시켜 출력한다. 이를 위해 재생 클럭신호 반전부(240)는 재생 클럭신호(RCLK)를 반전시키는 인버터(241), 상기 재생 클럭신호의 반전 라인 또는 비반전 라인 중 하나를 선택하여 위상 검출부(230)의 입력부와 연결시키는 스위치부(243)를 포함한다. 이 때, 스위치부(243)는 제2 스위치 제어신호(CONT.SW2)에 의해 동작한다.
인버젼 제어부(260)는 위상 검출부(230)에서 출력되는 위상차 검출신호(PS)에 기초하여 수신 클럭신호(EXCLK)의 인버젼 여부를 결정한다. 인버젼 제어부(260)는 코오스 락이 종료된 시점에 가변 지연 라인부(220)의 제1 및 제2 레지스터부(도 5의 ‘225’ 및 ‘226’)에 포함된 정보, 즉 상기 시점에 재생 클럭신호 및 반전재생 클럭신호를 발생시킨 딜레이 셀의 위치 정보에 의거하여 수신 클럭신호(EXCLK)의 반전 여부를 결정하는 인버젼 결정부(261)와, 상기 인버젼 결정부(261)의 출력신호에 의거하여 수신 클럭신호(EXCLK)의 인버젼 여부를 결정하는 스위치 제어신호 를 출력하는 스위치 제어부(263)를 포함한다. 예를 들어, 상기 시점에 재생 클럭신호를 발생시킨 딜레이 셀의 위치가 반전재생 클럭신호를 발생시킨 딜레이 셀의 위치 보다 가까운 경우 스위치 제어부(263)는 수신 클럭신호(EXCLK)를 반전시키지 않도록 제어하고, 그 반대의 경우 수신 클럭 신호(EXCLK)를 반전시키도록 제어한다.
인버젼부(270)는 상기 인버젼 제어신호(즉, 스위치 제어부(263)의 출력신호)에 기초하여 재생 클럭신호(RCLK) 또는 반전재생 클럭신호(RCLKB)를 선택적으로 출력한다. 이를 위해 인버젼부(270)는 가변지연라인부(220)의 출력신호를 반전하는 인버터(271)와, 인버터(271)의 출력신호와 가변지연라인부(220)의 출력신호 중 어느 하나를 선택하는 스위치(273)를 포함한다.
도 6은 본 발명의 제3 실시 예에 따른 지연동기회로에 대한 개략적인 블록도이다. 도 6을 참조하면 본 발명의 제3 실시 예에 따른 지연동기회로(300)는 입력버퍼(310), 가변지연라인부(320), 위상검출부(330), 재생 클럭신호 반전부(340), 인버젼 제어부(360) 및 인버젼부(370)를 포함한다.
입력버퍼(310)는 외부 클럭신호 또는 수신 클럭신호(EXCLK)를 입력하여 버퍼링한다.
가변지연라인부(320)는 입력되는 지연제어신호에 응답하여 수신 클럭신호(EXCLK)의 위상을 추종하는 재생 클럭신호(RCLK)를 발생시킨다. 이를 위해 가변지연라인부(320)는 복수의 단위 지연셀(D)들과, 상기 각 지연셀(D)을 통해 출력된 서로 다른 지연 특성을 가진 클럭신호들 중 인접하는 두 개의 클럭신호를 선택하여 출력하는 멀티플렉서(MUX), 및 상기 멀티플렉서(MUX)에서 선택된 두 개의 클럭신호 들을 인터폴레이팅하는 인터폴레이터(INTP: Interpolater)를 포함한다.
위상 검출부(330)는 재생 클럭신호 반전부(340)를 통해 출력된 재생 클럭신호(RCLK) 또는 반전재생 클럭신호(RCLKB)와 수신 클럭신호(EXCLK)의 위상차를 검출하고 위상차 검출신호(PS)를 출력한다. 그리고 그 위상차 검출신호(PS)를 인버젼 제어부(360)로 전달한다. 즉 위상 검출부(330)는 재생 클럭신호(RCLK) 또는 반전재생 클럭신호(RCLKB)의 지연 구간에 수신 클럭신호(EXCLK)의 상승 에지 포함 여부를 결정한다. 이를 위한 위상 검출부(330)의 구성 및 동작에 대한 구체적인 설명은 도 3을 참조하여 설명한 바와 유사하다.
재생 클럭신호 반전부(340)는 수신 클럭신호의 한 주기 마다 재생 클럭신호(RCLK)를 반전 또는 비반전 시켜 출력한다. 이를 위해 재생 클럭신호 반전부(340)는 재생 클럭신호(RCLK)를 반전시키는 인버터(341), 상기 재생 클럭신호의 반전 라인 또는 비반전 라인 중 하나를 선택하여 위상 검출부(330)의 입력부와 연결시키는 제1 스위치부(343)를 포함한다.
인버젼 제어부(360)는 위상 검출부(330)에서 출력되는 위상차 검출신호(PS)에 기초하여 수신 클럭신호(EXCLK)의 인버젼 여부를 결정한다. 인버젼 제어부(360)는 제1 스위치부(343)가 수신 클럭신호의 한주기 동안 재생 클럭신호의 반전 또는 비반전 라인을 번갈아 가면서 선택하도록 제어신호를 출력하고, 그 제어정보를 제1 스위치 제어부(361)로 전달하는 제2 스위치 제어부(363), 위상 검출부(330)로부터 전달된 신호에 의거하여 코오스 락 종료 여부를 결정하고, 코오스 락 종료시 제2 스위치 제어부(363)로부터 전달된 제어 정보에 기초하여 상기 수신 클럭신호의 인 버젼 여부를 결정하는 제1 스위치 제어부(361)를 포함한다.
인버젼부(30)는 상기 인버젼 제어신호(즉, 제1 스위치 제어부(361)의 출력신호)에 기초하여 재생 클럭신호(RCLK) 또는 반전재생 클럭신호(RCLKB)를 선택적으로 출력한다. 이를 위해 인버젼부(270)는 가변지연라인부(220)의 출력신호를 반전하는 인버터(271)와, 인버터(271)의 출력신호와 가변지연라인부(220)의 출력신호 중 어느 하나를 선택하는 스위치(273)를 포함한다.
도 7은 본 발명의 실시 예에 따른 지연동기회로에 대한 타이밍도이다. 즉, 도 7은 본 발명의 제1 내지 제3 실시 예에 따른 지연동기회로에 대하여 공통적으로 적용되는 타이밍도이다. 도 7(a)는 비반전 재생 클럭신호가 수신 클럭신호의 상승에지에 더 가까우므로 수신 클럭신호를 반전하지 않고 사용하는 경우의 예를 도시하고, 도 7(b)는 반전 재생 클럭신호가 수신 클럭신호의 상승 에지에 더 가까우므로 수신 클럭신호를 반전하고 사용하는 경우의 예를 도시한다.
이와 같이 본 발명의 실시 예에 따른 지연동기회로는 재생 클럭신호 및 반전재생 클럭신호 각각과 수신 클럭신호의 위상차를 검출함으로써 빠른 코오스락을 수행할 수 있도록 한다.
도 8은 본 발명의 실시 예에 따른 지연동기회로를 구비한 반도체 메모리 장치에 대한 개략적인 블록도이다. 즉 도 8은 본 발명에 의한 DLL을 채용한 SDRAM(Synchronous Dynamic Random Accesses Memory)의 블록 구성을 나타낸다. 그리고, 도 9는 도 8의 각 부 동작 타이밍도이다.
도 8을 참조하면 반도체 메모리 장치(400)는 어드레스 레지스터 및 버퍼 부(410), 타이밍 레지스터(412), 모드 레지스터(414), 로우 디코더(416), 컬럼 디코더(418), 메모리 셀 어레이(420), 데이터 입력 버퍼(422), 데이터 입력 레지스터(424), 데이터 출력 버퍼(426)k 데이터 스트로브 출력 버퍼(428) 및 DLL(430) 등을 포함한다.
SDRAM에서는 외부 클럭 신호에 동기하여 데이터를 출력한다. 그러므로, 내부에 DLL(430)를 구비하여 외부 클럭신호의 위상을 추종하는 내부 클럭신호를 생성하고 생성된 내부 클럭신호에 응답하여 데이터 출력버퍼(426), 데이터 스트로브 버퍼(428)를 제어한다.
도 9에 도시한 바와 같이 내부 클럭신호(ICLK)는 외부 클럭신호(EXCLK) 보다 데이터 패스의 지연시간 만큼 위상이 앞서게 된다. 따라서, DLL의 보상 지연부에서는 데이터 패스의 지연시간 만큼 내부 클럭신호(ICLK)를 지연시켜서 재생 클럭신호(RCLK)의 위상이 EXCLK의 위상에 동기되도록 제어한다. 즉, 보상 지연부는 출력 데이터가 데이터 패스를 통하여 출력패스로 출력될 때까지의 시간 만큼 지연시킨다.
그러므로, 도 9에 도시한 바와 같이 데이터 스트로브 신호, 데이터 출력신호 및 RCLK 신호는 EXCLK 신호와 위상이 동일하게 제어된다.
본 발명은 도면에 도시 된 일실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이 다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 DLL의 인버젼 방식을 설명하기 위한 타이밍도이다.
도 2는 본 발명의 제1 실시 예에 따른 지연동기회로에 대한 개략적인 블록도이다.
도 3은 도 2에 예시된 제1 위상 검출부에 대한 개략적인 블록도이다.
도 4는 본 발명의 제2 실시 예에 따른 지연동기회로에 대한 개략적인 블록도이다.
도 5는 도 4에 예시된 가변지연라인에 대한 개락적인 블록도이다.
도 6은 본 발명의 제3 실시 예에 따른 지연동기회로에 대한 개략적인 블록도이다.
도 7은 본 발명의 실시 예에 따른 지연동기회로에 대한 타이밍도이다.
도 8은 본 발명의 실시 예에 따른 지연동기회로를 구비한 반도체 메모리 장치에 대한 개략적인 블록도이다.
도 9는 도 8의 각 부 동작 타이밍도이다.

Claims (11)

  1. 지연동기회로에 있어서,
    지연제어신호에 응답하여 수신 클럭신호의 위상을 추종하는 재생 클럭신호를 발생시키는 가변지연라인부;
    상기 재생 클럭신호, 또는 상기 재생 클럭신호를 반전시킨 반전재생 클럭신호 각각과 상기 수신 클럭신호의 위상차를 검출하고 그 각각의 위상차 검출신호인 제1 및 제2 위상차 검출신호를 출력하는 위상 검출부;
    상기 제1 및 제2 위상차 검출신호에 기초하여 상기 수신 클럭신호의 인버젼 여부를 결정하는 인버젼 제어신호를 출력하는 인버젼 제어부; 및
    상기 인버젼 제어신호에 기초하여 상기 재생 클럭신호 또는 상기 반전재생 클럭신호를 선택적으로 출력하는 인버젼부를 포함하는 지연동기회로.
  2. 제1항에 있어서, 상기 위상 검출부는
    상기 재생 클럭신호, 또는 상기 반전재생 클럭신호의 지연구간에 상기 수신 클럭신호의 상승 에지 포함 여부를 결정하는 제1 및 제2 위상차 검출신호를 출력하는 지연동기회로.
  3. 제2항에 있어서, 상기 인버젼 제어부는
    상기 재생 클럭신호, 또는 상기 반전재생 클럭신호의 지연구간 중 최초로 상 기 수신 클럭신호의 상승 에지를 포함하는 구간이 반전재생 클럭신호의 지연구간인 경우 상기 수신 클럭신호를 인버젼하도록 제어하는 지연동기회로.
  4. 제2항에 있어서, 상기 위상 검출부는
    상기 재생 클럭신호 또는 상기 반전 재생 클럭신호의 상승에지에서 상기 수신 클럭신호의 레벨상태를 래치하여 제1 레벨 검출신호를 출력하는 제1 플립플롭;
    상기 재생 클럭신호 또는 상기 반전재생 클럭신호를 소정 시간 지연시키는 지연기;
    상기 지연기를 통해 지연된 재생 또는 반전 재생 클럭신호의 상승에지에서 상기 수신 클럭신호의 레벨상태를 래치하여 제2 레벨 검출신호를 출력하는 제2 플립플롭;
    상기 제1 레벨 검출신호와 상기 제2 레벨 검출신호의 조합에 의해 상기 제1 및 제2 위상차 검출신호를 출력하는 제1 논리회로; 및
    상기 제1 및 제2 위상차 검출신호를 래치하여 출력하는 출력 래치부를 구비한 지연동기회로.
  5. 제2항에 있어서, 상기 위상 검출부는
    상기 재생 클럭신호의 지연구간에 상기 수신 클럭신호의 상승 에지를 포함하는 지를 결정하는 상기 제1 위상차 검출신호를 출력하는 제1 위상 검출부; 및
    상기 반전 재생 클럭 신호의 지연구간에 상기 수신 클럭신호의 상승 에지를 포함하는 지를 결정하는 상기 제2 위상차 검출신호를 출력하는 제2 위상 검출부를 포함하는 지연동기회로.
  6. 제 5항에 있어서, 상기 인버젼 제어부는
    상기 제1 위상차 검출신호 및 제2 위상차 검출신호의 조합에 의해 코오스 락 종료신호를 출력하는 제2 논리회로;
    상기 제2 논리회로로부터 코오스 락 종료신호를 수신하면 상기 제1 및 제2 위상차 검출신호에 기초하여 상기 수신 클럭신호의 인버젼 여부를 결정하는 스위치를 제어하기 위한 스위치 제어신호를 출력하는 스위치 제어부를 포함한다는 지연동기회로.
  7. 제2항에 있어서, 상기 위상 검출부는
    상기 수신 클럭신호의 한 주기마다 순차적으로 입력되는 상기 재생 클럭신호 및 상기 반전재생 클럭신호 각각과 상기 수신 클럭신호의 위상차를 검출하는 지연동기회로.
  8. 제7항에 있어서, 상기 가변 지연 라인부는
    상기 가변 지연 라인부에 포함된 다수의 딜레이 셀들 중 현재 재생 클럭신호 및 반전재생 클럭신호를 발생시킨 딜레이 셀의 위치를 각각 저장하는 제1 및 제2 레지스터부를 더 포함하는 지연동기회로.
  9. 제8항에 있어서, 상기 인버젼 제어부는
    상기 제1 및 제2 레지스터부를 참조하여 상기 인버젼 제어신호를 출력하되, 코오스락이 종료된 시점에 상기 재생 클럭신호 및 반전재생 클럭 신호 중 상기 딜레이 셀의 위치가 더 가까운 것을 결정하고, 상기 반전재생 클럭신호가 더 가까운 경우 상기 수신 클럭회로를 인버젼하도록 제어하는 지연동기회로.
  10. 제7항에 있어서, 상기 인버젼 제어부는
    상기 수신 클럭신호의 인버젼 여부를 결정하기 위한 스위치를 제어하기 위한 스위치 제어신호를 출력하는 제1 스위치 제어부;
    상기 재생 클럭신호 및 상기 반전재생 클럭신호가 상기 수신 클럭신호의 한 주기 마다 상기 위상 검출부로 순차 입력될 수 있도록 제어하는 제2 스위치 제어부를 포함하고,
    상기 제1 스위치 제어부는
    코오스락이 종료된 시점에 상기 제2 스위치 제어부의 선택정보에 기초하여 상기 수신 클럭신호의 인버젼 여부를 결정하는 지연동기회로.
  11. 반도체 메모리 장치에 있어서,
    메모리 셀 어레이;
    외부 클럭신호를 입력하는 단자;
    데이터 출력단자;
    내부 클럭신호에 응답하여 상기 메모리 셀 어레이로부터 독출된 데이터를 상기 외부 클럭신호에 동기시켜 상기 데이터 출력단자에 출력하는 데이터 출력 버퍼; 및
    지연동기회로를 구비하며,
    상기 지연동기회로는
    지연제어신호에 응답하여 수신 클럭신호의 위상을 추종하는 재생 클럭신호를 발생시키는 가변지연라인부;
    상기 재생 클럭신호, 또는 상기 재생 클럭신호를 반전시킨 반전재생 클럭신호 각각과 상기 수신 클럭신호의 위상차를 검출하고 그 각각의 위상차 검출신호인 제1 및 제2 위상차 검출신호를 출력하는 위상 검출부;
    상기 제1 및 제2 위상차 검출신호에 기초하여 상기 수신 클럭신호의 인버젼 여부를 결정하는 인버젼 제어신호를 출력하는 인버젼 제어부; 및
    상기 인버젼 제어신호에 기초하여 상기 재생 클럭신호 또는 상기 반전재생 클럭신호를 선택적으로 출력하는 인버젼부를 포함하는 반도체 메모리 장치.
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