JP5451012B2 - Ｄｌｌ回路及びその制御方法 - Google Patents

Description

本発明は、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路及びこれを備える半導体装置に関し、特に、高速クロック動作可能なＤＬＬ回路及びこれを備える半導体装置に関する。

ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路は、遅延時間が可変に制御される遅延回路と、遅延回路の出力と遅延回路への入力信号とを比較する位相検出器と、位相検出器での位相比較結果出力に基づきカウントアップ又はカウントダウンするカウンタを備え、該カウンタのカウント値（又はそのデコード結果）に基づき、遅延回路の遅延時間を調整することで、遅延回路からの出力を入力信号に同期させるものである。このＤＬＬ回路として、遅延時間を相対的に粗い遅延分解能（遅延単位）で設定する可変遅延回路と、該可変遅延回路で生成された遅延時間の異なる二つの信号の位相差（遅延）を、設定された比率で合成することで可変遅延回路の遅延単位よりも分解能を上げた遅延信号を生成する合成回路（「補間回路（インターポレータ）」ともいう）を備え、可変遅延回路で遅延の粗調整、合成回路で遅延の微調整を行う構成が知られている。二つの信号の遅延を内分し中間の遅延の信号を出力する合成回路（インターポレータ）は、例えば所定ノードを予め所定電圧にプリチャージするプリチャージ回路と、第１、第２の入力信号のＨｉｇｈ期間にそれぞれオンし、設定された内分比Ｘ：（１−Ｘ）（但し、０≦Ｘ≦１）に応じた電流値ＸＩ、（１−Ｘ）Ｉで該プリチャージされたノードを放電する第１、第２の放電素子を備えて構成される。なお、可変遅延回路からの遅延時間の異なる二つの信号（Ｅｖｅｎ、Ｏｄｄ）を合成する合成回路（インターポレータ）及びＤＬＬ回路の構成の詳細については、例えば特許文献１等が参照される。

近時、半導体回路の動作周波数の向上は著しく、高速クロックの遅延を制御するＤＬＬ回路ではクロックのデューティずれ等が問題となる。特許文献２には、信号の立ち上がり側と下がり側の遅延を個別に制御でき、クロックのデューティずれやデータ信号の立ち上がり／立ち下がりの遅延差を補償することができるデジタルＤＬＬ回路として、可変遅延回路（Ｄ０＿Ｒ可変遅延回路）は、制御回路から与えられる立ち上がり遅延制御値に応じた遅延量をもって入力信号（データ）を遅延させ、該可変遅延回路の遅延出力からワンショットパルスを生成し、ＳＲフリップフロップのセット端子に入力し、可変遅延回路（Ｄ０＿Ｆ可変遅延回路）は、制御回路から与えられる立ち下がり遅延制御値に応じた遅延量をもって入力信号（データ）を遅延させ、該可変遅延回路の遅延出力からワンショットパルスを生成し、ＳＲフリップフロップのリセット端子に入力し、ＳＲフリップフロップの出力から遅延出力を得るようにした構成が開示されている。

また、特許文献３には、半導体集積回路装置において、遅延時間及びデューティ比を選択可能にしたクロックをジッタ劣化させずに生成するための構成として、ＤＬＬ回路から生成された二つのクロックを、生成クロックのライズエッジ及びフォールエッジを定めるために用い、ＤＬＬ回路からの二つのクロックは遅延時間を選択可能とし、選択された二つのクロックを、クロック合成回路の２入力に与え、クロック合成回路では、二つの入力を受けるＤ型フリップフロップを備え、位相周波数比較器の機能により、出力クロックのライズエッジ及びフォールエッジのタイミングは、入力２クロックのライズエッジにより定まり、そのため、入力２クロックの位相（遅延時間）を任意に選択することにより、所望のデューティ比及び遅延時間を持った出力クロックが得られるようにした構成が開示されている。

特開２００３−９１３３１号公報（図１、図３） 特開２００７−２２８０４４号公報（図４） 特開２００８−１３６０３１号公報（図２）

以下に本発明者によって与えられた分析結果を述べる。

ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に使用されているＤＬＬ回路は、外部からのクロック（ＣＫ）を受けて動作するが、クロックの高速化に応じて、クロックのデューティ比（クロックのＨｉｇｈのパルス幅とサイクル周期との比）が重要となっている。

可変遅延回路から出力される遅延時間の異なる二つの遅延信号を予め設定された比率で合成する合成回路（インターポレータ）を備えたＤＬＬ回路において、クロックのＨｉｇｈパルス幅が短い場合には、遅延信号が遅れて到来する等して出力タイミングに近接すると、合成回路（インターポレータ）において、プリチャージされたノードがＬｏｗに下がりきらないうちに、該ノードに対して次のプリチャージが開始されてしまうことになり、その結果、合成回路（インターポレータ）が正しく機能しない場合が生じる（図１０（Ａ）参照）。一方、クロックのＨｉｇｈパルス幅が長く、遅延信号が遅れて到来する等して次のサイクルにまでＨｉｇｈのパルス期間が及ぶと、次のサイクルの最初にノードのプリチャージが行われ、合成回路（インターポレータ）が正しく機能しない場合がある（図１１（Ａ）参照）。なお、この点については、本発明の実施例と関連させて、後に詳細に説明される。

本願で開示される発明は、前記課題を解決するため概略以下の構成とされる。

本発明は、可変遅延回路から出力される遅延時間の異なる二つの遅延信号を、設定された比率で合成する合成回路（インターポレータ）の入力段に、遅延信号の所定の遷移に応答してワンショットパルスを生成する回路と、ワンショットパルスを受けてセットされ、合成回路（インターポレータ）の出力に基づきリセットされるラッチ回路を備え、ラッチ回路のセット時の出力信号を合成回路（インターポレータ）に入力するようにしたものである。

本発明の１つの態様において、外部信号を入力し、所定の遅延単位で前記外部信号の遅延時間を可変に設定し、前記外部信号の第１の遷移に対応して異なる遅延時間の第１組の第１及び第２の遅延信号を出力し、前記外部信号の第２の遷移に対応してなる遅延時間の第２組の第１及び第２の遅延信号を出力する第１の可変遅延回路と、
前記第１組の前記第１及び第２の遅延信号と、前記第２組の前記第１及び第２の遅延信号とにそれぞれ対応して配設され、対応するそれぞれの組の前記第１及び第２の遅延信号を受け、前記所定の遅延単位よりも細かく遅延時間を設定した遅延信号を出力する第２の可変遅延回路と、
前記外部信号の前記第１及び第２の遷移に対応してそれぞれの前記第２の可変遅延回路からそれぞれ出力される遅延信号に基づき、出力信号を合成する第１の合成回路と、
を備えている。本発明において、前記第２の可変遅延回路は、
前記第１及び第２遅延信号のそれぞれの遷移に応答してワンショットパルスを生成する第１及び第２のワンショットパルス生成回路と、
それぞれの前記ワンショットパルスに応答してセットされる、セット・リセット型の第１及び第２のラッチ回路と、
前記第１及び第２のラッチ回路の出力を第１及び第２の入力として受け、前記第１及び第２の入力を所定の比率で合成した信号を出力する第２の合成回路と、を備え、
前記第１及び第２のラッチ回路は、前記第２の合成回路の出力に基づきそれぞれリセットされる。

本発明によれば、クロックのパルス幅が狭い場合、及び広い場合のいずれの場合においても、合成回路の誤動作を回避することを可能とし、動作周波数の高速化に対応可能としている。

本発明の一つの態様（ｍｏｄｅ）において、可変遅延回路と、可変遅延回路から出力される遅延時間の異なる二つの遅延信号を、予め設定された比率で合成する合成回路（インターポレータ）を備えたＤＬＬ回路において、合成回路（インターポレータ）に入力する二つの遅延信号の所定の遷移に応答してワンショットパルスを生成する回路と、ワンショットパルスを受けてセットされ、合成回路（インターポレータ）の出力に基づきリセットされるラッチ回路を備え、ラッチ回路のセット時の出力信号を合成回路（インターポレータ）に入力するようにしたものである。

より詳しくは、本発明の一つの態様（ｍｏｄｅ）において、ＤＬＬは、図２を参照すると、外部信号（ＣＫ）を入力し、所定の遅延単位で遅延時間を可変に設定し、外部信号（ＣＫ）の第１の遷移（Ｒｉｓｅ）から異なる遅延時間の二つの遅延信号（ＯＵＴＲＥ、ＯＵＴＲＯ）を出力し、外部信号（ＣＫ）の第２の遷移（Ｆａｌｌ）から異なる遅延時間の二つの遅延信号（ＯＵＴＦＥ、ＯＵＴＦＯ）を出力する第１の可変遅延回路（２０）と、
第１の可変遅延回路（２０）から、外部信号（ＣＫ）の第１の遷移（Ｒｉｓｅ）に対応した二つの信号（ＯＵＴＲＥ、ＯＵＴＲＯ）を受け、二つの信号（ＯＵＴＲＥ、ＯＵＴＲＯ）の遅延差（位相差）を所定の比率で合成した遅延信号を出力する第２の可変遅延回路（インターポレータ）（１０Ｒ）と、
第１の可変遅延回路（２０）から、外部信号（ＣＫ）の第２の遷移（Ｆａｌｌ）に対応した二つの信号（ＯＵＴＦＥ、ＯＵＴＦＯ）を受け、二つの信号（ＯＵＴＲＥ、ＯＵＴＲＯ）の遅延差（位相差）を所定の比率で合成した遅延信号を出力する、第２の可変遅延回路（インターポレータ）（１０Ｆ）と、第２の可変遅延回路（１０Ｒ、１０Ｆ）の出力（ＮＲ、ＢＦ）を合成する第１の合成回路（３０）と、を備えている。

本発明の一つの態様（ｍｏｄｅ）において、第２の可変遅延回路（１０Ｒ）は、図３を参照すると、第１の可変遅延回路（２０）から、外部信号の第１の遷移（Ｒｉｓｅ）に対応して生成された二つの遅延信号（ＯＵＴＲＥ＿Ｂ、ＯＵＴＲＯ＿Ｂ）の所定の遷移エッジにそれぞれ応答してワンショットパルスを生成する第１、第２のワンショットパルス生成回路（１２１Ｅ、１２１Ｏ）を備えたワンショットパルス生成回路（１２０Ｒ）と、
第１、第２のワンショットパルス生成回路（１２１Ｅ、１２１Ｏ）から出力されるワンショットパルス（ＣＬＫＥ、ＣＬＫＯ）をセット端子（Ｓ）にそれぞれ入力してセットされ、リセット端子（Ｒ）を備える第１、第２のラッチ回路（１３０Ｅ、１３０Ｏ）を備えたラッチ回路（１３０Ｒ）と、
第１、第２のラッチ回路（１３０Ｅ、１３０Ｏ）のセット時の出力の遷移エッジを受け、該遷移エッジの遅延差（位相差）を、バイアス電圧（ＢＩＡＳＲＥ、ＢＩＡＳＲＯ）で設定される所定の比率で合成して出力する第２の合成回路（１００Ｒ）と、
を備え、第２の合成回路（１００Ｒ）の出力信号（ＮＲ）が、第１、第２のラッチ回路（１３０Ｅ、１３０Ｏ）のリセット用の信号として用いられる。

なお、図３のＯＵＴＲＥ＿Ｂ、ＯＵＴＲＯ＿Ｂは、図２のＯＵＴＲＥ、ＯＵＴＲＯの反転値を表しており、外部クロック（ＣＫ）のＬｏｗからＨｉｇｈへの遷移（Ｒｉｓｅ）に対応して第１の可変遅延回路（２０）から二つの遅延信号ＯＵＴＲＥ＿Ｂ、ＯＵＴＲＯ＿ＢはＨｉｇｈからＬｏｗに遷移する。

第２の可変遅延回路（１０Ｆ）は、第２の可変遅延回路（１０Ｒ）と同様の構成とされ、第１の可変遅延回路（２０）から外部信号（ＣＫ）の第２の遷移（Ｆａｌｌ）に対応して生成された二つの遅延信号（ＯＵＴＦＥ＿Ｂ、ＯＵＴＦＯ＿Ｂ）の所定の遷移エッジに応答してそれぞれかワンショットパルスを生成する第１、第２のワンショットパルス生成回路（１２５Ｅ、１２５Ｏ）を備えたワンショットパルス生成回路（１２０Ｆ）と、
第１、第２のワンショットパルス生成回路（１２５Ｅ、１２５Ｏ）から出力されるワンショットパルス（ＣＬＫＥ、ＣＬＫＯ）をセット端子にそれぞれ入力してセットされ、リセット端子を備える第１、第２のラッチ回路（１３１Ｅ、１３１Ｏ）を備えたラッチ（１３０Ｆ）と、
ラッチ回路（１３０Ｆ）のセット時の出力（ＩＮＦＥ、ＩＮＦＯ）の遷移エッジを受け、該遷移エッジの遅延差（位相差）を所定の比率で合成して出力する第２の合成回路（１００Ｆ）と、を備え、第２の合成回路（１００Ｆ）の出力信号（ＮＦ）が、第１、第２のラッチ回路（１３１Ｅ、１３１Ｏ）を備えたラッチ（１３０Ｆ）のリセット用の信号として用いられる。

本発明の一つの態様（ｍｏｄｅ）において、第２の合成回路（１００Ｒ）は、図４を参照すると、第１電源（ＶＤＤ）と一のノード（ＮＲ＿Ｂ）間に接続され、該ノード（ＮＲ＿Ｂ）を所定電圧にリセットするプリリセット回路（１０９、１１０）と、
該ノード（ＮＲ＿Ｂ）と第２電源（ＶＳＳ）間に挿入され、前記第１及び第２のラッチ回路（１３０Ｅ、１３０Ｏ）の出力を受ける第１及び第２の入力（ＩＮＲＥ、ＩＮＲＯ）に制御端子が接続され、前記第１及び第２のラッチ回路のセット時にオンし、リセット時にオフする第１及び第２のトランジスタ（１０１、１０２）と、
該ノード（ＮＲ＿Ｂ）と第２電源（ＶＳＳ）間に、第１及び第２のトランジスタ（１０１、１０２）とそれぞれ直列に挿入され、前記合成の比率に対応した電流値をそれぞれ流す第１及び第２の遅延制御回路（１０７、１０８）と、
該ノード（ＮＲ＿Ｂ）の電圧を入力に受け、前記合成回路の出力端子（ＯＵＴ）に出力信号を出力する第１の論理回路（１１５）と、
第１の論理回路（１１５）の出力信号（ＮＲ）を受け、第１の論理回路（１１５）の出力信号（ＮＲ）が所定の値のとき、リセット用の信号（ＰＲＳＴＢ）を出力する第２の論理回路（１１６）と、
前記第１及び第２の遅延信号（ＯＵＴＲＥ＿Ｂ、ＯＵＴＲＯ＿Ｂ）を受け、前記第１及び第２の遅延信号の少なくとも一方が所定値のとき、セット用の信号を出力する第３の論理回路（１１１、１１２）と、
第３の論理回路（１１１、１１２）から出力される前記セット用の信号をセット端子に受け、第２の論理回路（１１６）から出力される前記リセット用の信号（ＰＲＳＴＢ）をリセット端子に受ける第３のラッチ回路（１１３、１１４）と、を備えている。前記プリリセット回路は、第２の論理回路（１１６）から出力される前記リセット用の信号（ＰＲＳＴＢ）に応答して、該ノード（ＮＲ＿Ｂ）を所定電圧に設定する第１のプリリセット素子（１１０）と、第３のラッチ回路（１１１、１１２）の出力（ＷＥＡＫ ＰＲＥＢ）がリセット状態のとき、該ノード（ＮＲ＿Ｂ）を所定電圧に設定する第２のプリリセット素子（１０９）と、を備えている。

第２の合成回路（１００Ｒ）は、さらに、第３のラッチ回路（１１３、１１４）の出力（ＷＥＡＫ ＰＲＥＢ）がリセット状態のとき、前記第１の遅延制御回路（１０７）と前記第１のトランジスタ（１０１）との接続点（ＮＥ）、及び、前記第２の遅延制御回路（１０８）と前記第２のトランジスタ（１０２）との接続点（ＮＯ）を、前記ノード（ＮＲ＿Ｂ）と同一電圧にリセットする第３、第４のプリリセット素子（１０５、１０６）を備えている。第２の合成回路（１００Ｒ）は、さらに、第１のトランジスタ（１０１）と第２電源（ＶＳＳ）との間に第３のトランジスタ（１０３）を備え、第２のトランジスタ（１０２）と前記第２電源（ＶＳＳ）との間に第４のトランジスタ（１０４）を備え、第３、第４のトランジスタ（１０３、１０４）は制御端子に、第２の論理回路（１１６）から出力される前記リセット用の信号（ＰＲＳＴＢ）を共通に入力してオフ・オフが制御される。

本発明において、第２の遷移（Ｆａｌｌ）に対応した第２の合成回路（１００Ｆ）も、第１の遷移（Ｒｉｓｅ）に対応した第２の合成回路（１００Ｒ）と同様の構成とされる。

本発明の１つの態様においては、可変遅延回路（２０）で生成された、第１の値から第２の値への遷移に遅延差を有する第１、第２の遅延信号を入力し、設定された比で合成して出力する第２の合成回路（１００Ｒ）は、前記第１、第２のラッチ回路を備えた構成とされる。より詳しくは、第２の合成回路は、第１の遅延信号（ＯＵＴＲＥ＿Ｂ）をセット端子に入力し、前記第１の遅延信号の第２の値に基づき、セットされる第１のラッチ回路（１３３、１３４）と、
第２の遅延信号（ＯＵＴＲＯ＿Ｂ）をセット端子に入力し、前記第２の遅延信号の第２の値に基づき、セットされる第２のラッチ回路（１３５、１３６）と、
第１の電源（ＶＤＤ）と一のノード（ＮＲ＿Ｂ）間に接続され、該ノード（ＮＲ＿Ｂ）を所定電圧にリセットするプリリセット回路（１０９、１１０）と、
前記ノード（ＮＲ＿Ｂ）と第２の電源（ＶＳＳ）間にそれぞれ挿入され、前記第１、第２のラッチ回路の出力を制御端子に受け、第１、第２のラッチ回路のセット時に、オンし、リセット時にオフする第１、第２のトランジスタ（１０１、１０２）と、
前記ノード（ＮＲ＿Ｂ）と第２の電源（ＶＳＳ）間に、第１、第２のトランジスタ（１０１、１０２）とそれぞれ直列に挿入され、前記合成の比率に対応した電流をそれぞれ流す第１、第２の遅延制御回路（１０７、１０８）と、
ノード（ＮＲ＿Ｂ）の電圧を入力に受け、出力端子から合成信号を出力する第１の論理回路（１１５）と、
第１の論理回路（１１５）の出力を受けリセット用の信号を出力する第２の論理回路（１１６）と、
第１、第２の遅延信号（ＯＵＴＲＥ＿Ｂ、ＯＵＴＲＯ＿Ｂ）を受け、第１、第２の遅延信号の少なくとも一方が第２の値のとき、セット用の信号を出力する第３の論理回路（１１１、１１２）と、
第３の論理回路（１１１、１１２）から出力されるセット用の信号を受けてセット端子に受け、第２の論理回路（１１６）から出力される前記リセット用の信号をリセット端子に受ける第３のラッチ回路（１１３、１１４）と、を備えている。前記プリリセット回路は、第２の論理回路（１１６）から出力される前記リセット用の信号（ＰＲＳＴＢ）に応答して、該ノード（ＮＲ＿Ｂ）を所定電圧に設定する第１のプリリセット素子（１１０）と、第３のラッチ回路（１１１、１１２）の出力（ＷＥＡＫ ＰＲＥＢ）がリセット状態のとき、該ノード（ＮＲ＿Ｂ）を所定電圧に設定する第２のプリリセット素子（１０９）と、を備えている。

本発明の１つの態様においては、メモリセルアレイ（１−１）とそのアクセス回路を有するメモリ制御回路（１−１３）と、前記メモリセルアレイの入出力のタイミングを決定するＤＬＬ回路（１−１２）と、を備え、このＤＬＬ回路は、前記したＤＬＬ回路よりなる。以下、具体的な実施例に即して説明する。

図１は、本発明の一実施例のＤＬＬを搭載したＤＲＡＭデバイスの全体構成を示す図である。特に制限されないが、図１のＤＲＡＭデバイスは、８バンク構成のＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ：クロックの立ち上がりと立ち下がりの両エッジに同期してデータをやり取りする）ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）である。図１において、ロウデコーダ１−４は、ロウアドレスをデコードし選択されたワード線（不図示）を駆動する。センスアンプ１−２は、メモリセルアレイ１−１のビット線（不図示）に読み出されたデータを増幅し、リフレッシュ動作時にはリフレッシュアドレスで選択されたワード線のセルに接続するビット線に読み出されたセルデータを増幅して該セルへ書き戻す。カラムデコーダ１−３は、カラムアドレスをデコードし、選択されたＹスイッチ（不図示）をオンとしてビット線を選択し、ＩＯ線（不図示）に接続する。コマンドデコーダ１−９は、所定のアドレス信号と、制御信号として、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥを入力し、コマンドをデコードする（なお、信号名の／はＬｏｗでアクティブであることを示す）。カラムアドレスバッファ及びバーストカウンタ１−７は、コマンドデコーダ１−９からの制御信号を受けるコントロールロジック１−１０の制御のもと、入力されたカラムアドレスから、バースト長分のアドレスを生成し、カラムデコーダ１−３に供給する。モードレジスタ１−５は、アドレス信号とバンク選択用（８バンクの中の１つを選択）の信号ＢＡ０、ＢＡ１、ＢＡ２を入力し、コントロールロジック１−１０に制御信号を出力する。

ロウアドレスバッファ及びリフレッシュカウンタ１−６のロウアドレスバッファは、入力されたロウアドレスを受けて、ロウデコーダ１−４に出力し、リフレッシュカウンタは、リフレッシュコマンドを入力してカウントアップ動作し、カウント出力を、リフレッシュアドレスとして出力する。ロウアドレスバッファからのロウアドレスとリフレッシュカウンタからのリフレッシュアドレスはマルチプレクサ（不図示）に入力され、リフレッシュ時には、リフレッシュアドレスが選択され、それ以外は、ロウアドレスバッファからのロウアドレスを選択し、ロウデコーダ１−４に供給される。

クロックジェネレータ１−１４は、ＤＲＡＭデバイスに供給される相補の外部クロックＣＫ、／ＣＫを受け、クロックイネーブル信号ＣＫＥがＨｉｇｈのとき、内部クロックを出力し、クロックイネーブル信号ＣＫＥがＬｏｗとなると、以降、クロックの供給を停止する。

データコントロール回路１−８は、書き込みデータと読み出しデータの入出力を行う。ラッチ回路１−１１は書き込みデータと読出しデータをラッチする。入力出力バッファ１−１３は、データ端子ＤＱからのデータの入出力を行う。ＤＬＬ１−１２は、外部クロックＣＫ、／ＣＫに遅延同期した信号を生成し、入力出力バッファ１−１３に供給する。メモリセルアレイ１−１からの読み出しデータはラッチ回路１−１１から入力出力バッファ１−１３に供給され、入力出力バッファ１−１３は、ＤＬＬ１−１２で外部クロックＣＫに同期したクロック信号の立ち上がりと立ち下がりのエッジを用いて、データ端子ＤＱから読み出しデータをダブルデータレートで出力する。

ＤＭはライトデータのデータマスク信号であり、ライト時、Ｈｉｇｈのときデータは書き込まれる。ＤＱＳ、／ＤＱＳは、データのライト、リードのタイミングを規定する差動のデータストローブ信号であり、ライト動作時に入力信号、リード動作時に出力信号のＩＯ信号である。ＴＤＱＳ、／ＴＤＤＱは、データのＸ８構成をＸ４構成とコンパチブルとする差動の切替信号である。ＯＤＴ（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）はＤＱ、ＤＱＳ、／ＤＱＳ、ＴＤＱＳ、／ＴＤＱＳの終端抵抗をオン・オフさせる制御信号である。なお、図１は、ＤＲＡＭデバイスの一典型例を模式的に示したものであり、本発明はかかる構成に限定されるものでないことは勿論である。

図２は、図１のＤＬＬの構成の一例を示す図である。入力回路（ＩＮ）４０は、相補の外部クロックＣＫ、ＣＫＢを受け、クロック信号ＤＬＣＬＫＡ（ＣＫと同相）をシングルエンドで出力する。なお、図２において、ＣＫは図１のＣＫ、ＣＫＢは、図１の／ＣＫに対応する。

第１の可変遅延回路（Ｄｅｌａｙ Ｌｉｎｅ）２０は、位相調整回路８０Ｒ、８０Ｆのそれぞれのカウンタ（ＣＯＵＮＴＥＲ）の出力を選択制御信号として受け、遅延素子（Ｄｅｌａｙ Ｌｉｎｅ）のどの遅延タップを使用するかを決める。

第１の可変遅延回路（Ｄｅｌａｙ Ｌｉｎｅ）２０は、クロック信号ＤＬＣＬＫＡの立ち上がり（Ｒｉｓｅ）について偶数（Ｅｖｅｎ）番目と奇数（Ｏｄｄ）番目の遅延タップからそれぞれＥｖｅｎとＯｄｄの遅延信号（ＯＵＴＲＥ、ＯＵＴＲＯ）を生成する。ここで、偶数（Ｅｖｅｎ）番目と奇数（Ｏｄｄ）番目の遅延信号とは、例えば偶数（Ｅｖｅｎ）番目の遅延タップの出力と、この偶数（Ｅｖｅｎ）番目より１つ後段の奇数（Ｏｄｄ）番目の遅延タップの出力に対応する。第１の可変遅延回路（Ｄｅｌａｙ Ｌｉｎｅ）２０は、クロック信号ＤＬＣＬＫＡの立ち下がり（Ｆａｌｌ）についても、偶数番目（Ｅｖｅｎ）と奇数番目（Ｏｄｄ）のそれぞれ２本の遅延信号（ＯＵＴＦＥ、ＯＵＴＦＯ）を出力する。但し、この場合、可変遅延回路（図３の２１Ｆ）の２つの遅延信号出力に対して、更にインバータ１段を加えた出力信号が、それぞれ２本の遅延信号（ＯＵＴＦＥ、ＯＵＴＦＯ）であることに注意が必要である。これは、クロック信号ＤＬＣＬＫＡの立ち下がり（Ｆａｌｌ）に対応して、立ち上がりの信号を生成し、後段の回路を共有する必要があるためである。第１の可変遅延回路（Ｄｅｌａｙ Ｌｉｎｅ）２０は、ＥｖｅｎとＯｄｄの時間差を最小遅延単位（単位遅延回路の遅延時間）として、遅延を可変に設定する。ＥｖｅｎとＯｄｄの遅延信号の時間差（単位遅延回路の遅延時間）は、例えば可変遅延回路（Ｄｅｌａｙ Ｌｉｎｅ）を構成するインバータ２段分に対応する。この第１の可変遅延回路の最小遅延単位（単位遅延回路の遅延時間）は、後述する第２の可変遅延回路（インターポレータ）の最小遅延単位よりも粗い。

第２の可変遅延回路（インターポレータ）１０Ｒは、第１の可変遅延回路（Ｄｅｌａｙ Ｌｉｎｅ）２０において、クロック信号ＤＬＣＬＫＡの立ち上がりエッジから生成された、遅延時間の異なるＥｖｅｎとＯｄｄの遅延信号（ＯＵＴＲＥ、ＯＵＴＲＯ）を受け、位相調整回路８０Ｒから出力されるバイアス信号ＢＩＡＳＲＥ／Ｏで制御される比率にしたがって、遅延合成して出力する。例えばＥｖｅｎ側が１００％、Ｏｄｄ側が０％の場合、ＯＵＴＲＥ＝１００％、ＯＵＴＲＯ＝０％として波形を合成し、そのタイミングで出力ＮＲを生成する。すなわち、ＯＵＴＲＥの立ち上がりがＮＲの立ち上がりのタイミングとして出力される。Ｅｖｅｎ側が５０％、Ｏｄｄ側が５０％の場合、ＯＵＴＲＥ＝５０％、ＯＵＴＲＯ＝５０％として波形を合成するため、ＯＵＴＲＥ、ＯＵＴＲＯの中間のタイミングで出力される。第２の可変遅延回路（インターポレータ）１０Ｒは、可変遅延回路２０の持つ最小遅延単位（ＮＡＮＤ２段分の絶対遅延時間値）をさらに細かい時間分解能で、遅延調整することができ、精度、及び高速周波数に対応できるようになる。

同様に、第２の可変遅延回路（インターポレータ）１０Ｆにおいては、第１の可変遅延回路（Ｄｅｌａｙ Ｌｉｎｅ）２０においてクロック信号ＤＬＣＬＫＡの立ち下がりエッジから生成された、遅延時間の異なるＥｖｅｎとＯｄｄの遅延信号（ＯＵＴＦＥ、ＯＵＴＦＯ）を受け、位相調整回路８０Ｆから出力される二つのバイアス信号ＢＩＡＳＦＥ／Ｏで制御される比率にしたがって遅延合成して出力する。

第２の可変遅延回路（インターポレータ）１０Ｒに供給される、ＥｖｅｎとＯｄｄの二つのバイアス信号ＢＩＡＳＲＥ／Ｏは、位相調整回路８０Ｒのカウンタ（Ｃｏｕｎｔｅｒ）の出力信号を受け、アナログ信号に変換する一般的なデジタルアナログ変換器（ＤＡＣ）の出力電圧が用いられる。

同様に、第２の可変遅延回路（インターポレータ）１０Ｆに供給される、ＥｖｅｎとＯｄｄの二つのバイアス信号ＢＩＡＳＦＥ／Ｏは、位相調整回路８０Ｆのカウンタ（Ｃｏｕｎｔｅｒ）の出力信号を受け、アナログ信号に変換する一般的なデジタルアナログ変換器（ＤＡＣ）の出力電圧が用いられる。なお、特に制限されないが、一つのデジタルアナログ変換器（ＤＡＣ）で二つのバイアス電圧（ＢＩＡＳＲＥ／ＢＩＡＳＲＯ）を生成する場合、カウンタ（Ｃｏｕｎｔｅｒ）の下位ビットに対応する電流を差動で作成し、差動の電流をそれぞれ電圧に変換することで、ＢＩＡＳＲＥ／ＢＩＡＳＲＯを生成すようにしてもよい。あるいは、Ｅｖｅｎ用のバイアス電圧ＢＩＡＳＲＥを、共通電圧ＶＣＭ＋ΔＶ／２とし、Ｏｄｄ用のバイアス電圧ＢＩＡＳＲＯをＶＣＭ−ΔＶ／２とし（ＢＩＡＳＲＥ−ＢＩＡＳＲＯ＝ΔＶ）、デジタルアナログ変換器（ＤＡＣ）において、カウンタ（Ｃｏｕｎｔｅｒ）の下位ビットに対応して電圧ΔＶを生成し、ＶＣＭとΔＶの１／２とを加減算するようにしてもよい。

第１の合成回路（シンセサイザ）３０は、第２の可変遅延回路（インターポレータ）１０Ｒからの出力信号ＮＲ（ＣＫの立ち上がりエッジに応答して立ち上がる）と、第２の可変遅延回路（インターポレータ）１０Ｆからの出力信号ＮＦ（ＣＫの立ち下がりエッジに応答して立ち上がる）を入力して合成し、ＤＬＬ出力を生成する。特に制限されないが、本実施例において、第１の合成回路（シンセサイザ）３０は、インバータ２段の一般的なフリップフロップと等価な回路構成よりなる（高精度、高速動作に対応して設計されている）。すなわち、出力ＮＲの立ち上がりで出力をＨｉｇｈにセットし、出力ＮＦの立ち上がりで出力をＬｏｗにリセットする。

レプリカ６０は、出力ＤＱを模擬する回路であり、ＤＬＬ出力（合成回路３０の出力）から出力ＤＱ端子までの実際の信号ルートの遅延と等価の回路である。レプリカ６０は、出力遅延のみを複製（模擬）すればよいため、実際の信号ルート以外に、本質的に必要ない素子は削除され、簡素化が図られる。

出力回路（ＯＥ）５０は、図１の入力出力バッファ１−１３内に設けられ、第１の合成回路（シンセサイザ）３０からのＤＬＬ出力（クロック）の立ち上がりと立ち下がりに同期して、読み出しデータを端子ＤＱからシリアルに出力する。ＯＥ５０は例えば二つの読み出しデータをパラレルに入力し、ＤＬＬ出力の値に応じて入力を選択出力するマルチプレクサから構成される。

Ｒｉｓｅ側の位相検出器（Ｐ／Ｄ）（位相比較器）７０Ｒは、レプリカ６０から出力されるＲｉｓｅ側のクロックＲＣＬＫの立ち上がりエッジと外部クロックＣＫの立ち上がりエッジの位相差を検出し、検出結果を位相調整回路８０Ｒに出力する。

Ｆａｌｌ側の位相検出器（Ｐ／Ｄ）（位相比較器）７０Ｆは、位相検出器（Ｐ／Ｄ）（位相比較器）７０Ｒと同様の構成とされ、レプリカ６０から出力されるＦａｌｌ側のクロックＦＣＬＫの立ち上がりエッジと外部クロックＣＫＢの立ち上がりエッジの位相差を検出し、検出結果を位相調整回路８０Ｆに出力する。

位相調整回路８０Ｒは、位相検出器（Ｐ／Ｄ）７０Ｒでの位相比較結果を受け、ＲＣＬＫの位相が遅れている場合、位相を進めるように制御し、ＲＣＬＫの位相が進んでいる場合、位相を遅らせるように制御する信号を出力する遅延制御回路（ＣＴＲＬ）と、遅延制御回路（ＣＴＲＬ）からの信号に基づきカウントアップ、ダウンするカウンタ（ＣＯＵＮＴＥＲ）と、カウンタの所定の上位ビットをデコードし、可変遅延回路２０のＲｉｓｅ側の選択制御信号を出力するデコーダ（ＤＥＣＯＲＤＥＲ）と、カウンタの下位ビットを入力してアナログ電圧信号ＢＩＡＳＲＥ／Ｏを、第２の可変遅延回路（インターポレータ）１０Ｒに供給するデジタルアナログ変換器（ＤＡＣ）と、を備えている。Ｆａｌｌ側の位相調整回路８０Ｆも位相調整回路８０Ｒと同様の構成とされている。

図３は、図２に示した第１の可変遅延回路２０と、第２の可変遅延回路１０Ｒ、１０Ｆの構成の一例を示す図である。図３において、ワンショットパルス生成回路１２０Ｒ、セット・リセット型のラッチ回路１３０Ｒ、及び、第２の合成回路１００Ｒが、図２の第２の可変遅延回路１０Ｒを構成し、ワンショットパルス生成回路１２０Ｆ、セット・リセット型のラッチ回路１３０Ｆ、及び、第２の合成回路１００Ｆが、図２の第２の可変遅延回路１０Ｆを構成している。

第１の可変遅延回路２０は、立ち上がり（Ｒｉｓｅ）遷移と立ち下がり（Ｆａｌｌ）遷移用の可変遅延回路２１Ｒ、２１Ｆを備えている。可変遅延回路２１Ｒ、２１Ｆは、位相調整回路８０Ｒ、８０Ｆからの選択制御信号をそれぞれ受け、遅延信号を出力する遅延素子（Ｄｅｌａｙ Ｌｉｎｅ）を選択する。

可変遅延回路２１Ｒからの遅延出力信号ＯＵＴＲＥ＿Ｂ、ＯＵＴＲＯ＿Ｂは、入力クロック信号ＤＬＣＬＫＡのＬｏｗからＨｉｇｈへの立ち上がりに応答してＨｉｇｈからＬｏｗへ遷移するＥｖｅｎ、Ｏｄｄの信号であるため、ＯＵＴＲＥ、ＯＵＴＲＯのあとに、「＿Ｂ」を付加している。

可変遅延回路２１Ｆは、可変遅延回路２１Ｒと同一構成とされる。可変遅延回路２１ＦからのＥｖｅｎ、Ｏｄｄの遅延出力信号ＯＵＴＦＥ＿Ｂ、ＯＵＴＦＯ＿Ｂは、入力クロック信号ＤＬＣＬＫＡのＨｉｇｈからＬｏｗへの立ち下がり遷移に応答して、ＬｏｗからＨｉｇｈに立ち上がる。可変遅延回路２１ＦからのＥｖｅｎ、Ｏｄｄの二つの信号ＯＵＴＦＥ、ＯＵＴＦＯについてもそのあとに「＿Ｂ」を付加し、ＯＵＴＦＥ、ＯＵＴＦＯを反転した信号であることを明記している。可変遅延回路２１Ｒの構成の一例は、図５を参照して後述される。

ワンショットパルス生成回路１２０Ｒは、ＥｖｅｎとＯｄｄ用のワンショットパルス生成回路１２１Ｅ、１２１Ｏ（互いに同一構成）を備えている。ワンショットパルス生成回路１２１Ｅは、インバータ１２２と、インバータ１２２の出力を受ける遅延回路１２３と、遅延回路１２３の出力を負論理で受け、インバータ１２２の出力がＨｉｇｈ、且つ遅延回路１２３の出力がＬｏｗの期間（遅延回路１２３の遅延時間に相当する）、Ｌｏｗの信号（ワンショットパルス）ＣＬＫＥを出力するＮＡＮＤ１２４とを備えている。

ワンショットパルス生成回路１２０Ｆは、ＥｖｅｎとＯｄｄ用のワンショットパルス生成回路１２５Ｅ、１２５Ｏ（互いに同一構成）を備えている。ワンショットパルス生成回路１２５Ｅは、インバータ１２６と、インバータ１２６の出力を遅延させる遅延回路１２３と、遅延回路１２３の出力を負論理で受け、インバータ１２６の出力がＨｉｇｈ、且つ遅延回路１２３の出力がＬｏｗの期間（遅延回路１２３の遅延時間に相当する）、Ｌｏｗの信号（ワンショットパルス）ＣＬＫＥを出力するＮＡＮＤ１２４とを備えている。ワンショットパルス生成回路１２１Ｅでは、入力信号（ＯＵＴＲＥ＿Ｂ）をインバータ１２２で反転して、入力信号（ＯＵＴＲＥ＿Ｂ）の立ち下がりエッジに応答して、ワンショットパルス（Ｌｏｗパルス）を生成している。ワンショットパルス生成回路１２５Ｅでも同様である。

ラッチ回路１３０Ｒは、ＥｖｅｎとＯｄｄ用のＳＲラッチ回路１３０Ｅ、１３０Ｏ（同一構成）を備えている。ＳＲラッチ回路１３０Ｅは、ワンショットパルス生成回路１２１ＥからのＣＬＫＥが入力されるセット端子Ｓに第１入力が接続されるＮＡＮＤ１３３の出力（ＩＮＲＥ）を、リセット端子Ｒに第２入力が接続されるＮＡＮＤ１３４の第２入力に接続し、ＮＡＮＤ１３４の出力をＮＡＮＤ１３３の第２入力に接続し、出力Ｏ（ＩＮＲＥ）は第２の合成回路１００Ｒに入力される。ＮＡＮＤ型ＳＲラッチ（Ｓｅｔ−Ｒｅｓｅｔ ｌａｔｃｈ）は、リセット端子ＲがＨｉｇｈの状態で、セット端子ＳのＬｏｗ期間、出力ＯにはＨｉｇｈが出力され、セット端子ＳがＨｉｇｈの状態で、リセット端子ＲのＬｏｗ期間、出力ＯにはＬｏｗが出力される。端子Ｓ、ＲがともにＨｉｇｈのときは出力Ｏの値は変化せず、端子Ｓ、ＲがともにＬｏｗは禁止される。なお、ＳＲラッチは「ＳＲフリップフロップ」とも呼ばれる。

ワンショットパルス生成回路１２１ＯからのワンショットパルスＣＬＫＯをセット端子Ｓに入力するラッチ回路１３０Ｏも、ラッチ回路１３０Ｅと同一構成のＮＡＮＤ型ＳＲラッチで構成され、その出力Ｏ（ＩＮＲＯ）は、第２の合成回路１００Ｒに入力される。

ラッチ回路１３０Ｆは、ワンショットパルス生成回路１２０ＦからのワンショットパルスＣＬＫＥ、ＣＬＫＯをセット端子Ｓに入力するＥｖｅｎとＯｄｄ用のＳＲラッチ回路１３１Ｅ、１３１Ｏ（同一構成）を備えている。

なお、本実施例において、第２の合成回路１００Ｒの出力ＯＵＴ（ＮＲ）は、クロック信号ＤＬＣＬＫＡのＬｏｗからＨｉｇｈヘの立ち上がりに応答してＬｏｗからＨｉｇｈに立ち上がる構成とされており、出力ＯＵＴ（ＮＲ）がＬｏｗからＨｉｇｈになった時点で、ＳＲラッチ回路１３０Ｅ、１３０Ｏはともにリセットするため、第２の合成回路１００Ｒの出力ＯＵＴ（ＮＲ）をインバータ１３２で反転した信号が、ＳＲラッチ回路１３０Ｅ、１３０Ｏのリセット信号として用いられている。

Ｆａｌｌ側のラッチ回路１３０Ｆは、Ｒｉｓｅ側のラッチ回路１３０Ｒと同様の構成とされ、第２の合成回路１００Ｆの出力ＯＵＴ（ＮＦ）がＬｏｗからＨｉｇｈになった時点で、ラッチ回路１３０Ｆ内のＥｖｅｎ、ＯｄｄのＳＲラッチ回路１３１Ｅ、１３１Ｏをともにリセットするため、第２の合成回路１００Ｆの出力ＯＵＴ（ＮＦ）をインバータ１３２で反転した信号が、ラッチ回路１３０Ｆ内のＥｖｅｎ、ＯｄｄのＳＲラッチ回路１３１Ｅ、１３１Ｏのリセット信号として用いられている。

Ｒｉｓｅ側の第２の合成回路１００Ｒは、バイアス電圧信号ＢＩＡＳＲＥとＢＩＡＳＲＯで制御される合成比Ｘ：（１−Ｘ）（但し、０≦Ｘ≦１）にしたがって、ＳＲラッチ１３０ＲからＥｖｅｎ、Ｏｄｄの信号ＩＮＲＥ、ＩＮＲＯの立ち上がりエッジを受けて、その遅延差を合成した信号を生成し、出力端子ＯＵＴ（ＮＲ）から立ち上がり信号を生成する。ＳＲラッチ１３０Ｒは、第２の合成回路１００Ｒの出力（ＮＲ）のＨｉｇｈを受けてリセットされ、ＩＮＲＥ、ＩＮＲＯをＬｏｗとする。本実施例では、第１の可変遅延回路２０から出力される遅延信号ＯＵＴＲＥ＿Ｂ、ＯＵＴＲＯ＿Ｂが、第２の合成回路１００Ｒに入力されており、第２の合成回路１００Ｒでは、ＯＵＴＲＥ＿Ｂ、ＯＵＴＲＯ＿Ｂの少なくとも一方がＬｏｗのとき、内部のノードを充電するパスをオフさせる制御を行う。なお、第２の合成回路１００Ｒは、二つの入力信号を設定された比率で合成するものであり、第２の合成回路１００Ｒは単体で補間回路（インターポレータ）とも呼ばれ、図２の第２の可変遅延回路（インターポレータ）１０Ｒのインターポレーション機能を担う。

Ｆａｌｌ側の第２の合成回路１００Ｆは、遅延合成比の設定するバイアス電圧ＢＩＡＳＦＥ、ＢＩＡＳＦＯを入力し、ＳＲラッチ１３０ＦからのＥｖｅｎ、Ｏｄｄの信号ＩＮＦＥ、ＩＮＦＯの立ち上がりエッジを受けて、その遅延差を合成した信号を生成し、出力端子ＯＵＴ（ＮＦ）から立ち上がり信号を生成する。ＳＲラッチ１３０Ｆは、第２の合成回路１００Ｆの出力（ＮＦ）のＨｉｇｈを受けてリセットされ、ＩＮＦＥ、ＩＮＦＯをＬｏｗとする。本実施例では、第１の可変遅延回路２０から出力される遅延信号ＯＵＴＦＥ＿Ｂ、ＯＵＴＦＯ＿Ｂが、第２の合成回路１００Ｆに入力されており、第２の合成回路１００Ｆでは、ＯＵＴＦＥ＿Ｂ、ＯＵＴＦＯ＿Ｂの少なくとも一方がＬｏｗのとき、内部のノードを充電するパスをオフさせる制御を行う。第２の合成回路１００Ｆは、二つの入力信号を設定された比率で合成するものであり、第２の合成回路１００Ｆは、単体で補間回路（インターポレータ）とも呼ばれ、図２の第２の可変遅延回路（インターポレータ）１０Ｆのインターポレーション機能を担う。

なお、図３における可変遅延回路による反転出力、ワンショットパルスの生成、ＳＲラッチ等の回路構成における、信号の論理は、適宜変更してよいことは勿論である。例えば、ワンショットパルス生成回路へ入力される信号の立ち下がりに応答してワンショットのＬｏｗパルスを生成しているが、本発明はかかる構成に限定されるものでないことは勿論である。

図４は、第２の合成回路１００Ｒの構成の一例を示す図である。なお、図３のＦａｌｌ側の第２の合成回路１００Ｆは、Ｒｉｓｅ側の第２の合成回路１００Ｒと同一構成である。

図４を参照すると、第２の合成回路１００Ｒは、
（ａ）ソースが電源ＶＤＤに共通接続され、ドレインがノードＮＲ＿Ｂに共通接続され、ゲートがそれぞれＷＥＡＫＰＲＥＢ、ＰＲＳＴＢに接続されたＰＭＯＳトランジスタ１０９、１１０と、
（ｂ）ドレインがノードＮＲ＿Ｂに共通接続され、ゲートにバイアス電圧ＢＩＡＳＲＥ、ＢＩＡＳＲＯをそれぞれ受けるＮＭＯＳトランジスタ１０７、１０８と、
（ｃ）ソースが電源ＶＤＤに共通に接続され、ゲートにＮＡＮＤ１１４の出力ＷＥＡＫＰＲＥＢが共通に接続され、ドレインがＮＭＯＳトランジスタ１０７、１０８のドレインノードＮＥ、ＮＯにそれぞれ接続されたＰＭＯＳトランジスタ１０５、１０６と、
（ｄ）ドレインがノードＮＥ、ＮＯにそれぞれ接続され、ゲートに、ラッチ回路１３０Ｒの出力ＩＮＲＥ、ＩＮＲＯがそれぞれ接続されたＮＭＯＳトランジスタ１０１、１０２と、
（ｅ）ドレインがＮＭＯＳトランジスタ１０１、１０２のソースに接続され、ゲート同士が接続されてインバータ１１６の出力ＰＲＳＴＢに接続され、ソースが電源ＶＳＳに接続されたＮＭＯＳトランジスタ１０３、１０４と、
を備えている。さらに、第２の合成回路１００Ｒは、
（ｆ）ノードＮＲ＿Ｂを入力とし反転した信号を出力端子ＯＵＴＲに出力するインバータ１１５（反転型出力バッファ）と、
（ｇ）インバータ１１５の出力（ＮＲ）を入力として受け、反転した信号をＰＲＳＴＢ信号として出力するインバータ１１６と、
（ｈ）第１の可変遅延回路２１Ｒの出力ＯＵＴＲＥ＿Ｂ、ＯＵＴＲＯ＿Ｂを受けるＮＡＮＤ回路１１１と、
（ｉ）ＮＡＮＤ回路１１１の出力を受けるインバータ１１２と、
（ｊ）第１の入力にＰＲＳＴＢ信号を受け、第２入力にＮＡＮＤ１１４の出力を受けるＮＡＮＤ回路１１３と、第１の入力にインバータ１１２の出力信号を受け、第２入力にＮＡＮＤ１１３の出力を受けるＮＡＮＤ回路１１４とを備え、ＮＡＮＤ１１３、１１４はＳＲラッチを構成する。

第２の合成回路１００Ｒの動作を以下に説明する。ノードＮＲ＿ＢがプリチャージされＨｉｇｈ電位のとき、ＰＲＳＴＢ信号はＨｉｇｈとされ、ＰＭＯＳトランジスタ１１０はオフし、インバータ１１２の出力がＬｏｗの期間、ＮＡＮＤ１１４の出力はＨｉｇｈにセットされる。インバータ１１２の出力がＬｏｗとなるのは、ＮＡＮＤ１１１の出力がＨｉｇｈ、したがってＯＵＴＲＥ＿Ｂ、ＯＵＴＲＯ＿Ｂのいずれか一方又は両方がＬｏｗのときである。すなわち、図２において、入力クロック信号ＤＬＣＬＫＡのＬｏｗからＨｉｇｈへの立ち上がり時、すなわち、ＯＵＴＲＥ、ＯＵＴＲＯの少なくとも１方又は両方がＨｉｇｈの期間（したがって、ＯＵＴＲＥ＿Ｂ、ＯＵＴＲＯ＿Ｂのいずれか一方又は両方がＬｏｗの期間）には、ＰＭＯＳトランジスタ１０９、１０５、１０６はオフし、ノードＮＲ＿Ｂ、ＮＥ、ＮＯの充電は停止される。

ノードＮＲ＿ＢがＬｏｗ電位となり、ＰＲＳＴＢがＬｏｗのとき、ＰＭＯＳトランジスタ１１０がオンし、またＮＭＯＳトランジスタ１０３、１０４がオフし、ノードＮＲ＿ＢとＶＳＳ（グランド）間の放電パスは遮断され、ノードＮＲ＿Ｂを電源電圧ＶＤＤに充電される。また、インバータ１１２の出力がＨｉｇｈの状態で、ＰＲＳＴＢがＬｏｗとなると、ＮＡＮＤ１１４の出力ＷＥＡＫＰＲＥＢはＬｏｗにリセットされ、ＰＭＯＳトランジスタ１０９、１０５、１０８はオンし、ノードＮＲ＿Ｂ、ＮＥ、ＮＯは電源電圧ＶＤＤ側に充電される。ＰＭＯＳトランジスタ１０５、１０６により、ノードＮＥ、ＮＯをＮＲ＿Ｂと並列にプリチャージすることで、プリチャージ期間を短縮し、第２の合成回路の動作を保証する。

ノードＮＲ＿Ｂが電源電圧ＶＤＤ側に充電されると、ノードＮＲ＿Ｂの電圧を受けるインバータ１１５の出力はＬｏｗとなり、インバータ１１６の出力ＰＲＳＴＢはＨｉｇｈとなり、ＰＭＯＳトランジスタ１１０はオフし、ＰＭＯＳトランジスタ１１０によるノードＢＲ＿Ｂの充電は停止する。ＰＲＳＴＢがＨｉｇｈのとき、電流源として機能するＮＭＯＳトランジスタ１０３、１０４はオンするが、ＩＮＲＥ、ＩＮＲＯがＬｏｗの間、ＮＭＯＳトランジスタ１０１、１０２はオフとされる。また、インバータ１１２の出力がＨｉｇｈのとき、ＰＲＳＴＢがＬｏｗからＨｉｇｈに変化しても、ＮＡＮＤ１１４の出力ＷＥＡＫＰＲＥＢはＬｏｗのままであり、ＰＭＯＳトランジスタ１０９、１０５、１０８はオンとされる。

クロック信号ＤＬＣＬＫＡがＬｏｗのとき、ＯＵＴＲＥ＿Ｂ、ＯＵＴＲＯ＿ＢはＨｉｇｈとされ、ＮＡＮＤ１１１の出力はＬｏｗ、インバータ１１２の出力はＨｉｇｈとされるが、ＯＵＴＲＥ＿Ｂ、ＯＵＴＲＯ＿Ｂの少なくとも一方がＨｉｇｈからＬｏｗに変化すると（すなわちクロック信号ＤＬＣＬＫＡの立ち上がり時）、ＮＡＮＤ１１１の出力はＨｉｇｈとなり、インバータ１１２の出力がＬｏｗとなり、ＮＡＮＤ１１４の出力ＷＥＡＫＰＲＥＢはＨｉｇｈにセットされ、ＰＭＯＳトランジスタ１０９、１０５、１０８はオフとされる。この状態で、ＩＮＲＥ、ＩＮＲＯがＬｏｗからＨｉｇｈに変化すると、ＩＮＲＥがＨｉｇｈの期間、ＮＭＯＳトランジスタ１０１がオンし、ノードＮＲ＿Ｂの電荷を、トランジスタ１０７の電流（ＢＩＡＳＲＥで制御される）にしたがってＶＳＳ側に放電する。またＩＮＲＥのＨｉｇｈへの遷移から遅れてＨｉｇｈとなるＩＮＲＯがＨｉｇｈ期間、ＮＭＯＳトランジスタ１０２がオンし、ノードＮＲ＿Ｂの電荷を、トランジスタ１０８の電流（ＢＩＡＳＲＯで制御される）にしたがってＶＳＳ側に放電する。

ＩＮＲＥとＩＮＲＯのＨｉｇｈが重なる期間は、ＮＭＯＳトランジスタ１０１、１０２の両方で放電される。ノードＮＲ＿Ｂの電圧がインバータ１１５の論理閾値以下に下がると、インバータ１１５の出力ノードＮＲは、ＬｏｗからＨｉｇｈに立ち上がり、インバータ１１６の出力ＰＲＳＴＢはＬｏｗとなり、ＮＭＯＳトランジスタ１０３、１０４がオフし、ノードＮＲ＿ＢのＶＳＳへの放電パスが遮断され、ＰＭＯＳトランジスタ１１０によるノードＮＲ＿Ｂの充電が開始され、続いてＮＡＮＤ１１４の出力ＷＥＡＫＰＲＥＢがＬｏｗとなり、ノードＮＲ＿Ｂの充電が行われる。

ＩＮＲＥとＩＮＲＯ遅延合成の比率（内分比）Ｘ：（１−Ｘ）（但し、０≦Ｘ≦１）とし、ゲートにバイアス電圧ＢＩＡＳＲＥ、ＢＩＡＳＲＯをそれぞれ受けるＮＭＯＳトランジスタ１０７、１０８の電流値をＸ*Ｉ、（１−Ｘ）*Ｉとする。電源電圧ＶＤＤにプリチャージされたノードＮＲ＿Ｂ（蓄積電荷Ｑ＝Ｃ*ＶＤＤ、ただし、Ｃは該ノードＮＲ＿Ｂの容量値）は、遅延差（ΔＴ）の立ち上がりエッジの二つの信号ＩＮＲＥ、ＩＮＲＯのＨｉｇｈパルスにより放電される。Ｅｖｅｎの入力信号ＩＮＲＥのＨｉｇｈへの立ち上がりからＯｄｄの入力信号ＩＮＲＯのＨｉｇｈへの立ち上がりまでの遅延時間ΔＴの間、ＮＭＯＳトランジスタ１０１がオンしノードＮＲ＿Ｂを電流値Ｘ*Ｉで放電し、ノードＮＲ＿Ｂの電荷Ｑ’はＣ*ＶＤＤ−ΔＴ*Ｘ*Ｉとなる。第２の信号ＩＮＲＯがＨｉｇｈとなるとＮＭＯＳトランジスタ１０２がオンしＮＭＯＳトランジスタ１０１とともにノードＮＲ＿Ｂの電荷を、電流値Ｘ*Ｉ＋（１−Ｘ）*Ｉ＝Ｉで放電する。ノードＮＲ＿Ｂを入力とするインバータ１１５の論理閾値をＶＤＤ／２とし、Ｏｄｄの入力信号ＩＮＲＯの立ち上がりエッジから遅延時間ＴでＶＤＤ／２を下回るとすると、Ｃ*ＶＤＤ−Ｘ*Ｉ*ΔＴ−Ｉ*Ｔ＝Ｃ*ＶＤＤ／２より、
Ｔ＝（Ｃ*ＶＤＤ）／（２*Ｉ）−Ｘ*ΔＴ
となる。

したがって、Ｅｖｅｎの入力信号ＩＮＲＥの立ち上がりから出力信号ＮＲの立ち上がりまでの伝播遅延時間は、
ΔＴ＋Ｔ＝（Ｃ*ＶＤＤ）／（２*Ｉ）＋（１−Ｘ）*ΔＴ （１）
で与えられる（ただし、インバータ１１５の伝搬遅延時間は除く）。式（１）において、（Ｃ*ＶＤＤ）／（２*Ｉ）は第２の合成回路固有の伝播遅延時間である。

式（１）において、Ｘ＝１、すなわち、Ｅｖｅｎの入力信号ＩＮＲＥとＯｄｄの入力信号ＩＮＲＯの遅延差の内分比１００％：０％のとき、ΔＴ＋Ｔ＝（Ｃ*ＶＤＤ）／（２*Ｉ）で与えられ、伝播遅延時間ΔＴ＋Ｔは最小となる。

式（１）において、Ｘ＝０、Ｅｖｅｎの入力信号ＩＮＲＥとＯｄｄの入力信号ＩＮＲＯの遅延差の内分比０％：１００％のとき、遅延時間は、ΔＴ＋Ｔ＝（Ｃ*ＶＤＤ）／（２*Ｉ）＋ΔＴで与えられ、伝播遅延時間ΔＴ＋Ｔは最大となる。

式（１）において、０＜Ｘ＜１のとき、伝播遅延時間ΔＴ＋Ｔは、最小と最大の中間の値となる。

なお、図４において、バイアス電圧ＢＩＡＳＲＥ、ＢＩＡＳＲＯの設定により、出力端子ＯＵＴから出力される信号のパルス幅の調整も行われる。

図５は、図３の第１の可変遅延回路２０内の可変遅延回路２１Ｒの構成を示す図である。なお、図３の可変遅延回路２１Ｆも同一の構成とされる。

図５を参照すると、可変遅延回路２１Ｒにおいて、クロック信号ＤＬＣＬＫＡを入力するインバータＩＮＶ１の出力は次段のインバータＩＮＶ２の入力に接続されるとともに、セレクタ１の第１入力に入力される。セレクタ１の第２入力は、前段のセレクタ３の出力に接続され、セレクタ１の出力はＯＵＴＲＥ＿Ｂとされ、位相調整回路８０Ｒ（図２）からの選択制御信号ｓ１により、第１、第２入力の一方を選択する。セレクタ１は、位相調整回路８０Ｒからの選択制御信号ｓ１とインバータＩＮＶ１の出力を入力するＮＡＮＤ１−１と、位相調整回路８０Ｒからの選択制御信号ｓ１を反転するインバータＩＮＶと、インバータＩＮＶの出力とセレクタ３の出力を入力するＮＡＮＤ１−２と、これら二つのＮＡＮＤ１−１、１−２の出力を入力するＮＡＮＤ１−３と、を備えている。なお、他のセレクタの内部構成はセレクタ１と同一の構成とされる。

インバータＩＮＶ２の出力は次段のインバータＩＮＶ３の入力に接続されるとともに、セレクタ２の第１入力に入力される。セレクタ２の第２入力は、前段のセレクタ４の出力に接続され、セレクタ２の出力はインバータＩＮＶ５を介して出力ＯＵＴＲＯ＿Ｂに接続され、位相調整回路８０Ｒからの選択制御信号ｓ２により、第１、第２入力の一方を選択する。

インバータＩＮＶ３の出力は次段のインバータＩＮＶ４の入力に接続されるとともに、セレクタ３の第１入力に入力される。セレクタ３の第２入力は、不図示の５番目セレクタの出力に接続され、セレクタ３の出力はセレクタ１の第２入力に接続され、位相調整回路８０Ｒからの選択制御信号ｓ３により、第１、第２入力の一方を選択する。

インバータＩＮＶ４の出力は次段のインバータＩＮＶ（不図示）の入力に接続されるとともに、セレクタ４の第１入力に入力される。セレクタ４の第２入力は、不図示の６番目のセレクタの出力に接続され、セレクタ４の出力はセレクタ２の第２入力に接続され、位相調整回路８０Ｒからの選択制御信号ｓ４により、第１、第２入力の一方を選択する。インバータ列（ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４・・・）に対して、ＥｖｅｎとＯｄｄに関して同様の構成が繰り返される。

選択制御信号ｓ１がＨｉｇｈのとき、セレクタ１のインバータＩＮＶの出力はＬｏｗとなり、ＮＡＮＤ１−２の出力はＨｉｇｈとなり、ＮＡＮＤ１−１、ＮＡＮＤ１−３はそれぞれ第１入力を反転出力する２段のインバータとして機能する。選択制御信号ｓ１がＨｉｇｈのとき、セレクタ１はインバータＩＮＶ１の出力を選択し、ＮＡＮＤ２段の遅延回路として機能し、ＩＮＶ１、ＮＡＮＤ２段からなる計インバータ３段の遅延回路として作用する。

一方、選択制御信号ｓ１がＬｏｗのとき、インバータＩＮＶの出力はＨｉｇｈとなり、ＮＡＮＤ１−１の出力はＨｉｇｈとなり、ＮＡＮＤ１−２、ＮＡＮＤ１−３はそれぞれ第２入力（セレクタ３の出力）をそれぞれ反転して伝播する２段のインバータとして機能する。

選択制御信号ｓ２がＨｉｇｈのとき、セレクタ２は、ＩＮＶ２の出力を選択しＮＡＮＤ２段の遅延回路として機能し、ＩＮＶ１、ＩＮＶ２、ＮＡＮＤ２段、ＩＮＶ５のインバータ５段の遅延回路として作用する。選択制御信号ｓ１、ｓ２がＨｉｇｈのときに出力されるＥｖｅｎ、Ｏｄｄの遅延信号ＯＵＴＲＥ＿ＢとＯＵＴＲＯ＿Ｂのエッジの間には、インバータ２段（単位遅延回路）の時間差がある。

選択制御信号ｓ２がＬｏｗのとき、セレクタ２は、第２入力（セレクタ４の出力）をそれぞれ反転して伝播する２段のインバータとして機能する。

選択制御信号ｓ３がＨｉｇｈのとき、セレクタ３は、ＩＮＶ３の出力を選択し、ＮＡＮＤ２段の遅延回路として機能する。選択制御信号ｓ３がＨｉｇｈ、選択制御信号ｓ１がＬｏｗのとき、ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＮＡＮＤ２段（セレクタ３）、ＮＡＮＤ２段（セレクタ１）のインバータ７段の遅延回路として作用する。

選択制御信号ｓ４がＨｉｇｈのとき、セレクタ４は、ＩＮＶ４の出力を選択し、ＮＡＮＤ２段の遅延回路として機能する。選択制御信号ｓ４がＨｉｇｈ、選択制御信号ｓ２がＬｏｗのとき、ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４、ＮＡＮＤ２段（セレクタ４）、ＮＡＮＤ２段（セレクタ２）、ＩＮＶ７のインバータ９段の遅延回路として作用する。

選択制御信号ｓ３、ｓ４がＨｉｇｈのときに出力されるＥｖｅｎ、Ｏｄｄの遅延信号ＯＵＴＲＥ＿ＢとＯＵＴＲＯ＿Ｂのエッジの間には、インバータ２段（単位遅延回路）の時間差がある。

このように、可変遅延回路２１Ｒは、図２の位相調整回路８０Ｒからの選択制御信号により、Ｅｖｅｎの遅延出力と、Ｏｄｄの遅延出力を決定する。なお、図５では、クロック入力ＤＬＣＬＫＡのＬｏｗからＨｉｇｈへの立ち上がりで可変遅延回路２１Ｒの出力はＨｉｇｈからＬｏｗへ立ち下がる信号を表すために、ＯＵＴＲＥ＿Ｂ、ＯＵＴＲＯ＿Ｂとしている。

図６は、図３のワンショットパルス生成回路１２１Ｅの構成の一例を示す図である。このワンショットパルス生成回路は、入力ＩＮ１の立ち下がりエッジに応答して出力ＯＵＴ１に、遅延回路で規定されるパルス幅のＬｏｗパルスを出力する。すなわち、入力ＩＮ１を入力するインバータＩＮＶ０と、インバータＩＮＶ０の出力を受け反転信号を出力する遅延回路（ＩＮＶ１、ＩＮＶ２、ＮＡＮＤ２、ＩＮＶ３、ＮＡＮＤ３）と、遅延回路の出力（ＮＡＮＤ３の出力）とインバータＩＮＶ０の出力を受けるＮＡＮＤ４を備えている。尚、ＮＡＮＤ２は第４論理回路に相当し、ＮＡＮＤ３は第５論理回路に相当し、ＮＡＮＤ４は第６論理回路に相当する。

入力ＩＮ１のＨｉｇｈからＬｏｗへの遷移に応答してインバータＩＮＶ０の出力はＨｉｇｈとなり、遅延回路を構成するＮＡＮＤ２、ＮＡＮＤ３はインバータとして機能し、遅延回路は５段のインバータ列として機能する。ＮＡＮＤ４はインバータＩＮＶ０のＬｏｗからＨｉｇｈへの遷移時点から５段のインバータ列の遅延時間分のパルス幅のＬｏｗパルスを出力する。

なお、ワンショットパルス生成回路は、動作周波数に対応してワンショットパルス幅を調整するようにしてもよい。例えばインバータＩＮＶ３で表されている反転遅延回路を、インバータ３段で構成している場合、２段のインバータを信号経路から外し、インバータ１段で構成するように切替える構成としてもよい。特に制限されないが、この切替は、製造時に、配線層スイッチ（ｍｅｔａｌ ｓｗｉｔｃｈ）の接続切替等で行うようにしてもよい。また、周波数に対応してワンショット遅延のリセット時間を調整するようにしてもよい。高周波に対して遅延のリセット経路をバイパスすることで、第２の合成回路の動作を保証している。ＮＡＮＤ２、ＮＡＮＤ３には、インバータＩＮＶ０の出力が直接入力され、遅延回路内の前段回路の出力の伝播結果を待たず、インバータＩＮＶ０のＬｏｗ出力に基づき、ＮＡＮＤ２、ＮＡＮＤ３はＨｉｇｈに直接リセットされる。

図７は、本発明の一実施例の第１及び第２のラッチ回路と第２の合成回路を含めた構成を示す図である。図７を参照すると、図３、図４を参照して説明した第２の合成回路１００Ｒ内に、図３のラッチ回路１３０Ｅ、１３０Ｏを組み込んだ構成とされている。図７において、ＮＡＮＤ１３３、１３４がラッチ１３０Ｅに対応し、ＮＡＮＤ１３５、１３６がラッチ１３０Ｏに対応する。端子ＯＵＴＲＥ＿Ｂに入力が接続されたインバータ１３７（受信回路）と、インバータ１３７の出力ＩＮＲＥ１を受けるインバータ１３８とを備え、インバータ１３８の出力ＩＮＲＥ２がＮＡＮＤ１３３に入力され、ＮＡＮＤ１３４には、ＰＲＳＴＢが入力され、ＮＡＮＤ１３３、１３４の出力はＮＡＮＤ１３４、１３３の入力に交差接続されている。端子ＯＵＴＲＯ＿Ｂに入力が接続されたインバータ１３９（受信回路）と、インバータ１３９の出力ＩＮＲＯ１を受けるインバータ１４０とを備え、インバータ１４０の出力ＩＮＲＯ２がＮＡＮＤ１３５に入力され、ＮＡＮＤ１３６には、ＰＲＳＴＢが入力され、ＮＡＮＤ１３５、１３６の出力はＮＡＮＤ１３６、１３５の入力に交差接続されている。図７において、インバータ１３７、１３９に入力されるＯＵＴＲＥ＿Ｂ、ＯＵＴＲＯ＿Ｂとして、ワンショットパルス生成回路の出力が入力される。

なお、図７において、ＮＲ＿Ｂを電源電圧にプリチャージし、ラッチ出力ＩＮＲＥ３、ＩＮＲＯ３の出力を受けるＮＭＯＳトランジスタ１０１、１０２で放電する構成のインタポレータを例に説明したが、本発明は、かかる構成に限定されるものでないことは勿論である。例えばノードＮＲ＿ＢをＶＳＳ電位に設定しておき、ラッチ出力ＩＮＲＥ３、ＩＮＲＯ３の出力をＰＭＯＳトランジスタで受け電源電圧ＶＤＤに充電する構成のインタポレータとしてもよいことは勿論である。この場合、トランジスタの極性は反転され、またＳＲラッチも、セット端子ＳにＨｉｇｈ入力でセットされ、リセット端子ＲへＨｉｇｈ入力でリセットされるロジックに置き換えられる。すなわち、プリチャージ用のトランジスタ１０９、１１０、１０５、１０６は、ソースが接地されドレインが各ノードに接続されたＮＭＯＳトランジスタで構成され、トランジスタ１０１、１０２、１０３、１０４、１０７、１０８はＰＭＯＳトランジスタで構成される。ノードＮＲ＿Ｂがインバータ１１５の論理閾値以上となったとき、Ｌｏｗ電位を出力し、インバータ１１６の出力はＨｉｇｈとなる。インバータ１１６のＨｉｇｈを受けてリセットされるＳＲラッチは襷がけ接続された二つのＮＯＲゲートで構成される。図７のＮＡＮＤ１１１、インバータ１１２はＡＮＤで置き換えられる。またＮＡＮＤ１３３、１３４、１３５、１３６もＮＯＲで置き換えられ、インバータ１３７、１３９は削除される。

図８は、図２の第１の合成回路（シンセサイザ）３０の構成の一例を示す図である。シンセサイザ３０はインタポレータ１０Ｒの出力ＮＲのＨｉｇｈを受けて、Ｈｉｇｈを出力し、インタポレータ１０Ｆの出力ＮＦのＨｉｇｈを受けてＤＬＬ出力をＬｏｗに設定する。

図８を参照すると、第１の合成回路（シンセサイザ）３０は、ソースが電源ＶＳＳに接続されゲートがＮＲに接続され、ドレインがノードＩＮＲＢに接続されたＮＭＯＳトランジスタＮＭ４と、ソースが接地されゲートがＮＦに接続されドレインがノードＩＮＦＢに接続されたＮＭＯＳトランジスタＮＭ３と、ノードＩＮＲＢに入力が接続され、出力がノードＩＮＦＢに接続されたＣＭＯＳインバータ（ＰＭ２、ＮＭ２）と、ノードＩＮＦＢに入力が接続され、出力がノードＩＮＲＢに接続されたＣＭＯＳインバータ（ＰＭ１、ＮＭ１）と、ノードＩＮＲＢに入力が接続されたインバータ３０４と、ノードＩＮＦＢに入力が接続され出力がオープンのインバータ３０８と、を備えている。ＣＭＯＳインバータ（ＰＭ１、ＮＭ１）とＣＭＯＳインバータ（ＰＭ２、ＮＭ２）は、入力と出力が互いに接続されてフリップフロップを構成する。

入力ＮＲがＨｉｇｈとなると、ＮＭＯＳトランジスタＮＭ４がオンし、ノードＩＮＲＢはＬｏｗとなり、ＣＭＯＳインバータ（ＰＭ２、ＮＭ２）を介してノードＩＮＦＢはＨｉｇｈに設定され、ＣＭＯＳインバータ（ＰＭ１、ＮＭ１）を介してノードＩＮＲＢはＬｏｗに設定され、インバータ３０４からＤＬＬ出力としてＨｉｇｈが出力される。

入力ＮＲがＬｏｗとなると、ＮＭＯＳトランジスタＮＭ４はオフするが、フリップフロップとして機能するＣＭＯＳインバータ（ＰＭ１、ＮＭ１）、ＣＭＯＳインバータ（ＰＭ２、ＮＭ２）により、ノードＩＮＲＢはＬｏｗ、ノードＩＮＦＢはＨｉｇｈに保たれ、インバータ３０４からＤＬＬ出力としてそのままＨｉｇｈが出力される。

次に入力ＮＦがＨｉｇｈとなると、ＮＭＯＳトランジスタＮＭ３がオンし、ノードＩＮＦＢはＬｏｗとなり、ＣＭＯＳインバータ（ＰＭ１、ＮＭ１）を介してノードＩＮＲＢはＨｉｇｈ、ＣＭＯＳインバータ（ＰＭ２、ＮＭ２）を介してノードＩＮＦＢはＬｏｗに設定され、インバータ３０４からＤＬＬ出力としてＬｏｗが出力される。つづいてＮＦがＬｏｗとなっても、ＣＭＯＳインバータ（ＰＭ１、ＮＭ１）、ＣＭＯＳインバータ（ＰＭ２、ＮＭ２）のフリップフロップ動作により、ＩＮＦＢ＝Ｈｉｇｈ、ＩＮＲＢ＝Ｌｏｗに保たれ、インバータ３０４からＤＬＬ出力としてそのままＬｏｗが出力される。なお、ＣＭＯＳインバータは、電源ＶＤＤ、ＶＳＳ間に直列に接続されるＰＭＯＳトランジスタとＮＭＯＳトランジスタよりなり、ゲートが共通接続されて入力に接続され、ドレインが共通接続されて出力に接続される。

図９は、図７を参照して説明した第２の合成回路（Ｒｉｓｅ側）の動作波形の一例を示す。（ａ）は外部クロックＣＫ、ＣＫＢ、（ｂ）はＩＮＲＥ１、ＩＮＲＯ１、（ｃ）はＩＮＲＥ２、ＩＮＲＯ２、（ｄ）はＩＮＲＥ３、ＩＮＲＯ３、（ｅ）はＮＲ＿Ｂ、（ｆ）はＰＲＳＴＢ、ＷＥＡＫＰＲＥＢの波形である。（ｇ）〜（ｋ）はＦａｌｌ側の第２の合成回路（図７と同一構成）におけるＩＮＲＥ１、ＩＮＲＯ１、ＩＮＲＥ２、ＩＮＲＯ２、ＩＮＲＥ３、ＩＮＲＯ３、ＮＲ＿Ｂ、ＰＲＳＴＢ、ＷＥＡＫＰＲＥＢの波形である。（ｌ）はＤＬＬ出力の波形である。

外部クロックＣＫ（パルス幅ｔＣＨ）の立ち上がりに応じて、ＯＵＴＲＥ＿Ｂ、ＯＵＴＲＯ＿ＢがＨｉｇｈからＬｏｗへ立ち下がり、ワンショットパルス生成回路でワンショットパルス（Ｌｏｗパルス）が生成される。

ＩＮＲＥ１、ＩＮＲＯ１は、ワンショットパルス（Ｌｏｗパルス）をインバータ１３７、１３９で反転したＨｉｇｈパルスとなり、ＩＮＲＥ１がＩＮＲＯ１よりも先に立ち上がる（（ｂ）参照）。

ＩＮＲＥ２、ＩＮＲＯ２は、ＩＮＲＥ１、ＩＮＲＯ２をインバータ１３８、１４０で反転した信号である。ＩＮＲＥ２、ＩＮＲＯ２のＬｏｗを受けて、ＩＮＲＥ３、ＩＮＲＯ３（ＳＲラッチ（ＮＡＮＤ１３３、１３４）と、ＳＲラッチ（ＮＡＮＤ１３５、１３６）の出力）はそれぞれＨｉｇｈにセットされる（（ｄ）参照）。

ＩＮＲＥ３、ＩＮＲＯ３のＨｉｇｈにより、ＮＭＯＳトランジスタ１０１、１０２がオンし、電源電圧ＶＤＤにプリチャージされたノードＮＲ＿Ｂは、ＢＩＡＳＲＥ、ＢＩＡＳＲＯでバイアスされたトランジスタ１０７、１０８のソース・ドレイン電流にしたがって放電される（（ｅ）参照）。

ノードＮＲ＿Ｂの電圧が降下し、インバータ１１５の論理閾値電圧以下となると、ノードＮＲはＬｏｗからＨｉｇｈに遷移し、インバータ１１６の出力ＰＲＳＴＢがＬｏｗとなる。ＮＡＮＤ１３３、１３４からなるＳＲラッチ、ＮＡＮＤ１３５、１３６からなるＳＲラッチはＰＲＳＴＢのＬｏｗによってリセットされ、ＩＮＲＥ３、ＩＮＲＯ３はＨｉｇｈからＬｏｗとなりＮＭＯＳトランジスタ１０１、１０２はオフする。また、ＰＲＳＴＢのＬｏｗにより、ＰＭＯＳトランジスタ１１０がオンし、ＮＭＯＳトランジスタ１０３、１０４はオフし、ノードＮＲ＿Ｂの電源電圧へのプリチャージが行われる。さらに、ＰＲＳＴＢのＬｏｗにより、ＮＡＮＤ１１３、１１４よりなるＳＲラッチがリセットされ、ＷＥＡＫＰＲＥＢがＬｏｗとなり、ＰＭＯＳトランジスタ１０９、１０５、１０６によるノードＮＲ＿Ｂ、ＮＥ、ＮＯのプリチャージが行われる。

Ｒｉｓｅ側のＮＲ＿Ｂをインバータ１１５で反転した信号ＮＲと、Ｆａｌｌ側のＮＲ＿Ｂをインバータ１１５で反転した信号ＮＦがシンセサイザ３０（図２参照）に入力され、ＤＬＬ出力（（ｌ）参照）が出力される。

なお、図７において、バイアス電圧ＢＩＡＳＲＥ、ＢＩＡＳＲＯの設定が、ＩＮＲＥ３＝１００％、ＩＮＲＯ３＝０％に相当する場合、トランジスタ１０７のパスでノードＮＲ＿Ｂを放電することになる。ノードＮＲ＿Ｂの立ち下がり波形は、ＥｖｅｎのＩＮＲＥ３を１００％として生成される。この条件が、サイクル内の動作に対して最も遅くノードＮＲ＿Ｂの放電動作を開始する条件であるため、ノードＮＲ＿Ｂの放電時間・マージン（外部クロックＣＫのＨｉｇｈパルス幅ｔＣＨ幅が短い場合、ＩＮＲＥ３のＨｉｇｈ期間は極めて短くなり、ノードＮＲ＿Ｂの放電時間が短いので、最も厳しい）と、次のサイクルの動作までのノードＮＲ＿Ｂのプリチャージのマージンがなくなるワースト条件となる（周期が短い場合が、放電後のノードＮＲ＿Ｂの再充電時間が短いので最も厳しい）。

本実施例においては、第２の合成回路１００Ｒ／Ｆの前段に、ラッチ回路１３０Ｒ／Ｆを設け、ラッチ回路１３０Ｒ／Ｆのセット端子Ｓで第１の可変遅延回路の出力ＯＵＴＲＥ／Ｏ＿Ｂを保持して、クロックＣＫのＨｉｇｈパルス幅ｔＣＨが短い場合にも、Ｈｉｇｈ期間を一定時間維持し、ノードＮＲ＿Ｂの立ち下がりを受けてリセットし、ノードＮＲ＿Ｂをプリチャージさせる。このため、遅く動作スタートする場合においても、第２の合成回路の動作マージンを確保できる。

比較例として、図１０（Ａ）を参照して、上記したＳＲラッチ回路を設けない場合について説明する。図７のＳＲラッチ（１３３、１３４）、ＳＲラッチ（１３５、１３６）を省略し、ＯＵＴＲＥ＿Ｂ、ＯＵＴＲＯ＿Ｂをインバータ１３７、１３９で反転した信号ＩＮＲＥ１、ＩＮＲＯ１をトランジスタ１０１、１０２のゲート（図７、図１０（Ａ）のＩＮＲＥ３、ＩＮＲＯ３）に入力する構成を考える。ＮＭＯＳトランジスタ１０１、１０２のゲートには、図７のＩＮＲＥ１、ＩＮＲＯ１（ＯＵＴＲＥ＿Ｂ／ＯＵＴＲＯ＿Ｂの反転信号）が入力される。Ｅｖｅｎの号ＩＮＲＥ１が立ち上がり、その後、Ｏｄｄの信号ＩＮＲＯ１が立ち上がる。外部クロックＣＫのｔＣＨ幅が短い（デューティ小）の場合には、外部クロックＣＫのＨｉｇｈ期間が終了し、Ｌｏｗ期間には、逆相のエッジを生成しなければならず、第２の合成回路の動作は停止され、ノードＮＲ＿Ｂの放電時間が極端に短くなり、ノードＮＲ＿Ｂを十分に放電することができず、第２の合成回路は誤動作する（正しく機能しない）。

本実施例によれば、第２の合成回路において、ＯＵＴＲＥ＿Ｂ／ＯＵＴＲＯ＿ＢをＳＲラッチでラッチした信号ＩＮＲＥ３、ＩＮＲＯ３をＮＭＯＳトランジスタ１０１、１０２のゲートに供給している。ＰＲＳＴＢによって、ＳＲラッチにて保持されていたＩＮＲＥ３／ＩＮＲＯ３のラッチを解除しリセットする。ＰＲＳＴＢは、ＮＲにＨｉｇｈが出力されてからＬｏｗに設定されるため、再充電の誤動作することはない。ＰＲＳＴＢのＬｏｗにより、ＳＲラッチ（１３３、１３４）はリセットされ、その結果、Ｈｉｇｈ状態のＩＮＲＥ３はＬｏｗにリセットされる。

ＰＲＳＴＢのＬｏｗに基づき、ＳＲラッチ（１１３、１１４）をリセットし、ＷＥＡＫＰＲＥＢをＬｏｗにリセットする。ＷＥＡＫＰＲＥＢは、外部クロックＣＫが低い周波数のときのノードＮＲ＿Ｂのリセット（充電）を保持することを目的とする。

予め充電された所定電圧のノードＮＲ＿Ｂがトランジスタ１０９、１１０によって放電され、放電の結果、ノードＮＲ＿ＢがＬｏｗ電位となると、ノードＮＲ＿Ｂを再充電するというフィードバック方式の制御が行われるため、ノードＮＲ＿Ｂの電圧波形は、所定時間のパルス波形となり、外部クロックＣＫが低い周波数（周期が長い）時には、ノードＮＲ＿Ｂのリセット動作（充電作用）を維持する必要がある。ＰＲＳＴＢのＬｏｗに基づきＬｏｗに設定されるＷＥＡＫＰＲＥＢ信号の解除（ＬｏｗからＨｉｇｈ）は、可変遅延回路２０の出力信号ＯＵＴＲＥ＿Ｂ／ＯＵＴＲＯ＿Ｂで行われる。ＯＵＴＲＥ＿Ｂ／ＯＵＴＲＯ＿Ｂの一方又は両方がＬｏｗのときＮＡＮＤ１１１の出力はＨｉｇｈとなり、インバータ１１２の出力はＬｏｗとなり、ＮＡＮＤ１１４の出力ＷＥＡＫＰＲＥＢはＨｉｇｈとされ、トランジスタ１０９によるノードＮＲ＿Ｂのプリチャージは停止する。ＯＵＴＲＥ／Ｏ＿Ｂが共にＬｏｗとなった時点は、次のクロックサイクルに対する遅延波形生成の設定を行う必要があり、この時点までノードＮＲ＿Ｂの充電作用を維持できればよい。これにより、外部クロック信号ＣＫが低い周波数（周期が長い）でもノードＮＲ＿Ｂのフローティング状態を抑止することができる。

このＷＥＡＫＰＲＥＢにもマージン対策が必要である。外部クロック信号ＣＫが高い周波数（周期が短い）で、且つ、外部クロックＣＫのＨｉｇｈパルス幅ｔＣＨ幅が長い（デューティ大）の場合、すなわち、図１１（Ａ）に示すように、ＩＮＲＥ３／ＩＮＲＯ３の立ち下がりが十分も遅い場合には（図１１（Ａ）のＩＮＲＥ／Ｏ３の破線参照）、ノードＮＲ＿Ｂを十分に放電することは可能であるが、ＷＥＡＫＰＲＥＢの生成にも遅延段数（ＮＲ＿Ｂ→ＰＲＳＴＢ→ＷＥＡＫＰＲＥＢ）があることから、ＷＥＡＫＰＲＥＢ信号によるトランジスタ１０９の充電開始（ＨｉｇｈからＬｏｗへの遷移）が遅くなり、次サイクルのＯＵＴＲＥ＿Ｂ／ＯＵＴＲＯ＿ＢがＬｏｗの条件が先にくる可能性がある。この場合、ＷＥＡＫＰＲＥＢをＬｏｗが起動できず、誤動作の原因となる。

このため、本実施例においては、入力信号ＯＵＴＲＥ＿Ｂ／ＯＵＴＲＯ＿Ｂに対して、ワンショットパルス生成回路１２０Ｒを設置し、ＯＵＴＲＥ＿Ｂ／ＯＵＴＲＯ＿Ｂの立ち下がりエッジに応答してワンショットパルスＣＬＫＥ／ＣＬＫＯを生成し、ワンショットパルスＣＬＫＥ／Ｏの信号幅を、周波数（周期が短い）、外部クロックＣＫのＨｉｇｈパルス幅ｔＣＨ幅によらず、固定幅とする。なお、ワンショットパルス幅（固定値）は、図６を参照して説明したように、製造時等に製品デバイスの動作周波数に対応して、パルス幅を設定するようにしてもよい。

本実施例によれば、外部クロック信ＣＫのＨｉｇｈパルス幅ｔＣＨ幅が短い（デューティ小）場合、ＳＲラッチで延ばし、ｔＣＨ幅が長い（デューティ大）場合、ワンショットパルス生成回路で冗長な信号幅をカットする。

その結果、第１の可変遅延回路の持つ最小遅延単位（ＮＡＮＤ２段分の絶対遅延時間値）をさらに細かな精度の位相調整と、高速周波数に対応できる第２の可変遅延回路（インターポレータ）を、周波数、パルス幅ｔＣＨの大小によらず、正しく動作させることが可能となる。

なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の一実施例のメモリ装置の構成を示す図である。 本発明の一実施例のＤＬＬの構成を示す図である。 本発明の一実施例の第１の可変遅延回路（Ｄｅｌａｙ Ｌｉｎｅ）と第２の可変遅延回路（Ｉｎｔｅｒｐｏｌａｔｏｒ）の構成を示す図である。 本発明の一実施例の第２の合成回路の構成を示す図である。 本発明の一実施例の第１の可変遅延回路（Ｄｅｌａｙ Ｌｉｎｅ）の構成を示す図である。 本発明の一実施例のワンショットパルス生成回路の構成を示す図である。 本発明の一実施例の第１及び第２のラッチ回路と第２の合成回路を含めた構成例を示す図である。 本発明の一実施例の第１の合成回路（シンセサイザ）の構成を示す図である。 本発明の一実施例の動作を説明するタイミング波形図である。 （Ａ）、（Ｂ）は、比較例と、ＳＲラッチを備えた本発明の動作を対比して説明する波形図である。 （Ａ）、（Ｂ）は、比較例と、ワンショットパルス生成回路を備えた本発明の動作を対比して説明する波形図である。

符号の説明

１−１ メモリセルアレイ
１−２ センスアンプ
１−３ カラムデコーダ
１−４ ロウデコーダ
１−５ モードレジスタ
１−６ ロウアドレスバッファ及びリフレッシュカウンタ
１−７ カラムアドレスバッファ及びバーストカウンタ
１−８ データコントロール回路
１−９ コマンドデコーダ
１−１０ コントロールロジック
１−１１ ラッチ回路
１−１２ ＤＬＬ
１−１３ 入力出力バッファ
１−１４ クロックジェネレータ
１０Ｒ、１０Ｆ インタポレータ
２０ 可変遅延回路（Ｄｅｌａｙ Ｌｉｎｅ）
２１Ｒ、２１Ｆ 可変遅延回路
３０ シンセサイザ
４０ 入力回路
５０ ＯＥ
６０ レプリカ
７０Ｒ、７０Ｆ 位相検出器（位相比較器）
８０Ｒ、８０Ｆ 位相調整回路
１００Ｒ、１００Ｆ 合成回路
１０１、１０２、１０３、１０４、１０７、１０８ ＮＭＯＳトランジスタ
１０５、１０６、１０９、１１０ ＰＭＯＳトランジスタ
１１１、１１３、１１４、１２４ ＮＡＮＤ
１１２、１１５、１１６、１２２、１２６ インバータ
１２０Ｒ、１２０Ｆ、１２１Ｅ、１２１Ｏ、１２５Ｅ，１２５Ｏ ワンショットパルス生成回路
１２３ 遅延回路
１３０Ｒ、１３０Ｆ、１３０Ｅ、１３０Ｏ、１３１Ｅ、１３１Ｏ ラッチ回路（ＳＲラッチ）
１３３、１３４、１３５、１３６ ＮＡＮＤ
１３２、１３７、１３８、１３９、１４０ インバータ
３０４、３０８ インバータ

Claims (20)

1. 外部信号を入力し、所定の遅延単位で前記外部信号の遅延時間を可変に設定し、前記外部信号の第１の遷移に対応して異なる遅延時間の第１組の第１及び第２の遅延信号を出力し、前記外部信号の第２の遷移に対応してなる遅延時間の第２組の第１及び第２の遅延信号を出力する第１の可変遅延回路と、
   前記第１組の第１及び第２の遅延信号と、前記第２組の第１及び第２の遅延信号とにそれぞれ対応して配設され、対応するそれぞれの組の前記第１及び第２の遅延信号を受け、前記所定の遅延単位よりも細かく遅延時間を設定した遅延信号を出力する第２の可変遅延回路と、
   それぞれの前記第２の可変遅延回路から出力される遅延信号に基づき、出力信号を合成する第１の合成回路と、
   を備え、
   前記第２の可変遅延回路は、
   前記第１及び第２遅延信号のそれぞれの遷移に応答してワンショットパルスを生成する第１及び第２のワンショットパルス生成回路と、
   それぞれの前記ワンショットパルスに応答してセットされる、セット・リセット型の第１及び第２のラッチ回路と、
   前記第１及び第２のラッチ回路の出力を第１及び第２の入力として受け、前記第１及び第２の入力を所定の比率で合成した信号を出力する第２の合成回路と、を備え、
   前記第１及び第２のラッチ回路は、前記第２の合成回路の出力に基づきそれぞれリセットされる、ＤＬＬ回路。
2. 前記第２の合成回路が、
   前記第２の合成回路内の一のノードを所定電圧に設定するプリリセット回路と、
   前記第１及び第２の入力に基づき、それぞれオン・オフ制御され、オン状態のとき、前記所定電圧に設定された前記ノードを前記所定電圧とは異なる電圧に放電又は充電する第１及び第２のトランジスタと、
   を備えている、請求項１記載のＤＬＬ回路。
3. 前記第２の合成回路において、
   前記第２の合成回路の出力が帰還されて前記プリリセット回路に入力され、
   前記ノードが前記所定電圧とは異なる電圧に放電又は充電され前記第２の合成回路の出力が所定の値に変化すると、前記プリリセット回路は、前記ノードを前記所定電圧にリセットする、請求項２記載のＤＬＬ回路。
4. 前記第２の合成回路において、
   前記第２の合成回路の出力が前記所定の値のとき、リセットされ、前記第１の遅延信号と前記第２の遅延信号に対する所定の論理演算結果に基づきセットされるラッチ回路を備え、
   前記プリリセット回路は、前記ラッチ回路がリセットすると前記ノードを所定電圧にリセットする回路を備えている、請求項３記載のＤＬＬ回路。
5. 前記第２の合成回路が、
   前記第１及び第２の入力の合成の比率を制御する遅延制御回路を、前記ノードの放電又は充電パスに備えている、請求項２乃至４のいずれか１項に記載のＤＬＬ回路。
6. 前記第２の合成回路が、
   前記ノードと前記ノードの放電又は充電先の電極との間に、
   前記ノードの放電又は充電の電流値を制御し、前記第１及び第２の入力の合成の比率を制御する第１及び第２の遅延制御回路を、前記第１及び第２のトランジスタとそれぞれ直列形態に備えている、請求項２乃至４のいずれか１項に記載のＤＬＬ回路。
7. 一つの信号から生成され、遅延差を有する第１及び第２の信号のそれぞれの遷移に応答して、ワンショットパルスを生成する第１及び第２のワンショットパルス生成回路と、
   それぞれの前記ワンショットパルスに応答してセットされる、セット・リセット型の第１及び第２のラッチ回路と、
   前記第１及び第２のラッチ回路の出力を第１及び第２の入力として受け、前記第１及び第２の入力を、制御された比率で合成して出力する合成回路と、
   を備え、前記第１及び第２のラッチ回路は、前記合成回路の出力に基づきリセットされる、ＤＬＬ回路。
8. 前記合成回路が、
   第１電源と一のノード間に接続され、前記ノードを所定電圧にリセットするプリリセット回路と、
   前記ノードと第２電源間に挿入され、前記第１及び第２の入力に制御端子が接続され、前記第１及び第２のラッチ回路のセット時にオンし、リセット時にオフする第１及び第２のトランジスタと、
   前記ノードと前記第２電源間に、前記第１及び第２のトランジスタとそれぞれ直列に挿入され、前記合成の比率に対応した電流値をそれぞれ流す第１及び第２の遅延制御回路と、
   前記ノードの電圧を入力に受け、前記合成回路の出力端子に出力信号を出力する第１の論理回路と、
   前記第１の論理回路の出力信号を受け、前記第１の論理回路の出力信号が所定の値のとき、リセット用の信号を出力する第２の論理回路と、
   前記第１及び第２の信号を受け、前記第１及び第２の信号の少なくとも一方が所定値のとき、セット用の信号を出力する第３の論理回路と、
   前記第３の論理回路から出力される前記セット用の信号をセット端子に受け、前記第２の論理回路から出力される前記リセット用の信号をリセット端子に受ける第３のラッチ回路と、
   を備え、
   前記プリリセット回路は、前記第２の論理回路から出力される前記リセット用の信号に応答して、前記ノードを所定電圧に設定する第１のプリリセット素子と、
   前記第３のラッチ回路の出力がリセット状態のとき、前記ノードを所定電圧に設定する第２のプリリセット素子と、
   を備えている、請求項７記載のＤＬＬ回路。
9. 前記ワンショットパルス生成回路は、
   前記ワンショットパルス生成回路の入力端が、第４論理回路の第１入力に接続され、前記入力端から遅延回路を通じた信号が前記第４論理回路の第２入力に接続され、
   前記入力端が第５論理回路の第１入力に接続され、前記第４論理回路を通じた信号が前記第５論理回路の第２入力に接続され、
   前記入力端が第６論理回路の第１入力に接続され、前記第５論理回路を通じた信号が前記第６論理回路の第２入力に接続され、
   前記第６論理回路の出力端が、前記ワンショットパルス生成回路の出力端に接続される、請求項７又は８記載のＤＬＬ回路。
10. 前記第３のラッチ回路の出力がリセット状態のとき、前記第１の遅延制御回路と前記第１のトランジスタとの接続点、及び、前記第２の遅延制御回路と前記第２のトランジスタとの接続点を、前記ノードと同一電圧にリセットする第３、第４のプリリセット素子を備えている、請求項８又は９記載のＤＬＬ回路。
11. 前記第１のトランジスタと前記第２電源との間に第３のトランジスタを備え、
    前記第２のトランジスタと前記第２電源との間に第４のトランジスタを備え、
    前記第３、第４のトランジスタは、それぞれの制御端子に、前記第２の論理回路から出力される前記リセット用の信号を共通に入力して、オフ・オフ制御される、請求項７乃至１０のいずれか１項に記載のＤＬＬ回路。
12. 外部信号と位相調整回路からの位相調整制御信号を入力し、前記位相調整制御信号に基づき、所定の遅延単位で前記外部信号の遅延時間を可変に設定し、前記外部信号の第１の遷移に対応して異なる遅延時間の第１組の第１及び第２の遅延信号を出力し、前記外部信号の第２の遷移に対応してなる遅延時間の第２組の第１及び第２の遅延信号を出力する第１の可変遅延回路と、
    前記第１組の第１及び第２の遅延信号と、前記第２組の第１及び第２の遅延信号とにそれぞれ対応して配設され、対応するそれぞれの組の前記第１及び第２の遅延信号を受け、前記所定の遅延単位よりも細かく遅延時間を設定した遅延信号を出力する第２の可変遅延回路と、
    前記外部信号の前記第１及び第２の遷移に対応してそれぞれの前記第２の可変遅延回路から出力される遅延信号を合成する第１の合成回路と、
    を備え、
    前記第２の可変遅延回路は、請求項７乃至１１のいずれか１項に記載のＤＬＬ回路における前記第１及び第２のワンショットパルス生成回路、前記第１及び第２のラッチ回路、及び、前記合成回路を備えている、ＤＬＬ回路。
13. メモリセルアレイとそのアクセス回路を有するメモリ制御回路と、
    前記メモリセルアレイの入出力のタイミングを決定するＤＬＬ回路と、
    を備え、
    前記ＤＬＬ回路は、請求項１乃至１２のいずれか１項に記載のＤＬＬ回路よりなる、半導体装置。
14. 外部信号の遷移に対応して、遅延時間が異なる第１及び第２の遅延信号を作成し、
    前記第１及び第２の遅延信号から第１及び第２のワンショットパルス信号を生成し、
    前記第１及び第２のワンショットパルス信号に対応して、第１及び第２のラッチをセットし、
    前記第１及び第２のラッチのセット出力に基づき、予め所定電圧に充電又は放電されたノードを放電又は充電し、前記ノードからＤＬＬ出力信号を生成し、
    前記ノードの電圧が所定の値に達すると、前記第１及び第２のラッチをそれぞれリセットし、
    前記外部信号の遷移に対して、前記外部信号と前記ＤＬＬ出力信号とを比較し、前記比較結果に基づき、前記遅延信号の時間、及び／又は、前記ノードの放電又は充電時間、を調整する、ＤＬＬ回路の制御方法。
15. 前記外部信号の立ち上がり遷移に対応する前記ノードの信号と、前記外部信号の立ち下がり遷移に対応する前記ノードの信号とを合成し、該合成した信号からＤＬＬ出力信号を生成する、請求項１４記載のＤＬＬ回路の制御方法。
16. 前記ＤＬＬ出力信号から前記ノードを前記所定電圧へリセットする、請求項１４または請求項１５記載のＤＬＬ回路の制御方法。
17. 前記第１及び第２の遅延信号の論理演算結果に基づきラッチをセットし、
    前記ＤＬＬ出力信号から前記ラッチをリセットし、
    前記ラッチの出力から前記ノードを前記所定電圧へリセットする、請求項１４または請求項１５記載のＤＬＬ回路の制御方法。
18. 前記第１のセット出力に対応した前記充電又は放電の第１電流量と、
    前記第２のセット出力に対応した前記充電又は放電の第２電流量と、
    の比率を制御する、請求項１４乃至１７のいずれか１項に記載のＤＬＬ回路の制御方法。
19. 前記ワンショットパルス信号の生成においては、
    前記遅延信号から第１遅延信号を生成し、前記遅延信号と前記第１遅延信号とを論理合成して第１論理信号を生成し、
    前記遅延信号と前記第１論理信号とを論理合成して第２論理信号を生成し、
    前記遅延信号と前記第２論理信号とを論理合成して前記ワンショットパルス信号を生成する、請求項１４乃至１８のいずれか１項に記載のＤＬＬ回路の制御方法。
20. 前記第１及び第２の遅延信号は予め定められた所定の遅延単位で設定され、
    前記第１及び第２の遅延信号の位相差によって制御され、前記ノードの放電又は充電によって生成される前記ＤＬＬ出力信号は、前記遅延単位よりも細かい遅延単位で設定される、請求項１４乃至１９のいずれか１項に記載のＤＬＬ回路の制御方法。

Images