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WO1986007511A1 - Analog-to-digital converter - Google Patents

Analog-to-digital converter Download PDF

Info

Publication number
WO1986007511A1
WO1986007511A1 PCT/EP1986/000353 EP8600353W WO8607511A1 WO 1986007511 A1 WO1986007511 A1 WO 1986007511A1 EP 8600353 W EP8600353 W EP 8600353W WO 8607511 A1 WO8607511 A1 WO 8607511A1
Authority
WO
WIPO (PCT)
Prior art keywords
analog
bit
digital
digital converter
converter
Prior art date
Application number
PCT/EP1986/000353
Other languages
English (en)
French (fr)
Inventor
Dieter Herbst
Thomas Schlipf
Original Assignee
Robert Bosch Gmbh
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch Gmbh filed Critical Robert Bosch Gmbh
Publication of WO1986007511A1 publication Critical patent/WO1986007511A1/de

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/145—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/48—Servo-type converters

Definitions

  • the invention is based on an analog / digital converter according to the preamble of the main claim.
  • a comparison voltage is built up in stages in several steps until it corresponds to the signal voltage at the input. From the number of the required steps, the digital word can be determined.
  • this method for example the compensation and saw tooth method. Converters that work according to the counting method can be implemented quite simply in terms of circuit technology, but their rate of change is limited.
  • the weighing process lies between these two processes.
  • 1 bit of the digital number is determined for each step.
  • the effort involved in this process lies in the provision of various reference voltages, for which a digital / analog converter is suitable.
  • the object of the invention is to provide an analog / digital converter which ensures a high conversion rate with high resolution and a relatively inexpensive structure.
  • the analog / digital converter according to the invention has the advantage over the prior art that the high conversion rate of a relatively coarse analog / digital converter unit is combined with the high accuracy of a further high-resolution analog / digital converter unit. Further advantages are the fact that the two converter units have the same input voltage range and therefore there are no adaptation problems. The use of identical reference voltages for both converter units also considerably simplifies the structure and accuracy of the digital / analog converter.
  • FIG. 1 shows a first exemplary embodiment of the analog / digital converter according to the invention.
  • a first converter unit is designated by the reference number 11. It consists of the series arrangement of a comparison function, in particular a comparator 12, a logic function 13, a memory or counter function, in particular a register 14 and a digital / analog converter 15, which is connected on the output side to an inverting input 16 of the comparator 12.
  • a non-inverting input 17 of the comparator 12 is supplied with an analog input voltage U E to be converted.
  • a reference voltage U ref is provided with which the digital / analog converter 15 is applied.
  • Data buses 18, 19 lead from the register 1 k to the digital / analog converter 15, the higher-order M bits of the data word having a total of N bits being transmitted on the data bus 18.
  • the low-order (NM) bits of the data word are transmitted on the data bus 19.
  • register 14 acts as a memory function
  • register 14 acts as an up-down counter
  • Memory a dual number, which after conversion by the digital / analog converter 15 results in a voltage which corresponds to U E within the resolution.
  • This analog / digital converter 11 which operates according to the counting or weighing method, is completed according to the invention by a further analog / digital converter 20, which is optionally followed by a decoding stage 21.
  • the second analog / digital converter 20 is connected to the memory or counting function designed as a register 14 via a data bus 22.
  • the analog / digital converter 11 forms the high-resolution part, which operates according to a counting or weighing method, for generating (NM) bits of the N-bit digital number, while the second analog / digital converter 20 as a faster converter with a lower one Resolution is responsible for the higher M-bit of the digital number.
  • the high-order M bits are determined by the fast converter and loaded into the M higher places in register 1 4.
  • Register 14 controls the first M bits of the digital / analog converter 15, so that an analog output voltage U D / A corresponding to these M bits appears at its output.
  • a comparison function in particular the comparator 12, compares the input voltage U E with the output voltage
  • the comparator changes its output variable and actuates the subsequent logic function 13 in such a way that the M-bit value in register 14 by a least significant bit (LSB) related to the M-bit Value is decreased.
  • LSB least significant bit
  • the output variable of the comparator 12 and the content of the register 14 remain unchanged.
  • the low-order (NM) bits are then determined by the high-resolution analog / digital converter 11.
  • FIG. 1 A further exemplary embodiment of the invention is shown in FIG.
  • the same blocks are identified with the same reference numbers. Furthermore, only those assemblies are explained in more detail that have a novel or different mode of operation compared to the exemplary embodiment in FIG. 1.
  • the input voltage U E to be converted is fed via a sample / hold unit 30 on the one hand to the analog / digital converter 20 and on the other hand to a comparison function which is implemented by an adding function 31 and a one-bit analog / digital converter 32.
  • the modules 31, 32 form a comparison function, in particular a comparator 12 in accordance with the exemplary embodiment in FIG. 1.
  • Counter function is designed as a two-part register 14a, 14b, the M-bit number of the analog / digital converter 20 being stored in the register part 1 4a and the (NM) bit number of the analog / digital converter 11 in the register part 14b becomes.
  • Separate connecting lines 33, 34 based on the logic function 13 are provided to control these register parts 14a, 14b.
  • a subtraction function 35 and a multiplexer 3 ⁇ are provided.
  • the M-bit number is constantly increased by one the most significant bit (LSB) in relation to the M-bit number is reduced and the result is fed to the multiplexer 36 via a data bus 37.
  • the multiplexer 36 is controlled via a control line 39 by the logic function 13, which in turn is acted upon by the output signals of the comparison function.
  • the data bus 22 is connected to the data bus 38 via the multiplexer 36 and the digital value at the output of the analog / digital converter 20 is transferred to the register 14a.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Description

Analog/Digital-Wandler
Stand der Technik
Die Erfindung geht aus von einem Analog/Digital-Wandler nach der Gattung des Hauptanspruchs.
Man unterscheidet drei verschiedene Wandelverfahren zur Analog/Digital-Wandlung, nämlich das Parallel-, Zähl- und Wägeverfahren. Beim Parallelverfahren wird in einem Schritt das vollständige Digitalwort ermittelt. Um dies zu ermöglichenwird das zu wandelnde analoge Signal einer Kette von Komparatoren zugeführt, deren Signaleingänge parallelgeschaltet sind und deren Referenzeingänge an unterschiedlichen Vergleichsspannungen liegen, die den Grenzen der zu unterscheidenden Quantisierungsintervalle entsprechen. Es werden also für J-Quantisierungsstufen (J - 1) Komparatoren benötigt. Dem Vorteil der kurzen Umsetzzeit steht ein enormer Aufwand an Schwellwertelementen gegenüber, insbesondere dann, wenn der Analog/Digital-Wandler eine hohe Auflösung besitzen soll.
Beim Zählverfahren wird in mehreren Schritten eine Vergleichsspannung so lange stufenweise aufgebaut, bis sie der Signalspannung am Eingang entspricht. Aus der Anzahl der benötigten Schritte läßt sich das Digitalwort ermitteln. Für die Realisierung dieses Verfahrens gibt es mehrere Varianten, beispielsweise das Kompensations- und Sägezahnverfahren. Wandler, die nach dem Zählverfahren arbeiten, lassen sich schaltungstechnisch recht einfach realisieren sind jedoch in ihrer Wandelgeschwindigkeit begrenzt.
Zwischen diesen beiden Verfahren liegt hinsichtlich Aufwand und Geschwindigkeit das Wägeverfahren. Hier wird je Schritt 1 bit der digitalen Zahl ermittelt. Der Aufwand bei diesem Verfahren steckt in der Bereitstellung verschiedener Vergleichsspannungen, wofür sich ein Digital/ Analog-Wandler eignet.
Diese Verfahren gehören schon seit langem zum Stand der Technik und sind beispielsweise in Tietze-Schenk,. Halbleiterschaltungstechnik, 6. Auflage, Springer-Verlag Berlin, Heidelberg, New York beschrieben.
Aufgabe der Erfindung ist es, einen Analog/Digital-Wandler zu schaffen, der eine hohe Konversionsrate bei gleichzeitig hoher Auflösung und relativ unaufwendigem Aufbau gewährleistet.
Diese Aufgabe wird durch einen Analog/Digital-Wandler mit den Merkmalen des Hauptanspruchs gelöst.
Vorteile der Erfindung
Der erfindungsgemäße Analog/Digital-Wandler hat gegenüber dem Stand der Technik den Vorteil, daß die hohe Konversionsrate einer relativ groben Analog/Digital-Wandlerein- heit mit der hohen Genauigkeit einer weiteren hochauflösenden Analog/Digital-Wandlereinheit kombiniert wird. Weitere Vorteile bestehen in der Tatsache, daß die beiden Wandlereinheiten den gleichen Eingangsspannungsbereich aufweisen und somit keine Anpassungsprobleme bestehen. Auch die Verwendung identischer Referenzspannungen für beide Wandlereinheiten vereinfacht den Aufbau und die Genauigkeit des Digital/Analog-Wandlers erheblich.
Weitere Vorteile der Erfindung ergeben sich aus den Unteransprüchen und den nachfolgenden Beschreibung der Ausführungsbeispiele in Verbindung mit der Zeichnung.
Zeichnung
Zwei Ausführungsbeispiele des erfindungsgemäßen Analog/Digital-Wandlers sind in den Figuren 1, 2 schematisch dargestellt.
Beschreibung der Ausführungsbeispiele
In Figur 1 ist ein erstes Ausführungsbeispiel des erfindungsgemäßen Analog/Digital-Wandlers dargestellt. Eine erste Wandlereinheit ist mit der Bezugsziffer 11 bezeichnet. Sie besteht aus der Serienanordnung einer Vergleichsfunktion, insbesondere eines Komparators 12, einer Logikfunktion 13, einer Speicher- oder Zählerfunktion, insbesondere einem Register 14 und einem Digital/Analog-Wandler 15, der ausgangsseitig an einen invertierenden Eingang 16 des Komparators 12 angeschlossen ist. Einem nicht invertierenden Eingang 17 des Komparators 12 wird eine zu wandelnde, analoge Eingangsspannung UE zugeführt. Des weiteren ist eine Referenzspannung Uref vorgesehen, mit der der Digital/Analog-Wandler 15 beaufschlagt ist. Vom Register 1 k führen Datenbusse 18, 19 zum Digital/Analog- Wandler 15, wobei auf dem Datenbus 18 die höherwertigen M-bit des insgesamt N-bit aufweisenden Datenwortes übertragen werden. Auf dem Datenbus 19 werden dementsprechend die niederwertigen (N - M)bit des Datenwortes übertragen. Sieht man einmal von der Auftrennung der Datenübertragung vom Register 1 4 zum Digital/Analog-Wandler 15 in zwei Datenbusse 18, 19 ab, so handelt es sich bei der bisher beschriebenen Anordnung um einen Analog/Digital-Wandler nach dem Prinzip des Wägeverfahrens (Register 14 wirkt als Speicherfunktion) bzw. nach dem Kompensationsverfahren (Register 14 wirkt als Vor-Rückwärts-Zähler). Diese an sich bekannte Anordnung funktioniert wie folgt:
Die beispielsweise durch einen Mikrocomputer realisierte Logikfunktion 13 setzt zu Meßbeginn das als Speicher bzw. Zähler ausgebildete Register 14 auf Null. Anschließend wird zunächst die höchste Stelle des N-bit-Dat enwortes auf Eins gesetzt. Dadurch tritt am Ausgang des Digital/ Analog-Wandlers die Spannung UD/A = N auf mit
Figure imgf000006_0001
ULSB
Figure imgf000006_0002
analoge Spannung, die dem niederwertigst en bit entsoricht. Wenn die Eingangsspannung UE größer als dieser
Wert ist, bleibt die höchste Stelle der N-bit-Zahl auf
Eins gesetzt, ist sie kleiner wird diese Stelle auf Null gesetzt. Anschließend wird die verbleibende Differenz zwischen der Eingangsspannung UE und der Ausgangsspannung
UD/A des Digital/Analog-Wandlers 15 auf dieselbe Weise mit der nächst niedrigen Stelle N - 1 verglichen usw. Auf diese Weise entsteht nach N Abgleichschritten in dem
Speicher eine Dualzahl, die nach der Umwandlung durch den Digital/Analog-Wandler 15 eine Spannung ergibt, die innerhalb der Auflösung mit UE übereinstimmt.
Wenn sich die Eingangsspannung während der Umwandlungszeit ändert, benötigt man ein Abtast-Halte-Glied zur Zwischenspeicherung der entnommenen Funktionswerte, damit alle Stellen von derselben Eingangsspannung UE gebildet werden. Dieser, nach dem Zähl- bzw. Wägeverfahren arbeitende Analog/Digital-Wandler 11 wird erfindungsgemäß durch einen weiteren Analog/Digital-Wandler 20, dem gegebenenfalls eine Decodierstufe 21 nachgeschaltet ist, vervollständigt. Dieser zweite Analog/Digital-Wandler 20 wird ebenso wie der erste Analog/Digital-Wandler 11 mit der zu wandelnden Eingangsspannung U und der Referenzspannung UREF beaufschlagt. Ausgangsseit ig ist der zweite Analog/Digital- Wandler 20 an die als Register 14 ausgebildete Speicheroder Zählfunktion über einen Datenbus 22 angeschlossen. Der Analog/Digital-Wandler 11 bildet den hochauflösenden, nach einem Zähl- oder Wägeverfahren arbeitenden Teil zur Erzeugung von (N - M)-bit der N-bit-Digitalzahl, während der zweite Analog/Digital-Wandler 20 als schneller Wandler mit niedrigerer Auflösung für die höherwertigen M-bit der Digitalzahl zuständig ist.
Zu Beginn einer jeden Konversion werden die höherwertigen M-bit durch den schnellen Wandler ermittelt und in die M höherwertigen Stellen des Registers 1 4 geladen. Das Register 14 steuert die ersten M-bit des Digital/Analog- Wandlers 15, so daß an dessen Ausgang eine diesen M-bit entsprechende analoge Ausgangsspannung UD /A erscheint. Eine Vergleichsfunktion, insbesondere der Komparator 12, vergleicht die Eingangsspannung UE mit der Ausgangsspannung
UD/A des Digital/Analog-Wandlers 15. Der verbleibende Rest der zu wandelnden analogen Eingangsgröße UE wird dann in einem zweiten Schritt mittels des Analog/Digital-Wandlers 11 in eine (N - M)-bit-Zahl umgesetzt.
Für den Fall, daß die M-bit-Zahl des Analog/Digital-Wand- lers 20 im ersten Wandelschritt einen größeren Wert als die Eingangsspannung UE annimmt, ändert der Komparator seine Ausgangsgröße und betätigt die nachfolgende Logikfunktion 13 in der Weise, daß der M-bit Wert im Register 14 um ein niederwert igst es bit (LSB) bezogen auf den M-bit- Wert vermindert wird. Ist der im ersten Wandelschritt ermittelte M-bit-Wert jedoch kleiner als die zu wandelnde Eingangsspannung UE, bleibt die Ausgangsgröße des Komparators 12 wie auch der Inhalt des Registers 14 unverändert. Danach werden die niederwertigen (N - M)-bit durch den hochauflösenden Analog/Digital-Wandler 11 ermittelt.
In Figur 2 ist ein weiteres Ausführungsbeispiel der Erfindung dargestellt. Gleiche Blöcke sind mit gleichen Bezugsziffern gekennzeichnet. Des weiteren werden nur derartige Baugruppe näher erläutert, die gegenüber dem Ausführungsbeispiel der Figur 1 eine neuartige bzw. andere Funktionsweise aufweisen.
Die zu wandelnde Eingangsspannung UE wird über eine Abtast/ Halte-Einheit 30 einerseits dem Analog/Digital-Wandler 20 und andererseits einer Vergleichsfunktion, die durch eine Addierfunktion 31 und einen Ein-bit-Analog/Digital-Wandler 32 realisiert ist, zugeführt. Die Baugruppen 31, 32 bilden eine Vergleichsfunktion, insbesondere einen Komparator 12 gemäß dem Ausführungsbeispiel der Figur 1. Die Speicherbzw. Zählerfunktion ist als zweiteiliges Register 14a, 14b ausgebildet, wobei die M-bit-Zahl des Analog/Digital-Wandlers 20 im Registerteil 1 4a und die (N - M)-bit-Zahl des Analog/Digital-Wandlers 11 im Registerteil 14b abgespeichert wird. Zur Ansteuerung dieser Registerteile l4a, 14b sind getrennte Verbindungsleitungen 33, 34 ausgehend von der Logikfunktion 13 vorgesehen.
Zur Verminderung der M-bit-Zahl des Analog/Digital-Wandlers 20 in Abhängigkeit vom Resultat des Vergleichs der Größen UE und UD /A in der Vergleichsfunktion ist eine Subtrahierfunktion 35 und ein Multiplexer 3β vorgesehen. In der Subtrahierfunktion 35 wird die M-bit-Zahl ständig um ein nie derwertigstes bit (LSB) bezogen auf die M-bit-Zahl verringert und das Ergebnis über eine Datenbus 37 dem Multiplexer 36 zuführt. Der Multiplexer 36 wird über eine Steuerleitung 39 von der Logikfunktion 13, die ihrerseits mit den Ausgangssignalen der Vergleichsfunktion beaufschlagt ist, angesteuert. Im ersten Schritt wird der Datenbus 22 über den Multiplexer 36 auf den Datenbus 38 geschaltet und der Digitalwert am Ausgang des Analog/Digital-Wandlers 20 in das Register 14a übernommen.
Fall UE < UD / A ist, wird die um ein niederwertigst es bit erniedrigte M-bit-Zahl auf dem Datenbus 37 über den Multiplexer 36 auf den Datenbus 38 geschaltet und dieser Wert in das Register 14 geladen. Im anderen Fall (UE>UD/A) bleibt der Registerinhalt unverändert. Die Funktionsweise der weiteren Bauteile ist identisch zu der Funktionsweise des Ausführungsbeispiels der Figur 1.
Der Rahmen der Erfindung ist nicht auf die Ausführungsbeispiele beschränkt, Abwandlungen liegen im Ermessen des Durchschnittsfachmanns und sind ebenfalls von der Erfindung erfaßt.

Claims

Ansprüche
1. N-bit-Analog/Digital-Wandler mit einer ersten nach dem Wäge- oder Zählverfahren arbeitenden Analog/Digital-Wandler- einheit bestehend aus einer Serienanordnunig einer Vergleichsfunktion, einer Logikfunktion, einer Speicher- oder Zählfunktion, einem Digital/Analog-Wandler, bei der die Vergleichsfunktion mit einer zu wandelnden analogen Eingangsgröße und der Ausgangsgröße des Digital/Analog-Wandlers beaufschlagt ist, dadurch gekennzeichnet, daß eine zweite M-bit-Analog/Digital-Wandlereinheit (20) mit M< N vorgesehen ist und daß in einem ersten Schritt die zu wandelnde Eingangsgröße (UE) durch die zweite Wandlereinheit (20) in eine M-bit-Zahl gewandelt, die M-bit-Zahl in der Speicheroder Zählfunktion (14) geladen, der Speicher- oder Zählerinhalt von dem Digital/Analog-Wandler (15) gewandelt wird und daß in einem zweiten Schritt die restlichen (N - M)-bit der zu wandelnden Eingangsgröße (UE) durch die erste Wanddereinheit (11) erzeugt werden.
2. N-bit Analog/Digital-Wandler nach Anspruch 1, dadurch gekennzeichnet, daß die der M-bit-Zahl entsprechende analoge Spannung (UD/A) des Digital/Analog-Wandlers (15) durch die Vergleichsfunktion (12) mit der analogen Eingangsspannung (UE) verglichen und daß bei einem Vergleichs- ergebnis (UD /A > UE) der Wert der M-bit-Zahl in der Spei eher- oder Zählfunktion (14) um ein niederwertigstes bit (LSB) bezogen auf die M-bit-Zahl verringert wird.
3. N-bit Analog/Digital-Wandler nach Anspruch 2, dadurch gekennzeichnet, daß über einen Multiplexer (36) der Registeroder Zählfunkt ion (14) die M-bit-Zahl des Analog/Digital- Wandlers (20) oder die um ein niederwertigstes bit (LSB) verminderte M-bit-Zahl zugeführt wird, wobei die Steuerung des Multiplexers abhängig vom Ergebnis der Vergleichsfunktion (12) ist.
4 . N-bit Analog/Digital-Wandler nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die erste (11) und zweite (20) Analog/Digital-Wandlereinheit die gleichen Eingangsspannungsbereiche aufweisen.
5 . N-bit Analog/Digital-Wandler nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die zweite Wandlereinheit (20) und der Digital/Analog-Wandler (15) an die gleiche Referenzspannungsquelle (UREF) angeschlossen sind.
PCT/EP1986/000353 1985-06-13 1986-06-12 Analog-to-digital converter WO1986007511A1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DEP3521224.1 1985-06-13
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Families Citing this family (3)

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DE3521224A1 (de) 1986-12-18
EP0225384A1 (de) 1987-06-16

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