JP3748886B2 - システム校正付き電荷再分布アナログ−デジタル変換器 - Google Patents

Description

発明の分野
本発明はＣＭＯＳ電荷再分布アナログーデジタル変換器（ＣＭＯＳ ｃｈａｒｇｅ ｒｅｓｔｒｉｂｕｔｉｏｎ ａｎａｌｏｇ−ｔｏ−ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ）に関する。
発明の背景
相補形酸化金属半導体（ＣＭＯＳ：Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌｌｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ））集積回路技術は比較的廉価であり、これにより設計者は特定のデジタル論理回路及び特定のアナログ回路を同一の集積回路に含めることが可能になる。この技術を用いて、設計者は、アナログ電圧を測定し、これを対応するデジタル電圧に変換するアナログーデジタル変換器を実施してきた。一般にＣＭＯＳ技術を用いて精密な抵抗器を製造するのは困難なため、抵抗器の代わりにコンデンサを用いる電荷再分布の技術が特定のＣＭＯＳアナログーデジタル変換器に用いられてきた。
図１について説明すると、電荷再分布の先行技術を用いるシングル６ビットアナログーデジタル変換器回路は２進重みつきコンデンサＣ０−Ｃ５の配列を含んでいる。これらのコンデンサは一方の端子を比較器ＣＰの非反転入力（＋）に共通的に接続せしめており、この比較器入力は又、接地開閉器ＳＡに接続されている。一連の配列スイッチＳ０−Ｓ５は個別にこれらのコンデンサの各々の他方の端子をアース或いは入力ノードＩＮのどちらかに接続することが出来る。入力スイッチＳＢは、入力ノードを入力電圧Ｖｉｎと基準電圧Ｖｒｅｆとの間で切り替えることが出来る。
この回路はアナログーデジタル変換を３段階動作で実行する。第一は、これらのコンデンサの共通端子が接地開閉器ＳＡによって接地されるサンプリング段階であり、これらのコンデンサの各々の第二端子は配列スイッチＳ０−Ｓ５と入力スイッチＳＢを経由して入力電圧に接続される。この第一段階の終わりにおいて、これらのコンデンサはまとめて、入力電圧に比例する電荷を蓄積する。
保持段階がこのサンプリング段階の後に続く。この保持段階では、これらのコンデンサの共通端子がもはや接地されないように共通スイッチＳＡが開き、これらのコンデンサの第二端子が接地されるように一連のスイッチＳ０−Ｓ５が始動する。この保持段階の期間中、比較器に与えられるこれらのコンデンサの第一端子における電圧は入力電圧に等しくなる。
第三段階は、入力スイッチが入力ノードを基準電圧Ｖｒｅｆに接続する電荷再分布段階であり、この回路はアナログ入力電圧のデジタル値を反復的に引き出す。第一反復において、第一配列スイッチＳＯは配列ＣＯにおける最大コンデンサ（最上桁ビット或いは”ＭＳＢ”に対応する）の第二端子をアースから基準電圧に切り替える。これにより、比較器によって測定される電圧を基準電圧と入力電圧との差のおよそ半分と等しく設定する分圧器が２つの実質的に等しいコンデンサの間に形成される。
比較器がこの第一の反復においてアースより高い電圧を検出した場合、第一コンデンサに対応するビット（ＭＳＢ）がゼロに設定される（簡潔のために図示されていない比較器の出力を受ける理論回路において）。逆に、比較器入力において検出される電圧がアースより低い場合、ビットは１に設定される。すると、第一配列スイッチＳ０はＭＳＢコンデンサＣ０の第二端子を接地するが、比較によってゼロのデジタルビット値が生じた場合のみである。この回路は、最小桁ビット（ＬＳＢ）に対応するコンデンサＣ５が試験されるまで、これらの分圧器作動を各々のコンデンサに対して連続的に反復する。この３段階変換プロセス全体は次に第二サンプリング段階から再び開始することが出来る。
この回路の修正形では、比較器に供給される電圧は、アースから基準電圧だけ上下に変化するのではなく、接地電圧から基準電圧の範囲にわたる。この修正は、Ｖｉｎを基準電圧の代替として供給する代わりに、Ｖｉｎをサンプリングコンデンサを通してコンデンサの非反転入力に供給することにより達成することが出来る。加うるに、コンデンサの反転入力はアースと基準電圧の半ばの電位に設定される。異なった作動シーケンスにより、これらの型式の変換器はバイポーラ測定を実施することが出来る。このシーケンスは、サンプリング段階中に基準電圧に接続された最大コンデンサの第二端子から開始する。次に、回路は、第一配列スイッチが、最大コンデンサをアースから基準電圧に切り替える代わりに、その試験中に基準電圧からアースに切り替えることを除き、上記と同じ方法で各ビットを試験する。比較器がこれらの試験のどれかにおいて負電圧を検出した場合、対応するビットは、上記のように１に設定される。その結果得られるデジタル値は、最上桁ビットの値に応じて、負又は正となり得る１の補数である。基本的に、この作動モードは最大コンデンサを用いて入力における電圧をコンデンサにレベルシフトする。
これらの先行電荷再分布技術は分割電圧供給を用いるシステムによる作動に好適である。しかしながら、これらは、単一供給、特に単一低電圧供給を用いるシステムに最適ではない。
１９７６年１１月発行のＩＢＭテクニカルディスクロージャブレチン第１９巻第６号の「アナログーデジタル変換器のための適合基準電圧調節」において、Ｙ．Ｓ．イー（Ｙｅｅ）は、オンチップ連続自己校正サブシステムを供給することによりアナログーデジタル変換器の基準電圧を適合的に調節することを提案している。このサブシステムは変換器の主コンデンサ梯子の出力側に増幅器回路のフィードバック経路に第二の重みつけコンデンサ梯子（ｃａｐａｃｉｔｏｒ ｌａｄｄｅｒ）を与えている。この第二梯子は校正作動中に基準電圧の差を補償するように調節される。これにより、アナログーデジタル変換器は精密基準電圧供給なしに作動し、ポテンショメータ調節校正の必要性をなくすことが出来ると言われている。
しかしながら、イーのシステムは、利得とオフセット誤差の両方に対する校正を可能にしない。
発明の要約
一般的に、本発明は電荷再分布アナログーデジタル変換器を特徴とする。この変換器はコンデンサ配列に並列に作動可能に接続されており且つアナログーデジタル変換器のサンプリング入力に応答するオフセット補正回路、及びサンプリングコンデンサに並列に作動可能に接続されており且つアナログーデジタル変換器のサンプリング入力に応答する利得校正回路を含んでいる。
別の一般的様相によると、本発明は、電荷再分布アナログーデジタル変換器のためのアナログーデジタル変換器校正方法であって、アナログーデジタル変換器の入力の入力オフセットの調節及びアナログーデジタル変換器の利得オフセットの調節を含む方法を特徴とする。これらの調節の段階は、アナログーデジタル変換器に対して所定のレベルの誤差が達成されるまで反復される。
本発明は、電荷再分布アナログーデジタル変換器に対してオフセット及び利得のオンチップ校正が実行され、その結果、付加的な外部回路を負担しなくても改善された変換器の精度が得られるという利点がある。
この変換器の比較器の共通モード入力電圧は、非常に低く、基準電圧の四分の一、或いは更に低くなり得る。この電圧は低いため、変換器の供給電圧が低い時でも（例えば、５ボルトより低い、或いは更に３ボルトより低い）、比較器に供給するスイッチングトランジスタのゲートは比較的高いゲートーソース電圧で駆動され得る。これにより、より速い作動、より低いスイッチ漏れ、及びより低いスイッチ”オン”抵抗が可能となる。これは又、低下したフィードスルーキャパシタンスを有し得る、より小さなスイッチングトランジスタの使用を可能にする。
【図面の簡単な説明】
図１は、先行技術の電荷再分布の原理を示す単６ビットアナログーデジタル変換器の略回路図であり、
図２は、本発明に係るＣＭＯＳアナログーデジタル変換器の一例のブロック図であり、
図３は、図２の変換器のそのユニポーラモードの作動を示すタイミング図である。
図４は、図３においてラベル”４”によって示されているように、図３のタイミング図の最初の７００ナノ秒を拡大時間尺度において表すタイミング図であり、
図５は、本発明に係るアナログーデジタル変換器に用いられる事前充電（ｐｒｅｃｈａｒｇｅ）回路の略回路図であり、
図６は、変換サイクルの一部のための図５の事前充電回路の作動を示すタイミング図であり、
図７は、本発明に係る校正回路を含む第二アナログーデジタル変換器のブロック図であり、
図８は、図７の変換器の制御レジスタのための制御ビットマップであり、
図９は、図７の回路におけるシステム信号及び変換器制御信号のための、システムオフセット校正が後に続くシステム利得校正のタイミング図であり、
図１０は、図９において”１０”で示された期間にわたる、拡大時間尺度で示されている、図９の信号のサブセットを示すタイミング図であり、
図１１は、図９と同じ尺度で示されている利得校正ＲＡＭビットの状態を示すタイミング図であり、
図１２は、図９と同じ尺度で示されているオフセット校正中のオフセット校正ＲＡＭビットを示すタイミング図であり、
図１３は、図９に対して縮小された尺度で示されている図９−１２の校正中の主ＤＡＣ配列制御を示すタイミング図であり、そして
図１４は、拡大された時間尺度で示されている、図１３において”１４”で示されている期間にわたる図３の信号を示すタイミング図である。
詳細な説明
図２に示されているように、本発明に係るアナログーデジタル変換器１０の一例はデジタルーアナログ変換器（ＤＡＣ）１２、トラック及び保持（ｔｒａｃｋ−ａｎｄ−ｈｏｌｄ）回路１４、基準緩衝回路１６、及びデジタル制御装置１８を含んでいる。ＤＡＣは、２進重みつけコンデンサ２０、２２、２４、２６及び２８の配列から成る。図示されている実施例は、１４個の斯かるコンデンサを用いているが、本発明の原理はこの数に限定されるものではない。
配列中の第一コンデンサ２０は、第二コンデンサ２２のキャパシタンスの二倍を有しており、第二コンデンサ２２は第三コンデンサ２４のキャパシタンスの二倍を有している。このパターンは、最後のコンデンサ２８を含んでいる残りのコンデンサに対して反復される。それ故、この最後のコンデンサは、配列中の第一コンデンサのキャパシタンスの２^n-1分の一のキャパシタンスを有している（ここでｎは配列中のコンデンサの数である）。配列中のコンデンサの各々の第一端子はＤＡＣ共通ノードに接続されている。
第一コンデンサ２０の第二端子は第一ＤＡＣスイッチ３２に接続されており、第二コンデンサ２２の第二端子は第二ＤＡＣスイッチ３４に接続されており、第三コンデンサ２４の第二端子は第三ＤＡＣスイッチ３６に接続されており、そして第四コンデンサ２６の第二端子は第四ＤＡＣに接続されている。同様に、残りのコンデンサは各々、最後のコンデンサ２８の第二端子が最後のＤＡＣスイッチ４０に接続されるように、第二端子を対応するＤＡＣスイッチに接続せしめている。
ＤＡＣスイッチ３２、３４、３６、３８、４０の各々は制御バス５２からの対応する制御ライン４２、４４、４６、４８、５０に応答する。ＤＡＣスイッチは又、各々、第一出力を緩衝された基準電圧ノード１０２に且つ第二出力をアース７０に接続せしめている。”接地（ｇｒｏｕｎｄ）”とは絶対的な接地電位であるである必要はなく、非接地電源ラインを参照することが出来ることに注意する。
トラック及び保持（Ｔ／Ｈ）回路１４は４つの入力端子を有しており、これらは接地端子７０、正のアナログ入力端子７２、負のアナログ入力端子７４、及び基準入力端子７６を含んでいる。本実施例では、基準入力はアナログーデジタル変換器集積回路の一つの供給電圧を受けるが、これは本発明にとって必要ではない。第一入力スイッチ８６が基準入力端子と共通入力ノード８８の間に置かれている。第二入力スイッチ８４が負のアナログ入力端子と共通入力ノードとの間に置かれている。第三入力スイッチ８２が正のアナログ入力端子と共通入力ノードとの間に置かれている。第四入力スイッチ８０が接地端子と共通入力ノードとの間に置かれている。これらの入力スイッチの各々は一連のそれぞれのスイッチ制御ライン８１の一つに送られる制御信号に応答する。集合的には、これらの入力スイッチは入力マルチプレクサとして機能する。トラック及び保持回路１４は又、共通入力ノード８８とＤＡＣ共通ノード３０との間にサンプリングコンデンサ６０を含んでいる。このコンデンサはＤＡＣ１２の全キャパシタンスに等しいキャパシタンスＣからＬＳＢコンデンサ２８のキャパシタンスに等しいキャパシタンスを引いたキャパシタンスを有している。第一ＮＭＯＳスイッチ６４がＤＡＣ共通ノード３０と緩衝された共通モード電圧ノード６８との間の電気経路に接続されている。第二ＮＭＯＳスイッチ６６が緩衝された共通モード電圧ノードと疑似アレイコンデンサ（ｄｕｍｍｙ ａｒｒａｙ ｃａｐａｃｉｔｏｒ）７８の第一端子との間の電気経路に接続されている。疑似アレイコンデンサはＤＡＣ１２とサンプリングコンデンサ６０を組み合わせたキャパシタンス（即ち、４Ｃ）に等しいキャパシタンスを有しており、疑似アレイコンデンサの第二端子７０は接地されている。保持ライン１１６はデジタルＣＭＯＳ保持信号をこれら２つのＮＭＯＳスイッチのゲートに供給する。
アナログーデジタル変換器１０はまた、精密ＣＭＯＳ比較器であり得る比較器１９を含んでいる。この比較器はＤＡＣ共通ノード３０に接続されている非反転入力９０及び疑似アレイコンデンサ７８の第一端子に接続されている反転入力９２を有している。この比較器は又、デジタル制御装置１８に供給されるラッチ形入力出力９４を有している。
デジタル制御装置１８は比較器の出力を受け、システム１０の作動のための制御信号９６を供給するデジタル回路を含んでいる。例えば、制御装置はＤＡＣ制御バス５２、保持ライン１１６、スイッチ制御ライン８１、及び校正制御ライン５３に制御信号を供給する。デジタル制御装置は又、変換値をマイクロプロセッサ等の外部回路に通信するためのデジタルインターフェース回路を含んでいる。デジタル制御装置の回路は、本明細書に記載されているような本発明の作動を達成するために公知の素直な直列デジタル論理回路設計技術を用いて実施され得る。
供給ノード３０、接地７０、及び緩衝された基準電圧ノード１０２との間にはオフセット校正回路６３が接続されている。この回路は、校正作動に用いられる容量トリムアレイ（ｃａｐａｃｉｔｉｖｅ ｔｒｉｍ ａｒｒａｙ）６２とトリムスイッチアレイ（ｔｒｉｍ ｓｗｉｔｃｈ ａｒｒａｙ）５８（制御装置１８によって制御される）を含んでいる。サンプリングコンデンサ６０には又、トリム配列が係合しており、これらの素子の校正については下記の第二の実施例の説明の際により詳細に述べられる。
基準緩衝回路１６は、基準入力端子７６に応答してその出力１０２に緩衝された基準電圧を供給する第一のフォロワ増幅器（ｆｏｌｌｏｗｅｒ ａｍｐｌｉｆｉｅｒ）９８を含んでいる。この出力と接地７０との間に配設されているオンチップ出力コンデンサ１０６は緩衝された電圧を平滑にする。このコンデンサは、ＤＡＣ配列中の最大コンデンサ２０のキャパシタンスの１０倍のキャパシタンスを有していることが好ましい。
入力緩衝回路１６は又、基準入力端子７６と接地７０との間の第一及び第二抵抗器１０８、１１０から構成されている分圧器１００を含んでいる。第一抵抗器１０８は、下記に述べるように、基準電圧を３つに分割するために第二抵抗器１１０の抵抗の２倍を有し得る。第二フォロワ増幅器１０４は第一及び第二分圧器抵抗の間のノード１１２から分圧器の出力を受ける。第二フォロワ増幅器は緩衝された共通モード電圧ノード６８に接続された出力を有しており、この出力と接地との間に第二出力コンデンサ１１４が配設されている。
図２−４を参照しながら動作原理を説明すると、トラック及び保持回路１４が先ず、信号サンプルを獲得し、デジタルーアナログ変換器１２はこのサンプルをデジタル値に変換するのに用いられる。デジタル入力ピン上の信号の状態によって選択された２つの異なったサンプリングモードがある。第一のモードは、正のアナログ入力端子７２と負のアナログ入力端子７４との電圧差を負のアナログ入力端子からの標識なしの電圧差として表現するユニポーラモード（ｕｎｉｐｏｌａｒ ｍｏｄｅ）である。第二のモードは、負のアナログ入力端子の電圧と正のアナログ入力端子の電圧との差を、ゼロ値が正のアナログ入力端子と負のアナログ入力端子が同等の電圧にあることを示す標識の値として表現するバイポーラモード（ｂｉｐｏｌａｒ ｍｏｄｅ）である。
このユニポーラモードの作動は、ＤＡＣスイッチ３２、３４、３６、３８、４０の全てがそれらのそれぞれの配列コンデンサ２０、２２、２４、２６、２８を接地７０に接続する捕捉位相（ａｃｑｕｓｉｔｉｏｎ ｐｈａｓｅ）から開始する。この相の期間中、オンになっている第三入力スイッチ８２は正のアナログ入力端子７２上で測定される正の電圧をサンプリングコンデンサ６０の第一端子に接続する。第一入力スイッチ８６、第二入力スイッチ８４、及び第四入力スイッチ８０は全てオフである。オンになっている第一ＮＭＯＳスイッチ６４はＤＡＣ共通ノード３０を緩衝された共通モード電圧ノード６８に接続する。第二ＮＭＯＳスイッチ６６もオンであり、これは疑似配列コンデンサ７８を共通モード電圧ノード６８に接続する。比較器１９の反転入力９２と非反転入力９０はそれ故、この位相中は同じ共通モード電圧Ｖｂに置かれる。Ｖｂは第二フォロワ増幅器１０４と分圧器１００によって発生する。
次に保持モードが保持ライン１１６から開始し、低状態に進む（段階２００）。これにより第一及び第二ＮＭＯＳスイッチが両方共開かれ、信号電荷を比較器入力９０、９２にトラッピング（捕捉、ｔｒａｐ）する。次に、第三入力スイッチ８２が開かれ（段階２０２）、これにより、正のアナログ入力端子７２（Ａｉｎｐ）をサンプリングコンデンサ６０から断路する。
次に第一ＤＡＣスイッチ３２が第一ＤＡＣコンデンサ２０の第二端子を緩衝された基準電圧出力１０２（Ｖｒｅｆｄ）に接続する（段階２０４）。非反転比較器入力９０における電圧Ｖ（ｎｃｐ）は現時点では、
Ｖ（ｎｃｐ）＝Ｖｂ ＋ Ｖｒｅｆｄ／２ （式１）
の中間値を有している。
次の作動は、第二入力スイッチ８４（段階２０６）を閉じることである。これにより、サンプリングコンデンサ６０が負のアナログ入力電圧端子７４（Ａｉｎｍ）に接続される。非反転比較器入力９０の電圧は現時点になると電荷保存の原理を適用することにより決定され得る。この電圧は以下の式で与えられる。

ここで、Ｃｔｏｔ＝４＊Ｃ＋Ｃｐ≒５＊Ｃ （式３）
ここで、Ｃｔｏｔは、ＤＡＣ１２のキャパシタンス（２Ｃ）、サンプリングコンデンサ６０のキャパシタンス（２Ｃ）、及び比較器１９の入力キャパシタンス等のノード上の任意の（好ましくない）寄生キャパシタンスＣｐを含むＤＡＣ共通ノード３０上の全キャパシタンスである。デジタルビットｂ_jはそれぞれ０又は１の値を有している。反転入力９２の電圧Ｖ（ｎｃｍ）は以下の式で与えられる。
Ｖｎｃｍ ＝ Ｖｂ （式４）
初期的には、非反転入力の電圧Ｖ（ｎｃｐ）は、

の値を有する。
この作動モードでは、（Ａｉｎｐ−Ａｉｎｍ）の項の値の範囲は、
０乃至Ｖｒｅｆｄ
それ故、Ｖ（ｎｃｐ）の最小値は、
Ｖ（ｎｃｐ） ＝ Ｖｂ − Ｖｒｅｆｄ（Ｃ／Ｃｔｏｔ） （式６）
そして、Ｖ（ｎｃｐ）の最大値は、
Ｖ（ｎｃｐ） ＝ Ｖｂ ＋ Ｖｒｅｆｄ（Ｃ／Ｃｔｏｔ）
これらの結果は、電圧ＶｂをＶｒｅｆｄ（Ｃ／Ｃｔｏｔ）と等しく設定することにより比較器の入力電圧が接地よりも負にならないように防止できるこを示している。第二フォロワ増幅器１０４と分圧器１００によって発生する共通モード電圧Ｖｂが理論的に基準電圧の１／５程も低くなり得ることが上記から明かである。しかしながら、ドリフト及び公差を説明するためには、この電圧を幾らか高い電圧、例えば基準電圧の四分の一か三分の一に設定することが好ましい。
このより低い共通モード電圧を用いることにより、ＮＭＯＳスイッチ６４、６６は、共通モード電圧がＶｒｅｆｄ／２に設定されていた場合よりも比較的高いゲートーソース電圧によって駆動され得る。これにより、より速い作動、より低いスイッチ漏洩、及びより低いスイッチ”オン”抵抗が可能になる。これにより又、低いフィードスルーキャパシタンス（ｆｅｅｄｔｈｒｏｕｇｈ ｃａｐａｃｉｔａｎｃｅ）を有し得るより小さなスイッチングトランジスタの使用が可能になる。
第一ＤＡＣコンデンサ２０を緩衝された基準電圧ノード１０２に接続する第一ＤＡＣスイッチの始動のタイミング（段階２０４）により低下した共通モード電圧Ｖｂが与えられる。上記に与えられたように、この始動は、正のアナログ入力端子７２をサンプリングコンデンサから断路する第三入力スイッチ８２の開（段階２０２）の後で、しかも、サンプリングコンデンサを負のアナログ入力電圧端子７４に接続する第二入力スイッチ８４の閉鎖（段階２０６）の前に行われる。このタイミングにより、後の電荷再分布の期間中に比較器に与えられる電圧の範囲がＶｂ−Ｖｒｅｆｄ（Ｃ／Ｃｔｏｔ）とＶｂ＋Ｖｒｅｆｄ（Ｃ／Ｃｔｏｔ）との間に配分される。
バイポーラモードの作動（図３及び４には図示されていない）は、その捕捉位相が接地７０に接続されているＤＡＣスイッチ３２、３４、３６、３８、４０及び緩衝された（ｂｕｆｆｅｒｅｄ）基準電圧ノード１０２に接続されている第一ＤＡＣスイッチから開始し、これによりバイポーラ作動が可能になることを除き、ユニポーラモードと同様である。次に、オンになっている第三入力スイッチ８２は、正のアナログ入力端子７２上の正の入力電圧をサンプリングコンデンサ６０に接続する。第一入力スイッチ８６、第二入力スイッチ８４、及び第四入力スイッチ８０はオフになっている。オンになっている第一ＮＭＯＳスイッチ６４は、ＤＡＣ共通ノード３０を緩衝された共通モード電圧ノード６８に接続する。それ故、比較器９０、９２の両入力はこの位相中は同じ共通モード電圧Ｖｂに置かれる。
この保持モードはデジタル制御装置１８からの保持ライン１１６上の保持命令の受領から開始する。これにより、ＮＭＯＳスイッチ６４、６６は両方とも開き、これにより信号電荷が比較器入力ノード上にトラッピングされる。次に、第三入力スイッチ８２が開き、正の入力端子７２がサンプリングコンデンサ６０から断路される。次に第二入力スイッチ８４が閉じ、これにより、サンプリングコンデンサ６０が負のアナログ入力端子７４に接続される。非反転比較器入力９０の電圧は現時点になると、電荷保存の原理を適用することにより決定される。この電圧は、以下の式によって与えられる。

ここで、Ｃｔｏｔ＝４＊Ｃ＋Ｃ_p≒５＊Ｃ （式８）
反転入力９２の電圧は以下の式によって与えられる。
Ｖ（ｎｃｍ） ＝ Ｖｂ （式９）
初期的には、非反転入力の電圧Ｖ（ｎｃｐ）は、

の値を有する。
この作動モードにおいて、（Ａｉｎｐ−Ａｉｎｍ）の項の値の範囲は、
±Ｖｒｅｆｄ／２
それ故、Ｖ（ｎｃｐ）の最小値は、
Ｖ（ｎｃｐ） ＝ Ｖｂ − Ｖｒｅｆｄ（Ｃ／Ｃｔｏｔ） （式１１）
この結果は、ユニポーラモードに対して達成された結果と同じであり、これによりＶｂを両モードに対して同じ低い電圧に設定することが出来る。
第二入力スイッチ８４がどちらかのモードにおいて閉じられた後、ＤＡＣ配列がトラッピングされた電荷を測定するのに用いられる。図５について説明すると、この測定は、より高い速度、より精密な作動、またはこの両方を達成するためにアナログーデジタル変換器１０に置換され得る事前充電回路１２０と組み合わされて実行されるのが好ましい。この事前充電回路において、２進重みつけコンデンサ２０、２２、２４、２６の幾つかは、二方向ＤＡＣスイッチに接続される代わりに、それぞれの三方向ＤＡＣスイッチ１３２、１３４、１３６及び１３８に接続されている。しかしながら、最後のコンデンサ２８は、図２に関連して上記に述べられたように二方向スイッチ４０に接続されている。同様に、最後から１つ前のコンデンサ（図示せず）は二方向スイッチに接続されている。
これらの三方向ＤＡＣスイッチ１３２、１３４、１３６、１３８は、それらのそれぞれのコンデンサの第二端子を緩衝された基準電圧ノード１０２、接地７０、或いは事前充電基準電荷ノード１５４のどれかに選択的に接続するように構成されている。三方向ＤＡＣスイッチ１３２、１３４、１３６及び１３８は、一対の送信ゲート及び接地スイッチから成っており、且つ、事前充電制御バス１５２の一部を形成する対応する制御ライン１４２、１４４、１４６及び１４８に応答する。事前充電回路１２０は、基準入力端子７６から基準電圧を受け、これを事前充電基準電圧ノード１５４に緩衝する第三フォロワ増幅器１５３を含んでいる。このノードと接地７０との間に配設されている事前充電出力コンデンサ１５６は事前充電基準電圧を平滑する。このコンデンサは、ＤＡＣ配列中の最大コンデンサ２０のキャパシタンスの１０倍のキャパシタンスを有していることが好ましい。
動作原理を説明すると、事前充電基準電圧１５４は始めは、配列中の各コンデンサに大量の電荷を供給し、緩衝された基準電圧１０２は残りの電荷を供給する。この作動により、基準電圧ノード１０２の分配を最少化し、その結果、その設定時間が最小限になる。これにより、より速い変換、より精密な変換、或いはその両方がもたらされ得る。
事前充電回路の使用によって、緩衝された基準電圧ノード１０２上に外部コンデンサの必要性をなくすことも出来る。これにより、集積回路のコストとその周辺回路のコストを減少することが出来る。そして、ボンド・ワイヤ或いは外部リードがないため、コンデンサの出力のインダクタンスは低くなり、これにより動作速度が上昇する。更に、事前充電コンデンサ１５６はオンチップであるため、その関連する寄生インダクタンスも低くなり、これにより事前充電速度が上昇する。
図６は、バイポーラ或いはユニポーラ作動のどちらかのための第二最上桁ビットの試験のための事前充電回路１２０の動作を示すタイミング図である。この図は、３つの最上桁ビットの３つのビット切り替え制御信号Ｄ１−Ｄ３、事前充電信号、及び部分スイッチ制御電圧Ｖ（Ｃ６）及びＶ（Ｃ７）を示している。これらは事前充電制御バス１５２上にスイッチ制御信号を生成するためにデジタル制御装置１８内で用いられる。
最上桁ビット試行時間（ｔｒｉａｌ ｔｉｍｅ）ｔ１の終了点において、第二コンデンサ２２（第二最上桁ビットのための）は第一事前充電インターバルｔ２にわたって事前充電する。このインターバルの間、第二の三方向スイッチ１３４は第二コンデンサ２２の第二端子上の電圧を事前充電基準電圧１５４に接続する。第二の三方向スイッチを駆動する第二制御ライン１４４上の制御信号は最上桁ビット切り替え信号Ｄ１の遅延形と事前充電信号との間の論理ＡＮＤ作動の結果である。
事前充電インターバルの後、充電期間ｔ３が開始され、ここで、第二の三方向スイッチ１３４は緩衝された基準電圧１０２を第二コンデンサ２２に接続する。充電期間の終点において、第二ビットが比較器出力をラッチングすることにより試験される。同様の様式で、第三コンデンサ２４は更なる事前充電インターバルｔ５中に事前充電し、更なる事前充電期間ｔ６中に更に充電し、次にその充電期間中に試験される。このシーケンスはこれら２つの最低桁ビットが選択されるまで進行する。
典型的な事前充電期間は３０ナノ秒であり、ＤＡＣスイッチ／コンデンサ時定数に依存する。この事前充電作動により、一般的に、これらのコンデンサが基準電圧の約［プラス又はマイナス］１０パーセント内に充電される。それ故、緩衝された基準電圧ノード１０２はコンデンサ上の電圧をこの最後の１０パーセントまで調節するのに十分な電流を供給するだけでよい。これにより、緩衝された基準電圧ノード上の電圧は、事前充電なしの場合よりも少なく破壊されるだけである。それ故、これらのコンデンサはより速く充電することが出来、これにより、より速い作動、より精密な作動、或いはその両方が可能になる。４つの最小桁ビットは、それらの小さなキャパシタンスが更なるオーバヘッド（ｏｖｅｒｈｅａｄ）を許容しないため、事前充電されない。しかしながら、本発明はこの数に限定されるものではない。
図７について説明すると、ここでは校正回路を含む発明に係るアナログーデジタル変換器の第二実施例が与えられている。この回路３１０は、ＣＭＯＳ集積回路において、図１−６と関連して述べられたように事前充電回路を含む上記のアナログーデジタル変換器回路と組み合わされることが好ましい。しかしながら、この実施例は、構造の説明やその校正回路の作動を簡潔にするために、ここでは部分的に簡略化された変換器回路として与えられている。
本発明のこの様相に係る変換器３１０は入力マルチプレクサ３１２、デジタルーアナログ変換器３１４、疑似アレイコンデンサ３１６、比較器３１８、オフセットトリムアレイ回路３２０、利得トリムアレイ回路３２２、及び校正制御装置３２４を含んでいる。校正制御装置はアナログーデジタル変換器のための制御回路の一部であることが好ましい（図２のラベル１８）。
入力マルチプレクサは、正のアナログ入力３２６、負のアナログ入力３２８、基準入力３３０、及び接地入力３３２に応答する。マルチプレクサの出力３３６はサンプリングコンデンサ３３４の第一端子に且つ利得トリムアレイ回路３２０の第一端子に供給される。マルチプレクサは、図２に関連して上記に与えられているように、変換器のための制御回路によって制御される４つのスイッチから形成される。アナログーデジタル変換器３１０に用いられている比較器３１８は、精密ＣＭＯＳ比較器であり得る。
デジタルーアナログ変換器３１４は２値加重コンデンサ（ｂｉｎａｒｙ−ｗｅｉｇｈｔｅｄ ｃａｐａｃｉｔｏｒ）３３８₁．．．３３８_Nのアレイを含んでおり、その各々は接地スイッチ３４０₁．．．３４０_Nのそれぞれ１つに与えられる端子を有する。この端子は又、基準スイッチ３４０₁．．．３４０_Nのそれぞれの１つに与えられており、これらのスイッチはそれぞれ基準電圧端子３４４からの基準電圧を供給することが出来る。このアレイ、サンプリングコンデンサ３３４、利得トリムアレイ回路３２２、及びオフセットトリムアレイ回路３２０の合成キャパシタンスは、接地と比較器３１８の反転入力との間の疑似アレイコンデンサ３１６のキャパシタンスと一致することが好ましい。これらのコンデンサ（ノード３４６における）の全ての他方の端子はオフセットトリムアレイ回路３２０の第二端子、利得トリムアレイ回路３２２の第二端子、サンプリングコンデンサ３３４の第二端子、及び比較器３１８の非反転入力に与えられている。ＤＡＣは図２又は５に関連して述べられるように構成され得る。
比較器３１８の反転入力は共通モード電圧端子３５２に至る第一共通モードスイッチ３４８に応答し、比較器の非反転入力は同様に、これも又、共通モード電圧端子に至る第二共通モードスイッチ３５０に応答する。この共通モード電圧端子には、図２−４に関連して述べられているように共通モード電圧を供給し得る。比較器のラッチ形デジタル出力は校正制御装置３２４に与えられる。
校正制御装置３２４は本明細書に述べられているアナログーデジタル変換器の種々の作動を支配する連続制御信号３５４を供給するデジタル制御回路である。例えば、この制御装置は、動作信号（ａｃｔｕａｔｉｏｎ ｓｉｇｎａｌ）を種々のスイッチ３４０、３４２、３４８、３５０に供給し、入力選択信号をマルチプレクサ３１２に供給し、且つ切り替え制御ワードを校正ＲＡＭ３６２、３７２に供給する。この制御装置は又、直列入力及び出力ラインを経由して外部回路に且つ以下に述べられる制御レジスタ１９２とインターフェースする。このデジタル制御回路は、これも又、以下に述べられる所要シーケンスの出力信号が与えられる素直な直列デジタル論理設計技術を用いて実施され得る。
オフセットトリム配列３２０は、デバイスの誤差を許すためにわずかな負の差動非直線性で２進重みつけされているのが好ましいコンデンサ３５６の配列を含んでいる。１つの実施例では、この配列は１４個のコンデンサを含んでおり、６個の最上桁ビットが２進案分されており、７番目のビットに非直線性が挿入されており、残りの最小桁ビットも２進案分されている。各コンデンサは、比較器の非反転入力に接続されている第一電極及びそれぞれの接地スイッチ３５８とそれぞれの入力スイッチ３６０の両方に接続されている第二電極を有している。各入力スイッチは作動可能にそのそれぞれの第二コンデンサ電極をリード３４４上の基準電圧に接続することが出来、各接地スイッチは作動可能にそれぞれの第二コンデンサ電極を接地に接続することが出来る。
各入力スイッチ３６０は、双方向スイッチを形成するために並列に結合されているＮＭＯＳ及びＰＭＯＳデバイスから形成される。接地スイッチ３５８及び入力スイッチ３６０は、オフセット校正ＲＡＭ３６２のスイッチドライバ出力ライン（それぞれ、３５９及び３６１）上に与えられる制御ワードにおけるそれぞれのビットに応答する。それ故、これらのスイッチは各第二コンデンサ電極を、ＲＡＭからのその対応する制御ビットの値に応じて、基準電圧の緩衝された形或いは接地のどちらかに接続することが出来る。その結果、オフセットトリム配列はデジタル的に制御された調節可能なコンデンサのように作用する。
利得トリム配列３２２は同様に、所定の非直線性で２進重みつけされているのが好ましいコンデンサ３６６の配列を含んでいる。各コンデンサはノード３４６に（そして、斯くして、コンデンサ３３４を経由してマルチプレクサ３１２の出力３３６に）接続可能な第一電極、及びそれぞれの接地スイッチ３６８とそれぞれの入力スイッチ３７０の両方に接続可能な第二電極を有している。各接地スイッチは作動可能にそのそれぞれの第二コンデンサ電極を接地に接続することが出来、各入力スイッチは作動可能にそのそれぞれの第二コンデンサ電極をマルチプレクサ出力に接続することが出来る。これら２つの群のスイッチは利得校正ＲＡＭ３７２のスイッチドライバ出力ライン３６９及び３７１上に与えられる制御ワードにおけるそれぞれのビットに応答する。それ故、オフセットトリム配列と同様に、利得トリム配列はデジタル的に制御された調節可能コンデンサのように作用する。
アナログーデジタル変換器３１０は幾つかの型式の校正を実施することが出来る。これらの内の１つは、与えられたアナログ入力電圧に対するデジタル出力応答特性の程度を調節する利得校正である。別の校正は、アナログーデジタル変換器に対する所望”ゼロ”電圧を校正するオフセット校正である。
これらの型式の校正は両方とも、”デバイス校正”或いは”システム校正”のどちらかとして実施され得る。デバイス校正は基準入力３３０上の電圧に接続された全規模電圧により且つ接地入力３３２に接続された”ゼロ”電圧によりデバイスを校正する。他方で、システム校正は、ユーザ選択電圧値に対して変換器正する。これらコンデンサ３３８の各々は又、図示されていない更なる校正回路を用いてデバイスの誤差又はドリフトを補償するのにも用いられ得ることを注目すべきである。
校正動作を理解するには、変換プロセスのモデルを引き出すのが有用である。上記の如く、測定される電圧に比例する電荷が先ずトラッピングされ、次にデジタルーアナログ変換器を用いてこの電荷を逐次近似によって測定する電荷分布の原理に従って変換が進行する。これらの変換の各々は信号捕捉位相中に選択されたマルチプレクサの正のアナログ入力３２６（Ａｉｎｐ）から開始する。比較位相が次に続き、この期間中にマルチプレクサの負のアナログ入力３２８が選択される。この型のシーケンスは、疑似差動サンプリングと呼ばれる。
比較位相中の比較器３１８の非反転入力の電圧は信号捕捉位相中の正のアナログ入力３２６上で検出される電圧と比較位相中の負の電圧入力３２８上で検出される電圧との比較を表している。この電圧Ｖ（ｎｃｐ）は電荷保存の原理を適用することにより決定することが出来、以下の式で与えられる。

ここでＣはＤＡＣ配列中の最大コンデンサのキャパシタンスであり、Ｃｔｏｔは比較器３１８の非反転入力上の全キャパシタンスであり、Ｃｓはサンプリングコンデンサのキャパシタンスであり、そしてＣｏｓはオフセットトリム配列３２０のキャパシタンスである。負の入力における電圧はノード３５２における共通モード電圧Ｖｃｍに等しく、デジタルビットｂ_jは０又は１のどちらかの値を有する。差動入力信号（Ａｉｎｐ−Ａｉｎｍ）は通常、ゼロから基準電圧端子３４４における基準電圧（Ｖｒｅｆ）の範囲にある。
式１２は以下のように書き換えることが出来る。

ここで、Ｃｄａｃはデジタルーアナログ変換器３１４のコンデンサ配列の全キャパシタンスである。電荷平衡点では、括弧内の上記の項は逐次近似によってゼロになる。これは以下のように表現され得る。
Vref x Cdac- Cs x (Ainp - Ainm) + Vref x Cos = 0 （式１３）
この式はシステム校正プロセスを分析するのに用いることが出来る。通常の校正シーケンスは、先ず主ＤＡＣにおけるコンデンサ３３８を校正し、全デバイス利得及びオフセット校正を実施することである。利得及びオフセットのシステム校正がその後に続く。
システム利得校正において、所望の全規模電圧（Ｖｆｓ）がマルチプレクサ３１２の正の電圧入力３２６に適用され、サンプリングコンデンサ３３４上の全規模電圧をサンプリングすることにより校正が実施される。この動作の結果は、主ＤＡＣスイッチの全てが基準電圧Ｖｒｅｆに接続された状態で、ＤＡＣの全規模電圧に対して比較される。
次に、サンプリングコンデンサ３３４の有効値が、利得トリム配列３２２中のコンデンサ３６６とサンプリングコンデンサとの特定の並列結合が電荷平衡を達成するまで、利得校正ＲＡＭ３７２に値を反復的に充填することにより調節される。この利得校正の期間中、マルチプレクサの負の電圧入力３２８上の電圧は共通モード電圧Ｖｃｏｍ（即ち、ユニポーラモードでは接地、バイポーラモードではＶｒｅｆ／２）であると仮定される。式１３によると、校正シーケンス後の電荷平衡式は以下の通である。
Vref x Cdac- Cs1 x (Vfs - Vcom) = 0 （式１４）
ここで、ＣｄａｃｆｓはＤＡＣ配列の全規模キャパシタンスであり、Ｃｓ１は利得校正後のサンプリングコンデンサの値である。オフセットトリム配列キャパシタンスＣｏｓはこの動作中にゼロに設定される。
システムオフセット校正において、所望”ゼロ”電圧（Ｖｚ）がマルチプレクサ３１２の正のアナログ入力３２６に適用される。この校正は次に、サンプリングコンデンサ上のこの所望”ゼロ”電圧をサンプリングし、これをＤＡＣの”ゼロ”規模電圧と比較することにより実施される。この比較の期間中、主ＤＡＣ接地スイッチ３４０の全ては、それらのそれぞれのコンデンサ３３８を接地するために閉じ、これにより、ＤＡＣのキャパシタンスをゼロに等しく設定する。
次に、オフセットトリムアレイのキャパシタンス（Ｃｏｓ）が電荷平衡を達成するように反復的に調節される。このオフセット校正（ｏｆｆｓｅｔ ｃａｌｉｂｒａｔｉｏｎ）中、マルチプレクサの負のアナログ入力３２８上の電圧が共通モード電圧であると仮定される。式１３によると、校正シーケンス後の電荷平衡式は以下の通りである。
Vref x Cos１- Cs1 x (Vz - Vcom) = 0 （式１５）
ここで、Ｃｏｓ１は、オフセット校正後のオフセットトリムコンデンサの値である。
この校正のプロセスによりアナログーデジタル変換器３１０の移送機能が変化する。第一利得及びオフセット校正後、変換器の電荷平衡式は以下の通りとなる。
Vref x Cdac -Cs1 x (Ainp - Vcom) + Cs1 x (Vz - Vcom) = 0 （式１６）
校正後の利得及びオフセット誤差を決定するには、Ｖｆｓ或いはＶｚのどちらかを式１６のＡｉｎｐに置換して、ＤＡＣのキャパシタンスの値を決定すればよい。ゼロオフセットの場合、ＤＡＣのキャパシタンスはＡｉｎｐ＝Ｖｚの時にゼロとなるように要求された。ゼロ利得誤差の場合、ＤＡＣのキャパシタンスは、Ａｉｎｐが全スケール電圧（ｆｕｌｌ ｓｃａｌｅ ｖｏｌｔａｇｅ）に等しい時にＤＡＣの全スケール電圧に等しくなることが要求された。Ａｉｎｐを式１６のＶｚに等しくなるように設定することにより、電荷平衡点においてＶｒｅｆ ｘ Ｃｄａｃはゼロに等しくなる。言い換えると、ＤＡＣのキャパシタンスはゼロに等しくなり、従ってオフセット誤差がない。
Ａｉｎｐが次に式１６において全スケール電圧Ｖｆｓに等しくなるように設定されると、電荷平衡点において、
Vref x Cdac - Cs1 x (Vfs - Vz) = 0
Vref x Cdac - Vref x Cdacfs x (Vfs - Vz/Vfs - Vcom) = 0
Cdac = Cdacfs(1 - (Vz -Vcom)/(Vfs - Vcom)) （式１７）
ＤＡＣのキャパシタンスがＤＡＣの全スケール(full scale)キャパシタンスに等しくないため、利得誤差がある。全スケールの百分率としての利得誤差は以下の式によって与えられる。
利得誤差(%) = (Vz - Vcom)/(Vfs - Vcom) x 100 （式１８）
単利得及びオフセット校正を実施することにより、オフセット誤差が除去されるが、ある程度の利得誤差が依然として残る。しかしながら、初期オフセット誤差がない場合、校正シーケンス後には利得誤差がない（即ち、Ｖｚ＝Ｖｃｏｍ）。加うるに、”デバイス”校正においては、Ｖｚ及びＶｃｏｍがゼロに等しく且つＶｆｓが基準入力３３０上の電圧に等しい状態で、単オフセット及び利得校正によって、オフセット及び利得誤差の両方が除去される。これは、同じ電圧（０ボルト）がサンプリングされ、両方の校正において比較されるために生じる。サンプリングコンデンサの値はオフセット校正中には影響を及ぼさず、その結果、オフセットと利得校正の間には相互作用がない。
オフセット校正がその後に続く単システム利得校正の代わりに、このシーケンスはＮ回実施され得る。上記で実施された分析と同様の分析を用いると、一連のＮ校正シーケンス後にオフセット及び利得誤差が以下の式で与えられることが示され得る。
オフセット誤差 ＝ ０
利得誤差(%) = [(Vz - Vcom)/(Vfs - Vcom)]^N x 100 （式１９）
この結果は、基本利得及びオフセット校正のシーケンスの反復された適用によりシステム利得誤差が急速にゼロになることを示している。校正シーケンスが反復されると、これらの入力の履歴(history)が編集され、誤差がゼロに近ずく。これは、オフセット及び利得校正ＲＡＭ３６２、３７２が校正の間でリセットされないために生じる。この誤差収束は、式１９における括弧内の項を２^-Xに置換することによりより明確に示され得る。利得誤差は次に以下のようになる。
利得誤差（％）＝２^-NX ｘ １００ （式２０）
この式によると、初期システムオフセット及び利得誤差が”ｘビットレベル”にある場合、校正シーケンス後にこれらは、表１に示されるように低減する。

システムオフセット及び利得誤差は校正アレイ分解能及びシステムノイズによって限定される。１つの実施例におけるシステム校正トリム範囲はオフセットと利得の両方に対して全スケールの約±３％である。初期システムオフセット及び利得誤差が例えば６ビットレベルにある場合、これらの誤差を１２ビットレベルに低減するために、利得及びオフセット校正をそのシーケンスにおいて２回実施すべきである。この校正シーケンスは、校正トリム範囲によって課せられる領域内で一般２点システムを実施する。
図７について説明すると、制御レジスタ１９２は校正制御に使用するための５つの制御ビット定位１８２、１８４、１８６、１８８、１９０を含むことが好ましい。この集積回路を採用する設計者はこのレジスタに適切な命令コードを供給して校正を実施することが出来、命令コードを十分な回数だけ再送して所望の誤差レベルを達成し得る。
制御レジスタの最小桁ビット１８０は、校正作動を開始することにより論理”１”に応答する。次の２つのビット１８２、１８４は４つの型の校正、即ち、利得（コード１１）、オフセット（コード０１）、オフセットと利得の両方（コード１０）及び”全”（コード００）の間を選択するコードを受ける。この”全”校正は、ＤＡＣ、オフセット誤差、及び利得誤差の校正を含んでいる。一般に、全校正命令は他の命令程頻繁に必要とすべきではない。第四ビット１８６は、校正がデバイス校正か或いはシステム校正かを選択する。第五ビット１８８は、アナログーデジタル変換を開始することにより、論理”１”に応答する。このビットは、以下に述べられるように、複合校正作動における個別校正間の握手ビットの倍になる。最上桁ビット１９０は状態ビットであり、これはこの部分が校正または変換を実施するのに使用中であるかを示している。残りのビットはチャンネル選択及び電力管理に用いられ、本発明の一部分を形成しない。
図７−９について説明すると、システム校正シーケンス中のアナログーデジタル変換器３１０の作動がここで説明される。一般的に、アナログーデジタル変換器と通信するように配線されるプロセッサ及び／又は他の周囲の回路はこの型のシーケンスを開始する。この周囲回路は今後”システム”と呼ばれる。
このシステムは、アナログ校正電圧を正のアナログ入力端子３２６に供給することによりシステム校正を開始する（パルス２０８）。システムは次に制御レジスタ１９２において校正開始ビット１８０を主張し”１０”の校正型選択コードを制御レジスタ１９２の第二及び第三校正ビット定位１８２、１８４に置く。この変換器は利得とシステムの校正の両方を選択する。変換器は制御レジスタにおいて使用中ビット(busy bit)１９０を主張することにより応答し（パルス２１２）、この使用中信号は、単利得校正が実施されている間に主張された状態を保つ。このシステムは変換器の直列入力（図示せず）を経由して使用中ビットをポーリングすることによりこの校正の状態を監視する。
このシステムは使用中パルスの終点を検知することにより利得校正の完了を検出する。このシステムは次に正のアナログ入力３２６から正の入力電圧を除去し、これを負の校正電圧と置換する（レベル２１４）。このシステムは、この作動のハンドシェキングビット(handshaking bit)として作用する開始変換ビット１８８を主張することによりこの電圧の存在を変換器に示す（パルス２１６）。アナログーデジタル変換器は使用中ビット１９０を再主張することにより応答し、校正のオフセット部分を開始する。利得校正サイクルとおけるように、このシステムはこの校正作動中に使用中ビットをポーリング(poll)する。
このオフセット校正作動は１４個の連続サンプリング及び試験作動を含んでいる。これらのサンプリング作動は、漏洩によって導入され得た不正確さを避けるために反復される。これにより、校正は比較的ゆっくりと作動することが出来、これは比較器及び他の回路が十分なセトリングの時間を有するためであり、これにより、正確さを増すことが出来る。保持ライン３５２、マルチプレクサ３１２の第二アナログ入力スイッチ、及びマルチプレクサの第三アナログ入力スイッチは、それ故、この使用中の期間中に計１４回トグル(toggle)される（それぞれ、パルス列２２０、２２４、２２６）。これらのパルスは、図１０に示されているように、発明の第一実施例に関連して上記に述べられた変換シーケンスをたどる。
図７及び１１について説明すると、サンプリング作動の各々に記憶されている変化が、利得校正中に利得校正アレイ３２２の１ビットにより試験される。このアレイ中の最上桁ビット（Ｄ１４）は、ＭＳＢコンデンサとサンプリングコンデンサ３３４との並列結合上の電圧をＤＡＣの全スケール電圧と比較することにより先ず試験される。サンプリングコンデンサ上の電圧がＭＳＢコンデンサ上の電圧より大きいと分かった場合、利得校正ＲＡＭ７２におけるＭＳＢコンデンサに対するビットは１に残される（レベル２２９）。トリムアレイのＭＳＢコンデンサは、バイポーラ校正値を達成するために、バイポーラ様式で切り替えることが出来ることに注意する。
この作動は次に、次に高い桁ビットに対して反復される。最上桁ビットコンデンサと第二の最上桁ビットコンデンサの結合によって供給される電圧がサンプリングコンデンサ３３４上の新しくサンプリングされた電荷より高い場合、利得制御ＲＡＭ３７２における第二最上桁ビットの定位はゼロに戻る（端２３０）。このプロセスは、最小桁ビットに至るまで、各ビットに対して反復される。図１１に示されている校正作動後、利得トリムアレイ３２２は、１０ １０１１ ０１１０ ０１００の２進値を含む。
図７及び１２について説明すると、オフセット校正は、校正がサンプリングコンデンサ上の所望”ゼロ”電圧をサンプリングし、これをＤＡＣの”ゼロ”電圧と比較することによって実施されることを除いて、同様の反復プロセスを用いる。図１２に示されているオフセット校正作動の完了の際、オフセット校正ＲＡＭ３６２は、１０ １０１１ ０００１ ００１１の２進値を含む。
図７及び１３について説明すると、主ＤＡＣスイッチは利得校正における比較の期間中に基準電圧Ｖｒｅｆに接続される（パルス列２３２）ことが銘記され、この作動は図１４においてより詳細に図示されている。しかしながら、４つの最小桁ビットはこの作動の一部としては切り替えられない（レベル２３４）。その代わり、最小桁ビット（ＬＳＢ）の１６倍の値を有する代替コンデンサ（図示せず）が切り替えられる。この方法によって、校正の精度が改善されるが、これは単一の大コンデンサを切り替えることは幾つかのより小さなコンデンサを切り替えるよりも正確であるためである。又、これにより、主ＤＡＣアレイの全キャパシタンスが、アレイ中の最大コンデンサのキャパシタンスの２倍から最小桁ビットに対するコンデンサのキャパシタンスを引いた値ではなく、アレイ中の最大コンデンサの２倍に等しくなる。主ＤＡＣアレイのキャパシタンスはそれ故、利得校正中はサンプリングコンデンサのキャパシタンスに等しくなる。１５番目のビットを用いてＡＤＣ転送機能をＬＳＢの半分だけオフセットすることを注意せよ。
”ＢＩＴＣＬＫ”信号を用いて、この作動に対して主ＤＡＣスイッチのスイッチングを時制する。この内部信号は又、カウンタ（図示せず）に供給され、これにより、トリムアレイ中の試験されるビットに連続制御信号が発生される。
アナログーデジタル変換器集積回路はマルチチャンネル形で提供され得る。この形では、入力マルチプレクサはアナログ入力を更に多く、例えば合計８または１６のアナログ入力を有している。これらの入力は互いに参照させられ、対で用いられ、或いはアース入力を参照として単独で用いることも出来る。

Claims (21)

1. アナログーデジタル変換器（３１０）のサンプリング入力手段（３２６、３２８）に応答し、前記サンプリング入力手段（３２６、３２８）における電圧をサンプリングするための容量サンプリング手段（３３４）と、
   前記容量サンプリング手段（３３４）に作動可能に接続され、蓄積された電荷量を試験するための該容量デジタルーアナログ変換アレイ手段（３１４）と、
   前記アナログーデジタル変換器（３１０）のサンプリング入力手段（３２６、３２８）に応答する、前記アナログーデジタル変換器（３１０）のオフセットを補正するためのオフセット補正手段（３２０）と、
   前記アナログーデジタル変換器（３１０）のサンプリング入力手段に応答し、
   前記アナログーデジタル変換器（３１０）の利得を補正するための利得補正手段（３２２）と、
   を備え、
   前記オフセット補正手段（３２０）及び前記利得補正手段（３２２）が各々、校正値を記憶するための記憶手段（３６２、３７２）を含み、
   前記オフセット補正手段（３２０）及び前記利得補正手段（３２２）が各々、それぞれの切り替え手段（３５８、３６０、３６８、３７０）に作動可能に接続されている一連の容量手段を含む容量アレイ手段（３５６、３６６）を含み、
   前記利得補正手段（３２２）の前記切り替え手段（３６８、３７０）が前記利得補正手段（３２２）の前記記憶手段（３７２）のそれぞれの素子に応答し、且つ、前記オフセット補正手段（３２０）の前記切り替え手段（３５８、３６０）が前記オフセット補正手段（３２０）の前記記憶手段（３６２）のそれぞれの素子に応答する、
   電荷再分布アナログーデジタル変換器（３１０）において、
   前記利得補正手段が、前記容量サンプリング手段（３３４）と並列に作動可能に接続され、前記オフセット補正手段が、前記容量デジタルーアナログ変換アレイ手段コンデンサアレイ（３３８Ｉ−３３８Ｎ）に並列に動作可能に接続された、ことを特徴とする。
2. 前記オフセットを補正するオフセット補正手段（３２０）および前記利得を補正する利得補正手段（３２２）内の前記容量アレイ手段（３５６、３６６）が、各々が全体的に２値加重され、各々が所定の非直線性を含む請求項１のアナログーデジタル変換器（３１０）。
3. 各々の前記オフセット補正手段（３２０）および利得補正手段（３２２）の中の前記アレイ手段（３５６、３６６）が、所定の非直線性を含む切り替えられた全体的に２値加重されたコンデンサ梯子を含むことを特徴とする請求項１のアナログーデジタル変換器（３１０）。
4. 前記アナログーデジタル変換器（３１０）のサンプリング入力手段（３２６、３２８）と容量サンプリング手段（３３４）の間に選択手段（３１２）を更に含む請求項１に記載のアナログーデジタル変換器（３１０）。
5. 前記選択手段（３２１）が、前記サンプリング入力手段（３２６、３２８）に応答し、該サンプリング入力手段（３２６、３２８）、基準入力手段（３３０）、およびアース入力手段（３３２）の中から選択する請求項１のアナログーデジタル変換器（３１０）。
6. 前記選択手段（３１０）が前記サンプリング手段（３２６、３２８）に応答し、更なる複数のサンプリング入力手段（３２６、３２８）に応答する請求項５のアナログーデジタル変換器（３１０）。
7. 校正命令を受け取る手段（１９２）を更に含み、前記利得補正手段（３２２）と前記オフセット補正手段（３２０）が校正命令を受け取る手段（１９２）に応答する請求項１のアナログーデジタル変換器（３１０）。
8. 前記容量サンプリング手段（３３４）、前記容量デジタルーアナログ変換アレイ手段（３１４）、前記オフセット補正手段（３２０）、および前記利得補正手段（３２２）が単モノリシック半導体構造体内に配置されている請求項１のアナログーデジタル変換器（３１０）。
9. 前記オフセット補正手段（３２０）および前記利得補正手段（３２２）内の容量アレイ手段（３５６、３６６）が全体的な２値加重容量アレイ手段を含み、
   前記サンプリング入力手段（３２６、３２８）に応答して、前記サンプリング入力手段（３２６、３２８）、基準入力手段（３３０）、アース入力手段（３３２）および他のサンプリング入力手段（３２６、３２８）の内から選択するための選択手段（３１２）を更に含み、
   校正命令を受け取る手段（１９２）を更に含み、前記利得補正手段（３２２）および前記オフセット補正手段（３２０）が校正命令を受け取る手段（１９２）に応答する
   請求項１のアナログーデジタル変換器（３１０）。
10. 前記オフセット補正手段（３２０）と前記利得補正手段（３２２）の各々が、
    前記選択手段（３１２）が前記アナログーデジタル変換器（３１０）のサンプリング入力手段（３２６、３２８）と前記容量サンプリング手段（３３４）の間に配置された記憶手段（３６２、３７２）を含み、
    更に前記容量デジタルーアナログ変換アレイ手段コンデンサアレイ（３１４）に応答するコンパレータ手段（３１６）を含む、
    請求項９のアナログーデジタル変換器（３１０）。
11. 前記選択手段（３１２）が前記サンプリング入力手段（３２６、３２８）と更なる複数のサンプリング入力手段（３２６、３２８）とに応答する請求項６のアナログーデジタル変換器（３１０）。
12. 前記容量サンプリング手段（３３４）、容量デジタルーアナログ変換アレイ手段（３１４）、前記オフセット補正手段（３２０）、および前記利得補正手段（３３２）が単モノリシック半導体構造体内に配置されている請求項６のアナログーデジタル変換器（３１０）。
13. ユーザ選択電圧範囲を限定する電圧を受ける段階と、
    前記アナログーデジタル変換器の入力の入力オフセットを調節する段階と、
    前記アナログーデジタル変換器（３１０）の利得を調節し、アナログ電圧をデジタル値に変換する段階と、
    を備える請求項１の電荷再分布アナログーデジタル変換器に用いるアナログーデジタル変換器校正方法において、
    前記調節する段階がユーザ選択電圧範囲に基づいて実行され、
    前記調節する段階を繰り返す段階が、前記アナログーデジタル変換器（３１０）に対して所定のレベルの誤差に達するまで実施され、
    前記反復する段階の後に前記アナログーデジタル変換器（３１０）を用いて容量ネットワーク（３１６）によりサンプリングされた電荷を連続的に試験することによりアナログ電圧をデジタ値に変換する段階
    を含むことを特徴とする該アナログーデジタル変換器校正方法。
14. 前記調節する段階が、前記変換する段階に使用されるキャパシタンス（３１６）を調節することにより実施される請求項１３の方法。
15. 前記利得を調節する段階が、前記変換する段階で電荷をサンプリングするのに用いられるサンプルコンデンサ（３３４）の有効キャパシタンスを調節することにより実施されることを特徴とする請求項１３の方法。
16. 前記変換する段階が、電荷をコンデンサアレイにより試験する段階を含み、前記利得を調節する段階が、前記容量アレイと並列のキャパシタンス（３６６）を調節することにより実施されることを特徴とする請求項１３の方法。
17. 前記調節する段階の少なくも１つが、校正値を記憶する段階を含み、前記反復する段階がその値を更新することを特徴とする請求項１３の方法。
18. 前記調節する段階の各々が、それぞれの校正値を記憶する段階を含み、前記反復する段階がそれらの値を更新することを特徴とする請求項１３の方法。
19. 前記調節する段階及び反復する段階が各々、複数の所定の校正命令の選択された１つを校正命令レジスタ（１９２）に与えるそれぞれの段階に応答する請求項１３の方法。
20. 前記利得を調節し、且つ前記オフセットを前記アナログーデジタル変換器（３１０）の電源電圧を参照して調節する段階を更に含む請求項１３の方法。
21. 前記変換する段階が電荷再分布によって実施され、前記調節する段階が前記電荷再分布に使用されているキャパシタンス（３１６）を調節することにより実施され、
    前記変換する段階が電圧をサンプリングコンデンサ（３３４）でサンプリングする段階を含み、前記利得を調整する段階が前記サンプリングコンデンサ（３３４）の有効キャパシタンスを調整することにより実施され、
    前記変換する段階が電荷をコンデンサアレイで試験する段階を含み、前記理利得を調整する段階が前記コンデンサアレイに並列のキャパシタンス（３６６）を調整することにより実施され、
    前記調整する段階の各々がそれぞれの校正値を記憶する段階を含み、前記反復する段階がこれらの値を更新し、
    前記調節する段階および反復する段階が各々、複数の所定の校正命令の選択された１つを校正命令レジスタ（１９２）に与えるそれぞれの段階に応答し、
    前記利得を調整し且つ前記オフセットを前記アナログーデジタル変換器の電源電圧を参照して調節する段階を更に含む
    ことを特徴とする請求項１３の方法。

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