DE3902313C2 - Analog /Digitalwandler - Google Patents

Description

Die Erfindung betrifft einen Analog-/Digitalwandler (A/D) gemäß dem Oberbegriff des Anspruchs 1.

Als schneller A/D-Wandler ist allgemein ein paralleler A/D-Wandler (flash system) bekannt, der für jede umzusetzende Stufe zur parallelen Verarbeitung aller Stufen einen Komparator aufweist. Dieser parallele A/D-Wandler benötigt für eine Umsetzung von beispielsweise 8 Bits allerdings nicht weniger als 255 Kompa­ ratoren, wodurch die Schaltungsanordnung sehr groß wird.

In der US 4 533 903 wird ein A/D-Wandler vorgeschlagen, der die Eingangs­ daten in obere (höher signifikante) und untere (weniger signifikante) Daten aufteilt. Dadurch wird die für eine Umsetzung von 8 Bits benötigte Anzahl Komparatoren für die oberen und für die unteren Daten auf jeweils 15 reduziert.

Ein derartiger A/D-Wandler muß allerdings die A/D-Umsetzung zweimal durch­ führen, nämlich einmal für die oberen Daten und darauffolgend für die unteren Daten, wodurch die Umsetzungsgeschwindigkeit auf etwa die Hälfte sinkt.

Ferner ist kein genauer Abgleich zwischen den Schaltungen für die A/D-Umset­ zung der oberen Daten und derjenigen der unteren Daten vorhanden, so daß die Linearität in der Nähe der Grenze der oberen Daten gestört ist.

Bei der bekannten Schaltung ist es notwendig, während der A/D-Umsetzung der oberen und der unteren Daten jeweils das gleiche Eingangssignal anzulegen. Zur Verbesserung wurde vorgeschlagen, die Eingangssignale zu tasten und zu speichern, bevor sie den Komparatoren zur Umsetzung der oberen und unteren Daten zugeführt werden. Trotz dieser Annahme ist es unmöglich, Schwankungen in der Signalspannung im Abtast-Halte-Schaltung (Zwischenspeicher) zu beseitigen. Falls eine Schwankung ein Anheben des Signalpegels bewirkt, ist der für die Umsetzung der unteren Daten vorgesehene Signalpegel höher als der für die oberen Daten. Während der Umsetzung der oberen Daten überschreitet das Signal für die Umsetzung der unteren Daten in der Nähe der Grenze die obere Grenze des Um­ setzungsbereichs für die unteren Daten, da es einen höheren Pegel aufweist, als dasjenige für die unteren Daten. In diesem Fall entsteht aufgrund der von der Abtast-Halte-Schaltung bewirkten Schwankungsbreite ΔV eine Verzerrung der Signale, da die unteren Daten einen Maximalwert beibehalten.

Der Erfindung liegt daher die Aufgabe zugrunde, einen A/D-Wandler insbesondere für einen Serien-Parallelumsetzer anzugeben, der in der Nähe der Grenze zu den oberen Daten eine lineare Kennlinie liefert.

Diese Aufgabe wird bei einem A/D-Wandler der eingangs genannten Art erfin­ dungsgemäß mit den Merkmalen des Anspruchs 1 gelöst.

Weitere Vorteile der Erfindung ergeben sich aus der folgenden Be­ schreibung mehrerer Ausführungsformen unter Bezugnahme auf die Zeich­ nungen. Es zeigt:

Fig. 1 ein Blockdiagramm eines A/D-Wandlers nach dem Stand der Technik;

Fig. 2A bis 2K Zeittafeln, die zur Erläuterung der Arbeitsweise des in Fig. 1 dargestellten A/D-Wandlers verwendet werden;

Fig. 3 die Schaltung eines Komparators mit Halte-Funktion;

Fig. 4A bis 4D Zeittafeln, die zur Erläuterung der Arbeitsweise des in Fig. 3 dargestellten Komparators dienen;

Fig. 5 ein Blockdiagramm einer Ausführungsform des erfindungsgemäßen A/D-Wandlers;

Fig. 6 ein Diagramm, das zur Erläuterung des Arbeitsprinzips der in der Fig. 5 dargestellten Ausführungsform des erfindungsgemäßen A/D-Wandlers Verwendung findet; und

Fig. 7A bis 7I Zeittafeln, die zur Erläuterung der Arbeitsweise des in Fig. 5 dargestellten A/D-Wandlers benötigt werden.

Unter Bezugnahme auf die Fig. 1 wird im folgenden eine Ausführungsform eines A/D-Wandlers nach dem Stand der Technik beschrieben.

An den in Fig. 1 dargestellten Anschlüssen 1a und 1b liegt eine Maximalspannung V_rT beziehungsweise eine Minimalspannung V_rB für die A/D-Umsetzung an. Zwischen den Anschlüssen 1a und 1b sind 256 Widerstände 2₁-2₂₅₆, die den gleichen Widerstandswert aufweisen, in Reihe geschaltet. Diese Widerstände 2₁-2₂₅₆ sind beispielsweise für eine 8-Bit-A/D-Umsetzung in jeweils aus 16 Widerständen bestehenden Reihen zickzackörmig angeordnet.

Dadurch wird die Reihenschaltung der Widerstände 2₁-2₂₅₆ in 16 jeweils aus 16 lateral angeordneten Widerständen bestehenden Gruppen aufgeteilt und die Ver­ bindungspunkte (15 Punkte) zwischen den einzelnen Gruppen sind an einen Kom­ parator 3 für obere Daten angeschlossen.

Die Widerstände 2₁-2₂₅₆, die in lateraler Richtung zur selben Stufe gehören, sind an einem Ende jeweils durch Schalter 4₁-4₂₅₆ miteinander verbunden. Entspre­ chende Verbindungspunkte (16 Punkte) sind parallel geführt jeweils mit zwei Komparatoren 5A und 5B für untere Daten verbunden. Die Widerstände 2₁₆, 2₁₇, . . ., 2₂₄₀, 2₂₄₁ der untersten Stufe sind nicht mit Schaltern versehen.

Der Eingangsanschluß 6 für die Eingangsspannung V_in ist in den Komparatoren 3, 5A und 5B verbunden.

Zuerst werden im Komparator 3 die Spannungen an den entsprechenden Verbin­ dungspunkten nach jedem der 16 Widerstände mit der Eingangsspannung V_in verglichen und als Vergleichsergebnis 15 Ausgangssignale abgeleitet. Die Aus­ gangsignale werden derart abgeleitet, daß nur eines der Eingangsspannung V_in entsprechendes Ausgangssignal ein Hochpegelsignal ist, während die übrigen Ausgangssignale alle Tiefpegelsignale sind.

Die durch den Vergleich gewonnenen Ausgangssignale werden einem Kodierer 7 für obere Daten zugeführt zur Erzeugung zum Beispiel eines 4-Bit Digitalkodes. Ferner wird eine der von den Schaltern 4₁-4₂₅₆ gebildeten vertikalen Säulen in Abhängigkeit vom Vergleichs-Ausgangssignal ausgewählt und es werden alle Schalter dieser ausgewählten Säule eingeschaltet. In Fig. 1 ist der Fall dargestellt, in dem das Vergleichs-Ausgangssignal von der Maximalspannung V_rT zur zweiten Säule abgeleitet ist und die entsprechenden Schalter 4₁₇ bis 4₃₂ eingeschaltet sind.

Dadurch werden die Komparatoren 5A und 5b mit den an den 15 Verbindungs­ punkten anliegenden Spannungen der in Reihe geschalteten Widerstände 2₁₇-2₃₂ gespeist, wodurch die Spannungen mit der Eingangsspannung V_in in den Komparatoren 5A und 5B verglichen werden und 15 Vergleichs-Ausgangssignale davon abgeleitet werden.

Diese Vergleichs-Ausgangssignale werden den Kodierern 8A und 8B für untere Daten zugeführt, zur Erzeugung von zum Beispiel einem 4-Bit Digitalkode. Die von den Kodierern 8A und 8B kodierten Werte werden alternierend abgetastet und ge­ speichert von einer Abtast-Halte-Schaltung 9 für untere Daten.

Dieser Abtast-Halte-Schaltung 9 wird ebenfalls das niedrigste Bit (LSB) der 4-Bit Daten vom Kodierer 7 zugeführt, das zum Feststellen verwendet wird, ob die ausge­ wählten 16 Widerstände eine geradzahlige oder ungeradzahlige Säule bilden. Die 4-Bit unteren Daten der Kodierer 8A und 8B werden aufgrund dieser Feststellung invertiert oder nicht. Zum Beispiel werden, wenn die Widerstände 2₁-2₁₆ der äußerst rechten Säule ausgewählt sind und das vom Komparator 5A erhaltene Er­ gebnis zeigt, daß die Eingangsspannung V_in der am Widerstand 2₂ abfallenden Spannung entspricht, die 4-Bit Ausgangssignale der Kodierer 8A und 8B den Wert (1110) einnehmen, der jeweils von der Abtast-Halte-Schaltung 9 ohne Inversion gespeichert wird. Das kommt daher, daß die am Widerstand 2₂ abfallende Span­ nung die zweithöchste an den Widerständen 2₁-2₁₆ anliegenden Spannungen ist. Falls nun die Widerstände 2₁₇-2₃₂ der zweiten Säule von rechts ausgewählt werden und falls vom Komparator 5A festgestellt wird, daß die Eingangsspannung V_in der am Widerstand 2₃₁ abfallenden Spannung entspricht, nehmen die 4-Bit Ausgangssignale der Kodierer 8A und 8B den Wert (1110) ein wie bei den oben auf­ geführten Fall, bei dem die Eingangsspannung V_in der am Widerstand 2₂ anlie­ genden Spannung entspricht. Das kommt daher, daß die Widerstände 2₂ und 2₃₁ beide zur zweiten Stufen von oben gezählt gehören, so daß die an den Widerständen 2₂ und 2₃₁ abfallenden Spannungen dem Komparator 5A über dieselbe Zufüh­ rungsleitung zugeführt werden.

Andererseits wird der Wert (1110) des Ausgangssignals des Kodierers 8A von der Abtast-Halte-Schaltung 9 zu (0001) invertiert, der wiederum anschließend mit dem 4-Bit Ausgangssignal einer Halteschaltung 10 für obere Daten kombiniert wird und anschließend als 8-Bit Datensignal von einem Ausgangsanschluß 11 abgegeben wird. Das 4-Bit Datensignal des Kodierers 8A wird invertiert, weil die am Widerstand 2 ₃₁ abfallende Spannung die zweitniedrigste der an den Wider­ ständen 2₁₇-2₃₂ anliegenden Spannung ist. Das bedeutet, daß, selbst wenn die 15 Ausgangssignale des jeweiligen Komparators 5A bzw. 5B gleich sind, das Invertieren der 4-Bit Ausgangssignale der Kodierer 8A und 8B durch die Abtast- Halte-Schaltung 9 davon abhängt, ob die ausgewählte Widerstandssäule gerad­ zahlig ist oder nicht. Dadurch können korrekte untere Daten abgeleitet werden.

Die oben beschriebene Schaltung ermöglicht dadurch eine A/D-Umsetzung mit einer Geschwindigkeit, die gleich der eines parallelen Systems ist, durch alternie­ rendes Umsetzen von unteren Daten und oberen Daten mit jeweils verdoppelter Geschwindigkeit.

Mit Hilfe der in den Fig. 2A bis 2K dargestellten Zeittafeln wird die Arbeitsweise des A/D-Wandlers im folgenden beschrieben.

Fig. 2A zeigt die Wellenform eines analogen Eingangssignals V_in und die Fig. 2B die Folge eines Taktsignals. Der Komparator 3 tastet während der Hochpegelperiode eines Zyklus 1 des Taktsignals eine Signalspannung V₁(S₁) und vergleicht diese (C₁) während der Tiefpegelperiode des Zyklus 1 des Taktsignals (Fig. 2C). Durch diese Operation werden obere Daten MD₁ während der Hochpegelperiode eines Zyklus 2 des Taktsignals gebildet, was in Fig. 2D dargestellt ist.

Des weiteren wird eine Säule der Schalter 4₁-4₂₅₆ in Abhängigkeit vom Ausgangs­ signal des Komparators 3 ausgewählt und es werden 15 Referenzspannungen RV (siehe Fig. 2F) über die entsprechenden, zur ausgewählten Säule gehörenden Schaltern den Komparatoren 5A und 5B zugeführt.

Im Komparator 5A wird die Signalspannung V₁ während der Hochpegelperiode des Zyklus 1 des Taktsignals getastet (S₁) und wird während der Tiefpegelperiode des Zyklus 1 und während der Hochpegelperiode des Zyklus 2 des Taktsignals ge­ halten (H₁). Während der Tiefpegelperiode des Zyklus 2 wird die Signalspannung V₁ verglichen (C₁) (Fig. 2G), wodurch während der Hochpegelperiode des Zyklus 3 (siehe Fig. 2H) untere Daten LD₁ gebildet und obere Daten MD₁ gespeichert werden (siehe Fig. 2E). Anschließend werden die gespeicherten Daten MD₁ und die unteren Daten LD₁ während des Zyklus 4 des Taktsignals ausgegeben (Out₁), was in Fig. 2K dargestellt ist.

Andererseits wird im Komparator 5B (siehe Fig. 2I) während der Hochpegelperiode des Zyklus 2 eine Signalspannung V₂ abgetastet (S₂), während der Tiefpegel- und Hochpegelperiode des Zyklus 3 gehalten (H2) und während der Tiefpegelperiode des Zyklus 3 verglichen (C2). Dadurch werden während der Hochpegelperiode des Zyklus 4 (siehe Fig. 2J) untere Daten LD₁ gebildet und obere Daten MD₂ gespei­ chert (siehe Fig. 2E). Anschließend werden die gespeicherten Daten MD₂ und die unteren Daten LD₂ während eines Zyklus 5 des Taktsignals ausgegeben (Out₂), was aus Fig. 2K ersichtlich ist.

Anschließend wird die gleiche Arbeitsweise wiederholt. Mit der oben aufgeführ­ ten Arbeitsweise kann ein digitales Ausgangssignal zu jedem Zyklus eines Takt­ signals abgeleitet werden und die A/D-Umsetzung kann dementsprechend mit einer Geschwindigkeit durchgeführt werden, die der eines parallelen A/D-Wand­ lers entspricht.

Es sei bemerkt, daß diese Ausführungsform mit einer erhöhten Anzahl von Komparatoren von nur 15 auskommt, bei einer 8-Bit-Umsetzung, während gewöhnliche A/D- Wandler 30 Komparatoren benötigen. Dadurch ist die gesamte Anzahl der zusätz­ lich benötigten Komparatoren nicht größer als 45.

In der oben aufgeführten Schaltung ist es notwendig, daß die Komparatoren 5A und 5B eine Signalspannung unabhängig voneinander halten. Daher ist jeder der Komparatoren 5A und 5B mit 15 Komparatoren versehen, die jeweils eine weiter unten beschriebene Haltefunktion aufweisen.

Ein in der Fig. 3 dargestellter Anschluß 31, an dem eine Signalspannung Vs an­ liegt, ist mit einem Ende eines Schalters 32 verbunden. Ein mit einer Referenz­ spannung Vr gespeister Anschluß 33 ist mit einem Ende eines Schalters 34 ver­ bunden. Die jeweiligen anderen Enden der Schalter 32 und 34 sind untereinander verbunden. Der Verbindungspunkt der Schalter 32 und 34 ist über einen Konden­ sator 35 an Masse gelegt und des weiteren über einen Kondensator 36 mit den je­ weiligen Gate-Anschlüssen eines P-Kanal MOS Transistors 37P bzw. eines N-Kanal MOS Transistors 37N verbunden, die einen invertierenden Verstärker bilden. Der Source-Anschluß des Transistors 37P ist an einem Stromversorgungs­ anschluß 40 angeschlossen. Der Source-Anschluß des Transistors 37N ist an Masse gelegt. Die Drain-Anschlüsse der Transistoren 37P und 37N sind untereinander verbunden und ein invertiertes Ausgangssignal wird von einem Verbindungs­ punkt ausgegeben. Der Verbindungspunkt zwischen den Drain-Anschlüssen der Transistoren 37P und 37N ist mit dem anderen Anschluß des Kondensators 36 über einen Schalter 38 rückgekoppelt.

Weiterhin ist der Verbindungspunkt zwischen den Drain-Anschlüssen der Tran­ sistoren 37P und 37N an einen Anschluß eines Kondensators 39 gelegt, während der andere Anschluß zu den Gate-Anschlüssen eines P-Kanal MOS Transistors 41P bzw. eines N-Kanal MOS Transistors 41N geführt ist, um wie die Transistoren 37P und 37N einen invertierenden Verstärker zu bilden. Die Drain-Anschlüsse der Transistoren 41P und 41N sind an einem Verbindungspunkt zusammen­ geführt, der wiederum mit den Gate-Anschlüssen der Transistoren 41P und 41N über einen Schalter 42 verbunden ist. Dieser Verbindungspunkt ist in der gleichen Weise wie bereits beschrieben mit einem aus einem P-Kanal MOS Transistor 43P und einem N-Kanal Transistor 43N bestehenden invertierenden Verstärker ver­ bunden. Ein Ausgangsanschluß 44 ist an einen die Drain-Anschlüsse der Transi­ storen 43P und 43N verbindenden Verbindungspunkt angeschlossen.

In der oben aufgeführten Schaltung wird der Schalter 32 phasengleich mit einem Taktsignal Φs EIN/AUS gesteuert (Fig. 4A), so daß er beispielsweise ein­ geschaltet ist, wenn das Taktsignal Φs die Hochpegelperiode aufweist. Die Schalter 38 und 42 werden phasengleich mit dem Schalter 32 betätigt, während die EIN/AUS-Steuerung des Schalters 34 phasengleich mit einem Taktsignal Φr (siehe Fig. 4B) durchgeführt wird, so daß er beispielsweise eingeschaltet ist, wenn das Taktsignal Φr die Hochpegelperiode aufweist.

Wenn die Schalter 32, 38 und 42 durch die Hochpegelperiode des Taktsignals Φs eingeschaltet sind, wird der Schaltung eine Eingangsspannung Vs zugeführt. Demzufolge werden die Kondensatoren 36 und 39 aufgeladen, um mit dieser Span­ nung stabilisiert zu werden. Wenn die Taktsignale Φs und Φr beide in der Tiefpegel­ periode sind, sind die Schalter 32, 34, 38 und 42 ausgeschaltet. Zu diesem Zeit­ punkt werden, da die Eingangs/Ausgangs-Impedanzen der Transistoren 37 und 41 hoch sind, die in den Kondensatoren 36 und 39 aufgeladenen Spannungen ge­ halten. Wenn das Taktsignal Φr in die Hochpegelperiode übergeht, wird der Schalter 34 eingeschaltet, woraufhin die gehaltene Signalspannung Vs mit der von einem Ende eines jeden Widerstands über den Schalter 34 zugeführten Referenz­ spannung Vr verglichen wird. Das Ergebnis des Vergleichs wird als ein Ausgangs­ signal während einer Ausgangsperiode (siehe Fig. 4C) ausgegeben.

Daher arbeitet die Schaltung in der in Fig. 4D dargestellten Art und Weise, bei der die während der Hochpegelperiode des Taktsignals Φs zugeführte Signalspannung Vs während der Tiefpegelperiode des Taktsignals Φr getastet und gehalten wird, und während der Hochpegelperiode des Taktsignals Φr mit der Referenzspannung Vr verglichen wird.

Die Kapazität des Kondensators 35 ist etwa gleich groß wie diejenige des Konden­ sators 36, so daß die Signalspannung Vs stabilisiert ist und konsequenterweise ein günstiges Ausgangssignal abgeleitet werden kann.

Da die Schalter 38 und 42, wie oben beschrieben, mit derselben Phase ein- und aus­ geschaltet werden wie der Schalter 32, wird die Eingangssignalspannung Vs ge­ halten und mit der Referenzspannung Vr verglichen. Dies ermöglicht eine einfache Bauweise eines Komparators mit einer Haltefunktion. Des weiteren ermög­ licht der Kondensator 35 ein stabiles Ausgangssignal.

Auf diese Weise können die oberen Daten im Wechsel mit den unteren Daten mit der doppelten Geschwindigkeit umgesetzt werden, so daß eine A/D-Umset­ zung mit einer Geschwindigkeit durchgeführt werden kann, die gleich derjenigen eines parallelen A/D-Wandlers ist.

Ein zu dem zuvor beschriebenen A/D-Wandler ähnlicher A/D-Wandler ist in der US 4 745 393 (= JP 62-71 321 A2 und JP 62-71 336 A2) beschrieben.

Mit Bezug auf die Fig. 5 wird im folgenden eine Ausführungsform der Erfin­ dung beschrieben.

Die Anschlüsse 1a und 1b werden mit einer Maximalspanung V_rT bzw. mit einer Minimalspannung V_rB zur A/D-Umsetzung gespeist. Zwischen dem Anschluß 1a und 1b sind für zum Beispiel eine 8-Bit A/D-Umsetzung 256 Widerstände 2₁-2₂₅₆, die alle den gleichen Widerstandswert aufweisen, derart in Reihe geschaltet, daß jeweils aus 16 Widerständen bestehende Widerstandsstränge zickzackförmig an­ geordnet sind, und zwar auf die gleiche Art und Weise, wie sie in Fig. 1 dargestellt ist.

Zur Vereinfachung sind diejenigen Teile der Fig. 5, die gleich mit denjenigen von Fig. 1 sind, mit den gleichen Bezugszeichen versehen, und die entsprechende Beschreibung wird daher weggelassen.

Obwohl die Konstruktion nach Fig. 5 nur eine Schaltung zur Bildung der unteren Daten zeigt, versteht es sich von selbst, daß zwei Sätze der gleichen Schaltung in der gleichen wie in Fig. 1 dargestellten Weise vorgesehen werden können, so daß sie alternierend mit der doppelten Arbeitsgeschwindigkeit betrieben werden können.

Diejenigen der Widerstände 2₁-2₂₅₆, die in Seitenrichtung zur selben Stufe ge­ hören, sind mit jeweils einem ihrer Enden über Schalter 4₁-4₂₅₆ verbunden und die 15 entsprechenden Verbindungspunkte sind parallel geführt an einem Kompa­ rator 5 für untere Daten angeschlossen. Ferner sind 80 Widerstände, die zu den drei oberen und zu den zwei unteren Stufen gehören, an einem Ende jeweils mit denjenigen Widerständen, die zur selben Stufe gehören über 80 entsprechende Schalter 6₁-6₂₅₆ miteinander verbunden. Des weiteren sind die 16 zur untersten Stufe gehörenden Widerstände 2₁₆, 2₁₇, . . ., 2₄₀ miteinander über Schalter 4₁₆- 4₂₄₀ verbunden. Die 16 entsprechenden Verbindungspunkte sind zum Kompa­ rator 5 geführt.

Die Schalter 6₁-6₂₅₆ sind derart angeordnet, daß sie in derselben Linie wie die Schalter 4₁-4₂₅₆ ausgerichtet sind, die jeweils mit einem Ende der entsprechen­ den an jedem Umkehrpunkt der Zickzacklinie angrenzenden Widerstände ver­ bunden sind. Beispielsweise ist der mit dem einen Ende des Widerstands 2₃₄ ver­ bundene Schalter 6₃₄ in derselben vertikalen Linie angeordnet wie der Schalter 4₃₁, der mit einem Ende des an den Widerstand 2₃₄ angrenzenden Widerstands 2₃₁ angeschlossen ist. In der gleichen Weise ist der Schalter 6₃₁ in derselben ver­ tikalen Linie angeordnet wie der Schalter 4₃₄. Die gleiche Anordnung ist für die zu den zwei unteren Stufen gehörenden Widerstände vorgesehen. Beispielsweise ist der Schalter 6₁₈ an ein Ende des Widerstands 2₁₈ angeschlossen und in derselben vertikalen Linie wie der Schalter 4₁₅ angeordnet, der wiederum mit dem anderen Ende des Widerstands 2₁₈ verbunden ist. Die Schalter 6₁, 6₁₆ usw. sind mit den Widerständen der obersten und untersten Stufe verbunden und können in der in Fig. 5 dargestellten Art angeordnet sein, da dasselbe Ergebnis erzielt wird, ganz gleich, ob diese Schalter in der oben aufgeführten umgekehrten Anordnung vorge­ sehen sind oder nicht.

Da sich die Widerstände 2₁-2₃ und 2₂₅₄-2₂₅₆ in der Nähe der Anschlüsse 1a und 1b befinden, sind an den Umkehrpunkten gegenüberliegenden Seiten keine Widerstände und keine Schalter 6₂, 6₃ und 6₂₅₄, 6₂₅₅ bei den entsprechenden Widerständen vorgesehen, so daß nur die Schalter 6₁ und 6₂₅₆ wirken können.

Der Eingangsanschluß 13, der mit der Signalspannung V_in gespeist wird, ist an den Komparatoren 3 und 5 angeschlossen.

Bei dieser beschriebenen Konstruktion wird als erstes die Eingangs-Signal­ spannung V_in den an den jeweils 16 der Widerstände 2₁-2₂₅₆ zusammenführenden Verbindungspunkten anliegenden Spannungen verglichen und es werden 15 ent­ sprechende Vergleichsergebnisse als Ausgangssignale abgeleitet. Die Ausgangs­ signale des Komparator 3 sind derart ausgebildet, daß ein der Eingangs-Signal­ spannung V_in entsprechendes Ausgangssignal ein Hochpegelsignal ist, während die verbleibenden Ausgangssignale alle Tiefpegelsignale sind.

Die durch den Vergleich entstandenen Ausgangssignale werden einer Kodier- und Fehlerkorrekturschaltung 7 für obere Daten zugeführt zur Bildung von beispiels­ weise 4-Bit Digitalkoden und zur Durchführung der Fehlerkorrektur, die weiter unten beschrieben wird. Eine der aus entsprechenden Schaltern 4₁-4₂₅₆ und 6₁- 6₂₅₆ gebildete Vertikalsäule wird in Abhängigkeit von den Vergleichs-Ausgangs­ signalen ausgewählt und die Schalter der ausgewählten Vertikalsäule werden alle eingeschaltet.

Daher werden dem Komparator 5 insgesamt 21 Spannungen zugeführt, die zwi­ schen dem anderen Ende des Widerstands 2₁₅ und dem anderen Ende des Wider­ stands 2₃₅ anliegen. Diese 21 Spannungen werden jeweils mit der Eingangs- Signalspannung V_in verglichen, um 21 die Vergleichsergebnisse darstellende Aus­ gangssignale abzuleiten.

Diese Vergleichs-Ausgangssignale liegen an einem Kodierer 8 für untere Daten an zur Bildung von beispielsweise 4-Bit Digitalkoden. Ebenfalls werden die Ver­ gleichs-Ausgangssignale der an den entsprechenden Schaltern 6₃₂, 6₃₄ und 6₃₅ anliegenden Spannungen einer Fehlerdetektorschaltung (ODER-Glied) 12₁ zuge­ führt, während die den an den Schaltern 6₁₅, 6₁₆ und 6₁₇ anliegenden Spannungen entsprechenden Vergleichs-Ausgangssignale einer Fehlerdetektorschaltung (ODER-Glied) 12₂ zugeführt werden.

Der Kodierer 8 für untere Daten, der 21 Vergleichs-Ausgangssignale vom Kompa­ rator 5 erhält und ein 4-Bit Signal für untere Daten ausgibt, erzeugt das Signal (0000), wenn die beispielsweise am Widerstand 2₁₇ abfallende Spannung der Ein­ gangs-Signalspannung V_in entspricht und ebenfalls wenn die am Widerstand 2₃₃ abfallende Spannung der Eingangs-Signalspannung V_in entspricht (siehe Fig. 6). Auf dieselbe Weise gibt der Kodierer 8 ein Signal (0001) der unteren Daten ab, wenn die am Widerstand 2₁₈ oder 2₃₄ abfallende Spannung der Eingangs-Signalspan­ nung V_in entspricht, und das Signal (0010) ab, wenn die Spannung am Widerstand 2₁₉ oder 2₃₅ der Eingangs-Signalspannung V_in entspricht, während er das Signal (1111) abgibt, wenn die an dem Widerstand 2₁₆ oder 2₃₂ anliegende Spannung der Eingangs-Signalspannung V_in entspricht, ferner das Signal (1110) abgibt, wenn die am Widerstand 2₁₅ oder 2₃₁ abfallende Spannung der Eingangs-Signal­ spannung V_in entspricht und gibt schließlich das Signal (1101) ab, wenn die an dem Widerstand 2₁₁ oder 2₃₀ anliegende Spannung gleich der Eingangs-Signal­ spannung V_in ist. Die Signale der Fehlerdetektorschaltungen 12₁ und 12₂ liegen an der Kodier- und Fehlerkorrekturschaltung 7 für untere Daten an. Die Kodier- und Fehlerkorrekturschaltung 7 addiert oder subtrahiert eine 1 vom kodierten Wert der oberen Daten, wenn ein Signal der Fehlerdetektorschaltung 12₁ anliegt, und subtrahiert oder addiert eine 1 zu den kodierten Werten der oberen Daten, wenn ein Signal von der Fehlerdetektorschaltung 12₂ zugeführt wird.

Die Subtraktion oder Addition von einer 1 zu den kodierten Werten der oberen Daten hängt ab von der Stellung der ausgewählten Widerstandsreihe. Wenn zum Bei­ spiel die Widerstände 2₁₇-2₃₂ der zweiten Reihe von rechts ausgewählt sind (Fig. 5) bewirkt das Ausgangssignal der Fehlerdetektorschaltung 12₁, daß die Kodier- und Fehlerkorrekturschaltung 7 von den kodierten oberen Daten eine 1 subtra­ hiert, während andererseits das Ausgangssignal der Fehlerkorrekturschaltung 12₂ die Addition von einer 1 bewirkt. Falls nun die Widerstände 2₃₃-2₄₈ der drit­ ten Reihe von rechts ausgewählt sind, bewirkt das Ausgangssignal der Fehler­ detektorschaltung 12₁, daß zu den kodierten oberen Daten eine 1 addiert wird, wo­ hingegen das Ausgangssignal der Fehlerdetektorschaltung 12₂ bewirkt, daß von den kodierten oberen Daten eine 1 subtrahiert wird.

Die derart von der Kodier- und Fehlerkorrekturschaltung 7 korrigierten, kodierten Werte werden in einer Halte-Schaltung 10 gespeichert, während die Ausgangs­ signale des Kodierers 8 von der Halte-Schaltung 9 gespeichert werden. Diese ge­ speicherten Werte werden miteinander kombiniert und dem Ausgangsanschluß 11 zugeführt.

Da die Schaltung dieser Ausführungsform, wie beschrieben, den Umset­ zungsbereich für die unteren Daten sowohl nach oben als auch nach unten aus­ dehnen kann, kann die A/D-Umsetzung günstig und passend durchgeführt werden.

Wenn nun der Umsetzungsbereich willkürlicher unterer Daten durch obere Daten festgelegt ist, wird der Komparator 5 mit einer Spannung versorgt, die den fest­ gelegten Umsetzungsbereich zu den oberen und unteren Teilen hin ausdehnt (siehe Fig. 6).

Der Kodierer 8 liefert den oberen und unteren Ausdehnungsteilen des Umset­ zungsbereichs kodierte Wert, was auf der rechten Seite der Fig. 6 dargestellt ist. Falls nun das Ausgangssignal des Komparators 5 im oberen Ausdehnungsbereich einen Wert aufweist, wird zu den unteren Daten eine 1 addiert, wohingegen von den unteren Daten eine 1 subtrahiert wird, wenn das Ausgangssignal des Kompa­ rators 5 im unteren Ausdehnungsteil einen Wert aufweist. Dadurch kann die Ein­ gangs-Signalspannung V_in an der Grenze der oberen Daten (siehe linke Seite von Fig. 6) mit einer guten Linearität in ein digitales Signal umgesetzt werden.

Die Fig. 7A bis 7I zeigen anhand von Zeittafeln den Arbeitablauf in der Schaltung der erfindungsgemäßen Ausführungsform. In Fig. 7A ist eine Eingangs-Signalspannung V_in und in Fig. 7B ein Taktsignal dargestellt. Im Komparator 3 wird während der Hochpegelperiode eines Zyklus 1 des Taktsignals eine Signalspannung V₁ getastet (S₁) und während der Tiefpegelperiode dieses Zyklus 1 verglichen, was in Fig. 7C dargestellt ist. Durch diese Operation wird ein oberes Datensignal MD₁ während der Hochpegelperiode eines Zyklus 2 gebildet (siehe Fig. 7D).

Als nächstes werden die Schalter in Abhängigkeit vom Ausgangssignal des Kom­ parators 3 ausgewählt, wodurch eine Referenzspannung RV₁ dem Komparator 5 zugeführt wird (Fig. 7F). Im Komparator 5 wird die während der Hochpegelperiode des Zyklus 1 getastete (S₁) Signalspannung V₁ während der Tiefpegelperiode des Zyklus 1 und während der Hochpegelperiode des Zyklus 2 gehalten und anschlie­ ßend während der Tiefpegelperiode des Zyklus 2 verglichen (C₁). Dadurch wird ein unteres Datensignal LD₁ während der Hochpegelperiode eines Zyklus 3 des Takt­ signals gebildet (siehe Fig. 7H) und auch das obere Datensignal zu MD₁′ korrigiert (Fig. 7E). Anschließend werden die korrigierten Datensignale und die unteren Da­ tensignale ausgegeben (Out₁), was in Fig. 7I dargestellt ist.

Zu diesem Zeitpunkt ist bereits die nächste Signalspannung V₂ getastet (S₂) (siehe Fig. 7C und Fig. 7G) und der gleiche Arbeitsablauf wird wiederholt. Aus der Fig. 7 ist ersichtlich, daß die A/D-Umsetzung mit einem Zyklus von zwei Takten durch­ geführt wird.

Die umzusetzende Signalspannung ist der Wert, der während der Umsetzung der unteren Daten gehalten wird. Daher ist es notwendig, eine Vorspannung oder ähnliches zu justieren, so daß der gehaltene Wert die notwendige Signalspannung aufweist.

Die in der Schaltung der zweiten Ausführungsform verwendete Abtast-Halte- Schaltung kann von relativ geringer Qualität sein, falls die Schwankungsrate festgelegt ist. Ferner kann die Abtast-Halte-Schaltung entfernt werden, falls die Signalspannung in eine niedrigere Geschwindigkeit überwechselt.

Ferner ist bei der erfindungsgemäßen Ausführungsform die Anordnung der Schalter gegenüber dem Stand der Technik verbessert, was deren Steuerung erleichtert.

Claims (4)

1. Analog/Digitalwandler zum Umformen einer analogen Eingangsspan­ nung in eine digitale, aus m oberen (höher signifikanten) und n unteren (weniger signifikanten) Bits bestehenden Ausgangsspannung, mit mehreren Widerständen, die in Reihe geschaltet mit einer Spannungsquelle für entsprechende Refe­ renzspannungen verbunden sind, gekennzeichnet durch

• - einen Kodierer (7) für die oberen Bits, mit einem ersten Eingang für die analoge Eingangsspannung und zweiten Eingängen, die mit der Reihenschaltung an Anschlußpunkten zwischen aus mehreren Widerständen (2₁-2₂₅₆) bestehenden Gruppen verbunden sind zur Erzeugung der m oberen Bits und eines Schalter- Steuersignals;
• - einen Kodierer (8) für die unteren Bits, mit einem ersten Eingang, an dem die analoge Eingangsspannung anliegt, und mit zweiten und dritten Eingängen zur Er­ zeugung der n unteren Bits;
• - Schalter (4₁-4₂₅₆, 6₁-6₂₅₆), die jeder Gruppe der Widerstände zugeordnet sind und mit dem Schalter-Steuersignal betätigt werden zum wahlweisen Verbinden der zweiten Eingänge des Kodierers (8) für die unteren Bits mit entsprechenden Wider­ ständen innerhalb der zugeordneten Gruppe von Widerständen und zum wahlweisen Verbinden der dritten Eingänge des Kodierers (8) für die unteren Bits mit einer vorgeschriebenen Anzahl von Widerständen, die an die zugeordnete Gruppe von Widerständen angrenzen; und durch
• - eine auf das Ausgangssignal des Kodierers (8) für die unteren Bits ansprechende Einrichtung, die eine 1 zu den m oberen Bits addiert oder davon subtrahiert, wenn die analoge Eingangsspannung der an den dritten Eingängen des Kodierers (8) für die unteren Bits anliegenden Referenzspannungen entspricht.

2. Analog/Digitalwandler nach Anspruch 1, dadurch gekennzeichnet, daß die Widerstände (2₁-2₂₅₆) in mehrere, jeweils eine Gruppe bildende Reihen an­ geordnet sind.

3. Analog/Digitalwandler nach Anspruch 1, dadurch gekennzeichnet, daß der Kodierer (7) für obere Bits mindestens 2^m-1 Komparatoren für obere Bits und der Kodierer (8) für untere Bits mindestens 2ⁿ-1 Komparatoren für untere Bits enthält.

4. Analog/Digitalwandler nach Anspruch 1, dadurch gekennzeichnet, daß die Widerstände (2₁-2₂₅₆) zickzackförmig angeordnet sind, der Kodierer (7) für obere Bits ein invertierendes Steuersignal erzeugt, und daß eine Einrichtungen vorhanden ist, die ansprechend auf das invertierende Steuersignal die n unteren Bits invertiert.