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TWI701793B - 電子元件及其製造方法 - Google Patents

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TWI701793B
TWI701793B TW108104159A TW108104159A TWI701793B TW I701793 B TWI701793 B TW I701793B TW 108104159 A TW108104159 A TW 108104159A TW 108104159 A TW108104159 A TW 108104159A TW I701793 B TWI701793 B TW I701793B
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林育廷
王茂盈
施信益
吳鴻謨
丁永德
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南亞科技股份有限公司
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Abstract

本揭露提供一種電子元件及其製造方法。該電子元件包括：一多層部件、至少一個接觸墊、一保護層、一介電層以及一金屬層。該接觸墊設置在該多層部件的上方，該保護層覆蓋該多層部件和該接觸墊，該介電層設置在該保護層的上方。該金屬層穿透該介電層和該保護層並且連接到該接觸墊，該金屬層在與該接觸墊的距離減小的位置離散地逐漸變細。

Description

電子元件及其製造方法
本申請案主張2018/11/30申請之美國臨時申請案第62/773,823號及2019/1/18申請之美國正式申請案第16/251,858號的優先權及益處，該美國臨時申請案及該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露關於一種電子元件及其製造方法，特別是關於一種具有無空隙通孔(void-free vias)的電子元件及其製造方法。
半導體積體電路(IC)產業快速地發展。在發展過程中，積體電路的功能密度增加，而幾何尺寸減小。這種按照比例縮小的過程通常伴隨生產效率的提高，和成本的降低。但是也增加了處理和製造積體電路的複雜性，並且為了實現這些進步，在積體電路的製造中也需要進行相關技術的開發。
例如，隨著半導體產業到進入到奈米的製程技術，而在製造和設計方面追求更高的元件密度、更高的性能和更低的成本，導致了多層元件的發展。多層元件可以包括複數層間電介層(interlayer dielectric layer，ILD)、一個或複數個沉入層間電介層內的佈線層、以及插入在兩 個佈線層之間的一個或複數個通孔。但是，隨著持繼比例的縮小，由於具有高縱橫比的接觸孔的階梯覆蓋較差，因此形成無空隙通孔變得更加困難。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露提供一種電子元件，包括一多層部件、至少一個接觸墊、一保護層、一介電層以及一金屬層。該接觸墊設置在該多層部件的上方。該保護層覆蓋該多層部件及該接觸墊。該介電層設置在該保護層的上方。該金屬層穿透該介電層和該保護層。該金屬層連接到該接觸墊，並且在與該接觸墊的距離減小的位置離散地逐漸變細。
在一些實施例中，該金屬層包括一第一插塞區段和一第二插塞區段；該第一插塞區段設置在該保護層內並且接觸該接觸墊；該第二插塞區段設置在該介電層內並且連接到該第一插塞區段，以及該第一插塞區段的一第一寬度小於該第二插塞區段的一第二寬度。
在一些實施例中，該第一寬度在1.0和2.5微米(μm)的範圍內，該第二寬度不小於5.0微米。
在一些實施例中，該金屬層更包括一接墊區段，設置在該介電層的上方並且連接到該第二插塞區段。
在一些實施例中，該金屬層是一共形(conformal)層。
在一些實施例中，該第一插塞區段、該第二插塞區段和該接墊區段是整體形成的。
在一些實施例中，該保護層包括一底層和一覆蓋層，該底層設置在該多層部件和該接觸墊的上方，該覆蓋層設置在該底層和該介電層之間。
在一些實施例中，該底層中的至少一個和該覆蓋層具有一厚度，該厚度在0.8和1.0微米的範圍內，並且該介電層具有另一厚度，該另一厚度在4.0和6.0微米的範圍內。
在一些實施例中，該介電層的一側壁和與該金屬層交界的該覆蓋層是不連續。
在一些實施例中，與該金屬層交界的該底層的一側壁與該覆蓋層的一側壁連續。
本揭露另提供一種電子元件的製造方法，包括：提供一多層部件；形成至少一個接觸墊在該多層部件的上方；沉積一保護層在該多層部件和該接觸墊的上方；形成至少一個第一孔洞以在該保護層內以暴露該接觸墊；沉積一介電層在該保護層的上方並且進入該第一孔洞；去除該介電層的一部分以露出該接觸墊並且在該介電層內產生至少一個第二孔洞，其中該保護層的一頂表面的一部分透過該第二孔洞暴露；以及沉積一金屬層在該接觸墊和該介電層的上方。
在一些實施例中，該第二孔洞與該第一孔洞連通。
在一些實施例中，該製造方法更包括共形地沉積一擴散阻擋層在該介電層的上方並且進入該第二孔洞和該第一孔洞。
在一些實施例中，該第一孔洞和該第二孔洞的孔徑在與該接觸墊的距離增加的位置逐漸增大。
在一些實施例中，該第一孔洞的孔徑在1.0和2.5微米的範 圍內，該第二孔洞的孔徑在8.0和10.0微米的範圍內。
在一些實施例中，該保護層的沉積包括步驟：沉積一底層以覆蓋該多層部件；以及沉積一覆蓋層在該底層的上方。
利用上述電子元件的配置，用以填充金屬層的第一孔洞和第二孔洞構成的空間的縱橫比離散地改變，因此改善了金屬層的階梯覆蓋率。因此，避免了金屬層的階梯覆蓋差的問題，並且確保了良好的歐姆接觸。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
10:電子元件
10A:電子元件
110:多層部件
120:接觸墊
130:保護層
132:底層
134:覆蓋層
140:介電層
150:金屬層
152:第一插塞區段
154:第二插塞區段
156:接墊區段
160:擴散阻擋層
210:毯覆式導電層
220:遮罩層
230:第一光阻層
232:第一光阻圖案
234:第一開口
240:第一孔洞
250:第二光阻層
252:第二光阻圖案
254:第二開口
260:第二孔洞
300:製造方法
302:步驟
304:步驟
306:步驟
308:步驟
310:步驟
312:步驟
314:步驟
316:步驟
318:步驟
320:步驟
322:步驟
324:步驟
325:步驟
326:步驟
328:步驟
1322:側壁
1342:頂表面
1402:側壁
1502:側壁
1504:頂表面
1506:底表面
A1:第一孔徑
A2:第二孔徑
ILD1:層間電介層
ILD2:層間電介層
ILD3:層間電介層
L:長度
M1:佈線層
M2:佈線層
T:厚度
T1:第一厚度
T2:第二厚度
V1:通孔
V2:通孔
V3:通孔
W1:第一寬度
W2:第二寬度
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。
圖1是剖視圖，例示本揭露一些實施例一電子元件。
圖2是流程圖，例示本揭露一些實施例的電子元件的製造方法。
圖3至圖20是剖視圖，例示本揭露一些實施例之電子元件的形成階段。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖 式，說明本揭露實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了實施方式之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於實施方式的內容，而是由申請專利範圍定義。
圖1是剖視圖，例示本揭露一些實施例的電子元件10。參照圖1，在一些實施例中，電子元件10包括多層部件110、設置在多層部件110上方的一個或複數個接觸墊120、覆蓋多層部件110和接觸墊120的保護層130、設置在保護層130上方的介電層140，以及穿透介電層140和保護層130並且連接到接接觸墊120的金屬層150。在一些實施例中，金屬層150的寬度離散地逐漸變細，使得金屬層150的側壁1502從金屬層150的頂表面1504到與頂表面1504相對的底表面1506不連續，其中底表面1506與接觸墊120接觸。
在一些實施例中，當在平面圖中觀察時，接觸墊120可以具有正方形狀。在一些實施例中，接觸墊120具有一最小尺寸L實質上等 於10奈米。在一些實施例中，接觸墊120由導電材料製成，例如銅、銅合金、鋁或其組合。
在一些實施例中，保護層130共形地設置在多多層部件110和接觸墊120的上方。在一些實施例中，保護層130包括與多層部件110和接觸墊120接觸的底層132和覆蓋底層132的覆蓋層134。在一些實施例中，底層132具有第一厚度T1，上覆層134具有實質上等於或小於第一厚度T1的一第二厚度T2。在一些實施例中，第一厚度T1可以例如在0.5和1.5微米的範圍內，例如約1.0微米。在一些實施例中，第二厚度T2為約0.8微米。在一些實施例中，底層132包括氧化物，覆蓋層134包括氮化物。
在一些實施例中，介電層140是共形層。在一些實施例中，介電層140的厚度T大於第一厚度T1。在一些實施例中，厚度T可以是，例如，在4.0和6.0微米的範圍內，例如約5.5微米。在一些實施例中，介電層140包括氮化物。
在一些實施例中，金屬層150包括設置在保護層130內一個或複數個第一插塞區段152和設置在介電層140內並且分別連接到第一插塞區段152的一個或複數個第二插塞區段154。在一些實施例中，第一插塞區段152分別與接觸墊120接觸。在一些實施例中，第一插塞區段152具有第一寬度W1(例如，頂部或最大寬度)，第二插塞區段154具有大於第一寬度W1的第二寬度W2。在一些實施例中，第一寬度W1和第二寬度在距接觸墊120的距離增加的位置處逐漸增加。在一些實施例中，第一寬度W1可以例如在1.0和2.5微米的範圍內，例如約2.4微米。在一些實施例中，第二寬度W2可以不小於5.0微米。在一些實施例中，第二寬度W2在8.0和 10.0微米的範圍內。
在一些實施例中，金屬層150更包括設置在介電層140上方並且分別連接到第二插塞區段154的一個或複數個接墊區段156。在一些實施例中，第一插塞區段152、第二插塞區段154和接墊區段156是整體形成的。在一些實施例中，金屬層150是一共形(conformal)層。
圖2是流程圖，例示本揭露一些實施例的電子元件10或10A的製造方法300。圖3至圖20是例示本揭露的一些實施例的電子元件10或10A的製備方法300的各種製造階段。圖3至圖20的各個的階段可於圖2的製造流程中示意性的說明。在後續說明中，圖3至圖30中所示的製造步驟對應參照圖2中的製造步驟。
參照圖3，根據圖2中的步驟302，提供一多層部件110。在一些實施例中，多層部件110可以包括一主要組成1102，主要組成1102包括一個或複數特徵元件，例如電晶體、電阻器、電容器、和二極體等。在一些實施例中，多層部件110更可以包括一互連結構，該互連結構包括佈線層M1、M2和通孔V1、V2、V3的交替堆疊並且設置在主要組成1102的上方，以及一個或複數個層間介電ILD1、ILD2、ILD3環繞佈線層M1、M2和通孔V1、V2、V3。
接下來，根據圖2中的步驟304，設置一毯覆式導電層210在多層部件110的上方。在一些實施例中，毯覆式導電層210可包括鋁、鋁合金、銅、銅合金、鈦、鎢、多晶矽或其組合。在一些實施例中，毯覆式導電層210可以透過多種技術形成，例如，物理氣相沉積(PVD)、化學氣相沉積(CVD)、濺鍍等。
參照圖3和圖4，在一些實施例中，根據圖2中的步驟306， 毯覆式導電層210接下來透過蝕刻製程圖案化，產生一個或複數接觸墊120。在一些實施例中，接觸墊120透過包括以下步驟形成：(1)在毯覆式導電層210上提供遮罩層220，(2)執行黃光微影製程以定義形成接觸墊120所需的圖案，(3)執行蝕刻製程以去除毯覆式導電層210透過遮罩層220暴露的部分，以及(4)去除遮罩層220。
參照圖5，在一些實施例中，根據圖5中的步驟308，沉積底層132以覆蓋多層部件110和接觸墊120。在一些實施例中，底層132是實質上共形層。在一些實施例中，底層132可以包括二氧化矽(SiO2)。在一些實施例中，例如使用化學氣相沉積製程或旋塗夠程形成底層132。
參照圖6，在一些實施例中，根據圖2中的步驟310，沉積一覆蓋層134在底層132的上方。在一些實施例中，覆蓋層134包括氮化矽(Si3N4)。在一些實施例中，覆蓋層134是實質上保形層。在一些實施例中，例如使用化學氣相沉積製程形成覆蓋層134。
參照圖7，在一些實施例中，根據圖7中的步驟312，塗覆一第一光阻層230在覆蓋層134的上方。在一些實施例中，第一光阻層230完全覆蓋覆蓋層134。然後圖案化第一光阻層230以定義一個或複數個區域，其中並隨後蝕刻覆蓋層134和底層132。在一些實施例中，第一光阻層230的圖案化，透過包括步驟：(1)將第一光阻層230暴露於圖案(未示出)，(2)執行後曝光後回曝製程，以及(3)顯影第一光阻層，因此形成具有一個或複數個第一開口234的第一光阻圖案232，如圖8所示。在一些實施例中，隨後蝕刻的覆蓋層134的一部分透過第一開口234暴露。在一些實施例中，第一開口234直接在接觸墊120的上方。
參照圖9，在一些實施例中，根據圖9中的步驟314，執行 第一蝕刻製程以蝕刻覆蓋層134和底層132，因此產生一個或複數個第一孔240。在一些實施例中，接觸墊120的部份透過第一孔240暴露。在一些實施例中，第一蝕刻製程包括濕法蝕刻製程、乾蝕刻製程或其組合。
參照圖10，在第一蝕刻製程後，根據圖2中的步驟316，去除第一光阻圖案232。在一些實施例中，可以使用灰化製程或濕法剝離製程去除第一光阻圖案232，其中濕法剝離製程可以化學地改變第一光阻圖案232，使不再粘附到覆蓋層134。在一些實施例中，第一孔洞240具有第一孔徑A1(例如，在或最大孔徑處)，小於接觸墊120的長度L。在一些實施例中，第一孔徑A1例如在1.0和2.5微米的範圍內。在一些實施例中，第一孔徑A1在距離接觸墊120的距離增加的位置處逐漸增加。
參照圖11，在一些實施例中，根據圖2中的步驟318，共形地沉積一介電層140在覆蓋層134的上方並且進入第一孔240內。在一些實施例中，介電層140沿覆蓋層134的頂表面1342延伸並且進入第一孔洞240。在一些實施例中，介電層140包括二氧化矽。在一些實施例中，例如使用化學氣相沉積製程形成介電層140。
參照圖12和圖13，在一些實施例中，根據圖2中的步驟320，塗覆一第二光阻層250在介電層140的上方。在一些實施例中，第二光阻層250完全覆蓋介電層140。然後圖案化第二光阻圖案250以定義隨後將被蝕刻的介電層140的一個或複數個區域。在一些實施例中，第二光阻層250的圖案化，透過包括步驟：(1)將第二光阻層250暴露於圖案(未示出)，(2)執行後曝光後回曝製程，以及(3)顯影第一光阻層，因此在接觸墊的上方形成具有一個或複數個第二開口254的第二光阻圖案252。在一些實施例中，待隨後蝕刻的介電層140的一部分透過第二開口254暴露。在 一些實施例中，第一蝕刻製程包括濕法蝕刻製程、乾蝕刻製程或其組合。
參照圖14，在一些實施例中，根據圖2中的步驟322，執行第二蝕刻製程以露出接觸墊120。在一些實施例中，透過選擇性地去除透過第二光阻圖案252所暴露的介電層140的一部分來覆蓋接觸墊120；因此，重新打開第一孔洞240，並且形成穿透介電層140並且分別與第一孔240連通的一個或複數個第二孔260。在一些實施例中，第二蝕刻製程包括濕法蝕刻製程、乾蝕刻製程或其組合。
參照圖15，在第二蝕刻製程後，根據圖2中的步驟324，去除第二光阻圖案252。在一些實施例中，可以使用灰化製程或濕法剝離製程去除第二光阻圖案252，其中濕法剝離製程可以化學地改變第一光阻圖案252，使不再粘附到介電層140。在一些實施例中，第二孔洞260具有大於第一孔徑A1的第二孔徑A2。在一些實施例中，第二孔徑A2在8.0和10.0微米的範圍內。在一些實施例中，第二孔徑A2在距接觸墊120的距離增加的位置處逐漸增加。在一些實施例中，剩餘的底層132具有側壁1322，剩餘的上覆層134具有與側壁1322連續的側壁1342，並且剩餘的介電層140具有與側壁1342不連續的側壁1402。
參照圖16，在一些實施例中，根據圖2中的步驟326，共形地沉積一金屬層150在介電層140的上方並且進入第一孔洞240和第二孔洞260內。在一些實施例中，金屬層150物理地連接到接觸墊120。在一些實施例中，金屬層150包括銅或鋁。在一些實施例中，使用物理氣相沉積(PVD)製程或濺鍍製程來形成金屬層150。
在本揭露之實施例中，填充金屬層150的空間(或“接觸孔洞”)係由具有第一孔徑A1的第一孔240和具有第二孔徑A2的第二孔260構 成，其中第二孔徑A2大於第一孔徑A1。因此，避免了金屬層150的階梯覆蓋差的問題，並且確保了良好的歐姆接觸。
參照圖17，在一些實施例中，根據圖2中的步驟328，執行圖案化製程以定義金屬層150上方的電路路線。因此，完全形成電子元件10。在一些實施例中，電路路線可以促進電子元件10和外部元件之間的電耦合。
圖18至20示出了根據替代實施例的電子元件10A的形成。除非另有說明，否則這些實施例中的部件的材料和形成方法，與在圖3到圖17中實施例中相同部件的材料和形成方法基本相同，並用相同的附圖標記表示。圖18到圖20中所示的相同部件的細節因此可以在圖3到圖17中所示的實施例的討論中找到。
參照圖18，在一些實施例中，電子元件10A更包括擴散阻擋層160，擴散阻擋層160設置在介電層140和金屬層150之間的界面處、在覆蓋層134和金屬層150之間、在底層132和金屬層之間150、以及接觸墊120和金屬層150之間。電子元件10A的形成過程類似於形成電子元件10的過程，除了形成電子元件10A是在形成第二孔洞260之後、重新打開第一孔洞240、並且在定義電路路線之前開始。例如，圖19和20示出了圖18中所示的電子元件10A的形成的中間階段的截面圖。
參照圖19，在一些實施例中，在形成第二孔洞260之後，根據圖3中的步驟325，沉積一擴散阻擋層160在介電層140的上方並且沉積到第二孔洞260和第一孔240洞內。在一些實施例中，擴散阻擋層160與接觸墊120接觸。在一些實施例中，擴散阻擋層160是實質上共形層。在一些實施例中，擴散阻擋層160可以改善將在後續製程期間形成的金屬材 料150與介電層140的粘附。在一些實施例中，難熔金屬、難熔金屬氮化物、難熔金屬矽氮化物及其組合通常用於擴散阻擋層160。在一些實施例中，擴散阻擋層160可以包括鈦(Ti)、氮化鈦(TiN)、，鉭(Ta)、氮化鉭(TaN)、氮化鈦矽(TiSN)、氮化鉭矽(TaSiN)等。在一些實施例中，例如，使用物理氣相沉積製程或原子層沉積製程來形成擴散阻擋層160。
參照圖20，在一些實施例中，根據圖2中的步驟226，將金屬層150沉積在擴散阻擋層160的上方。在一些實施例中，金屬層150是實質上共形層。通過參考圖16中所示的實施例，可以找到用於形成金屬層150的製程步驟和材料。接下來，如圖18所示，在金屬層150中形成電路佈線，因此完全形成電子元件10A。
總之，根據電子元件10或10A的配置，由於金屬層150離散地改變用於填充的由第一孔洞240和第二孔洞260構成的空間的縱橫比，所以改善了金屬層150的階梯覆蓋率。因此，避免了金屬層150的階梯覆蓋差的問題，並且確保了良好的歐姆接觸。
本揭露提供一種電子元件。該電子元件包括：一多層部件、至少一個接觸墊、一保護層、一介電層以及一金屬層。該接觸墊設置在該多層部件的上方，該保護層覆蓋該多層部件和該接觸墊，該介電層設置在該保護層的上方。該金屬層穿透該介電層和該保護層並且連接到該接觸墊，該金屬層在與該接觸墊的距離減小的位置離散地逐漸變細。
本揭露提供一種電子元件的製造方法。該製造方法包括：步驟：提供一多層部件；形成至少一個接觸墊在該多層部件的上方；沉積一保護層在該多層部件和該接觸墊的上方；形成至少一個第一孔洞以在該保護層內以暴露該接觸墊；沉積一介電層在該保護層的上方並且進入該第 一孔洞；去除該介電層的一部分以露出該接觸墊並且在該介電層內產生至少一個第二孔洞，其中該保護層的一頂表面的一部分透過該第二孔洞暴露；以及沉積一金屬層在該接觸墊和該介電層的上方。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
10:電子元件
110:多層部件
120:接觸墊
130:保護層
132:底層
134:覆蓋層
150:金屬層
152:第一插塞區段
154:第二插塞區段
156:接墊區段
1502:側壁
1504:頂表面
1506:底表面
T:厚度
T1:第一厚度
T2:第二厚度
W1:第一寬度
W2:第二寬度

Claims (14)

  1. 一電子元件，包括：一多層部件；至少一個接觸墊，設置在該多層部件的上方；一保護層，覆蓋該多層部件及該接觸墊；一介電層，設置在該保護層的上方；以及一金屬層，穿透該介電層和該保護層並且連接到該接觸墊，其中該金屬層包括：一第一插塞區段，設置在該保護層內並且接觸該接觸墊；該金屬層在與該接觸墊的距離減小的位置離散地逐漸變細，該第一插塞區段的一第一寬度在1.0和2.5微米(μm)的範圍內；及該保護層包括：一底層，設置在該多層部件和該接觸墊的上方；及一覆蓋層，設置在該底層和該介電層之間，該底層中的至少一個和該覆蓋層分別具有一厚度，該厚度在0.5和1.5微米的範圍內。
  2. 如請求項1所述的電子元件，其中該金屬層更包括：一第二插塞區段，設置在該介電層內並且連接到該第一插塞區段，其中該第一插塞區段的該第一寬度小於該第二插塞區段的一第二寬度。
  3. 如請求項2所述的電子元件，其中該第二寬度不小於5.0微米。
  4. 如請求項2所述的電子元件，其中該金屬層更包括一接墊區段，設置在該介電層的上方並且連接到該第二插塞區段。
  5. 如請求項4所述的電子元件，其中該金屬層是一共形(conformal)層。
  6. 如請求項4所述的電子元件，其中該第一插塞區段、該第二插塞區段和該接墊區段是整體形成的。
  7. 如請求項1所述的電子元件，其中該介電層具有另一厚度，該另一厚度在4.0和6.0微米的範圍內。
  8. 如請求項1所述的電子元件，其中該介電層的一側壁和與該金屬層交界的該覆蓋層是不連續。
  9. 如請求項8所述的電子元件，其中與該金屬層交界的該底層的一側壁與該覆蓋層的一側壁連續。
  10. 一種電子元件的製造方法，包括：提供一多層部件；形成至少一個接觸墊在該多層部件的上方；沉積一保護層在該多層部件和該接觸墊的上方； 形成至少一個第一孔洞以在該保護層內以暴露該接觸墊；沉積一介電層在該保護層的上方並且進入該第一孔洞；去除該介電層的一部分以露出該接觸墊並且在該介電層內產生至少一個第二孔洞，其中該保護層的一頂表面的一部分透過該第二孔洞暴露；以及沉積一金屬層在該接觸墊和該介電層的上方，其中該第一孔洞的孔徑在1.0和2.5微米的範圍內；及該保護層的沉積包括：沉積一底層以覆蓋該多層部件；及沉積一覆蓋層在該底層的上方；該底層中和該覆蓋層分別具有一厚度，該厚度在0.5和1.5微米的範圍內。
  11. 如請求項10所述的製造方法，其中該第二孔洞與該第一孔洞連通。
  12. 如請求項10所述的製造方法，更包括共形地沉積一擴散阻擋層在該介電層的上方並且進入該第二孔洞和該第一孔洞。
  13. 如請求項10所述的製造方法，其中該第一孔洞和該第二孔洞的孔徑在與該接觸墊的距離增加的位置逐漸增大。
  14. 如請求項13所述的製造方法，其中該第二孔洞的孔徑在8.0和10.0微米的範圍內。
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