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KR20080057640A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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Publication number
KR20080057640A
KR20080057640A KR1020060131200A KR20060131200A KR20080057640A KR 20080057640 A KR20080057640 A KR 20080057640A KR 1020060131200 A KR1020060131200 A KR 1020060131200A KR 20060131200 A KR20060131200 A KR 20060131200A KR 20080057640 A KR20080057640 A KR 20080057640A
Authority
KR
South Korea
Prior art keywords
via hole
interlayer insulating
interconnection
semiconductor device
lower wiring
Prior art date
Application number
KR1020060131200A
Other languages
English (en)
Inventor
황덕성
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to KR1020060131200A priority Critical patent/KR20080057640A/ko
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Abstract

반도체 소자 및 그 제조 방법이 제공된다. 반도체 소자는 반도체 기판 상부에 일 방향으로 연장되어 형성된 하부 배선, 하부 배선을 덮는 층간 절연막, 층간 절연막 내에서 하나 이상의 직사각형 개구들로 이루어져 하부 배선의 소정 영역을 노출시키는 비아 홀, 비아 홀 내에 도전 물질이 충진되어 하부 배선과 전기적으로 연결된 비아 및 층간 절연막 상에서 하부 배선과 교차되며 비아와 접촉되는 상부 배선을 포함한다.
비아, 직사각형, 접촉 면적

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method for fabricating the same}
도 1a, 도 2a, 도 3a 및 도 4a는 본 발명의 실시예들에 따른 반도체 소자의 레이아웃도들이다.
도 1b, 도 2b, 도 3b 및 도 4b는 본 발명의 실시예들에 따른 반도체 소자에 포함되는 비아의 레이아웃도들이다.
도 1c는 도 1a의 C-C' 선을 따라 자른 단면도이다.
도 5는 본 발명의 실시예들에 따른 비아를 형성하기 위한 마스크의 평면도이다.
도 6a 내지 도 6g는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 순서대로 나타낸 단면도들이다.
<도면의 주요 부분에 관한 부호의 설명>
100: 반도체 기판 110: 절연막
120: 하부 배선 130: 층간 절연막
132: 비아 홀 134: 직사각형 개구
140: 비아 142: 배리어막
144: 도전막 150: 상부 배선
200: 마스크 210: 직사각형 패턴
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 디자인 룰 감소에 따른 비아의 접촉 면적을 확보할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자가 고집적화되면서 반도체 소자의 디자인 룰(design rule)이 급속하게 감소되고 있다. 이에 따라 반도체 소자 내의 배선들의 선폭이 감소하고 있으며, 이와 같은 배선들을 연결하는 비아(via)의 사이즈 또한 감소하여 비아의 종횡비(aspect ratio)가 증가하고 있다.
이와 같은 비아는 디자인 룰에 따라 비아의 모양 및 크기를 결정하여 레이아웃(layout)을 설계한 다음, 레이아웃에 따라 제작된 포토 마스크를 이용하여 절연막에 사진 식각 공정을 진행함으로써 비아 홀을 형성하고, 비아 홀 내에 도전 물질을 충진시켜 형성할 수 있다. 이와 같이 비아를 형성할 때, 종래에는 정사각형의 포토 마스크를 이용함으로써 원형의 비아를 형성하였다.
그러나, 디자인 룰의 감소에 따라 비아의 크기 또한 감소하여 사진 식각 공정시 비아 홀이 완전히 오픈되지 않거나, 하부 배선을 노출시키는 오픈 영역이 감소할 수 있다. 즉, 비아와 배선간의 접촉 면적이 감소하여 비아의 콘택 저항이 증가할 수 있으며, 이러한 콘택 저항의 증가는 반도체 소자의 동작 불량을 발생시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 디자인 룰 감소에 따른 비아의 접촉 면적을 확보할 수 있는 반도체 소자를 제공하는데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 이러한 반도체 소자를 제조하는 방법을 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자는 반도체 기판 상부에 일 방향으로 연장되어 형성된 하부 배선, 하부 배선을 덮는 층간 절연막, 층간 절연막 내에서 하나 이상의 직사각형 개구들로 이루어져 하부 배선의 소정 영역을 노출시키는 비아 홀, 비아 홀 내에 도전 물질이 충진되어 하부 배선과 전기적으로 연결된 비아 및 층간 절연막 상에서 하부 배선과 교차되며 비아와 접촉되는 상부 배선을 포함한다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자 제조 방법은 반도체 기판 상부에 일 방향으로 연장되는 하부 배선을 형성하고, 하부 배선을 덮는 층간 절연막을 형성하고, 층간 절연막 내에서 하나 이상의 직사각형 개구들로 이루어져 하부 배선의 소정 영역을 노출시키는 비아 홀을 형성 하고, 비아 홀 내에 도전 물질을 충진시켜 하부 배선과 전기적으로 연결되는 비아를 형성하고, 층간 절연막 상에, 하부 배선과 교차되며 상기 비아와 접촉되는 상부 배선을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 상세히 설명하기로 한다.
도 1a, 도 2a, 도 3a 및 도 4a는 본 발명의 실시예들에 따른 반도체 소자의 레이아웃도들이다. 도 1b, 도 2b, 도 3b 및 도 4b는 도 1a, 도 2a, 도 3a 및 도 4a에 도시된 반도체 소자에 구비되는 비아의 레이아웃도들이다. 도 1c는 도 1a의 C-C' 선을 따라 자른 단면도이다.
도 1a 내지 도 1c에 도시된 바와 같이, 반도체 기판(100)의 상부에는 일 방향으로 연장된 하부 배선(120)이 위치한다. 반도체 기판(100) 상에는 절연막(110) 이 위치하며 절연막(110) 내에는 소자들이 형성될 수 있다. 이러한 절연막(110)은 반도체 기판(100) 상에 다층으로 위치할 수 있으며, 절연막(110) 상에 하부 배선(120)이 위치한다.
절연막(110) 상에 위치하는 하부 배선(120)은 일 방향으로 연장되어 형성되어 있으며, 절연막(110) 상에서 하부 배선(120)이 소정 간격 이격되어 두 개 이상 배치될 수 있다. 이와 같은 하부 배선(120)은 알루미늄(Al), 텅스텐(W) 또는 구리(Cu) 등과 같은 금속 물질로 형성된 금속 배선일 수 있다.
절연막(110) 상에는 하부 배선(120)을 덮는 층간 절연막(130)이 위치하며, 층간 절연막(130) 내에는 하부 배선(120)의 소정 영역을 노출시키는 비아 홀(132)이 형성되어 있다.
보다 구체적으로 설명하면, 비아 홀(132)은 하나 이상의 직사각형 개구(134)들로 구성되어 하부 배선(120)의 소정 영역을 노출시키며, 직사각형 개구(134)들이 두 개 이상일 경우 직사각형 개구(134)들이 교차되어 비아 홀(132)을 구성할 수 있다. 여기서 각 직사각형 개구(134)는 도 5에 도시된 마스크(200)에 형성되어 있는 직사각형 패턴(210)의 형상을 가질 수 있다.
즉, 도 1a 및 도 1b에 도시된 바와 같이, 비아 홀(132)은 4개의 직사각형 개구(134)들이 각 패턴(134)들의 중간에서 교차되어 우물정(井)자 형상으로 하부 배선(120)의 소정 영역을 노출시킬 수 있다.
이 때, 비아 홀(132)을 구성하는 직사각형 개구(134)들의 폭(d1)은 본 발명 의 실시예들에 따른 반도체 소자의 디자인 룰에 따른 선폭을 가질 수 있으며, 길이(L1)는 하부 배선(120) 또는 상부 배선(150)의 선폭(D)과 동일하거나, 상기 선폭(D)과 ±200nm의 오차를 가질 수 있다.
그리고, 비아 홀(132)은 도 2a 및 도 2b에 도시된 바와 같이, 4개의 직사각형 개구(134)들의 각 끝단을 교차시켜 입구(口)자 형상으로 하부 배선(120)의 소정 영역을 노출시킬 수 있다. 여기서 비아 홀(132)의 폭(d2 -) 또한 반도체 소자의 디자인 룰에 따른 선폭을 갖으며, 길이(L2)는 하부 배선 또는 상부 배선의 선폭(D)과 동일하거나 선폭(D)과 ±200nm의 오차를 가질 수 있다.
또한, 도 3a 및 도 3d에 도시된 바와 같이, 직사각형 개구(134)들 3개를 이용하여 공(工)자 형상으로 하부 배선(120)의 소정 영역을 노출시키는 비아 홀(132)을 형성할 수 있다. 이 때, 비아 홀(132)의 폭(d3) 및 길이(L3)는 앞에서와 마찬가지로 디자인 룰 및 하부 배선(120) 또는 상부 배선(150)의 선폭(D)에 따라 결정될 것이다.
추가로, 도 4a 및 도 4b에 도시된 바와 같이 직사각형 개구(134)들 2개를 교차시켜 십(十)자 형상의 비아 홀(132)을 형성할 수도 있을 것이다.
도면들에 도시된 비아 홀(132)들의 형상은 이에 제한되지 않으며, 하나 이상의 직사각형 개구(134)들을 교차시켜 다양하게 변형시킬 수 있을 것이다.
이와 같이 하나 이상의 직사각형 개구(134)들로 이루어진 비아 홀(132)을 형성함으로써, 종래에 원형으로 하부 배선을 노출시키던 비아 홀보다 하부 배선(120) 을 노출시키는 면적이 증가된다.
그리고, 이와 같이 다양한 형태의 비아 홀(132)을 갖는 층간 절연막(130) 내에는 비아 홀(132)을 채우는 비아(140a, 140b, 140c, 140d)가 형성되어 있다. 비아(140a, 140b, 140c, 140d)는 도전 물질로 형성되어 있으며, 보다 구체적으로는 비아 홀(132)의 내벽을 따라 컨포말하게 형성된 배리어막(142)과, 배리어막(142) 상에 위치하여 비아 홀(132)을 완전히 충진시키는 도전막(144)으로 이루어져 있다. 여기서 배리어막(142)은 비아 홀(132)을 채우는 도전막(144)의 접착성(adhesion)을 향상시키며, 비아(140a, 140b, 140c, 140d)의 콘택 저항의 증가하는 것을 방지한다.
이와 같은 비아(140a, 140b, 140c, 140d)는 다수의 직사각형 개구(134)들로 이루어진 비아 홀(132) 내에 형성되므로 하부 배선(120)과의 접촉 면적이 증가될 수 있다. 따라서 비아(140a, 140b, 140c, 140d)의 콘택 저항이 감소되므로 반도체 소자의 특성 및 수율을 향상시킬 수 있다.
그리고, 층간 절연막(130) 및 비아(140a, 140b, 140c, 140d) 상에는 하부에 위치하는 하부 배선(120)과 교차되는 상부 배선(150)이 위치한다. 상부 배선(150)은 소정 영역이 비아(140a, 140b, 140c, 140d)와 접촉되어 하부 배선(120)과 전기적으로 연결될 수 있다.
이하, 도 6a 내지 도 6g를 참고하여 본 발명의 실시예들에 따른 반도체 소자 제조 방법에 대해 상세히 설명한다.
도 6a 내지 도 6g는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 순서대로 나타낸 단면도들이다.
먼저, 도 6a에 도시된 바와 같이, 반도체 기판(100) 상부에 화학 기상 증착 공정(CVD: Chemical Vapor Deposition)과 같은 증착 공정을 수행하여 절연막(110)을 형성한다. 이 때, 절연막(110)은 BPSG(Boronphosphorous silicate glass), PSG(Phosphorous Silicate Glass), SOG(Spin On Glass), TEOS(Tetra Ethly Ortho Silicate) 또는 USG(Undoped Silicate Glass) 등과 같은 실리콘 산화물을 증착하여 형성할 수 있다. 이와 같이 형성된 절연막(110)은 게이트 라인(미도시), 비트 라인(미도시) 및 캐패시터(미도시) 등과 같은 반도체 소자들을 덮고 있다.
그리고 나서, 절연막(110) 상에 하부 배선(120)을 형성한다. 하부 배선(120)은 도전 물질을 증착한 다음 통상의 사진 식각 공정을 수행하여 형성하거나, 다마신 공정을 수행하여 형성할 수 있을 것이다. 이 때, 하부 배선(120)은 일방향으로 연장되도록 형성하며 다수의 하부 배선(120)들을 소정 간격 이격시켜 형성한다. 이러한 하부 배선(120)은 폴리실리콘, 알루미늄, 텅스텐 또는 구리 등과 같은 도전 물질로 이루어질 수 있다.
이 후, 도 6b에 도시된 바와 같이, 절연막(110) 상에 하부 배선(120)을 완전히 매립시키는 충분한 두께의 층간 절연막(130)을 형성한다. 층간 절연막(130)은 실리콘 산화물을 증착한 다음, 평탄화 공정을 수행하여 형성될 수 있다.
그리고 나서, 층간 절연막(130) 상에 포토 레지스트층(150)을 형성하고, 도 5에 도시된 마스크(200)를 이용하여 노광 공정을 실시한다. 이에 따라 마스크(200)에 형성되어 있는 직사각형 패턴(210)이 포토레지스트층(135) 표면에 전사된다.
이 후, 도 6c에 도시된 바와 같이, 직사각형 패턴(210)이 형성된 마스크(200)의 위치를 변경하여, 이미 직사각형 패턴이 전사된 포토레지스층 표면(150)에 직사각형 패턴(210) 서로 교차될 수 있도록 다시 직사각형 패턴(210)을 전사시킨다.
이와 같이 직사각형 패턴(210)이 형성된 마스크(200)를 두 번 이상 이용하여 포토레지스층(135) 표면에 직사각형 패턴(210)들이 서로 교차되어 형성된 이미지를 전사시킬 수 있다. 이에 따라 포토레지스층(135) 표면에 우물정(井)자, 입구(口)자, 공(工) 또는 십(十)자 형상의 이미지가 형성될 수 있다.
여기서, 마스크(200)에 우물정(井)자, 입구(口)자, 공(工) 또는 십(十)자 형상의 패턴을 이용하여 한번의 사진 공정으로 직사각형이 교차된 이미지의 포토레지스 패턴(135)을 형성할 수도 있을 것이다.
이 후, 직사각형 패턴(210)들이 전사된 포토레지스트층(135)을 현상함으로써 도 6d에 도시된 바와 같이, 직사각형 패턴들이 교차된 형상을 갖는 포토 마스크(137)가 층간 절연막(130) 상에 형성된다.
다음으로, 도 6e에 도시된 바와 같이, 포토 마스크(137)를 식각 마스크로 이용하여 하부 배선(120)이 노출될 때까지 층간 절연막(130)을 부분 식각함으로써 비아 홀(132)을 형성한다. 따라서, 하나 이상의 직사각형 개구(134)들로 구성되어 하부 배선(120)의 소정 영역을 노출시키는 비아 홀(132)이 완성된다. 이 때, 두 개 이상의 직사각형 개구(134)들은 서로 교차되어 비아 홀을(132) 구성한다. 이와 같이 비아 홀(132)을 형성함으로써 제한된 디자인 룰에서 하부 배선(120)을 노출시키 는 면적을 증가시킬 수 있다.
이어서, 도 6f에 도시된 바와 같이, 층간 절연막(130) 상에 비아 홀(132)을 완전히 매립되도록 도전 물질을 증착한다. 그리고 나서, 층간 절연막(130)의 표면이 노출될 때까지 도전 물질을 평탄화함으로써 비아(140a)를 형성한다. 보다 구체적으로, 비아(140a)는 비아 홀(132)이 형성된 층간 절연막(130)의 표면을 따라 컨포말하게 배리어막(142)을 형성하고 나서, 비아 홀(132)을 충진시키는 도전막(144)을 형성함으로써 완성할 수 있다. 이 때, 배리어막(132)으로는 Ti/TiN, Ta/TaN 또는 W/WN막 등이 이용될 수 있으며, 도전막(144)으로는 Al, W 또는 Cu막 등이 이용될 수 있을 것이다.
이와 같은 비아(140a)는 하부 배선(120)을 노출시키는 면적이 증가된 비아 홀(132) 내에 형성되므로, 하부 배선(120)과의 접촉 면적이 증가되어 비아(140a)의 콘택 저항을 줄일 수 있다.
이와 같이 층간 절연막(130) 내에 비아(140a)를 형성한 다음에는, 도 6g에 도시된 바와 같이, 층간 절연막(130) 상에 상부 배선(150)을 형성한다. 이 때, 상부 배선(150)은 비아(140a)와 소정 영역이 접촉될 수 있도록 형성하며, 하부 배선(120)과 교차되도록 형성될 수 있다.
이와 같이, 직사각형 패턴(210)을 갖는 마스크(200)를 이용하여 하나 이상의 직사각형 개구(134)들로 이루어진 비아 홀(132)을 형성함으로써 제한된 디자인 룰 내에서 하부 배선(120)과 비아(140a)의 접촉 면적을 증가시킬 수 있다. 따라서 비아(140a)의 콘택 저항이 감소되므로 반도체 소자의 특성 및 수율을 향상시킬 수 있 다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같이 본 발명의 반도체 소자 및 그 제조 방법에 따르면 하나 이상의 직사각형 개구들이 교차된 형태를 갖는 비아 홀을 형성함으로써, 종래에 원형으로 하부 배선을 노출시키던 비아 홀보다 하부 배선을 노출시키는 면적을 증가시킬 수 있다.
즉, 제한된 디자인 룰에서 하부 배선과 비아간의 접촉 면적을 증가시킬 수 있으므로, 비아의 콘택 저항이 감소되어 반도체 소자의 특성 및 수율을 향상시킬 수 있다.

Claims (10)

  1. 반도체 기판 상부에 일 방향으로 연장되어 형성된 하부 배선;
    상기 하부 배선을 덮는 층간 절연막;
    상기 층간 절연막 내에서 하나 이상의 직사각형 개구들로 이루어져 상기 하부 배선의 소정 영역을 노출시키는 비아 홀;
    상기 비아 홀 내에 도전 물질이 충진되어 상기 하부 배선과 전기적으로 연결된 비아; 및
    상기 층간 절연막 상에서 상기 하부 배선과 교차되며 상기 비아와 접촉되는 상부 배선을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 하부 배선 또는 상기 상부 배선의 선폭이 D라할 때 상기 직사각형 개구는 D±200nm의 길이를 갖는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 직사각형 개구는 상기 반도체 소자의 디자인 룰에 따른 선폭을 갖는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 비아 홀은 두 개 이상의 상기 직사각형 개구들이 교차되어 형성된 반도체 소자.
  5. 제 4 항에 있어서,
    상기 비아 홀은 우물정(井)자, 입구(口)자, 공(工) 또는 십(十)자 형상을 갖는 반도체 소자.
  6. 반도체 기판 상부에 일 방향으로 연장되는 하부 배선을 형성하고,
    상기 하부 배선을 덮는 층간 절연막을 형성하고,
    상기 층간 절연막 내에서 하나 이상의 직사각형 개구들로 이루어져 상기 하부 배선의 소정 영역을 노출시키는 비아 홀을 형성하고,
    상기 비아 홀 내에 도전 물질을 충진시켜 상기 하부 배선과 전기적으로 연결되는 비아를 형성하고,
    상기 층간 절연막 상에, 상기 하부 배선과 교차되며 상기 비아와 접촉되는 상부 배선을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  7. 제 6 항에 있어서, 상기 비아 홀을 형성하는 것은,
    상기 직사각형의 패턴을 형성하는 마스크를 한번 이상 이용하여 상기 직사각형 개구가 서로 교차되도록 층간 절연막 상에 포토 마스크 패턴을 형성하고,
    상기 포토 마스크 패턴을 식각 마스크로 이용하여 상기 하부 배선이 노출될 때까지 식각하는 것을 포함하는 반도체 소자 제조 방법.
  8. 제 7 항에 있어서,
    상기 직사각형 개구는 상기 하부 배선 또는 상기 상부 배선의 선폭이 D라할 때 D±200nm의 길이로 형성하는 반도체 소자 제조 방법.
  9. 제 7 항에 있어서,
    상기 직사각형 개구의 폭은 상기 반도체 소자의 디자인 룰에 따른 선폭으로 형성하는 반도체 소자 제조 방법.
  10. 제 7 항에 있어서,
    상기 비아 홀은 우물정(井)자, 입구(口)자, 공(工) 또는 십(十)자 형상으로 형성하는 반도체 소자 제조 방법.
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* Cited by examiner, † Cited by third party
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