[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

TWI718268B - 半導體結構的製造方法 - Google Patents

半導體結構的製造方法 Download PDF

Info

Publication number
TWI718268B
TWI718268B TW106107355A TW106107355A TWI718268B TW I718268 B TWI718268 B TW I718268B TW 106107355 A TW106107355 A TW 106107355A TW 106107355 A TW106107355 A TW 106107355A TW I718268 B TWI718268 B TW I718268B
Authority
TW
Taiwan
Prior art keywords
opening
mask
layer
stack
dielectric layer
Prior art date
Application number
TW106107355A
Other languages
English (en)
Other versions
TW201742227A (zh
Inventor
陳志壕
游大慶
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201742227A publication Critical patent/TW201742227A/zh
Application granted granted Critical
Publication of TWI718268B publication Critical patent/TWI718268B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)

Abstract

半導體結構的製造方法包含在導電部件上形成介電層，在介電層上形成具有第一開口的第一遮罩。在第一遮罩上形成第二遮罩，在第二遮罩上形成具有第二開口的第三遮罩。在第三遮罩上形成具有第三開口的第四遮罩，第三開口的一部分與第二開口重疊。將第三開口的此部分轉移至第二遮罩以形成第四開口，第四開口的一部分與第一開口重疊。將第四開口的此部分轉移至介電層以形成第五開口。第五開口延伸至介電層中以形成延伸的第五開口，延伸的第五開口暴露出導電部件，將導電材料填入延伸的第五開口。

Description

半導體結構的製造方法
本發明實施例是關於半導體結構的製造方法，特別是有關於使用自我對準(self-aligned)的製程以在半導體結構內形成互連(interconnect)的方法。
一般而言，主動元件和被動元件係形成於半導體基底上和半導體基底內。一旦形成後，這些主動元件和被動元件可使用一系列的導電和絕緣層彼此連接和連接至外部元件，這些層可幫助將各種的主動元件和被動元件互連，以及通過例如接觸墊提供電性連接至外部元件。
為了在這些層內形成這些互連結構，可採用一系列的微影(photolithographic)、蝕刻、沉積和平坦化技術。然而，當主動和被動元件的尺寸縮小，導致互連結構的尺寸也需要縮小，這些技術的使用也變得越來越複雜。因此，期望能改善互連結構和其製程以縮小整體裝置，使得整體裝置更便宜、更有效率且更少缺陷或問題。
根據一些實施例，提供半導體結構的製造方法。此半導體結構的製造方法包含在導電部件(feature)上形成介電層，在介電層上形成第一遮罩，將第一遮罩圖案化以在第一遮罩內形成第一開口。此半導體結構的製造方法還包含在第一遮 罩上形成第二遮罩，在第二遮罩上形成第三遮罩，將第三遮罩圖案化以在第三遮罩內形成第二開口。此半導體結構的製造方法更包含在第三遮罩上形成第四遮罩，將第四遮罩圖案化以在第四遮罩內形成第三開口，在上視圖中，第三開口的一部分與第二開口重疊。將第三開口的此部分轉移至第二遮罩，藉此在第二遮罩內形成第四開口，在上視圖中，第四開口的一部分與第一開口重疊。將第四開口的此部分轉移至介電層，藉此在介電層內形成第五開口，第五開口之底部在介電層中。此外，半導體結構的製造方法還包含將第五開口延伸至介電層中，藉此形成延伸的第五開口，延伸的第五開口暴露出導電部件的至少一部分，以及將導電材料填入延伸的第五開口。
根據另一些實施例，提供半導體結構的製造方法。此半導體結構的製造方法包含在金屬化層上形成介電層，在介電層上形成第一遮罩，蝕刻第一遮罩以在第一遮罩內形成第一開口。此半導體結構的製造方法還包含在第一遮罩上形成第二遮罩，在第二遮罩上形成第三遮罩，蝕刻第三遮罩以在第三遮罩內形成第二開口，在上視圖中，第一開口與第二開口重疊。此半導體結構的製造方法更包含在第三遮罩上形成第四遮罩，第四遮罩具有第三開口在其中，在上視圖中，第三開口的一部分與第二開口重疊，蝕刻第二遮罩以將第三開口的此部分轉移至第二遮罩，藉此在第二遮罩內形成第四開口，在上視圖中，第四開口的一部分與第一開口重疊。使用第一遮罩和第二遮罩作為組合的蝕刻遮罩，蝕刻介電層以在介電層內形成第五開口，第五開口之底部在介電層的最底面上方。此外，半導體 結構的製造方法還包含使用第一遮罩作為蝕刻遮罩蝕刻介電層以在介電層內形成第六開口，以及將第五開口延伸且在介電層內形成延伸的第五開口，此延伸的第五開口暴露出金屬化層的導電部件，將導電材料填入延伸的第五開口和第六開口。
根據又另一些實施例，提供半導體結構的製造方法。此半導體結構的製造方法包含在導電部件上形成介電層，在介電層上形成第一遮罩堆疊，將第一遮罩堆疊圖案化以在第一遮罩堆疊內形成第一開口。此半導體結構的製造方法還包含在第一遮罩堆疊上形成第二遮罩堆疊，將第二遮罩堆疊圖案化以在第二遮罩堆疊的頂層內形成第二開口，在上視圖中，第一開口與第二開口重疊。此半導體結構的製造方法更包含在第二遮罩堆疊上形成第三遮罩堆疊，將第三遮罩堆疊圖案化以在第三遮罩堆疊的頂層內形成第三開口，在上視圖中，第三開口與第一開口和第二開口重疊，將與第二開口重疊之第三開口的一部份轉移至第二遮罩堆疊的底層，藉此在第二遮罩堆疊的底層內形成第四開口。此外，半導體結構的製造方法還包含將與第一開口重疊之第四開口的一部分轉移至介電層，藉此在介電層內形成第五開口，第五開口部分地延伸至介電層內。此半導體結構的製造方法更包含將第五開口延伸至介電層內，藉此形成延伸的第五開口，延伸的第五開口暴露出導電部件，沉積導電材料至延伸的第五開口內。
100、1000‧‧‧半導體結構
101、1001‧‧‧基底
103、1003‧‧‧主動及/或被動裝置
105、1005‧‧‧互連結構
109、1090……109M-1、109M、1009、10090……1009M-1、1009M‧‧‧金屬化層
111、1110、1111……111M-1、111M、1011、10110、10111……1011M-1、1011M‧‧‧介電層
1131……113M-1、113M、10131……1013M-1、1013M‧‧‧導電線路
1150、10150‧‧‧導電插塞
1151……115M-1、115M、10151……1015M-1、1015M‧‧‧導電穿孔
115Mb、1015Mb‧‧‧底面
115Mt、1015Mt‧‧‧頂面
117、1017‧‧‧蝕刻停止層
119、1019‧‧‧第一遮罩堆疊
1191、1231、1251、2031、3031、10191、10231、10251、11031、12031、13031‧‧‧底層
1192、1232、1252、2032、3032、10192、10252、11032、12032、13032‧‧‧中間層
1193、1233、1253、2033、3033、10193、10234、10253、11033、12033、13033‧‧‧頂層
121、127、201、205、301、305、305S、501、701、703、1021、1027、1101、1105、1201、1205、1205s、1301、1305、1401、1501、1601、1801、1803‧‧‧開口
121B、703b、1021B、1601B、1803b‧‧‧底部
123、1023‧‧‧第二遮罩堆疊
125、1025‧‧‧第一參層遮罩
203、1103‧‧‧第二參層遮罩
303、1203‧‧‧第三參層遮罩
703t、1803t‧‧‧頂部
900、2000‧‧‧方法
901、903、905、907、909、911、913、915、917、919、2001、2003、2005、2007、2009、2011、2013、2015、2017、2019、2021‧‧‧步驟
10232‧‧‧第一中間層
10233‧‧‧第二中間層
1303‧‧‧第四參層遮罩
W1、W2、W3、W4、W5、W6、W7、W8、W9‧‧‧寬度
P1、P2、P5、P6‧‧‧間距
藉由以下的詳述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據工業上的標準慣例，許 多部件並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。
第1A-8A、1B-8B、1C-8C圖是根據一些實施例，說明半導體結構之製造中各個中間階段的上視圖和剖面示意圖；第9圖是根據一些實施例，說明形成半導體結構之方法的流程圖；第10A-19A、10B-19B、10C-19C圖是根據一些實施例，說明半導體結構之製造中各個中間階段的上視圖和剖面示意圖；第20圖是根據一些實施例，說明形成半導體結構之方法的流程圖。
以下揭露提供了很多不同的實施例或範例，用於實施本發明實施例之不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例的說明。當然，這些僅僅是範例，並非用以限定本發明。舉例而言，敘述中若提及第一部件形成於第二部件之上，可能包含第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。此外，本發明實施例在各種範例中可重複參考數字及/或字母，此重複是為了簡化和清楚，並非在討論的各種實施例及/或組態之間指定其關係。
再者，空間上相關的措辭，例如「在......之下」、「在......下方」、「下方的」、「在......上方」、「上方的」和其他類似的用語可用於此，使得描述圖中所示之一元件或部 件與其他元件或部件之間的關係更容易。此空間上相關的措辭意欲包含除圖式描繪之方向外，使用或操作中的裝置之不同方向。裝置可以其他方向定位(旋轉90度或其他定位方向)，且在此使用的空間相關描述可同樣依此解讀。
實施例將根據特定的背景作描述，亦即使用自我對準(self-aligned)的製程以在半導體結構內形成互連。在此所討論的各種實施例可形成具有縮小尺寸和間距之互連，且減緩或避免在微影過程中重疊偏移(overlay shift)所造成的效應，例如穿孔引起的金屬架橋(via-induced-metal-bridge，VIMB)和穿孔至穿孔的漏電流(via-to-via leakage)缺陷。再者，在此所討論的各種實施例可改善時間相依的介電質崩潰(time dependent dielectric breakdown，TDDB)窗(window)。應該注意的是，在此所討論的各種實施例不限於在半導體結構內形成互連，也可用來形成其他具有縮小的間距且具有重疊位移問題之結構。
第1A-8C圖是根據一些實施例，說明半導體結構100之製造中的各個中間階段。第1A-8C圖說明上視圖和剖面示意圖，其中「A」圖代表上視圖，「B」圖代表沿著各自的「A」圖中線B-B’的第一剖面示意圖，而「C」圖代表沿著各自的「A」圖中線C-C’(與線B-B’平行且分隔)的第二剖面示意圖。
第1A、1B和1C圖顯示了半導體結構100的一部分，半導體結構100可為積體電路製造過程中的中間結構。一些實施例中，半導體結構100可包括基底101，基底101可包括，例如塊狀矽，摻雜或未摻雜，或絕緣層上覆半導體(semiconductor-on-insulator，SOI)基底的主動層。一般而言， SOI基底包括一層半導體材料，例如形成在絕緣層上的矽。絕緣層可例如為埋藏氧化(buried oxide，BOX)層或氧化矽層。絕緣層係提供於基底上，例如矽或玻璃基底。或者，基底101可包含另一元素半導體，例如鍺(Ge)；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或前述之組合。也可使用其他基底，例如多層(multi-layered)或梯度變化的(gradient)基底。
一些實施例中，在基底101上形成一或多個主動及/或被動元件103(作為第1B和1C圖中說明的單一電晶體)。一或多個主動及/或被動元件103可包含各種N型金屬氧化物半導體(N-type metal-oxide semiconductor，NMOS)及/或P型金屬氧化物半導體(P-type metal-oxide semiconductor，PMOS)元件，例如電晶體、電容、電阻、二極體、光電二極體、熔斷器及相似的元件。在本發明所屬技術領域中具有通常知識者可理解，上述之範例僅為了說明之目的而提供，並非用以限制本發明實施例於任何方式。其他的電路也可對於給定的應用而適當使用。
一些實施例中，在一或多個主動及/或被動元件103和基底101上形成互連結構105。互連結構105電性連接一或多個主動及/或被動元件103，以在半導體結構100內形成功能性電路。互連結構105可包括一或多個金屬化層(metallization layer)1090至109M，其中M+1為一或多個金屬化層1090至109M的數量。一些實施例中，M的數值可根據半導體結構100之設計規格而變。在下文中，一或多個金屬化層1090至109M也可統 稱為一或多個金屬化層109。一或多個金屬化層1090至109M包括其各自的一或多個介電層1110至111M。
一些實施例中，介電層1110為層間介電(inter-layer dielectric，ILD)層，且介電層1111至111M為金屬間介電(inter-metal dielectric，IMD)層。層間介電(ILD)層和金屬間介電(IMD)層可包含設置於導電部件之間，且具有例如小於約4.0或甚至2.0之介電常數(k值)的低介電常數之介電材料。一些實施例中，層間介電層和金屬間介電層可由例如為磷矽酸鹽玻璃(phosphate silicate glass，PSG)、硼磷矽酸鹽玻璃(boron phosphate silicate glass，BPSG)、氟矽玻璃(fluorinated silica glass，FSG)、碳氧化矽(SiOxCy)、旋塗式玻璃(spin-on-glass)、旋塗式高分子(spin-on-polymers)、碳化矽材料、前述之化合物、前述之組成物、前述之組合或相似的材料製成，可由任何合適的方法來形成，例如旋轉塗佈法(spin-on coating)、化學氣相沉積法(chemical vapor deposition，CVD)、電漿增強化學氣相沉積法(plasma enhanced CVD，PECVD)或相似的方法。
一些實施例中，可在相鄰的介電層1110至111M之間形成蝕刻停止層(未繪示)。在說明的實施例中，在介電層111M-1和111M之間形成蝕刻停止層(etch stop layer，ESL)117。蝕刻停止層有助於將介電層1110至111M圖案化以在介電層1110至111M內形成開口。蝕刻停止層的材料係以蝕刻停止層的蝕刻速率小於對應之介電層1110至111M的蝕刻速率為目的做選擇。在一實施例中，蝕刻停止層117的蝕刻速率小於介電層111M的蝕刻速率。一些實施例中，蝕刻停止層117可包括一或多層介電 材料。合適的介電材料可包含氧化物(例如氧化矽、氧化鋁或相似的氧化物)、氮化物(例如氮化矽(SiN)或相似的氮化物)、氮氧化物(例如氮氧化矽(SiON)或相似的氮氧化物)、碳氧化物(例如碳氧化矽(SiOC)或相似的碳氧化物)、碳氮化物(例如碳氮化矽(SiCN)或相似的碳氮化物)、前述之組合或相似的材料，且可使用旋轉塗佈法、化學氣相沉積法(CVD)、電漿增強化學氣相沉積法(PECVD)、原子層沉積法(atomic layer deposition，ALD)、相似的方法或前述之組合形成。在一實施例中，蝕刻停止層117包括碳氧化矽(SiOC)層和位於碳氧化矽(SiOC)層之上的氧化鋁層。
一些實施例中，介電層1110包括導電插塞(plug)1150，且介電層1111至111M-1包括一或多個導電互連，例如導電線路1131至113M-1和其各自的導電穿孔(via)1151至115M-1。導電插塞1150將一或多個主動及/或被動元件103電性耦接至導電線路1131至113M-1和導電穿孔1151至115M-1。如以下詳述，在介電層111M內形成導電線路113M和導電穿孔115M(未顯示於第1A、1B和1C圖，請參照第8A、8B和8C圖)。
一些實施例中，使用任何合適的方法，例如鑲嵌法(damascene)、雙重鑲嵌法(dual damaseene)或相似的方法，以形成導電插塞1150、導電線路1131至113M-1和導電穿孔1151至115M-1。導電插塞1150、導電線路1131至113M-1和導電穿孔1151至115M-1可包括導電材料，例如銅、鋁、鎢、前述之組合或相似的材料。導電插塞1150、導電線路1131至113M-1和導電穿孔1151至115M-1可更包括一或多個阻障/黏著層(未繪示)，以 保護各自的介電層1110至111M免於擴散侵入和金屬中毒(metallic poisoning)。一或多個阻障/黏著層可包括鈦、氮化鈦、鉭、氮化鉭或相似的材料，且可使用物理氣相沉積法(physical vapor deposition，PVD)、化學氣相沉積法(CVD)、原子層沉積法(ALD)或相似的方法而形成。在一實施例中，形成導電插塞1150、導電線路1131至113M-1和導電穿孔1151至115M-1的步驟可包含在各自的介電層1110至111M內形成開口，在開口內沉積阻障/黏著層，在阻障/黏著層上沉積合適之導電材料的晶種層(seed layer)，並將合適的導電材料填入開口，舉例而言，藉由電鍍(plating)或其他合適的方法。然後實施化學機械研磨(chemical mechanical polishing，CMP)以移除過量填充開口之多餘的材料。
再參照第1A、1B和1C圖，在介電層111M上形成第一遮罩堆疊(mask layer)119，一些實施例中，第一遮罩堆疊119包括一或多個遮罩層。在說明的實施例中，第一遮罩堆疊119包括底層1191、底層1191上的中間層1192、和中間層1192上的頂層1193。底層1191可為抗反射塗佈(anti-reflective coating，ARC)層，例如無氮抗反射塗佈(nitrogen free ARC，NFARC)層或相似的層，且可使用化學氣相沉積法、原子層沉積法或相似之方法而形成。一些實施例中，底層1191的厚度可在約50Å至約300Å之間。中間層1192可包括氮化物，例如氮化矽(SiN)、氮化鈦(TiN)、氮化鉭(TaN)或相似的氮化物，且可使用化學氣相沉積法、原子層沉積法或相似之方法而形成。一些實施例中，中間層1192的厚度可在約50Å至約500Å之間。頂層1193可 包括氧化物，例如氧化矽或相似的氧化物，且可使用化學氣相沉積法、原子層沉積法或相似之方法而形成。一些實施例中，頂層1193的厚度可在約50Å至約300Å之間。在其他實施例中，可省略底層1191和頂層1193，在這樣的實施例中，第一遮罩堆疊119可包括一層氮化物材料。
將第一遮罩堆疊119圖案化以在第一遮罩堆疊119內形成開口121。第一遮罩堆疊119可使用合適的微影和蝕刻方法來圖案化。一些實施例中，開口121延伸穿過頂層1193和中間層1192，且暴露出底層1191。在其他實施例中，開口121可部份或完全延伸穿過底層1191，使得開口121的底部121B在底層1191內或可暴露出介電層111M。一些實施例中，開口121的寬度W1可在約10nm至約22nm之間，且開口121的間距P1可在約20nm至約44nm之間。在說明的實施例中，每一個開口1021在上視圖中具有矩形的形狀，使得每一個矩形形狀的長邊平行於X方向，且每一個矩形形狀的短邊平行於Y方向，X方向垂直於Y方向。開口121如第1A圖所示的特定圖案僅為了說明而繪示，根據半導體結構100的設計規格，可在第一遮罩堆疊119內形成各種不同的圖案。如以下詳述，將開口121轉移(transferred)至介電層111M以形成導電互連例如導電線路的開口。
再參照第1A、1B和1C圖，在第一遮罩堆疊119上形成第二遮罩堆疊123。一些實施例中，第二遮罩堆疊123包括一或多層遮罩層。在說明的實施例中，第二遮罩堆疊123包括底層1231、底層1231上的中間層1232、和中間層1232上的頂層1233。底層1231可包括有機材料，例如旋塗式碳(spin-on carbon，SOC)材料或相似的材料，且可使用旋轉塗佈法、化學氣相沉積法、原子層沉積法或相似之方法而形成。一些實施例中，底層1231的厚度可在約500Å至約2000Å之間，例如約2000Å。中間層1232可包括氮化物材料，例如氮化矽(SiN)、氮氧化矽(SiON)、氮化鈦(TiN)、氮化鉭(TaN)或相似的材料，且可使用化學氣相沉積法、原子層沉積法或相似之方法而形成。一些實施例中，中間層1232的厚度可在約50Å至約500Å之間，例如約300Å。頂層1233可包括氧化物材料，例如氧化矽或相似的材料，且可使用化學氣相沉積法、原子層沉積法或相似之方法而形成。一些實施例中，頂層1233的厚度可在約50Å至約500Å之間，例如約300Å。如以下詳述，將第二遮罩堆疊123圖案化以在第二遮罩堆疊123內形成開口。隨後，將開口的一部分轉移至介電層111M，以在介電層111M內形成穿孔開口，在穿孔開口內填入合適的導電材料以形成導電互連，例如導電穿孔。
再參照第1A、1B和1C圖，在第二遮罩堆疊123上形成第一參層(tri-layer)遮罩125。一些實施例中，第一參層遮罩125包括底層1251、底層1251上的中間層1252、和中間層1252上的頂層1253。一些實施例中，底層1251可包括有機材料，例如旋塗式碳材料或相似的材料，且可使用旋轉塗佈法、化學氣相沉積法、原子層沉積法或相似之方法形成。一些實施例中，底層1251的厚度可在約500Å至約2000Å之間，例如約2000Å。中間層1252可包括無機材料，可為氮化物(例如SiN、TiN、TaN或相似的材料)、氮氧化物(例如SiON)、氧化物(例如氧化矽)或相似的材料，且可使用化學氣相沉積法、原子層沉積法或相似之 方法而形成。一些實施例中，中間層1252的厚度可在約200Å至約500Å之間，例如約300Å。頂層1253可包括有機材料，例如光阻材料，且可使用旋轉塗佈法或相似之方法而形成。一些實施例中，頂層1253的厚度可在約500Å至約1000Å之間，例如約600Å。一些實施例中，中間層1252的蝕刻速率高於頂層1253的蝕刻速率，且頂層1253係作為將中間層1252圖案化的蝕刻遮罩。底層1251的蝕刻速率高於中間層1252的蝕刻速率，且中間層1252係作為將底層1251圖案化的蝕刻遮罩。
一些實施例中，將頂層1253圖案化以在頂層1253內形成開口127。使用合適的微影技術將頂層1253圖案化。一些實施例中，頂層1253包括光阻材料，光阻材料受照射(曝光)和顯影，以移除部分的光阻材料。一些實施例中，開口127的寬度W2在約10nm至約44nm之間。在說明的實施例中，每一個開口127在上視圖中具有矩形的形狀，使得每一個矩形形狀的長邊平行於Y方向，且每一個矩形形狀的短邊平行於X方向。再者，在上視圖中，開口127與開口121重疊。開口127如第1A圖所示的特定圖案僅為了說明而繪示，且根據半導體結構100的設計規格，可在頂層1253內形成各種不同的圖案。一些實施例中，開口127的寬度W2可大體上等於開口121的寬度W1。在其他實施例中，開口127的寬度W2可不同於開口121的寬度W1。
再參照第2A、2B和2C圖，在第二遮罩堆疊123上實施第一圖案化製程，以將第一參層遮罩125內的開口127(參照第1A、1B和1C圖)轉移至第二遮罩堆疊123。第一圖案化製程在第二遮罩堆疊123的頂層1233內形成開口201。一些實施例 中，第一圖案化製程包括一或多道以第一參層遮罩125為蝕刻遮罩的蝕刻製程。此一或多道蝕刻製程可包含異向性濕式蝕刻製程、異向性乾式蝕刻製程或前述之組合。因此，第二遮罩堆疊123之頂層1233內的開口201具有與第一參層遮罩125之頂層1233內的各自的開口127(參照第1A、1B和1C圖)約略相同的尺寸和相同的間距。再者，在說明的實施例中，開口201與開口121在上視圖中重疊，且開口201的圖案與開口127的圖案在上視圖中相同。在第一圖案化製程中，可消耗第一參層遮罩125的頂層1253、中間層1252和底層1251。在第一圖案化製程之後，若在第二遮罩堆疊123上留下第一參層遮罩125的頂層1253、中間層1252和底層1251的任何殘餘物，則前述之殘餘物也可被移除。
再參照第2A、2B和2C圖，在第二遮罩堆疊123上形成第二參層遮罩203。一些實施例中，第二參層遮罩203包括底層2031、底層2031上的中間層2032、和中間層2032上的頂層2033。一些實施例中，第二參層遮罩203的底層2031、中間層2032和頂層2033的形成可分別使用與第一參層遮罩125的底層1251、中間層1252和頂層1253相似的材料和方法(如上所述，可參照第1A、1B和1C圖)，為了敘述簡便起見，在此便不重複敘述。一些實施例中，底層2031的厚度可在約500Å至約2000Å之間，例如約2000Å，中間層2032的厚度可在約200Å至約500Å之間，例如約300Å，以及頂層2033的厚度可在約500Å至約1000Å之間，例如約600Å。
將第二參層遮罩203的頂層2033圖案化以在第二參 層遮罩203的頂層2033內形成開口205。一些實施例中，第二參層遮罩203之頂層2033的圖案化可使用與第一參層遮罩125的頂層1253相似的方法(如上所述，可參照第1A、1B和1C圖)，為了敘述簡便起見，在此便不重複敘述。一些實施例中，開口205的寬度W3是在約10nm至約44nm之間。一些實施例中，開口201的寬度W2可大體等於開口205的寬度W3。在其他實施例中，開口201的寬度W2可不同於開口205的寬度W3。在說明的實施例中，開口205在上視圖中具有矩形的形狀，使得矩形形狀的長邊平行於Y方向，且矩形形狀的短邊平行於X方向。再者，開口205係插入於開口201之間，且開口201和開口205形成具有間距P2的圖案。一些實施例中，間距P2在約20nm至約88nm之間。此外，開口205與開口121在上視圖中重疊。一些實施例中，間距P2可大體上等於間距P1。在其他實施例中，間距P2可不同於間距P1。
參照第3A、3B和3C圖，在第二遮罩堆疊123上實施第二圖案化製程，以將第二參層遮罩203內的開口205(參照第2A、2B和2C圖)轉移至第二遮罩堆疊123。第二圖案化製程在第二遮罩堆疊123的頂層1233內形成開口301。一些實施例中，第二圖案化製程包括一或多道以第二參層遮罩203為蝕刻遮罩的蝕刻製程。此一或多道蝕刻製程可包含異向性濕式蝕刻製程、異向性乾式蝕刻製程或前述之組合。因此，第二遮罩堆疊123之頂層1233內的開口301具有與第二參層遮罩203之頂層2033內的開口205(參照第2A、2B和2C圖)約略相同的尺寸。在第二圖案化製程中，可消耗第二參層遮罩203的頂層2033、中 間層2032和底層2031。在第二圖案化製程之後，若在第二遮罩堆疊123上留下第二參層遮罩203的頂層2033、中間層2032和底層2031的任何殘餘物，則前述之殘餘物也可被移除。
在說明的實施例中，開口301在上視圖中具有矩形的形狀，使得矩形形狀的長邊平行於Y方向，且矩形形狀的短邊平行於X方向。開口301係插入於開口201之間，且開口201和開口301形成具有間距P2的圖案。開口201和開口301在上視圖中與開口121重疊。如下詳述，開口121係用以對齊於隨後在Y方向上形成的導電穿孔，且開口201和301係用以對齊於隨後在X方向上形成的導電穿孔。如上詳述，使用兩道圖案化製程以在第二遮罩堆疊123的頂層1233內形成開口201和301。一些實施例中，使用多道圖案化製程可避免在圖案化開口201和301時的光學鄰近效應(optical proximity effect)。
再參照第3A、3B和3C圖，在第二遮罩堆疊123上形成第三參層遮罩303。一些實施例中，第三參層遮罩303包括底層3031、底層3031上的中間層3032、和中間層3032上的頂層3033。一些實施例中，第三參層遮罩303的底層3031、中間層3032和頂層3033可分別使用與第一參層遮罩125的底層1251、中間層1252和頂層1253相似的材料和方法(如上所述，參照第1A、1B和1C圖)，為了敘述簡便起見，在此便不重複敘述。一些實施例中，底層3031的厚度可在約500Å至約2000Å之間，例如約2000Å，中間層3032的厚度可在約200Å至約500Å之間，例如約300Å，且頂層3033的厚度可在約500Å至約1000Å之間，例如約600Å。
將第三參層遮罩303的頂層3033圖案化以在頂層3033內形成開口305。一些實施例中，第三參層遮罩303之頂層3033的圖案化可使用與第一參層遮罩125的頂層1253相似的方法(如上所述，可參照第1A、1B和1C圖)，為了敘述簡便起見，在此便不重複贅述。一些實施例中，開口305的寬度W4是在約20nm至約88nm之間。在一實施例中，寬度W4大於寬度W1、W2和W3。在其他實施例中，寬度W4可大體等於寬度W1、W2或W3。在說明的實施例中，開口305在上視圖中與開口121、201和301重疊，使得每一個開口305與開口121其中一者以及開口201和301其中一者重疊。為了說明，第3A圖中開口305與開口121、201和301重疊的部分以斜線表示。在說明的實施例中，開口305在上視圖中具有圓形的形狀。在其他實施例中，開口305在上視圖中可具有其他合適的形狀，例如橢圓形、正方形、矩形、多邊形或相似的形狀。
如下詳述，將開口305之斜線部分轉移至介電層111M，以在介電層111M內形成穿孔開口，在穿孔開口內填入合適的導電材料以形成導電互連，例如導電穿孔。一些實施例中，由於微影製程的變化，第三參層遮罩303之頂層3033內的開口305可能自預期的位置偏移。偏移的開口305s如第3A圖所示，此開口305s的中心自預期位置(未偏移之開口305的中心)在X方向上偏移了距離△x，且在Y方向上偏移了距離△y。由於偏移的開口305s與開口121和開口301的重疊決定了導電穿孔的開口，若Y方向上的最大重疊位移△ymax小於相鄰兩開口121之間的距離，且X方向上的最大重疊位移△xmax小於開口 301和其相鄰之開口201之間的距離，則可減少偏移的開口305s之未預期的重疊位移。一些實施例中，X方向上的最大重疊位移△xmax在約5nm至約22nm之間，且Y方向上的最大重疊位移△ymax在約5nm至約11nm之間。
參照第4A、4B和4C圖，將第二遮罩堆疊123的中間層1232和底層1231圖案化以形成開口401。一些實施例中，圖案化製程可包含以第三參層遮罩303(參照第3A、3B和3C圖)和第二遮罩堆疊123之頂層1233為組合蝕刻遮罩之一或多道的蝕刻製程。此一或多道蝕刻製程可包含異向性濕式蝕刻製程、異向性乾式蝕刻製程或前述之組合。因此，開口401在上視圖的X方向上與開口201和301對齊(參照第3A、3B和3C圖)，開口401的形狀由開口305與開口201和301的重疊所決定。再者，開口401暴露出第一遮罩堆疊119，使得每一個開口401暴露出對應之開口121的底部121B和第一遮罩堆疊119之頂層1193的一部分。一些實施例中，每一個開口401暴露出第一遮罩堆疊119之底層1191的一部分。在其他實施例中，每一個開口401暴露出介電層111M的一部分。一些實施例中，在形成開口401的圖案化製程中，可部分或完全消耗第二遮罩堆疊123之頂層1233和中間層1232。在圖案化製程之後，若在第二遮罩堆疊123的底層1231上留下第二遮罩堆疊123的頂層1233和中間層1232的任何殘餘物，則前述之殘餘物也可被移除，如第5A、5B和5C圖所示。
再參照第5A、5B和5C圖，實施介電層111M之第一圖案化製程以在介電層111M內形成開口501。一些實施例中， 第一圖案化製程可包含以第二遮罩堆疊123之底層1231和第一遮罩堆疊119之頂層1193為組合蝕刻遮罩之一或多道蝕刻製程。此一或多道蝕刻製程可包含異向性濕式蝕刻製程、異向性乾式蝕刻製程或前述之組合。因此，開口501在上視圖的Y方向上與開口121對齊，開口501的形狀由開口401與開口121的重疊(參照第4A、4B和4C圖)所決定。一些實施例中，開口501部分地延伸穿過介電層111M，使得開口501的底部501B在介電層111M內。
參照第6A、6B和6C圖，一些實施例中，在形成開口501的第一圖案化製程期間，可部分或完全消耗第二遮罩堆疊123的底層1231(參照第5A、5B和5C圖)。在第一圖案化製程之後，若在第一遮罩堆疊119上留下第二遮罩堆疊123的底層1231的任何殘餘物，則前述之殘餘物也可被移除，以暴露出開口121。
參照第7A、7B和7C圖，實施介電層111M和蝕刻停止層117的第二圖案化製程，以在介電層111M和蝕刻停止層117內形成開口701和703。一些實施例中，第二圖案化製程可包含以第一遮罩堆疊119之頂層1193為蝕刻遮罩之一或多道蝕刻製程。此一或多道蝕刻製程可包含異向性濕式蝕刻製程、異向性乾式蝕刻製程或前述之組合。第二圖案化製程將開口121延伸至介電層111M內，以在介電層111M內形成開口701，且將開口501(參照第6A、6B和6C圖)更延伸至介電層111M和蝕刻停止層117內以形成開口703。一些實施例中，開口703暴露出金屬化層109M-1的導電線路113M-1。因此，開口703與開口701對齊。 開口701和開口703也可分別被稱為線路開口701或穿孔開口703。一些實施例中，穿孔開口703的寬度隨著穿孔開口703往對應之導電線路113M-1延伸而縮小。再者，穿孔開口703的上視形狀也隨著穿孔開口703往對應之導電線路113M-1延伸而改變。在說明的實施例中，穿孔開口703之頂部703t的上視形狀為角落尖銳的正方形，而穿孔開口703之底部703b的上視形狀為角落圓弧的正方形。在其他實施例中，穿孔開口703之頂部703t的上視形狀可為矩形、多邊形或相似的形狀，具有尖銳或圓弧的角落，且穿孔開口703之底部703b的上視形狀可為圓形、橢圓形或矩形、多邊形或相似的形狀，具有尖銳或圓弧的角落。
參照第8A、8B和8C圖，以合適的導電材料填入線路開口701和穿孔開口703，以形成導電線路113M和導電穿孔115M。合適的導電材料可包含銅、鋁、鎢、前述之組合、前述之合金或相似的材料。導電線路113M和導電穿孔115M可更包括一或多層阻障/黏著層(未繪示)，以保護介電層111M免於被擴散侵入和金屬中毒。此一或多層阻障/黏著層可包括鈦、氮化鈦、鉭、氮化鉭或相似的材料，且可使用物理氣相沉積法、化學氣相沉積法、原子層沉積法或相似的方法而形成。一些實施例中，形成導電線路113M和導電穿孔115M的步驟可包含在線路開口701之側壁和底部上以及穿孔開口703之側壁和底部上沉積一或多層的阻障/黏著層，在一或多層的阻障/黏著層上沉積合適之導電材料的晶種層(seed layer)，以及將合適的導電材料填入線路開口701和穿孔開口703，舉例而言，藉由電鍍或其他合 適的方法。隨後，移除過量填充線路開口701之多餘的材料，以暴露出介電層111M的頂面。一些實施例中，可使用化學機械研磨(CMP)製程、研磨(grinding)製程、蝕刻製程、相似的製程或前述之組合以移除多餘的材料。
再參照第8A、8B和8C圖，相似於開口703，導電穿孔115M的寬度隨著導電穿孔115M往對應之導電線路113M-1延伸而縮小。再者，導電穿孔115M的上視形狀也隨著導電穿孔115M往對應之導電線路113M-1延伸而改變。在說明的實施例中，導電穿孔115M之頂面115Mt的上視形狀為角落尖銳的正方形，而導電穿孔115M之底面115Mb的上視形狀為角落圓弧的正方形。在其他實施例中，導電穿孔115M之頂面115Mt的上視形狀可為矩形、多邊形或相似的形狀，具有尖銳或圓弧的角落，且導電穿孔115M之底面115Mb的上視形狀可為圓形、橢圓形或矩形、多邊形或相似的形狀，具有尖銳或圓弧的角落。
一些實施例中，金屬化層109M可為互連結構105的最後一層金屬化層，且金屬化層109M的形成完成了互連結構105的形成。在其他實施例中，金屬化層109M可為互連結構105的中間金屬化層。在這樣的實施例中，在金屬化層109M上形成額外的金屬化層直至完成互連結構105的形成。一些實施例中，在互連結構105的形成完全之後，可在半導體結構100上實施更多的製程步驟。這些更多的製程步驟可包含接觸墊和互連結構105上一或多層之鈍化層(passivation layer)的形成、接觸墊上之凸塊下金屬層(under-bump metallizations，UBMs)的形成，以及凸塊下金屬層上之連接器(connector)的形成。隨後， 可將半導體結構100切割為可進行各種封裝製程之分離的晶粒(die)。
第9圖是根據一些實施例，說明形成半導體結構之方法900的流程圖。方法900自步驟901開始，如上所述並參照第1A、1B和1C圖，在介電層(如第1A、1B和1C圖中所示之介電層111M)上形成第一遮罩堆疊(如第1A、1B和1C圖中所示之第一遮罩堆疊119)。在步驟903中，如上所述並參照第1A、1B和1C圖，將第一遮罩堆疊圖案化以形成第一開口(如第1A、1B和1C圖中所示之開口121)。在步驟905中，如上所述並參照第1A、1B和1C圖，在第一遮罩堆疊上形成第二遮罩堆疊(如第1A、1B和1C圖中所示之第二遮罩堆疊123)。在步驟907中，如上所述並參照第1A-3C圖，將第二遮罩堆疊的頂層(如第3A、3B和3C圖中所示之頂層1233)圖案化以形成第二開口(如第3A、3B和3C圖中所示之開口201和301)。在步驟909中，如上所述並參照第3A、3B和3C圖，在第二遮罩堆疊上形成第三遮罩堆疊(如第3A、3B和3C圖中所示之第三參層遮罩303)。在步驟911中，如上所述並參照第3A、3B和3C圖，將第三遮罩堆疊圖案化以形成第三開口(如第3A、3B和3C圖中所示之開口305)。在步驟913中，如上所述並參照第4A、4B和4C圖，使用第三遮罩堆疊和第二遮罩堆疊的頂層作為組合遮罩，將第二遮罩堆疊的底層(如第4A、4B和4C圖中所示之底層1231)圖案化。在步驟915中，如上所述並參照第5A、5B和5C圖，使用第二遮罩堆疊的底層和第一遮罩堆疊作為組合遮罩，將介電層(如第5A、5B和5C圖中所示之介電層111M)圖案化。在步驟917中，如上所述並參照 第7A、7B和7C圖，使用第一遮罩堆疊作為遮罩，將介電層進一步圖案化以形成第四開口(如第7A、7B和7C圖中所示之開口701和703)。在步驟919中，如上所述並參照第8A、8B和8C圖，將導電材料填入第四開口。
第10A-19C圖是根據一些實施例，說明半導體結構1000的製造之各個中間階段。第10A-19C圖說明上視圖和剖面示意圖，其中「A」圖代表上視圖，「B」圖代表沿著各自的「A」圖中線B-B’的第一剖面示意圖，而「C」圖代表沿著各自的「A」圖中線C-C’(與線B-B’平行且分隔)的第二剖面示意圖。在上述參考第1A-8C圖的實施例中，使用單一圖案化製程(參照第4A、4B和4C圖)將開口305(參照第3A、3B和3C圖)轉移至第二遮罩堆疊123。在下述參考第10A-19C圖的實施例中，使用多重圖案化製程將與開口305相似之開口轉移至與第二遮罩堆疊123相似之遮罩堆疊。
參照第10A、10B和10C圖，說明一部分的半導體結構1000。半導體結構1000可為積體電路製造過程的中間結構。一些實施例中，半導體結構1000可包括基底1001。基底1001可包括與上述參照第1A、1B和1C圖之基底101相似的材料，為了敘述簡便起見，在此便不重覆敘述。
一些實施例中，在基底1001上形成一或多個主動及/或被動元件1003(作為第10B和10C圖中說明的單一電晶體)。一或多個主動及/或被動元件1003可包含與上述參照第1A、1B和1C圖之一或多個主動及/或被動元件103相似的主動及/或被動元件，為了敘述簡便起見，在此便不重覆敘述。在本 發明所屬技術領域中具有通常知識者可理解，上述之範例僅為了說明之目的而提供，並非用以限制本發明實施例於任何方式。其他的電路也可對於給定的應用而適當使用。
一些實施例中，在一或多個主動及/或被動元件1003和基底1001上形成互連結構1005。互連結構1005電性連接一或多個主動及/或被動元件1003，以在半導體結構1000內形成功能性電路。互連結構1005可包括一或多個金屬化層(metallization layer)10090至1009M，其中M+1為一或多個金屬化層10090至1009M的數量。一些實施例中，M的數值可根據半導體結構1000之設計規格而變。在下文中，一或多個金屬化層10090至1009M也可統稱為一或多個金屬化層1009。一或多個金屬化層10090至1009M包括其各自的一或多個介電層10110至1011M。
一些實施例中，介電層10110為層間介電(ILD)層，且介電層10111至1011M為金屬間介電(IMD)層。介電層10110至1011M的形成可使用與上述參照第1A、1B和1C圖之介電層1110至111M相似的方法和材料，為了敘述簡便起見，在此便不重覆敘述。
一些實施例中，可在相鄰的介電層10110至1011M之間形成蝕刻停止層(未繪示)。在說明的實施例中，在介電層1011M-1和1011M之間形成蝕刻停止層(ESL)1017。蝕刻停止層有助於將介電層10110至1011M圖案化以在介電層10110至1011M內形成開口。蝕刻停止層的材料係以蝕刻停止層的蝕刻速率小於對應之介電層10110至1011M的蝕刻速率為目的做選擇。在一 實施例中，蝕刻停止層1017的蝕刻速率小於介電層1011M的蝕刻速率。一些實施例中，蝕刻停止層1017的形成可使用與上述參照第1A、1B和1C圖之蝕刻停止層117相似的方法和材料，為了敘述簡便起見，在此便不重覆敘述。在一實施例中，蝕刻停止層1017包括碳氧化矽(SiOC)層和位於碳氧化矽(SiOC)層之上的氧化鋁層。
一些實施例中，介電層10110包括導電插塞(plug)10150，且介電層10111至1011M-1包括一或多個導電互連，例如導電線路10131至1013M-1和其各自的導電穿孔(via)10151至1015M-1。導電插塞10150將一或多個主動及/或被動元件1003電性耦接至導電線路10131至1013M-1和導電穿孔10151至1015M-1。如以下詳述，在介電層1011M內形成導電線路1013M和導電穿孔1015M(未顯示於第10A、10B和10C圖，請參照第19A、19B和19C圖)。
一些實施例中，導電插塞10150、導電線路10131至1013M-1和導電穿孔10151至1015M-1的形成可使用與上述參照第1A、1B和1C圖之導電插塞1150、導電線路1131至113M-1和導電穿孔1151至115M-1相似的方法和材料，為了敘述簡便起見，在此便不重覆敘述。導電插塞10150、導電線路10131至1013M-1和導電穿孔10151至1015M-1可更包括一或多個阻障/黏著層(未繪示)，以保護各自的介電層10110至1011M免於擴散侵入和金屬中毒。
再參照第10A、10B和10C圖，在介電層1011M上形成第一遮罩堆疊(mask stack)1019，一些實施例中，第一遮罩 堆疊1019包括一或多個遮罩層。在說明的實施例中，第一遮罩堆疊1019包括底層10191、底層10191上的中間層10192、和中間層10192上的頂層10193。第一遮罩堆疊1019的底層10191、中間層10192和頂層10193的形成可各自使用與上述參照第1A、1B和1C圖之第一遮罩堆疊119的底層1191、中間層1192和頂層1193相似的方法和材料，為了敘述簡便起見，在此便不重覆敘述。一些實施例中，底層10191的厚度可在約50Å至約300Å之間，中間層10192的厚度可在約50Å至約300Å之間，且頂層10193的厚度可在約50Å至約300Å之間。在其他實施例中，可省略底層10191和頂層10193，在這樣的實施例中，第一遮罩堆疊1019可包括一層氮化物材料。
將第一遮罩堆疊1019圖案化以在第一遮罩堆疊1019內形成開口1021。第一遮罩堆疊1019可使用合適的微影和蝕刻方法來圖案化。一些實施例中，開口1021延伸穿過頂層10193和中間層10192，且暴露出底層10191。在其他實施例中，開口1021可部份或完全延伸穿過底層10191，使得開口1021的底部1021B在底層10191內或可暴露出介電層1011M。一些實施例中，開口1021的寬度W5可在約10nm至約22nm之間，且開口1021的間距P5可在約20nm至約44nm之間。在說明的實施例中，每一個開口1021在上視圖中具有矩形的形狀，使得每一個矩形形狀的長邊平行於X方向，且每一個矩形形狀的短邊平行於Y方向，X方向垂直於Y方向。開口1021如第10A圖所示的特定圖案僅為了說明而繪示，根據半導體結構1000的設計規格，可在第一遮罩堆疊1019內形成各種不同的圖案。如以下詳述， 將開口1021轉移至介電層1011M以形成導電互連例如導電線路的開口。
再參照第10A、10B和10C圖，在第一遮罩堆疊1019上形成第二遮罩堆疊1023。一些實施例中，第二遮罩堆疊1023包括一或多層遮罩層。在說明的實施例中，第二遮罩堆疊1023包括底層10231、底層10231上的第一中間層10232、第一中間層10232上的第二中間層10233、和第二中間層10233上的頂層10234。底層10231可包括有機材料，例如旋塗式碳(SOC)材料或相似的材料，且可使用旋轉塗佈法、化學氣相沉積法、原子層沉積法或相似之方法而形成。一些實施例中，底層10231的厚度可在約500Å至約2000Å之間，例如約2000Å。第一中間層10232和頂層10234可包括氧化物材料，例如氧化矽或相似的材料，且可使用化學氣相沉積法、原子層沉積法或相似之方法而形成。一些實施例中，第一中間層10232的厚度可在約50Å至約300Å之間，例如約100Å，頂層10234的厚度可在約50Å至約300Å之間，例如約100Å。第二中間層10233可包括氮化物材料，例如氮化矽(SiN)、氮氧化鈦(SiON)、氮化鈦(TiN)、氮化鉭(TaN)或相似的材料，且可使用化學氣相沉積法、原子層沉積法或相似之方法而形成。一些實施例中，第二中間層10233的厚度可在約50Å至約300Å之間，例如約200Å。如以下詳述，將第二遮罩堆疊1023圖案化以在第二遮罩堆疊1023內形成開口1021。隨後，將開口的一部分轉移至介電層1011M，以在介電層1011M內形成穿孔開口，在穿孔開口內填入合適的導電材料以形成導電互連，例如導電穿孔。
再參照第10A、10B和10C圖，在第二遮罩堆疊1023上形成第一參層遮罩1025。一些實施例中，第一參層遮罩1025包括底層10251、底層10251上的中間層10252、和中間層10252上的頂層10253。一些實施例中，第一參層遮罩1025的底層10251、中間層10252和頂層10253的形成可各自使用與上述參照第1A、1B和1C圖之第一參層遮罩125的底層1251、中間層1252和頂層1253相似的方法和材料，為了敘述簡便起見，在此便不重覆敘述。一些實施例中，底層10251的厚度可在約500Å至約2000Å之間，例如約2000Å。中間層10252的厚度可在約200Å至約500Å之間，例如約300Å，且頂層10253的厚度可在約500Å至約1000Å之間，例如約600Å。
一些實施例中，將頂層10253圖案化以在頂層10253內形成開口1027。一些實施例中，頂層10253的圖案化可使用與上述參照第1A、1B和1C圖之第一參層遮罩125的頂層1253的圖案化相似的方法和材料，為了敘述簡便起見，在此便不重覆敘述。一些實施例中，開口1027的寬度W6在約10nm至約44nm之間。一些實施例中，開口1027的寬度W6可大體上等於開口1021的寬度W5。在其他實施例中，開口1027的寬度W6可不同於開口1021的寬度W5。在說明的實施例中，每一個開口1027在上視圖中具有矩形的形狀，使得每一個矩形形狀的長邊平行於Y方向，且每一個矩形形狀的短邊平行於X方向。再者，在上視圖中，開口1027與開口1021重疊。開口1027如第10A圖所示的特定圖案僅為了說明而繪示，且根據半導體結構1000的設計規格，可在頂層10253內形成各種不同的圖案。
再參照第11A、11B和11C圖，在第二遮罩堆疊1023上實施第一圖案化製程，以將第一參層遮罩1025內的開口1027(參照第10A、10B和10C圖)轉移至第二遮罩堆疊1023。第一圖案化製程在第二遮罩堆疊1023的頂層10234內形成開口1101。一些實施例中，第一圖案化製程包括一或多道以第一參層遮罩1025(參照第10A、10B和10C圖)為蝕刻遮罩的蝕刻製程。此一或多道蝕刻製程可包含異向性濕式蝕刻製程、異向性乾式蝕刻製程或前述之組合。因此，第二遮罩堆疊1023之頂層10234內的開口1101具有與第一參層遮罩1025之頂層10253內的各自的開口1027(參照第10A、10B和10C圖)約略相同的尺寸和相同的間距。再者，在說明的實施例中，開口1101與開口1021在上視圖中重疊，且開口1101的圖案與開口1027的圖案在上視圖中相同。在第一圖案化製程中，可消耗第一參層遮罩1025的頂層10253、中間層10252和底層10251。在第一圖案化製程之後，若在第二遮罩堆疊1023上留下第一參層遮罩1025的頂層10253、中間層10252和底層10251的任何殘餘物，則前述之殘餘物也可被移除。
再參照第11A、11B和11C圖，在第二遮罩堆疊1023上形成第二參層遮罩1103。一些實施例中，第二參層遮罩1103包括底層11031、底層11031上的中間層11032、和中間層11032上的頂層11033。一些實施例中，第二參層遮罩1103的底層11031、中間層11032和頂層11033的形成可分別使用與第一參層遮罩125的底層1251、中間層1252和頂層1253相似的材料和方法(如上所述，可參照第1A、1B和1C圖)，為了敘述簡便起見，在 此便不重複敘述。一些實施例中，底層11031的厚度可在約500Å至約2000Å之間，例如約2000Å，中間層11032的厚度可在約200Å至約500Å之間，例如約300Å，且頂層11033的厚度可在約500Å至約1000Å之間，例如約600Å。
將第二參層遮罩1103的頂層11033圖案化以在頂層11033內形成開口1105。一些實施例中，頂層11033的圖案化可使用與第一參層遮罩125的頂層1253相似的方法(如上所述，可參照第1A、1B和1C圖)，為了敘述簡便起見，在此便不重複敘述。一些實施例中，開口1105的寬度W7是在約10nm至約44nm之間。一些實施例中，開口1027的寬度W6可大體等於開口1105的寬度W7。在其他實施例中，開口1027的寬度W6可不同於開口1105的寬度W7。在說明的實施例中，開口1105在上視圖中具有矩形的形狀，使得矩形形狀的長邊平行於Y方向，且矩形形狀的短邊平行於X方向。再者，開口1105係插入於開口1101之間，且開口1101和開口1105形成具有間距P6的圖案。一些實施例中，間距P6在約20nm至約88nm之間。一些實施例中，間距P6可大體上等於間距P5。在其他實施例中，間距P6可不同於間距P5。此外，開口1105與開口1021在上視圖中重疊。
參照第12A、12B和12C圖，在第二遮罩堆疊1023上實施第二圖案化製程，以將第二參層遮罩1103內的開口1105(參照第11A、11B和11C圖)轉移至第二遮罩堆疊1023。第二圖案化製程在第二遮罩堆疊1023的頂層10233內形成開口1201。一些實施例中，第二圖案化製程包括一或多道以第二參層遮罩1103(參照第11A、11B和11C圖)為蝕刻遮罩的蝕刻製 程。此一或多道蝕刻製程可包含異向性濕式蝕刻製程、異向性乾式蝕刻製程或前述之組合。因此，頂層10233內的開口1201具有與第二參層遮罩1103之頂層11033內的開口1105(參照第11A、11B和11C圖)約略相同的尺寸。在第二圖案化製程中，可消耗第二參層遮罩1103的頂層11033、中間層11032和底層11031。在第二圖案化製程之後，若在第二遮罩堆疊1023上留下第二參層遮罩1103的頂層11033、中間層11032和底層11031的任何殘餘物，則前述之殘餘物也可被移除。
在說明的實施例中，開口1201在上視圖中具有矩形的形狀，使得矩形形狀的長邊平行於Y方向，且矩形形狀的短邊平行於X方向。開口1201係插入於開口1101之間，且開口1101和開口1201形成具有間距P6的圖案。開口1101和開口1201在上視圖中與開口1021重疊。如下詳述，開口1021係用以對齊於隨後在Y方向上形成的導電穿孔，且開口1101和1201係用以對齊於隨後在X方向上形成的導電穿孔。如上詳述，使用兩道圖案化製程以在第二遮罩堆疊1023的頂層10234內形成開口1101和1201。一些實施例中，使用多道圖案化製程可避免在圖案化開口1101和1201時的光學鄰近效應。
再參照第12A、12B和12C圖，在第二遮罩堆疊1023上形成第三參層遮罩1203。一些實施例中，第三參層遮罩1203包括底層12031、底層12031上的中間層12032、和中間層12032上的頂層12033。一些實施例中，第三參層遮罩1203的底層12031、中間層12032和頂層12033可分別使用與第一參層遮罩125的底層1251、中間層1252和頂層1253相似的材料和方法(如 上所述，參照第1A、1B和1C圖)，為了敘述簡便起見，在此便不重複敘述。一些實施例中，底層12031的厚度可在約500Å至約2000Å之間，例如約2000Å，中間層12032的厚度可在約200Å至約500Å之間，例如約300Å，且頂層12033的厚度可在約500Å至約1000Å之間，例如約600Å。
將第三參層遮罩1203的頂層12033圖案化，以在頂層12033內形成開口1205。一些實施例中，第三參層遮罩1203之頂層12033的圖案化可使用與第一參層遮罩125的頂層1253相似的方法(如上所述，可參照第1A、1B和1C圖)，為了敘述簡便起見，在此便不重複敘述。一些實施例中，開口1205的寬度W8是在約20nm至約88nm之間。在一實施例中，寬度W8大於寬度W5和W6。在其他實施例中，寬度W8可大體等於寬度W5或W6。在說明的實施例中，開口1205在上視圖中與開口1021和1101重疊，使得每一個開口1205與開口1021其中一者以及開口1101其中一者重疊。為了說明，第12A圖中開口1205與開口1021和1101重疊的部分以斜線表示。在說明的實施例中，開口1205在上視圖中具有圓形的形狀。在其他實施例中，開口1205在上視圖中可具有其他合適的形狀，例如橢圓形、正方形、矩形、多邊形或相似的形狀。
如下詳述，將開口1205之斜線的部分轉移至介電層1011M，以在介電層1011M內形成穿孔開口，在穿孔開口內填入合適的導電材料以形成導電互連，例如導電穿孔。一些實施例中，由於微影製程的變化，第三參層遮罩1203之頂層12033內的開口1205可能自預期的位置偏移。偏移的開口1205s如第 12A圖所示，此開口1205S的中心自預期位置(未偏移之開口1205的中心)在X方向上偏移了距離△x，且在Y方向上偏移了距離△y。由於偏移的開口1205S與開口1021和開口1101的重疊決定了導電穿孔的開口，若Y方向上的最大重疊位移△ymax小於相鄰兩開口1021之間的距離，且X方向上的最大重疊位移△xmax小於開口1101和其相鄰之開口1021之間的距離，則可減少偏移的開口1205S之未預期的重疊位移。一些實施例中，X方向上的最大重疊位移△xmax在約5nm至約22nm之間，且Y方向上的最大重疊位移△ymax在約5nm至約11nm之間。
參照第13A、13B和13C圖，在第二遮罩堆疊1023上實施第三圖案化製程，以將開口1205與對應之開口1101的重疊轉移至第二遮罩堆疊1023(參照第12A、12B和12C圖)。第三圖案化製程在第二遮罩堆疊1023的第二中間層10233內形成開口1301。一些實施例中，第三圖案化製程包括一或多道以第三參層遮罩1203和第二遮罩堆疊1023之頂層10234(參照第12A、12B和12C圖)為組合蝕刻遮罩的蝕刻製程。此一或多道蝕刻製程可包含異向性濕式蝕刻製程、異向性乾式蝕刻製程或前述之組合。在第三圖案化製程中，可消耗第三參層遮罩1203的頂層12033、中間層12032和底層12031。在第三圖案化製程之後，若在第二遮罩堆疊1023上留下第三參層遮罩1203的頂層12033、中間層12032和底層12031的任何殘餘物，則前述之殘餘物也可被移除。
再參照第13A、13B和13C圖，在第二遮罩堆疊1023上形成第四參層遮罩1303。一些實施例中，第四參層遮罩1303 包括底層13031、底層13031上的中間層13032、和中間層13032上的頂層13033。一些實施例中，第四參層遮罩1303的底層12031、中間層12032和頂層12033可分別使用與第一參層遮罩125的底層1251、中間層1252和頂層1253相似的材料和方法(如上所述，參照第1A、1B和1C圖)，為了敘述簡便起見，在此便不重複敘述。一些實施例中，底層13031的厚度可在約500Å至約2000Å之間，例如約2000Å，中間層13032的厚度可在約200Å至約500Å之間，例如約300Å，且頂層13033的厚度可在約500Å至約1000Å之間，例如約600Å。
將第四參層遮罩1303的頂層13033圖案化，以在頂層13033內形成開口1305。一些實施例中，第四參層遮罩1303之頂層13033的圖案化可使用與第一參層遮罩125的頂層1253相似的方法(如上所述，可參照第1A、1B和1C圖)，為了敘述簡便起見，在此便不重複敘述。一些實施例中，開口1305的寬度W9是在約20nm至約88nm之間。在一實施例中，寬度W9大於寬度W5和W7。在其他實施例中，寬度W9可大體等於寬度W5或W7。在說明的實施例中，開口1305在上視圖中與開口1021之其中一者和開口1201重疊。為了說明，第13A圖中開口1305與開口1021和1201重疊的部分以斜線表示。在說明的實施例中，開口1305在上視圖中具有圓形的形狀。在其他實施例中，開口1205在上視圖中可具有其他合適的形狀，例如橢圓形、正方形、矩形、多邊形或相似的形狀。
如下詳述，將開口1305之斜線的部分轉移至介電層1011M，以在介電層1011M內形成穿孔開口，在穿孔開口內填 入合適的導電材料以形成導電互連，例如導電穿孔。與開口1205相似(參照第12A、12B和12C圖)，由於微影製程的變化，第三參層遮罩1203之頂層12033內的開口1305可能自預期的位置偏移。由於開口1305與開口1021和開口1201的重疊決定了導電穿孔的開口，若Y方向上的最大重疊位移△ymax小於相鄰兩開口1021之間的距離，且X方向上的最大重疊位移△xmax小於開口1201和其相鄰之開口1101之間的距離，則可減少開口1305之未預期的重疊位移。
參照第14A、14B和14C圖，在第二遮罩堆疊1023上實施第四圖案化製程，以將開口1305與開口1201的重疊(參照第13A、13B和13C圖)轉移至第二遮罩堆疊1023。第四圖案化製程在第二遮罩堆疊1023的第二中間層10233內形成開口1401。一些實施例中，第四圖案化製程包括一或多道以第四參層遮罩1303和第二遮罩堆疊1023之頂層10234(參照第13A、13B和13C圖)為組合蝕刻遮罩的蝕刻製程。此一或多道蝕刻製程可包含異向性濕式蝕刻製程、異向性乾式蝕刻製程或前述之組合。在第四圖案化製程中，可消耗第四參層遮罩1303的頂層13033、中間層13032和底層13031。在第四圖案化製程之後，若在第二遮罩堆疊1023上留下第四參層遮罩1303的頂層13033、中間層13032和底層13031的任何殘餘物，則前述之殘餘物也可被移除。
再參照第14A、14B和14C圖，開口1301在X方向上與開口1101對齊，且開口1301的上視形狀由開口1205與開口1101的重疊(參照第12A、12B和12C圖)所決定。開口1401在X 方向上與開口1201對齊，且開口1401的上視形狀由開口1305與開口1201的重疊(參照第13A、13B和13C圖)所決定。
參照第15A、15B和15C圖，將第二遮罩堆疊1023的第一中間層10232和底層10231圖案化，以形成開口1501。一些實施例中，圖案化製程可包含以第二遮罩堆疊1023之頂層10234和第二中間層10233為組合蝕刻遮罩之一或多道蝕刻製程。此一或多道蝕刻製程可包含異向性濕式蝕刻製程、異向性乾式蝕刻製程或前述之組合。因此，將開口1301和1401(參照第14A、14B和14C圖)轉移至第一中間層10232和底層10231，以形成開口1501。再者，開口1501暴露出第一遮罩堆疊1019，使得每一個開口1501暴露出對應之開口1021的底部1021B，以及第一遮罩堆疊1019之頂層10193的一部分。一些實施例中，每一個開口1501暴露出第一遮罩堆疊1019之底層10191的一部分。在其他實施例中，每一個開口1501暴露出介電層1011M的一部分。一些實施例中，在形成開口1501的圖案化製程中，可部分或完全消耗第二遮罩堆疊1023的頂層10234、第二中間層10233和第一中間層10232。在圖案化製程之後，若在第二遮罩堆疊1023的底層10231上留下第二遮罩堆疊1023的頂層10234、第二中間層10233和第一中間層10232的任何殘餘物，則前述之殘餘物也可被移除，如第16A、16B和16C圖所示。
再參照第16A、16B和16C圖，實施介電層1011M的第一圖案化製程，以在介電層1011M內形成開口1601。一些實施例中，第一圖案化製程可包含以第二遮罩堆疊1023之底層10231和第一遮罩堆疊1019之頂層10193為結合蝕刻遮罩之一或 多道蝕刻製程。此一或多道蝕刻製程可包含異向性濕式蝕刻製程、異向性乾式蝕刻製程或前述之組合。因此，開口1601與開口1021在Y方向上與開口1101對齊，且開口1601的上視形狀由開口1501與對應之開口1021的重疊(參照第15A、15B和15C圖)所決定。一些實施例中，開口1601部分地延伸穿過介電層1011M，使得開口1601之底部1601B在介電層1011M內。
參照第17A、17B和17C圖，一些實施例中，在形成開口1601的第一圖案化製程期間，可部分或完全消耗第二遮罩堆疊1023的底層10231。在第一圖案化製程之後，若在第一遮罩堆疊1019上留下第二遮罩堆疊1023的底層10231的任何殘餘物，則前述之殘餘物也可被移除，以暴露出開口1021。
參照第18A、18B和18C圖，實施介電層1011M和蝕刻停止層1017的第二圖案化製程，以在介電層1011M和蝕刻停止層1017內形成開口1801和1803。一些實施例中，第二圖案化製程可包含以第一遮罩堆疊1019之頂層10193為蝕刻遮罩之一或多道蝕刻製程。此一或多道蝕刻製程可包含異向性濕式蝕刻製程、異向性乾式蝕刻製程或前述之組合。第二圖案化製程將開口1021延伸至介電層1011M內，以在介電層1011M內形成開口1801，且將開口1601更延伸至介電層1011M和蝕刻停止層1017內以形成開口1803。一些實施例中，開口1803暴露出金屬化層1009M-1的導電線路1013M-1。因此，開口1803與開口1801對齊。開口1801和開口1803也可分別被稱為線路開口1801或穿孔開口1803。一些實施例中，穿孔開口1803的寬度隨著穿孔開口1803往對應之導電線路1013M-1延伸而縮小。再者，穿孔開口 1803的上視形狀也隨著穿孔開口1803往對應之導電線路1013M-1延伸而改變。在說明的實施例中，穿孔開口1803之頂部1803t的上視形狀為角落尖銳的正方形，而穿孔開口1803之底部1803b的上視形狀為圓形。在其他實施例中，穿孔開口1803之頂部1803t的上視形狀可為矩形、多邊形或相似的形狀，具有尖銳或圓弧的角落，且穿孔開口1803之底部1803b的上視形狀可為橢圓形或正方形、矩形、多邊形或相似的形狀，具有尖銳或圓弧的角落。
參照第19A、19B和19C圖，以合適的導電材料填入線路開口1801和穿孔開口1803(參照第18A、18B和18C圖)，以形成導電線路1013M和導電穿孔1015M。合適的導電材料可包含銅、鋁、鎢、前述之組合、前述之合金或相似的材料。導電線路1013M和導電穿孔1015M可更包括一或多層阻障/黏著層(未繪示)，以保護介電層1011M免於被擴散侵入和金屬中毒。此一或多個阻障/黏著層可包括鈦、氮化鈦、鉭、氮化鉭或相似的材料，且可使用物理氣相沉積法、化學氣相沉積法、原子層沉積法或相似的方法而形成。一些實施例中，形成導電線路1013M和導電穿孔1015M的步驟可包含在線路開口1801之側壁和底部上以及穿孔開口1803之側壁和底部上沉積一或多層的阻障/黏著層，在一或多層的阻障/黏著層上沉積合適之導電材料的晶種層(seed layer)，以及將合適的導電材料填入線路開口1801和穿孔開口1803，舉例而言，藉由電鍍或其他合適的方法。隨後，移除過量填充線路開口1801之多餘的材料，以暴露出介電層1011M的頂面。一些實施例中，可使用化學機械研磨(CMP)製 程、研磨(grinding)製程、蝕刻製程、相似的製程或前述之組合以移除多餘的材料。
再參照第19A、19B和19C圖，相似於開口1803，導電穿孔1015M的寬度隨著導電穿孔1015M往對應之導電線路1013M-1延伸而縮小。再者，導電穿孔1015M的上視形狀也隨著導電穿孔1015M往對應之導電線路1013M-1延伸而改變。在說明的實施例中，導電穿孔1015M之頂面1015Mt的上視形狀為具有尖銳之角落的矩形，且導電穿孔1015M之底面1015Mb的上視形狀為圓形。在其他實施例中，導電穿孔1015M之頂面1015Mt的上視形狀可為矩形、多邊形或相似的形狀，具有尖銳或圓弧的角落，且導電穿孔1015M之底面1015Mb的上視形狀可為橢圓形或正方形、矩形、多邊形或相似的形狀，具有尖銳或圓弧的角落。
一些實施例中，金屬化層1009M可為互連結構1005的最後一層金屬化層，且金屬化層1009M的形成完成了互連結構1005的形成。在其他實施例中，金屬化層1009M可為互連結構1005的中間金屬化層。在這樣的實施例中，在金屬化層1009M上形成額外的金屬化層直至完成互連結構1005的形成。一些實施例中，在互連結構1005的形成完全之後，可在半導體結構1000上實施更多的製程步驟。這些更多的製程步驟可包含接觸墊和互連結構1005上一或多層之鈍化層(passivation layer)的形成、接觸墊上之凸塊下金屬層(UBMs)的形成，以及凸塊下金屬層上之連接器的形成。隨後，可將半導體結構1000切割為可進行各種封裝製程之分離的晶粒。
第20圖是根據一些實施例，說明形成半導體結構之方法2000的流程圖。方法2000自步驟2001開始，如上所述並參照第10A、10B和10C圖，在介電層(如第10A、10B和10C圖中所示之介電層1011M)上形成第一遮罩堆疊(如第10A、10B和10C圖中所示之第一遮罩堆疊1019)。在步驟2003中，如上所述並參照第10A、10B和10C圖，將第一遮罩堆疊圖案化以形成第一開口(如第10A、10B和10C圖中所示之開口1021)。在步驟2005中，如上所述並參照第10A、10B和10C圖，在第一遮罩堆疊上形成第二遮罩堆疊(如第10A、10B和10C圖中所示之第二遮罩堆疊1023)。在步驟2007中，如上所述並參照第10A-12C圖，將第二遮罩堆疊的頂層(如第12A、12B和12C圖中所示之頂層10234)圖案化以形成第二開口(如第12A、12B和12C圖中所示之開口1101和1201)。在步驟2009中，如上所述並參照第12A、12B和12C圖，在第二遮罩堆疊上形成第三遮罩堆疊(如第12A、12B和12C圖中所示之第三參層遮罩1203)。在步驟2011中，如上所述並參照第12A、12B和12C圖，將第三遮罩堆疊圖案化以形成第三開口(如第12A、12B和12C圖中所示之開口1205)。在步驟2013中，如上所述並參照第12A-13C圖，使用第三遮罩堆疊和第二遮罩堆疊的頂層作為組合遮罩，將第二遮罩堆疊的中間層(如第13A、13B和13C圖中所示之第二中間層10233)圖案化。一些實施例中，上述關於步驟2009、2011和2013的圖案化步驟可重複一或多次。舉例而言，如上所述並參照第13A-14C圖之額外的圖案化步驟。在步驟2015中，如上所述並參照第15A、15B和15C圖，使用第二遮罩堆疊的頂層和中間層作為組合遮罩， 將第二遮罩堆疊的底層(如第15A、15B和15C圖中所示之底層10231)圖案化。在步驟2017中，如上所述並參照第16A、16B和16C圖，使用第二遮罩堆疊的底層和第一遮罩堆疊作為組合遮罩，將介電層(如第16A、16B和16C圖中所示之介電層1011M)圖案化。在步驟2019中，如上所述並參照第18A、18B和18C圖，使用第一遮罩堆疊作為遮罩，將介電層圖案化以形成第四開口(如第18A、18B和18C圖中所示之開口1801和1803)。在步驟2021中，如上所述並參照第19A、19B和19C圖，將導電材料填入第四開口。
在此討論了形成自對準互連的各種實施例，使得導電穿孔與對應之導電線路對齊。再者，在此所討論的各種實施例可形成具有縮小尺寸和間距之互連，且減緩或避免在微影過程中重疊偏移所造成的效應。一些實施例中，可避免穿孔引起的金屬架橋(VIMB)、穿孔至導線和穿孔至穿孔的漏電流缺陷。再者，可改善時間相依的介電質崩潰(TDDB)窗(window)，可改善互連的電阻電容(Rc)均勻度，以及提高電阻電容(Rc)的產率窗(yield window)。
根據一些實施例，提供半導體結構的製造方法。此半導體結構的製造方法包含在導電部件上形成介電層，在介電層上形成第一遮罩，將第一遮罩圖案化以在第一遮罩內形成第一開口。此半導體結構的製造方法還包含在第一遮罩上形成第二遮罩，在第二遮罩上形成第三遮罩，將第三遮罩圖案化以在第三遮罩內形成第二開口。此半導體結構的製造方法更包含在第三遮罩上形成第四遮罩，將第四遮罩圖案化以在第四遮罩 內形成第三開口，在上視圖中，第三開口的一部分與第二開口重疊。將第三開口的此部分轉移至第二遮罩，藉此在第二遮罩內形成第四開口，在上視圖中，第四開口的一部分與第一開口重疊。將第四開口的此部分轉移至介電層，藉此在介電層內形成第五開口，第五開口之底部在介電層中。此外，半導體結構的製造方法還包含將第五開口延伸至介電層內，藉此形成延伸的第五開口，延伸的第五開口暴露出導電部件的至少一部分，以及將導電材料填入延伸的第五開口。
如前述之半導體結構的製造方法，其中第五開口的第一寬度等於第一開口的寬度，且其中第五開口的第二寬度等於第二開口的寬度。
如前述之半導體結構的製造方法，其中第四開口暴露出第一遮罩的至少一部份。
如前述之半導體結構的製造方法，其中將第五開口延伸至介電層內的步驟更包含將第一開口轉移至介電層內，藉此在介電層內形成第六開口。
如前述之半導體結構的製造方法，其中將導電材料填入延伸的第五開口的步驟更包含將導電材料填入第六開口。
如前述之半導體結構的製造方法，其中第三開口的寬度大於第一開口的寬度。
如前述之半導體結構的製造方法，其中第三開口的寬度大於第二開口的寬度。
根據另一些實施例，提供半導體結構的製造方 法。此半導體結構的製造方法包含在金屬化層上形成介電層，在介電層上形成第一遮罩，蝕刻第一遮罩以在第一遮罩內形成第一開口。此半導體結構的製造方法還包含在第一遮罩上形成第二遮罩，在第二遮罩上形成第三遮罩，蝕刻第三遮罩以在第三遮罩內形成第二開口，在上視圖中，第一開口與第二開口重疊。此半導體結構的製造方法更包含在第三遮罩上形成第四遮罩，第四遮罩具有第三開口在其中，在上視圖中，第三開口的一部分與第二開口重疊。蝕刻第二遮罩以將第三開口的此部分轉移至第二遮罩，藉此在第二遮罩內形成第四開口，在上視圖中，第四開口的一部分與第一開口重疊。使用第一遮罩和第二遮罩作為組合的蝕刻遮罩，蝕刻介電層以在介電層內形成第五開口，第五開口之底部在介電層的最底面上方。此外，半導體結構的製造方法還包含使用第一遮罩作為蝕刻遮罩蝕刻介電層以在介電層內形成第六開口，且將第五開口延伸和在介電層內形成延伸的第五開口，延伸的第五開口暴露出金屬化層的導電部件，以及將導電材料填入延伸的第五開口和第六開口。
如前述之半導體結構的製造方法，其中第五開口的寬度等於第六開口的寬度。
如前述之半導體結構的製造方法，其中延伸的第五開口的寬度隨著延伸的第五開口往導電部件延伸而縮小。
如前述之半導體結構的製造方法，其中延伸的第五開口的上視形狀隨著延伸的第五開口往導電部件延伸而改變。
如前述之半導體結構的製造方法，其中第一開口 暴露出介電層的一部分。
如前述之半導體結構的製造方法，其中第一開口和第二開口在上視圖中具有矩形的形狀。
如前述之半導體結構的製造方法，其中第三開口在上視圖中具有圓形的形狀。
根據又一些實施例，提供半導體結構的製造方法。此半導體結構的製造方法包含在導電部件上形成介電層，在介電層上形成第一遮罩堆疊，將第一遮罩堆疊圖案化以在第一遮罩堆疊內形成第一開口。此半導體結構的製造方法還包含在第一遮罩堆疊上形成第二遮罩堆疊，將第二遮罩堆疊圖案化以在第二遮罩堆疊的頂層內形成第二開口，在上視圖中，第一開口與第二開口重疊。此半導體結構的製造方法更包含在第二遮罩堆疊上形成第三遮罩堆疊，將第三遮罩堆疊圖案化以在第三遮罩堆疊的頂層內形成第三開口，在上視圖中，第三開口與第一開口和第二開口重疊。將與第二開口重疊之第三開口的一部份轉移至第二遮罩堆疊的底層，藉此在第二遮罩堆疊的底層內形成第四開口。此外，半導體結構的製造方法還包含將與第一開口重疊之第四開口的一部分轉移至介電層，藉此在介電層內形成第五開口，第五開口部分地延伸至介電層內。此半導體結構的製造方法更包含將第五開口延伸至介電層內，藉此形成延伸的第五開口，延伸的第五開口暴露出導電部件，以及沉積導電材料至延伸的第五開口內。
如前述之半導體結構的製造方法，其中第一開口暴露出第一遮罩堆疊的底層。
如前述之半導體結構的製造方法，其中第一開口的一側在上視圖中垂直於第二開口的一側。
如前述之半導體結構的製造方法，其中第三開口在上視圖中與第一開口和第二開口的交集(intersection)重疊。
如前述之半導體結構的製造方法，其中將與第一開口重疊之第四開口的一部分轉移至介電層得步驟包含使用第二遮罩堆疊的底層和第一遮罩堆疊作為組合的蝕刻遮罩，蝕刻介電層。
如前述之半導體結構的製造方法，其中將第五開口延伸至介電層內的步驟包含使用第一遮罩堆疊作為蝕刻遮罩，蝕刻介電層。
以上概述數個實施例之特徵，以便在本發明所屬技術領域中具有通常知識者可以更理解本發明的觀點。在發明所屬技術領域中具有通常知識者應該理解他們能以本發明為基礎，設計或修改其他製程和結構以達到與在此介紹的實施例相同之目的及/或優勢。在發明所屬技術領域中具有通常知識者也應該理解到，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。
900‧‧‧方法
901、903、905、907、909、911、913、915、917、919‧‧‧步驟

Claims (10)

  1. 一種半導體結構的製造方法，包括：在一導電部件上形成一介電層；在該介電層上形成一第一遮罩；將該第一遮罩圖案化以在該第一遮罩內形成一第一開口；在該第一遮罩上形成一第二遮罩；在該第二遮罩上形成一第三遮罩；將該第三遮罩圖案化以在該第三遮罩內形成一第二開口；在該第三遮罩上形成一第四遮罩；將該第四遮罩圖案化以在該第四遮罩內形成一第三開口，在上視圖中，該第三開口的一部分與該第二開口重疊；將該第三開口的該部分轉移至該第二遮罩，藉此在該第二遮罩內形成一第四開口，在上視圖中，該第四開口的一部分與該第一開口重疊；將該第四開口的該部分轉移至該介電層，藉此在該介電層內形成一第五開口，該第五開口之底部在該介電層中；將該第五開口延伸至該介電層內，藉此形成一延伸的第五開口，該延伸的第五開口暴露出該導電部件的至少一部份；以及將一導電材料填入該延伸的第五開口。
  2. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該第五開口的一第一寬度等於該第一開口的寬度，且其中該第五開口的一第二寬度等於該第二開口的寬度。
  3. 如申請專利範圍第1項所述之半導體結構的製造方法，其中 該第四開口暴露出該第一遮罩的至少一部分。
  4. 一種半導體結構的製造方法，包括：在一金屬化層上形成一介電層；在該介電層上形成一第一遮罩；蝕刻該第一遮罩以在該第一遮罩內形成一第一開口；在該第一遮罩上形成一第二遮罩；在該第二遮罩上形成一第三遮罩；蝕刻該第三遮罩以在該第三遮罩內形成一第二開口，在上視圖中，該第一開口與該第二開口重疊；在該第三遮罩上形成一第四遮罩，該第四遮罩具有一第三開口在其中，在上視圖中，該第三開口的一部分與該第二開口重疊；蝕刻該第二遮罩以將該第三開口的該部分轉移至該第二遮罩，藉此在該第二遮罩內形成一第四開口，在上視圖中，該第四開口的一部分與該第一開口重疊；使用該第一遮罩和該第二遮罩作為組合的蝕刻遮罩，蝕刻該介電層以在該介電層內形成一第五開口，該第五開口的底部在該介電層的最底面上方；使用該第一遮罩作為蝕刻遮罩，蝕刻該介電層以在該介電層內形成一第六開口，且將該第五開口延伸並在該介電層內形成一延伸的第五開口，該延伸的第五開口暴露出該金屬化層的一導電部件；以及將一導電材料填入該延伸的第五開口和該第六開口。
  5. 一種半導體結構的製造方法，包括： 在一導電部件上形成一介電層；在該介電層上形成一第一遮罩堆疊；將該第一遮罩堆疊圖案化以在該第一遮罩堆疊內形成一第一開口；在該第一遮罩堆疊上形成一第二遮罩堆疊；將該第二遮罩堆疊圖案化以在該第二遮罩堆疊的一頂層內形成一第二開口，在上視圖中，該第一開口與該第二開口重疊；在該第二遮罩堆疊上形成一第三遮罩堆疊；將該第三遮罩堆疊圖案化以在該第三遮罩堆疊的一頂層內形成一第三開口，在上視圖中，該第三開口與該第一開口和該第二開口重疊；將與該第二開口重疊之該第三開口的一部分轉移至該第二遮罩堆疊的一底層，藉此在該第二遮罩堆疊的該底層內形成一第四開口；將與該第一開口重疊之該第四開口的一部分轉移至該介電層，藉此在該介電層內形成一第五開口，該第五開口部分地延伸至該介電層內；將該第五開口延伸至該介電層內，藉此形成一延伸的第五開口，該延伸的第五開口暴露出該導電部件；以及沉積一導電材料至該延伸的第五開口內。
  6. 如申請專利範圍第5項所述之半導體結構的製造方法，其中該第一開口暴露出該第一遮罩堆疊的一底層。
  7. 如申請專利範圍第5項所述之半導體結構的製造方法，其中 該第一開口的一側在上視圖中垂直於該第二開口的一側。
  8. 一種半導體結構的製造方法，包括：在一導電部件上形成一介電層；在該介電層上形成一第一遮罩堆疊；將該第一遮罩圖案化以在該第一遮罩堆疊內形成一第一開口；在該第一遮罩堆疊上形成一第二遮罩堆疊的一底層；在該第二遮罩堆疊的該底層上形成該第二遮罩堆疊的一中間層；在該第二遮罩堆疊的該中間層上形成該第二遮罩堆疊的一頂層；將該第二遮罩堆疊的該頂層圖案化以在該第二遮罩堆疊的該頂層內形成一第二開口，在上視圖中，該第二開口與該第一開口重疊；在該第二遮罩堆疊的該頂層上形成一第三參層遮罩；將該第三參層遮罩圖案化以在該第三參層遮罩內形成一第三開口，在上視圖中，該第三開口的一部分與該第二開口重疊；將該第三開口的該部分轉移至該第二遮罩堆疊的該中間層，藉此在該第二遮罩堆疊的該中間層內形成一第四開口；將該第四開口轉移至該第二遮罩堆疊的該底層，藉此在該第二遮罩堆疊的該底層內形成一第五開口，在上視圖中，該第五開口的一部分與該第一開口重疊；將該第五開口的該部分轉移至該介電層，藉此在該介電層 內形成一第六開口，該第六開口之底部在該介電層中；將該第六開口延伸至該介電層內，藉此形成一延伸的第六開口，該延伸的第六開口暴露出該導電部件的至少一部分；以及將一導電材料填入該延伸的第六開口。
  9. 一種半導體結構的製造方法，包括：在一金屬化層上形成一介電層；在該介電層上形成一第一遮罩堆疊；蝕刻該第一遮罩堆疊以在該第一遮罩堆疊內形成一第一開口；在該第一遮罩堆疊上形成一第二遮罩堆疊的一底層；在該第二遮罩堆疊的該底層上形成該第二遮罩堆疊的一中間層；在該第二遮罩堆疊的該中間層上形成該第二遮罩堆疊的一頂層；蝕刻該第二遮罩堆疊的該頂層以在該第二遮罩堆疊的該頂層內形成一第二開口，在上視圖中，該第二開口與該第一開口重疊；在該第二遮罩堆疊的該頂層上形成一第三參層遮罩，該第三參層遮罩具有一第三開口在其中，在上視圖中，該第三開口與該第一開口和該第二開口重疊；使用該第二遮罩堆疊的該頂層和該第三參層遮罩作為組合的蝕刻遮罩，蝕刻該第二遮罩堆疊的該中間層以在該第二遮罩堆疊的該中間層內形成一第四開口； 蝕刻該第二遮罩堆疊的該底層以在該第二遮罩堆疊的該底層內形成一第五開口，在上視圖中，該第五開口與該第一開口重疊；使用該第一遮罩堆疊和該第二遮罩堆疊的該底層作為組合的蝕刻遮罩，蝕刻該介電層以在該介電層內形成一第六開口，該第六開口的底部在該介電層的最底面上方；使用該第一遮罩堆疊作為蝕刻遮罩，蝕刻該介電層以改變該第六開口的形狀，藉此在該介電層內形成一改變形狀的第六開口，該改變形狀的第六開口暴露出該金屬化層的一導電部件；以及將一導電材料填入該改變形狀的第六開口。
  10. 一種半導體結構的製造方法，包括：在一導電部件上形成一介電層；在該介電層上形成一第一遮罩堆疊；將該第一遮罩堆疊圖案化以在該第一遮罩堆疊內形成一第一開口；在該第一遮罩堆疊上形成一第二遮罩堆疊；將該第二遮罩堆疊的一頂層圖案化以在該第二遮罩堆疊的該頂層內形成一第二開口，在上視圖中，該第二開口與該第一開口重疊；在該第二遮罩堆疊上形成一第三遮罩堆疊；將該第三遮罩堆疊的一頂層圖案化以在該第三遮罩堆疊的該頂層內形成一第三開口，在上視圖中，該第三開口與該第一開口和該第二開口重疊； 將與該第二開口重疊之該第三開口的一部分轉移至該第二遮罩堆疊的一中間層，藉此在該第二遮罩堆疊的該中間層內形成一第四開口；將該第四開口轉移至第二遮罩堆疊的一底層，藉此在該第二遮罩堆疊的該底層內形成一第五開口；將與該第一開口重疊之該第五開口的一部分轉移至該介電層，藉此在該介電層內形成一第六開口，該第六開口部分地延伸至該介電層內；將該第六開口延伸至該介電層內，藉此在該介電層內形成一延伸的第六開口，該延伸的第六開口暴露出該導電部件；以及沉積一導電材料至該延伸的第六開口內。
TW106107355A 2016-05-23 2017-03-07 半導體結構的製造方法 TWI718268B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662340390P 2016-05-23 2016-05-23
US62/340,390 2016-05-23
US15/225,452 2016-08-01
US15/225,452 US9659821B1 (en) 2016-05-23 2016-08-01 Method of forming interconnect structures by self-aligned approach

Publications (2)

Publication Number Publication Date
TW201742227A TW201742227A (zh) 2017-12-01
TWI718268B true TWI718268B (zh) 2021-02-11

Family

ID=58708185

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106107355A TWI718268B (zh) 2016-05-23 2017-03-07 半導體結構的製造方法

Country Status (3)

Country Link
US (2) US9659821B1 (zh)
CN (1) CN107424954B (zh)
TW (1) TWI718268B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10879120B2 (en) * 2016-11-28 2020-12-29 Taiwan Semiconductor Manufacturing Self aligned via and method for fabricating the same
US10615117B2 (en) * 2016-12-29 2020-04-07 Intel Corporation Self-aligned via
CN109581817B (zh) * 2017-09-29 2021-07-06 联华电子股份有限公司 半导体装置的形成方法
US10424596B2 (en) * 2017-12-22 2019-09-24 Micron Technology, Inc. Conductive structures and assemblies having vertically-stacked memory cells over conductive structures
US10515803B1 (en) 2018-07-12 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple layer scheme patterning process
US10685845B2 (en) * 2018-11-06 2020-06-16 Nanya Technology Corporation Method for preparing a semiconductor structure
CN110323181B (zh) * 2019-07-17 2021-08-24 武汉新芯集成电路制造有限公司 一种半导体器件的制造方法
US10978404B2 (en) * 2019-08-22 2021-04-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for fabricating semiconductor structure
US11600519B2 (en) * 2019-09-16 2023-03-07 International Business Machines Corporation Skip-via proximity interconnect
US11923246B2 (en) 2021-09-15 2024-03-05 International Business Machines Corporation Via CD controllable top via structure

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201009928A (en) * 2008-08-18 2010-03-01 United Microelectronics Corp Method for fabricating an opening
TW201438098A (zh) * 2013-03-15 2014-10-01 Micron Technology Inc 製造積體結構之方法及形成垂直堆疊記憶體單元之方法
TW201530695A (zh) * 2014-01-29 2015-08-01 Applied Materials Inc 利用具有中間非反應性柱狀遮罩開口清潔之複合式雷射劃線與電漿蝕刻方法的晶圓切割
TW201532144A (zh) * 2013-12-23 2015-08-16 Intel Corp 形成高密度，高短邊距，低電容之互連交替式凹溝的方法
TW201611092A (zh) * 2014-05-26 2016-03-16 原子能與替代能源公署 以自組裝嵌段共聚物製造圖案的方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6849923B2 (en) * 1999-03-12 2005-02-01 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method of the same
US6797440B2 (en) * 2002-08-06 2004-09-28 Freescale Semiconductor, Inc. Method of forming a rim phase shifting mask and using the rim phase shifting mask to form a semiconductor device
US6911389B2 (en) * 2002-09-18 2005-06-28 Texas Instruments Incorporated Self aligned vias in dual damascene interconnect, buried mask approach
CN101295672A (zh) * 2007-04-25 2008-10-29 联华电子股份有限公司 复合覆盖层及其制作方法
US8008206B2 (en) * 2009-09-24 2011-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Double patterning strategy for contact hole and trench in photolithography
US8470708B2 (en) * 2010-02-25 2013-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Double patterning strategy for contact hole and trench in photolithography
US8614144B2 (en) * 2011-06-10 2013-12-24 Kabushiki Kaisha Toshiba Method for fabrication of interconnect structure with improved alignment for semiconductor devices
US9406739B2 (en) * 2013-03-14 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Inductor system and method
US9095995B2 (en) * 2013-10-07 2015-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming multiple patterning spacer structures
US9508722B2 (en) * 2013-11-22 2016-11-29 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangment with capacitor
US9425150B2 (en) * 2014-02-13 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-via interconnect structure and method of manufacture
US9601348B2 (en) * 2014-03-13 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming same
US9478661B1 (en) * 2015-04-27 2016-10-25 Globalfoundries Inc. Semiconductor device structures with self-aligned fin structure(s) and fabrication methods thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201009928A (en) * 2008-08-18 2010-03-01 United Microelectronics Corp Method for fabricating an opening
TW201438098A (zh) * 2013-03-15 2014-10-01 Micron Technology Inc 製造積體結構之方法及形成垂直堆疊記憶體單元之方法
TW201532144A (zh) * 2013-12-23 2015-08-16 Intel Corp 形成高密度，高短邊距，低電容之互連交替式凹溝的方法
TW201530695A (zh) * 2014-01-29 2015-08-01 Applied Materials Inc 利用具有中間非反應性柱狀遮罩開口清潔之複合式雷射劃線與電漿蝕刻方法的晶圓切割
TW201611092A (zh) * 2014-05-26 2016-03-16 原子能與替代能源公署 以自組裝嵌段共聚物製造圖案的方法

Also Published As

Publication number Publication date
US9824922B1 (en) 2017-11-21
CN107424954B (zh) 2021-03-02
CN107424954A (zh) 2017-12-01
US9659821B1 (en) 2017-05-23
TW201742227A (zh) 2017-12-01
US20170338151A1 (en) 2017-11-23

Similar Documents

Publication Publication Date Title
TWI718268B (zh) 半導體結構的製造方法
US9543193B2 (en) Non-hierarchical metal layers for integrated circuits
US11398405B2 (en) Method and apparatus for back end of line semiconductor device processing
US9362164B2 (en) Hybrid interconnect scheme and methods for forming the same
US11594419B2 (en) Reduction of line wiggling
TWI727516B (zh) 半導體裝置及其形成方法
US10056258B2 (en) Self-aligned double spacer patterning process
US10923392B2 (en) Interconnect structure and method of forming the same
US8841214B2 (en) Dual damascene process
KR20220115849A (ko) 평탄한 상부 표면을 갖는 패시베이션 구조물
TWI817308B (zh) 半導體裝置及其形成方法
US9240374B2 (en) Semiconductor device and method of forming thereof
US20220319957A1 (en) Through vias of semiconductor structure and method of forming thereof
KR20220112670A (ko) 재배선 층과의 범프 통합
US20240145297A1 (en) Via-first self-aligned interconnect formation process
TW202230684A (zh) 半導體裝置以及其製造方法
TW202244995A (zh) 製造半導體元件之方法
TW202044513A (zh) 內連線結構及其製造方法