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TWI639196B - 半導體元件及其製造方法 - Google Patents

半導體元件及其製造方法 Download PDF

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TWI639196B
TWI639196B TW105130742A TW105130742A TWI639196B TW I639196 B TWI639196 B TW I639196B TW 105130742 A TW105130742 A TW 105130742A TW 105130742 A TW105130742 A TW 105130742A TW I639196 B TWI639196 B TW I639196B
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trench
dielectric layer
dielectric
metal feature
forming
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王朝勳
王憲程
王美勻
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台灣積體電路製造股份有限公司
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Abstract

半導體元件的製造方法包括：於基底上形成第一介電層，其包括閘極結構。於所述第一介電層中形成第一溝渠。沿著所述第一溝渠的側壁形成介電間隙壁。移除所述介電間隙壁的一部分以暴露出所述側壁的一部分。於所述介電間隙壁的另一部分上的第一溝渠中並沿著所述第一溝渠的側壁的被暴露部分形成第一金屬特徵。於所述第一金屬特徵與所述閘極結構上形成第二介電層。於所述第二介電層中形成第二溝渠，以暴露所述第一金屬特徵的一部分，並在相同蝕刻製程中，於所述第二介電層與所述第一介電層中形成第三溝渠，以暴露所述閘極結構的一部分。

Description

半導體元件及其製造方法
本發明實施例是有關於一種半導體元件及其製造方法。
半導體積體電路（integrated circuit，IC）工業發展迅速，IC設計與材料的技術演進，使得新一代的IC面臨比前一代更小且更複雜的電路。在IC的演進過程中，幾何尺寸（亦即使用製程所能製造出最小的構件或線路）減少，功能性密度（亦即每晶片面積中的內連線元件的數量）逐漸增加。
尺寸縮小的製程通常具有增加生產效率以及減少相關的成本的效益。然而，尺寸縮小亦增加IC製程與製造的複雜度。為了實現這些演進，IC製程與製造的類似發展是必要的。一種方式是發展電晶體與其他元件之間的佈線或內連線。雖然現今IC元件的製造方法普遍足以適用其預期目的，但仍無法完全滿足所有方面的需求。舉例來說，發展具有各種深度的溝渠的穩定製程更具挑戰。
本揭露提供一種半導體元件及其製造方法，其可在同一道蝕刻製程中形成不同深度的溝渠。
本發明提供一種半導體元件的製造方法，其包括以下步驟。於基底上形成第一介電層，所述基底包括閘極結構。於所述第一介電層中形成第一溝渠。沿著所述第一溝渠的側壁形成介電間隙壁，所述第一溝渠的所述側壁由所述第一介電層所定義。移除所述介電間隙壁的一部分以暴露出由所述第一介電層所定義的所述第一溝渠的所述側壁的一部分。在移除所述介電間隙壁的所述一部分之後，所述介電間隙壁的另一部分仍配置在所述第一溝渠內。於所述介電間隙壁的所述另一部分上的所述第一溝渠中並沿著所述第一溝渠的所述側壁的被暴露部分形成第一金屬特徵。於所述第一金屬特徵與所述閘極結構上形成第二介電層。於所述第二介電層中形成第二溝渠，以暴露所述第一金屬特徵的一部分。於所述第二介電層以及所述第一介電層中形成第三溝渠，以暴露所述閘極結構的一部分。所述第二溝渠與所述第三溝渠在同一蝕刻製程中形成。
本發明提供另一種半導體元件的製造方法，其步驟如下。於基底上形成第一介電層。所述第一介電層環繞所述基底上的閘極結構。於所述第一介電層上形成第二介電層。形成第一溝渠以延伸通過所述第二介電層至所述第一介電層。沿著所述第一溝渠的側壁形成第一介電間隙壁，所述第一溝渠的所述側壁由所述第二介電層所定義。移除所述第一介電間隙壁的第一部分，以暴露出由所述第二介電層所定義的所述第一溝渠的所述側壁的一部分。在移除所述第一介電間隙壁的所述第一部分之後，所述第一介電間隙壁的第二部分仍配置在所述第一溝渠內。於所述第一溝渠中形成第一金屬特徵，其沿著所述第一溝渠的所述側壁的被暴露的部分且配置在所述第一介電間隙壁的所述第二部分上。於所述第一金屬特徵與所述閘極結構上形成第三介電層。在相同蝕刻製程期間，形成第二溝渠與第三溝渠。所述第二溝渠延伸通過所述第二介電層至所述第一金屬特徵。所述第三溝渠延伸通過所述第三介電層、所述第二介電層至所述閘極結構。
本發明提供一種半導體元件包括基底、閘極結構、第一介電層、第一金屬特徵、介電間隙壁、第二介電層、第二金屬特徵以及第三金屬特徵。閘極結構配置於基底上。第一介電層配置於所述基底上與閘極結構上。第一金屬特徵配置於所述第一介電層中。所述第一金屬特徵具有上部與下部，所述上部具有第一寬度，而所述下部具有第二寬度，所述第二寬度與所述第一寬度不同。介電間隙壁沿著所述第一金屬特徵的所述下部配置。所述第一金屬特徵的所述上部配置在所述介電間隙壁上。第二介電層配置於所述第一介電層上與所述第一金屬特徵上。第二金屬特徵延伸通過所述第二介電層，以與所述第一金屬特徵物理接觸。第三金屬特徵延伸通過所述第二介電層與所述第一介電層，以與所述閘極結構物理接觸。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下揭露內容提供用於實施所提供的標的之不同特徵的許多不同實施例或實例。以下所描述的構件及配置的具體實例是為了以簡化的方式傳達本揭露為目的。當然，這些僅僅為實例而非用以限制。舉例來說，於以下描述中，在第二特徵上方或在第二特徵上形成第一特徵可包括第一特徵與第二特徵形成為直接接觸的實施例，且亦可包括第一特徵與第二特徵之間可形成有額外特徵，使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複使用元件符號及/或字母。元件符號的重複使用是為了簡單及清楚起見，且並不表示所欲討論的各個實施例及/或配置本身之間的關係。
另外，為了易於描述附圖中所繪示的一個構件或特徵與另一組件或特徵的關係，本文中可使用例如「在...下」、「在...下方」、「下部」、「在…上」、「在…上方」、「上部」及類似術語的空間相對術語。除了附圖中所繪示的定向之外，所述空間相對術語意欲涵蓋元件在使用或操作時的不同定向。設備可被另外定向（旋轉90度或在其他定向），而本文所用的空間相對術語相應地作出解釋。
圖1繪示為依照一些實施例的一種半導體元件或更多種半導體元件的製造方法100的流程圖。方法100為一種示例，並非用以限制超出明確記載在申請專利範圍內之內容之本揭露。在方法100之前、期間以及之後可進行其他的操作，且在其他實施例的方法中，所述的一些操作亦可被取代、消除或重置。在以下所詳細討論的方法100中，可參照圖2所示的半導體元件200的初始結構205以及圖3至圖16所示的半導體元件200。
如所示，元件200為平面式場效電晶體（FET）元件。於此將不限制實施例為任何類型的元件、任何數量的元件、任何數量的區域或任何配置的結構或區域。舉例來說，所提供的標的（subject matter）可應用在製造鰭狀場效電晶體（FinFET）元件以及其他類型的多重閘極（multi-gate）場效電晶體元件。此外，元件200可以是在製造IC製程期間的中間狀態元件，或者是其一部分。元件200可包括靜態隨機存取記憶體（static random access memory，SRAM）以及/或其他邏輯電路、被動構件（例如電阻器、電容器以及電感器）以及主動構件（例如P型FET、N型FET、FinFET、金氧半場效電晶體（metal-oxide semiconductor field effect transistors，MOSFET）、互補式金氧半（complementary metal-oxide semiconductor，CMOS）電晶體、雙載子（bipolar）電晶體、高壓電晶體、高頻電晶體、其他記憶體元件或其組合）。
參照圖1與圖2，方法100的步驟102是從接收半導體元件200的初始結構205開始。初始結構205包括基底210。基底210可以是塊狀矽基底。另外，基底210可包括元素半導體（例如結晶結構的矽或鍺）；化合物半導體（例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦以及/或銻化銦）；或其組合。基底210亦可以是絕緣體上有矽（silicon-on-insulator，SOI）基底。SOI基底可使用佈植氧分離法（separation by implantation of oxygen，SIMOX）、晶圓接合法、以及/或其他合適方法來製造。
一些示例性的基底210亦包括絕緣層。絕緣層包括任何合適的材料，其包括氧化矽、藍寶石以及/或其組合。一種示例絕緣層可以是埋入氧化層（buried oxide layer，BOX）。絕緣層可以任何合適製程（例如是佈植法（如SIMOX）、氧化法、沈積法以及/或其他合適製程）來製造。在一些示例性的基底210中，絕緣層可以是SOI基底的一個構件（如是層）。
基底210亦可包括各種摻雜區。摻雜區可以是摻雜P型摻質（例如硼或BF2 ）、N型摻質（例如磷或砷）的或其組合。摻雜區可直接形成在基底210上、P井結構中、N井結構中、雙重井（dual-well）結構中，或使用突起結構（raised structure）來形成。基底210可更包括各種主動區域，例如配置為N型MOS電晶體元件的區域與配置為P型MOS電晶體元件的區域。
基底210亦可包括各種絕緣特徵220。絕緣特徵220分離基底210中的各種元件區域。絕緣特徵220包括藉由使用不同製程技術所形成的不同結構。舉例來說，絕緣特徵220可包括淺溝渠隔離（STI）特徵。STI的形成可包括在基底210中蝕刻溝渠並將絕緣材料（例如氧化矽、氮化矽或氮氧化矽）填入所述溝渠中。填入後的溝渠可具有多層結構，例如填入所述溝渠中的熱氧化襯層與氮化矽。可進行化學機械研磨（CMP）製程，以研磨過多的絕緣材料並平坦化所述絕緣特徵220的頂面。
初始結構205亦包括基底210上的多個第一導電特徵230A、230B、230C。在一些實施例中，第一導電特徵230A、230B、230C可以是閘極結構，其包括高介電常數介電層/金屬閘極堆疊（HK/MGs）。另外，在一些實施例中，第一導電特徵230A、230B、230C亦可包括內連線的一部分（例如接觸窗、金屬通孔以及/或金屬導線）。在一實施例中，第一導電特徵 230A、230B、230C包括電極、電容器、電阻器以及/或電阻器的一部分。為了簡潔起見，第一導電特徵230A、230B、230C可稱為HK/MGs 230A、230B、230C。
HK/MGs 230A、230B、230C可包括界面層（interfacial layers）、閘介電層、功函數金屬層（work function metal layers）以及填充層（fill layers）。界面層可包括介電材料，例如氧化矽或氮氧化矽，或其他合適介電材料。界面層可藉由化學氧化法、熱氧化法、原子層沈積法（ALD）、化學氣相沈積法（CVD）以及/或其他合適方法來形成。閘介電層可包括高介電常數（high-k）介電材料，例如氧化鉿（HfO2 ）、氧化鋯（ZrO2 ）、氧化鑭（La2 O3 ）、氧化鈦（TiO2 ）、氧化釔（Y2 O3 ）、鈦酸鍶（SrTiO3 ）、其它合適的金屬氧化物、或其組合。閘介電層可藉由ALD以及/或其他合適方法來形成。功函數金屬層可以是用於NFETs的N型功函數層或用於PFETs的P型功函數層，其可藉由CVD、物理氣相沈積法（PVD）以及/或其他合適製程沈積。P型功函數層包括具有足夠大的有效功函數的金屬，其選自氮化鈦（TiN）、氮化鉭（TaN）、釕（Ru）、鉬（Mo）、鎢（W）、鉑（Pt）或其組合，但不限於此。N型功函數層包括具有足夠低的有效功函數的金屬，其選自鈦（Ti）、鋁（Al）、碳化鉭（TaC）、碳氮化鉭（TaCN）、氮化矽鉭（TaSiN）或其組合。填充層可包括鋁（Al）、鎢（W）或銅（Cu）以及/或其他合適材料，但不限於此。並且，其可藉由CVD、PVD、電鍍法以及/或其他合適製程來形成。HK/MGs 230A、230B、230C中過多材料可藉由CMP製程移除，以平坦化初始結構205的頂面。
在一些實施例中，在進行高溫製程（例如源極/汲極形成時的熱製程）之後，可先形成虛擬閘極堆疊，之後，再以HK/MGs 230A、230B、230C取代。虛擬閘極堆疊可包括虛擬閘介電層以及多晶矽層，且其可藉由沈積製程、圖案化製程以及蝕刻製程來形成。
在一些實施例中，在各HK/MGs 230A、230B、230C的頂面上可形成閘極硬罩幕（gate hard mask，GHM）235。GHM 235可包括鈦（Ti）、氧化鈦、TiN、TiSiN、鉭（Ta）、氧化鉭、TaN、TaSiN、氮化矽、氧化矽、碳化矽、碳氮化矽（silicon carbide nitride）、錳（Mn）、鈷（Co）、釕（Ru）、WN、氮化鋁、氧化鋁以及/或其他合適材料。GHM 235可藉由沈積製程、微影圖案化製程以及蝕刻製程來形成。
在一些實施例中，沿著HK/MGs 230A、230B、230C的側壁可形成閘極間隙壁240。閘極間隙壁240可包括介電材料，例如氮化矽。另外，閘極間隙壁240可包括碳化矽、氮氧化矽以及/或其他合適材料。閘極間隙壁240可藉由沈積閘極間隙壁層，接著非等向性蝕刻所述閘極間隙壁層而形成。
初始結構205亦可包括基底210上的第二導電特徵250。第二導電特徵250的頂面與HK/MGs 230A、230B、230C的頂面可不在同一水平（horizontal level）。舉例來說，第二導電特徵250的頂面實質上可低於HK/MGs 230A、230B、230C的頂面。第二導電特徵250可藉由沈積製程、微影製程以及蝕刻製程來形成。在一些實施例中，第二導電特徵250可以是源極/汲極（S/D）特徵，其位於HK/MG 230A兩旁且被HK/MG 230A分離。或者，在一些實施例中，第二導電特徵250亦可包括內連線結構的一部分，例如接觸窗、金屬孔窗（metal via）或金屬導線。在一實施例中，第二導電特徵250包括電極、電容器、電阻器或電阻器的一部分。為了簡潔起見，在下文中，第二導電特徵250被稱為S/D特徵250。
於此，S/D特徵250之一者可以是源極特徵，而S/D特徵250之另一者可以是汲極特徵。在一實施例中，HK/MG 230A的兩旁的基底210的一部分被凹蝕，以形成S/D凹陷，且隨後藉由磊晶生長製程（例如CVD、VPH以及/或UHV-CVD）、分子束磊晶製程以及/或其他合適製程將S/D特徵250形成在S/D凹陷上。S/D特徵250可包括鍺（Ge）、矽（Si）、砷化鎵（GaAs）、砷化鋁鎵（AlGaAs）、矽鍺（SiGe）、磷砷化鎵（GaAsP）、銻化鎵（GaSb）、銻化銦（InSb）、砷化鎵銦（InGaAs）、砷化銦（InAs）或其他合適的材料。S/D特徵250可藉由磊晶生長製程，例如是CVD沈積技術（如氣相磊晶技術（VPH）以及/或超高真空化學氣相沈積技術（UHV-CVD））、分子束磊晶製程以及/或其他合適製程來形成。S/D特徵250可在磊晶製程期間原位（in-situ）摻雜。另外，當S/D特徵250未原位摻雜，則可進行佈植製程（亦即接面佈植製程（junction implant process））以摻雜S/D特徵250。另外，可進行一道退火製程或更多道的退火製程以活化摻質。
在本實施例中，初始結構205包括沈積在基底210上的第一介電層260，其完全填入HK/MGs 230B與HK/MGs 230C之間的間隙。第一介電層260可包括四乙氧基矽烷（tetraethylorthosilicate，TEOS）氧化物、未摻雜矽玻璃（undoped silicate glass）或經摻雜矽氧化物（例如硼磷矽玻璃（borophosphosilicate glass，BPSG）、熔融矽石玻璃（fused silica glass，FSG）、磷矽酸鹽玻璃（phosphosilicate glass，PSG）、硼矽酸玻璃（boron doped silicon glass，BSG）以及/或其他合適的介電材料）。第一介電層260亦可包括介電常數（k）低於熱氧化矽的介電材料（因此，稱為低介電常數材料層）。低介電常數材料可包括含碳材料、有機矽玻璃（organo-silicate glass，OSG）、含成孔劑材料（porogen-containing materials）、氫倍半矽氧烷（hydrogen silsesquioxane，HSQ）介電材料、甲基倍半矽氧烷（methylsilsesquioxane，MSQ）介電材料、碳摻雜氧化物（carbon doped oxide，CDO）介電材料、氫化碳氧化矽（hydrogenated silicon oxy-carbide，SiCOH）介電材料、苯環丁烯（benzocyclobutene，BCB）介電材料、芳環丁烯系（arylcyclobutene based）介電材料、聚苯系（polyphenylene based）介電材料、其他合適材料以及/或其組合。第一介電層260可包括單層或多層。第一介電層260可藉由CVD、ALD、旋轉塗佈法以及/或其他合適技術來沈積。
初始結構205亦可包括第三導電特徵270，分別在S/D特徵250上。在本實施例中，第三導電特徵270為S/D接觸金屬。如圖所示，S/D接觸金屬270延伸至相對應的S/D特徵250上。S/D接觸金屬270可包括銅（Cu）、鋁（Al）、鎢（W）、銅、銅鎂（CuMn）、銅鋁（CuAl）或銅矽（CuSi）以及/或其他合適的導電材料。S/D接觸金屬270的形成可包括形成溝渠，並於溝渠中填入金屬層；以及進行化學機械研磨（CMP）製程以平坦化金屬層的頂面並移除過多的金屬層。
參照圖1至圖3，在接收初始結構205之後，方法100進行到步驟104，於初始結構205上形成第二介電層310，其包括在HK/MGs 230A、230B、230C上以及第一介電層260上以及S/D接觸金屬270上形成第二介電層310。所形成的第二介電層310在許多方面與圖2所討論的第一介電層260相似，包括該處所討論的材料。
一般而言，在第二介電層310上可形成一個膜層或多個膜層，之後形成溝渠，以於膜層的不同水平面（深度）處達到相對應的特徵。為了簡化製程並降低成本，以期在相同蝕刻製程（亦即同一時間）期間形成具有不同深度的溝渠。為了達到上述目的，需要在抵達第一溝渠指定的深度/特徵且尚未抵達第二溝渠指定的深度/特徵時，使第一溝渠中的蝕刻製程停止，而第二溝渠中的蝕刻製程繼續延伸。然而，停止在第一溝渠中的蝕刻而持續第二溝渠的蝕刻將是個挑戰。本揭露提供一種方法，其可在相同蝕刻製程期間形成具有第一深度（亦即淺溝渠）的第一溝渠以及具有第二深度（亦即深溝渠）的第二溝渠，並在持續蝕刻第二溝渠期間，避免繼續蝕刻第一溝渠。
參照圖1與圖4，方法100進行到步驟106，於第二介電層310上形成具有多個第一開口420的第一圖案化硬罩幕（HM）410。第一開口420定義出其上方欲形成溝渠的區域。在本實施例中，第一開口420對齊相對應的接觸金屬270與HK/MG 230B 以及HK/MG 230C之間的第一介電層260的一部分。
在一些實施例中，第一圖案化硬罩幕410可以是圖案化的光阻層，其藉由微影製程形成。一示例性的微影製程可包括形成光阻層，藉由微影曝光製程以暴露所述光阻層，進行曝光後烘烤（post-exposure bake）製程以及顯影所述光阻層，以形成圖案化的光阻層。另外，第一圖案化硬罩幕410可藉由沈積HM材料層，藉由微影製程在HM材料層上形成圖案化光阻層，並透過所述圖案化光阻層蝕刻所述HM材料層以形成第一圖案化硬罩幕410。
參照圖1與圖5，方法100進行到步驟108，透過第一開口420蝕刻第二介電層310，以在第二介電層310中形成第一溝渠430。換言之，部分第二介電層310定義了第一溝渠430。在一實施例中，各第一溝渠430具有垂直輪廓（vertical profile）。在另一實施例中，各第一溝渠430具有錐形輪廓（taper profile）。在一些實施例中，S/D接觸金屬270與第一介電層260的一部分外露於相對應的第一溝渠430中。所述溝渠的蝕刻可包括濕式蝕刻法、乾式蝕刻法以及/或其組合。在一示例中，所述溝渠的蝕刻可包括使用氟系（fluorine-based）化學品（例如CF4 、SF6 、CH2 F2 、CHF3 以及/或C2 F6 ）的電漿乾式蝕刻製程。在另一示例中，濕式蝕刻法可包括在稀釋氫氟酸（diluted hydrofluoric acid，DHF）、氫氧化鉀（potassium hydroxide，KOH）溶液、氨水（ammonia）、含有氫氟酸（HF）溶液、硝酸（nitric acid，HNO3 ）以及/或醋酸（acetic acid，CH3 COOH）以及/或其他合適的濕式蝕刻劑中進行蝕刻。
在第一溝渠430形成之後，可藉由其他蝕刻製程移除第一圖案化硬罩幕410。在一示例中，第一圖案化硬罩幕410可以是光阻圖案，第一圖案化硬罩幕410可藉由濕式剝除法以及/或電漿灰化法來移除。
參照圖1、圖6A以及圖6B，方法100進行到步驟110，沿著第一溝渠430的側壁形成介電間隙壁510。在一些實施例中，介電間隙壁510可藉由沿著第一溝渠430的側壁沈積介電間隙壁層505（如圖6A所示），接著藉由非等向性乾式蝕刻製程蝕刻介電間隙壁層505，以形成介電間隙壁510（如圖6B所示）。在一些實施例中，介電間隙壁層505可包括氧化矽、氮化矽、氮氧化矽、氮碳化矽（silicon carbon nitride）、低介電常數氮化物（low-k nitride）以及/或其組合。介電間隙壁層505可包括多層膜，例如氧化矽膜與氮化矽膜。介電間隙壁510的形成可包括沈積法與非等向性蝕刻法。在一些示例中，沈積法可包括CVD、ALD以及/或其他合適的方法。在一些示例中，非等向性蝕刻製程可包括乾式蝕刻製程，例如具有偏壓（bias）與合適的蝕刻劑（例如是CF4 、SF6 、NF3 、CH2 F2 以及/或其組合）的電漿蝕刻製程。在蝕刻製程中，第一溝渠430底部的介電間隙壁層505被移除。因此，在第一溝渠430的第一子集（subset）（其被稱為第一子溝渠430A）內的部分S/D接觸金屬270被暴露出來。在第一溝渠430的另一子集（其被稱為第二子溝渠430B）內的第一介電層260的一部分被暴露出來。
參照圖1與圖7，方法100進行到步驟112，於基底210上形成犧牲層610，其填入第一子溝渠430A與第二子溝渠430B中。犧牲層610可包括旋塗式玻璃、氧化矽、氮化矽、氮氧化物、碳化矽以及/或其他合適材料。在一些實施例中，犧牲層610的材料與介電間隙壁510、第二介電層310以及第一介電層260不同，藉此可於後續蝕刻製程中達到蝕刻選擇性。犧牲層610可藉由CVD、PVD、ALD、旋轉塗佈法或其他合適技術來沈積。此外，亦可進行CMP，以研磨掉過多的犧牲層610並平坦化犧牲層610的頂面。
參照圖1與圖8，方法100進行到步驟114，於犧牲層610上形成第二圖案化硬罩幕620。在本實施例中，第二圖案化硬罩幕620具有第二開口625，其對齊第二子溝渠430B。所形成的第二圖案化硬罩幕620在許多方面與上述圖4所討論的第一圖案化硬罩幕410相似，包括該處所討論的材料。
參照圖1與圖9，方法100進行到步驟116，當第一子溝渠430A中的犧牲層610被第二圖案化硬罩幕620覆蓋時，透過第二開口625凹蝕犧牲層610，以暴露出沿著第二子溝渠430B的側壁之介電間隙壁510的頂部。蝕刻製程可包括濕式蝕刻製程、乾式蝕刻製程以及/或其組合。在一示例中，乾式蝕刻製程可藉由含氟氣體（例如CF4 、SF6 、CH2 F2 、CHF3 以及/或C2 F6 ）、其他合適氣體，以及/或電漿氣體，以及/或其組合來實施。在一些實施例中，所選擇的蝕刻製程可以選擇性蝕刻犧牲層610，而不蝕刻介電間隙壁510。在本實施例中，第二子溝渠430B中的犧牲層610被凹蝕，使得犧牲層610的一部分仍殘留在第二子溝渠430B中。
參照圖1與圖10A，方法100進行到步驟118，在第一子溝渠430A中的犧牲層610被第二圖案化硬罩幕620覆蓋時，凹蝕（回拉（pulling-back））第二子溝渠430B中的介電間隙壁510。被凹蝕的介電間隙壁510可被標示為標號510’。因此，介電間隙壁510具有第一高度h1 ，而被凹蝕的介電間隙壁510’具有第二高度h2 ，其中第二高度h2 小於第一高度h1 。蝕刻製程可包括濕式蝕刻製程、乾式蝕刻製程以及/或其組合。在本實施例中，所選擇的蝕刻製程可以選擇性蝕刻介電間隙壁510，而不會實質地蝕刻剩餘的犧牲層610。在一實施例中，被凹蝕的介電間隙壁510’的頂面與第二子溝渠430B內的剩餘的犧牲層610的頂面共平面。
在凹蝕第二子溝渠430B中的介電間隙壁510之後，可藉由適當的蝕刻製程移除第二圖案化硬罩幕620。在一示例中，第二圖案化硬罩幕620可以是光阻圖案，第二圖案化硬罩幕620可隨後藉由濕式剝除法以及/或電漿灰化法移除，如圖10B所示。
參照圖1與圖11，方法100進行到步驟120，移除第一子溝渠430A與第二子溝渠430B中的犧牲層610。蝕刻製程可包括濕式蝕刻製程、乾式蝕刻製程以及/或其組合。在本實施例中，所選擇的蝕刻製程可以選擇性蝕刻犧牲層610，而實質上不蝕刻介電間隙壁510、510’、第一介電層260以及S/D接觸金屬270。因此，介電間隙壁510配置在第一子溝渠430A中的整個側壁上，而被凹蝕的介電間隙壁510’配置在第二子溝渠430B的下部的側壁上且未配置在上部的側壁上（亦即，其由部分第二介電層310所定義）。在本實施例中，第二子溝渠430B的上部具有第一寬度w1 ，而第二子溝渠430B的下部具有第二寬度w2 ，第二寬度w2 小於第一寬度w1 。
參照圖1與圖12，方法100進行到步驟122，在第一子溝渠430A與第二子溝渠430B中沈積第一金屬層710。在一些實施例中，在沈積第一金屬層710之前，可在第一子溝渠430A與第二子溝渠430B中沈積膠層（glue layer），以提升材料的黏著性。膠層可包括氮化鈦（TiN）、氮化鉭（TaN）、氮化鎢（WN）、鈦矽氮化物（TiSiN）或鉭矽氮化物（TaSiN）。第一金屬層710可包括銅（Cu）、鋁（Al）、鎢（W）、銅、銅鎂（CuMn）、銅鋁（CuAl）或銅矽（CuSi），或其他合適的導電材料。在一實施例中，第一金屬層710包括W。膠層與第一金屬層710可藉由PVD、CVD、有機金屬化學氣相沈積法（metal-organic chemical vapor deposition，MOCVD）或電鍍法來沈積。在一些實施例中，可進行CMP製程，以移除過多的第一金屬層710。在第一子溝渠430A與第二子溝渠430B中所留下的第一金屬層710分別形成第一金屬特徵720以及第二金屬特徵730。
因此，在第一金屬特徵720旁有沿著其側壁的介電間隙壁510；而在第二金屬特徵730旁有沿著其下部之側壁的被凹蝕的介電間隙壁510’且部分第二介電層310定義其上部。如圖所示，第二金屬特徵730的上部位於被凹蝕的介電間隙壁510’的頂面上。因此，第二金屬特徵730的上部具有第一寬度w1 ，第二金屬特徵730的下部具有第二寬度w2 ，而第一金屬特徵720則具有均勻的寬度。
在本實施例中，介電間隙壁510、510’可提升第一金屬特徵720與HK/MGs（230A、230B）之間的電性絕緣以及第二金屬特徵730與HK/MG（230B）之間的電性絕緣。在一些實施例中，第一金屬特徵720與第二金屬特徵730可提供垂直與水平的電性佈線（routing）。舉例來說，第一金屬特徵720透過S/D接觸金屬270與S/D特徵250電性連接，而第二金屬特徵730可以是水平的電性佈線中的金屬導線。
參照圖1與圖13，方法100進行到步驟124，於第二介電層310、第一金屬特徵720以及第二金屬特徵730上形成第三介電層810。所形成的第三介電層810在許多方面與圖2所討論的第一介電層260相似，其包括在該處所討論的材料。
參照圖1與圖14A，方法100進行到步驟126，於第三介電層810上形成第三圖案化硬罩幕820。在本實施例中，第三圖案化硬罩幕820具有與HM/MG 230A對齊的第三開口825以及與第二金屬特徵730對齊的第四開口826。所形成的第三圖案化硬罩幕820在許多方面與圖4所討論的第一圖案化硬罩幕410相似，包括該處所討論的材料。
在本實施例中，第二金屬特徵730具有較寬的上部寬度（第一寬度w1 ），第四開口826變得可以容忍偏心對準（off-center alignment）第二金屬特徵730（例如圖14B所示，第四開口826對準介電間隙壁510’其中一側）。這提供多個優點，例如緩解微影製程的解析度的限制，並增加形成第四開口826時的圖案化製程的製程裕度（process window），特別是當半導體元件200尺寸縮小，使得第一金屬特徵720與第二金屬特徵730的寬度變得愈來愈小的時候。
參照圖1與圖15A，方法100進行到步驟128，透過第三開口825蝕刻第三介電層810、第二介電層310以及GHM 235以形成第二溝渠830，並透過第四開口826蝕刻第三介電層810以形成第三溝渠840。如圖15A所示，第二溝渠830（其延伸穿過第三介電層810、第二介電層310以及GHM 235）比第三溝渠840（其延伸穿過第三介電層810）深。
如上述所提到的，期望在相同蝕刻製程中（或是同時）形成第二溝渠830與第三溝渠840。為了達到上述目的，第二金屬特徵730可視為蝕刻停止層（etch-stop-layer），以防止第三溝渠840進一步地被蝕刻；而第二溝渠830則繼續延伸穿過第二介電層310 與GHM 235，而到達HK/MG 230A。蝕刻製程可包括選擇性濕式蝕刻製程、選擇性乾式蝕刻製程以及/或其組合。通常金屬層（例如第二金屬特徵730）在介電質的蝕刻製程（例如蝕刻第二介電層310與GHM 235的製程）中的耐受度佳，因此，可緩解在蝕刻製程選擇具有適當選擇性的蝕刻劑的限制，且蝕刻製程具有彈性。在一實施例中，乾式蝕刻製程可使用含氟氣體（例如CF4 、SF6 、CH2 F2 、CHF3 以及/或C2 F6 ）。
參照圖15B，當第四開口826偏心對準第二金屬特徵730的情況時，例如其對準被凹蝕的介電間隙壁510’的其中一側（如圖14B所示）時，第二金屬特徵730的上部具有較寬的寬度（也就是第一寬度w1 ），其可防止被凹蝕的介電間隙壁510’在第二溝渠830延伸至HK/MG 230A的期間被蝕刻。由於被凹蝕的介電間隙壁510’、第二介電層310以及GHM 235皆由介電材料所形成是元件製程中相當常見的，因此，在介電材料之間具有足夠的蝕刻選擇性的蝕刻製程是一種挑戰，特別是同時形成具有兩種不同深度的兩個不同溝渠。如上述，在本實施例中，金屬層（例如第二金屬特徵730）可視為蝕刻停止層，藉此獲得足夠的蝕刻選擇性，並防止被凹蝕的介電間隙壁510’發生不利的蝕穿（etch-through）現象。
在形成第二溝渠830與第三溝渠840之後，第三圖案化硬罩幕820可藉由適當的蝕刻製程移除。在一示例中，第三圖案化硬罩幕820可以是光阻圖案，第三圖案化硬罩幕820可藉由後續濕式剝除法以及/或電漿灰化法來移除。
參照圖1與圖16，方法100進行到步驟130，在第二溝渠830與第三溝渠840中形成第二金屬層910。在一些實施例中，第二金屬層910可包括W、Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu以及/或其他合適的材料，或其組合。第二金屬層910可藉由ALD、PVD、CVD以及/或其他合適的製程來形成。此外，可進行CMP製程以移除過多的第二金屬層910。CMP製程可使得第二金屬層910與第三介電層810具有實質上平坦的頂面。第二溝渠830與第三溝渠840中所留下的第二金屬層910可分別形成第三金屬特徵915與第四金屬特徵916。
在第二溝渠830中，第三金屬特徵915與HK/MG 230A物理接觸；而在第三溝渠840中，第四金屬特徵916與第三金屬特徵730物理接觸。在一些實施例中，S/D接觸金屬270、第一金屬特徵720、第二金屬特徵730、第三金屬特徵915以及第四金屬特徵916可形成各種多層內連線結構，以提供垂直與水平的電性佈線，進而與各種元件特徵（例如S/D特徵250、HK/MG 230A以及/或被動元件）耦接，以形成功能性電路。
半導體元件200可包括其他的特徵，其可藉由後續製程來形成。在方法100之前、期間以及之後可進行其他的步驟，且在方法100的其他實施例中，所述的一些步驟可被取代、消除或任意移動。舉例來說，在一實施例中，步驟116（凹蝕第二子溝渠430B中的犧牲層610）以及步驟118（回拉第二子溝渠430B中的介電間隙壁510）可在一個步驟中進行，使得犧牲層610與介電間隙壁510可透過第二開口625一起回拉。蝕刻製程可包括濕式蝕刻製程、乾式蝕刻製程以及/或其組合。舉例來說，乾式蝕刻製程可藉由含氧氣體、含氟氣體（例如CF4 、SF6 、CH2 F2 、CHF3 以及/或C2 F6 ）來進行。
綜合上述，本揭露提供形成溝渠的方法，其可在一道蝕刻製程中形成不同深度的溝渠。所述方法形成用於淺溝渠的金屬蝕刻停止層（etch stop layer，ESL）結構，以在持續蝕刻較深溝渠的期間在淺溝渠處停止蝕刻。所述方法亦包括回拉側壁間隙壁，以形成較寬之金屬蝕刻停止層結構的上部，藉以保護側壁間隙壁並緩解製程限制。所述方法闡述了抑制淺溝渠蝕穿的問題。所述方法提供一種良好的溝渠形成製程並提升製程裕度。
本揭露提供製造半導體元件的多個不同實施例，其提供優於現今方法的一種改進或更多種改進。在一實施例中，一種半導體元件的製造方法包括於基底上形成第一介電層，所述基底包括閘極結構。於所述第一介電層中形成第一溝渠。沿著所述第一溝渠的側壁形成介電間隙壁，所述第一溝渠的所述側壁由所述第一介電層所定義。移除所述介電間隙壁的一部分以暴露出由所述第一介電層所定義的所述第一溝渠的所述側壁的一部分。在移除所述介電間隙壁的所述一部分之後，所述介電間隙壁的另一部分仍配置在所述第一溝渠內。所述方法亦包括於所述介電間隙壁的所述另一部分上的所述第一溝渠中並沿著所述第一溝渠的所述側壁的被暴露部分形成第一金屬特徵。於所述第一金屬特徵與所述閘極結構上形成第二介電層。於所述第二介電層中形成第二溝渠，以暴露所述第一金屬特徵的一部分。於所述第二介電層以及所述第一介電層中形成第三溝渠，以暴露所述閘極結構的一部分。所述第二溝渠與所述第三溝渠在同一蝕刻製程中形成。
在另一實施例中，一種方法包括於基底上形成第一介電層。所述第一介電層環繞所述基底上的閘極結構。所述方法亦包括於所述第一介電層上形成第二介電層。形成第一溝渠以延伸通過所述第二介電層至所述第一介電層。沿著所述第一溝渠的側壁形成第一介電間隙壁，所述第一溝渠的所述側壁由所述第二介電層所定義。移除所述第一介電間隙壁的第一部分，以暴露出由所述第二介電層所定義的所述第一溝渠的所述側壁的一部分。在移除所述第一介電間隙壁的所述第一部分之後，所述第一介電間隙壁的第二部分仍配置在所述第一溝渠內。所述方法亦包括於所述第一溝渠中形成第一金屬特徵，其沿著所述第一溝渠的所述側壁的被暴露的部分且配置在所述第一介電間隙壁的所述第二部分上。於所述第一金屬特徵與所述閘極結構上形成第三介電層。在相同蝕刻製程期間，形成第二溝渠與第三溝渠。所述第二溝渠延伸通過所述第二介電層至所述第一金屬特徵。所述第三溝渠延伸通過所述第三介電層、所述第二介電層至所述閘極結構。
在另一實施例中，一種半導體元件包括閘極結構配置於基底上。第一介電層配置於所述基底上與閘極結構上。所述元件亦包括第一金屬特徵配置於所述第一介電層中。所述第一金屬特徵具有上部與下部，所述上部具有第一寬度，而所述下部具有第二寬度，所述第二寬度與所述第一寬度不同。所述元件亦包括介電間隙壁沿著所述第一金屬特徵的所述下部配置。所述第一金屬特徵的所述上部配置在所述介電間隙壁上。所述元件亦包括第二介電層配置於所述第一介電層上與所述第一金屬特徵上。所述元件亦包括第二金屬特徵延伸通過所述第二介電層，以與所述第一金屬特徵物理接觸。第三金屬特徵延伸通過所述第二介電層與所述第一介電層，以與所述閘極結構物理接觸。
以上概述了數個實施例的特徵，使本領域具有通常知識者可更佳了解本揭露的態樣。本領域具有通常知識者應理解，其可輕易地使用本揭露作為設計或修改其他製程與結構的依據，以實行本文所介紹的實施例的相同目的及/或達到相同優點。本領域具有通常知識者還應理解，這種等效的配置並不悖離本揭露的精神與範疇，且本領域具有通常知識者在不悖離本揭露的精神與範疇的情況下可對本文做出各種改變、置換以及變更。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧方法
102、104、106、108、110、112、114、116、118、120、122、124、126、128、130‧‧‧步驟
200‧‧‧半導體元件
205‧‧‧初始結構
210‧‧‧基底
220‧‧‧絕緣特徵
230A、230B、230C‧‧‧第一導電特徵
235‧‧‧閘極硬罩幕
240‧‧‧閘極間隙壁
250‧‧‧第二導電特徵
260‧‧‧第一介電層
270‧‧‧第三導電特徵
310‧‧‧第二介電層
410‧‧‧第一圖案化硬罩幕
420‧‧‧第一開口
430‧‧‧第一溝渠
430A‧‧‧第一子溝渠
430B‧‧‧第二子溝渠
505‧‧‧介電間隙壁層
510‧‧‧介電間隙壁
510’‧‧‧被凹蝕的介電間隙壁
610‧‧‧犧牲層
620‧‧‧第二圖案化硬罩幕
625‧‧‧第二開口
710‧‧‧第一金屬層
720‧‧‧第一金屬特徵
730‧‧‧第二金屬特徵
810‧‧‧第三介電層
820‧‧‧第三圖案化硬罩幕
825‧‧‧第三開口
826‧‧‧第四開口
830‧‧‧第二溝渠
840‧‧‧第三溝渠
910‧‧‧第二金屬層
915‧‧‧第三金屬特徵
916‧‧‧第四金屬特徵
h1‧‧‧第一高度
h2‧‧‧第二高度
w1‧‧‧第一寬度
w2‧‧‧第二寬度
圖1繪示為依照一些實施例的一種半導體元件的製造方法的流程圖。 圖2繪示為依照一些實施例的一種初始結構的剖面示意圖。 圖3、4、5、6A、6B、7、8、9、10A、10B、11、12、13、14A、14B、15A、15B以及16為依照一些實施例的一種半導體元件的剖面示意圖。

Claims (10)

  1. 一種半導體元件的製造方法，包括：於基底上形成第一介電層，所述基底包括閘極結構；於所述第一介電層中形成第一溝渠；沿著所述第一溝渠的側壁形成介電間隙壁，所述第一溝渠的所述側壁由所述第一介電層所定義；移除所述介電間隙壁的一部分以暴露出由所述第一介電層所定義的所述第一溝渠的所述側壁的一部分，其中，在移除所述介電間隙壁的所述部分之後，所述介電間隙壁的另一部分仍配置在所述第一溝渠內；於所述第一溝渠中形成第一金屬特徵，所述第一金屬特徵位於所述介電間隙壁的所述另一部分上並沿著所述第一溝渠的所述側壁的被暴露部分；於所述第一金屬特徵與所述閘極結構上形成第二介電層；以及形成穿過所述第二介電層的第二溝渠，以暴露所述第一金屬特徵的一部分，並穿過所述第二介電層與所述第一介電層形成第三溝渠，以暴露所述閘極結構的一部分，其中所述第二溝渠與所述第三溝渠在同一蝕刻製程中形成。
  2. 如申請專利範圍第1項所述的半導體元件的製造方法，其中移除所述介電間隙壁的所述部分以暴露出由所述第一介電層所定義的所述第一溝渠的所述側壁的所述部分包括：於所述第一溝渠中形成犧牲層；凹蝕所述第一溝渠內的所述犧牲層；凹蝕所述介電間隙壁，其中，在凹蝕所述介電間隙壁之後，所留下的介電間隙壁的頂面與所述第一溝渠內的被凹蝕的犧牲層的頂面為共平面；以及移除所述被凹蝕的犧牲層。
  3. 如申請專利範圍第1項所述的半導體元件的製造方法，其中於所述第一介電層中形成所述第一溝渠包括：於所述第一介電層中形成第四溝渠，其延伸至源極/汲極接觸金屬。
  4. 如申請專利範圍第3項所述的半導體元件的製造方法，在移除所述介電間隙壁的所述部分以暴露出由所述第一介電層所定義的所述第一溝渠的所述側壁的所述部分期間，更包括以硬罩幕覆蓋所述第四溝渠。
  5. 如申請專利範圍第1項所述的半導體元件的製造方法，更包括在所述第一金屬特徵上的所述第二溝渠中與所述閘極結構上的所述第三溝渠中分別形成金屬層。
  6. 一種半導體元件的製造方法，包括：於基底上形成第一介電層，其中所述第一介電層環繞所述基底上的閘極結構；於所述第一介電層上形成第二介電層；形成延伸穿過所述第二介電層至所述第一介電層的第一溝渠；形成沿著所述第一溝渠的側壁的第一介電間隙壁，所述第一溝渠的所述側壁由所述第二介電層所定義；移除所述第一介電間隙壁的第一部分，以暴露出由所述第二介電層所定義的所述第一溝渠的所述側壁的一部分，其中，在移除所述第一介電間隙壁的所述第一部分之後，所述第一介電間隙壁的第二部分仍配置在所述第一溝渠內；於所述第一溝渠中形成第一金屬特徵，其沿著所述第一溝渠的所述側壁的被暴露的部分，且在所述第一介電間隙壁的所述第二部分上；於所述第一金屬特徵與所述閘極結構上形成第三介電層；以及在相同蝕刻製程期間，形成第二溝渠與第三溝渠，所述第二溝渠延伸穿過所述第二介電層至所述第一金屬特徵，所述第三溝渠延伸穿過所述第三介電層以及所述第二介電層至所述閘極結構。
  7. 如申請專利範圍第6項所述的半導體元件的製造方法，其中所述第一金屬特徵具有上部與下部，所述上部具有第一寬度，所述下部具有第二寬度，所述第一寬度大於所述第二寬度。
  8. 如申請專利範圍第6項所述的半導體元件的製造方法，其中形成延伸穿過所述第二介電層至所述第一介電層的所述第一溝渠包括：形成延伸穿過所述第二介電層的第四溝渠，其中形成沿著所述第一溝渠的所述側壁的所述第一介電間隙壁包括：沿著由所述第二介電層所定義的所述第四溝渠的側壁形成第二介電間隙壁，其中於所述第一溝渠中形成所述第一金屬特徵包括：於所述第四溝渠中形成第二金屬特徵，且其中在所述第一溝渠中形成所述第一金屬特徵且在所述第四溝渠中形成所述第二金屬特徵之後，所述第一介電間隙壁具有第一高度，而所述第二介電間隙壁具有第二高度，所述第二高度與所述第一高度不同。
  9. 如申請專利範圍第6項所述的半導體元件的製造方法，其中形成延伸穿過所述第二介電層至所述第一介電層的所述第一溝渠包括：形成延伸穿過所述第二介電層至源極/汲極接觸金屬的第四溝渠，其中於所述第一溝渠中形成所述第一金屬特徵包括：於所述第四溝渠中形成第二金屬特徵，其中所述第一金屬特徵具有上部與下部，所述上部具有第一寬度，而所述下部具有第二寬度，所述第二寬度與所述第一寬度不同，其中所述第二金屬特徵具有均勻的寬度。
  10. 一種半導體元件，包括：閘極結構，配置於基底上且被第一介電層環繞；第二介電層，配置於所述基底上與所述第一介電層上；第一金屬特徵，配置於所述第二介電層中，所述第一金屬特徵具有上部與下部，所述上部具有第一寬度，而所述下部具有第二寬度，所述第二寬度與所述第一寬度不同；介電間隙壁，沿著所述第一金屬特徵的所述下部配置，其中所述第一金屬特徵的所述上部配置在所述介電間隙壁上；第三介電層，配置於所述第二介電層上與所述第一金屬特徵上；第二金屬特徵，延伸穿過所述第三介電層，以與所述第一金屬特徵物理接觸；以及第三金屬特徵，延伸穿過所述第三介電層與所述第二介電層，以與所述閘極結構物理接觸。
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