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CN107230702A - 半导体器件及其制造方法 - Google Patents

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CN107230702A
CN107230702A CN201710183215.5A CN201710183215A CN107230702A CN 107230702 A CN107230702 A CN 107230702A CN 201710183215 A CN201710183215 A CN 201710183215A CN 107230702 A CN107230702 A CN 107230702A
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dielectric
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本发明的实施例提供了一种制造半导体器件的方法，包括：在包括栅极结构的衬底上方形成第一介电层；在第一介电层中形成第一沟槽；沿着第一沟槽的侧壁形成介电间隔件；去除介电间隔件的一部分以暴露侧壁的一部分；在介电间隔件的另一部分上方并沿着第一沟槽的侧壁的暴露部分于第一沟槽中形成第一金属部件；在第一金属部件和栅极结构上方形成第二介电层；以及在同一蚀刻工艺中，形成穿过第二介电层以暴露第一金属部件的一部分的第二沟槽和穿过第二介电层和第一介电层以暴露栅极结构的一部分的第三沟槽。本发明的实施例还提供了一种半导体器件。

Description

半导体器件及其制造方法
技术领域
本发明的实施例涉及半导体领域，更具体地涉及半导体器件及其制造方法。
背景技术
半导体集成电路(IC)行业经历了快速增长。集成电路设计和材料的技术进步已生产出几代IC，其每一代都比上一代更小，更复杂。在集成电路的发展过程中，功能密度(即每个芯片区互连器件的数量)普遍增加，而其几何尺寸(即使用制造工艺中可制造的最小组件或线)则在减小。
这种按比例缩小工艺一般通过提高生产效率和降低相关成本来提供效益。该按比例缩小也增加了加工和制造IC的复杂度。为实现这些技术进步，IC加工和制造中需要类似的发展。一个区域就是晶体管和其他器件之间的布线或互连。尽管对其预期用途，现存制造IC器件的方法已大体足够，但其并非在所有方面都完全满足。例如，在为形成具有不同深度的沟槽而开发的鲁棒性工艺中，挑战也随之而来。
发明内容
本发明的实施例提供了一种制造半导体器件的方法，包括：在包括栅极结构的衬底上方形成第一介电层；在所述第一介电层中形成第一沟槽；沿着所述第一沟槽的侧壁形成介电间隔件，所述第一沟槽的侧壁由所述第一介电层限定；去除所述介电间隔件的一部分以暴露由所述第一介电层限定的第一沟槽的侧壁的一部分，其中，在去除所述介电间隔件的一部分后，所述介电间隔件的另一部分仍设置在所述第一沟槽内；在所述介电间隔件的另一部分上方并沿着所述第一沟槽的侧壁的暴露部分于所述第一沟槽中形成第一金属部件；在所述第一金属部件和所述栅极结构上方形成第二介电层；以及形成穿过所述第二介电层的第二沟槽以暴露所述第一金属部件的一部分，并形成穿过所述第二介电层和所述第一介电层的第三沟槽以暴露所述栅极结构的一部分，其中，所述第二沟槽和所述第三沟槽在同一蚀刻工艺中形成。
本发明的实施例还提供了一种制造半导体器件的方法，包括：在衬底上方形成第一介电层，其中，所述第一介电层环绕设置在所述衬底上方的栅极结构；在所述第一介电层上方形成第二介电层；形成延伸穿过所述第二介电层至所述第一介电层的第一沟槽；沿着所述第一沟槽的侧壁形成第一介电间隔件，所述第一沟槽的侧壁由所述第二介电层限定；去除所述第一介电间隔件的第一部分以暴露由所述第二介电层限定的第一沟槽的侧壁的一部分，其中，在去除所述第一介电间隔件的第一部分后，所述第一介电间隔件的第二部分仍设置在所述第一沟槽内；沿着所述第一沟槽的侧壁的暴露部分在所述第一沟槽中并且在所述第一介电间隔件上形成第一金属部件；在所述第一金属部件和所述栅极结构上方形成第三介电层；以及在同一蚀刻工艺期间，形成延伸穿过所述第二介电层至所述第一金属部件的第二沟槽和延伸穿过所述第三介电层和所述第二介电层至所述栅极结构的第三沟槽。
本发明的实施例还提供了一种半导体器件，包括：栅极结构，设置在衬底上方；第一介电层，设置在所述衬底上方，包括在所述栅极结构上方；第一金属部件，设置在所述第一介电层中，所述第一金属部件具有上部和下部，所述上部具有第一宽度，所述下部具有与所述第一宽度不同的第二宽度，介电间隔件，沿着所述第一金属部件的下部设置，其中，所述第一金属部件的上部设置在所述介电间隔件上方；第二介电层，设置在所述第一介电层上方，包括在所述第一金属部件上方；第二金属部件，延伸穿过所述第二介电层以与所述第一金属部件物理接触；以及第三金属部件，延伸穿过所述第二介电层和所述第一介电层以与所述栅极结构物理接触。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1是根据一些实施例构建的制造半导体器件的示例方法的流程图。
图2是根据一些实施例的示例初始结构的截面图。
图3、图4、图5、图6A、图6B、图7、图8、图9、图10A、图10B、图11、图12、图13、图14A、图14B、图15A、图15B及图16是根据一些实施例的示例半导体器件的截面图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。
图1根据是一些实施例制造一个或多个半导体器件的方法100的流程图。方法100是一个示例，并不旨在将本发明限制为超出权利要求书中明确列举的内容。在方法100之前、期间及之后可提供额外操作，且可为该方法的额外实施例替换、消除，或重定位一些所述操作。方法100参考图2中所示的半导体器件200的初始结构205以及图3至图16中所示的半导体器件200在下文中进行详述。
如下面所要阐明的，器件200是一个平面的FET器件。这并不一定限制任何类型的器件、任何数量的器件、任何数量的区域或任何结构或区域的配置的实施例。例如，所提供的主题可于制造FinFET器件和其他类型的多栅极FET器件中应用。此外，器件200可以是在集成电路加工过程中的中间器件或其一部分，可以包括静态随机存取存储器(SRAM)和/或逻辑电路、无源元件，比如电阻器、电容器、电感器，及有源元件，比如P型FET(PFET)、N型FET(NFET)、FinFET、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高电压晶体管、高频晶体管，其它存储单元及其组合。
参考图1和图2，方法100通过接收半导体器件200的初始结构205在步骤102处开始。初始结构205包括衬底210。衬底210可以为块状硅衬底。或者，衬底210可以包括晶体结构的硅或锗等元素半导体；硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟等化合物半导体；或其混合物。可能的衬底210也可以包括绝缘体上硅(SOI)衬底。SOI衬底通过注氧隔离(SIMOX)、晶圆接合和/或其他合适的方法制造。
一些示例性衬底210也包括绝缘层。绝缘层包括任何合适的材料，包括二氧化硅、蓝宝石和/或其组合。示例性绝缘层可以为埋藏氧化层(BOX)。绝缘体通过任何合适的工艺形成，例如注入(如SIMOX)、氧化、沉积和/或其他合适的工艺。在一些示例性衬底210中，绝缘层为绝缘体上硅衬底的组件(如层)
衬底210也可以包括各种掺杂区。掺杂区可以掺杂有P型掺杂剂，例如硼或BF2；N型掺杂剂，例如磷或砷；或其组合。掺杂区可以以P阱结构、N阱结构、双阱结构或使用凸起的结构直接在衬底210上形成。衬底210可以进一步包括各种有源区，例如为N型金属氧化物半导体晶体管器件配置的区域和为P型金属氧化物半导体晶体管器件配置的区域。
衬底210也可以包括各种隔离部件220。隔离部件220在衬底210中分隔各种器件区域。隔离部件220包括使用不同加工技术形成的不同结构。例如，隔离部件220可以包括浅沟槽隔离(STI)部件。STI的形成可包括在衬底210上蚀刻沟槽，并使用二氧化硅、氮化硅或氮氧化硅等绝缘材料填充沟槽。填充的沟槽具有多层结构，例如使用氮化硅填充沟槽的热氧化物衬垫层。执行化学机械抛光(CMP)以回抛光过多的绝缘材料并平坦化隔离部件220的顶面。
初始结构205也包括在衬底210上方的多个第一导电部件230A、230B和230C。在一些实施例中，第一导电部件230A、230B和230C可以为包括高K/金属栅极堆叠件(HK/MG)的栅极结构。或者，在一些实施例中，第一导电部件230A、230B和230C也可以包括一部分互连结构，例如接触件、金属通孔和/或金属线。在一个实施例中，第一导电部件230A、230B和230C包括电极、电容器、电阻器和/或电阻器的一部分。为了简化和清楚的目的，第一导电部件230A、230B和230C被称为HK/MG、230A、230B和230C。
HK/MG、230A、230B和230C可以包括界面层、栅极介电层、功函数金属层和填充层。界面层可以包括介电材料，例如二氧化硅或氮氧化硅，且可以通过化学氧化、热氧化、ALD、CVD，和/或其它合适的电介质来形成。栅极介电层可以包括高K介电层，例如二氧化铪(HfO2)、氧化锆(ZrO2)、氧化镧(La2O3)、二氧化钛(TiO2)、氧化钇(Y2O3)、钛酸锶(SrTiO3)、其他金属氧化物或其组合。栅极介电层可以由ALD和/或其它合适的方法形成。功函数金属层可以为NFET的N型功函数层或为PFET的P型功函数层，且可以通过CVD、PVD和/或其他合适的工艺沉积。P型功函数层包括具有足够大的有效功函数的金属，其于氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、钨(W)、铂(Pt)或其组合中选择但并不限于该组合。N型功函数层包括具有足够低的有效功函数的金属，其于钛(Ti)、铝(Al)、碳化钽(TaC)、碳化氮化钽(TaCN)、硅氮化钽(TaSiN)其组合中选择但并不限于该组合。填充层可以包括铝(AL)、钨(W)或铜(Cu)和/或其他合适的材，并通过CVP、PVD、电镀和/或其他合适的工艺形成。可以执行CMP工艺以去除HK/MG堆叠件、230A、230B和230C中多余的材料，并平坦化初始结构205的顶面。
在一些实施例中，在执行高热温度工艺(例如源极/漏极形成期间的热工艺)后，伪栅极堆叠件首先形成，并在稍后被HK/MG、230A、230B和230C替换。伪栅极堆叠件可以包括伪栅极介电层和多晶硅层，并且可通过沉积、图案化和蚀刻工艺形成。
在一些实施例中，栅极硬掩模(GHM)235在HK/MG、230A、230B和230C的各顶部上形成。GHM 235可以包括钛(Ti)、二氧化钛、TiN、TiSiN、钽(Ta)、氧化钽、TaN、TaSiN、氮化硅、二氧化硅、碳化硅、氮化硅碳化物、锰(Mn)、钴(Co)、钌(Ru)、WN、氮化铝、氧化铝和/或其他合适的材料。GHM 235可通过沉积、光刻、图案化和蚀刻工艺形成。
在一些实施例中，栅极间隔件240可以沿着HK/MG、230A、230B和230C的侧壁形成。栅极间隔件240可以包括氮化硅等介电材料。或者，栅极间隔件240可以包括碳化硅、氧氮化硅、和/或其他合适的材料。栅极间隔件240可以通过沉积栅极间隔件层，再各向异性干蚀刻栅极间隔件层形成。
初始结构205也可以包括在衬底210上方的第二导电部件250。第二导电部件250的顶面可以与去HK/MG堆叠件、230A、230B和230C不在同一水平面上。例如，第二导电部件250的顶面可以大幅度低于HK/MG堆叠件、230A、230B和230C的顶面。第二导电部件250可以通过如沉积、光刻和蚀刻等工艺形成。在一些实施例中，第二导电部件250为源极漏极(S/D)部件，位于HK/MG 230A旁边并由其分离。或者，在一些实施例中，第二导电部件250也可以包括一部分互连结构，例如接触件、金属通孔和/或金属线。在一个实施例中，第二导电部件250包括电极、电容器、电阻器和/或电阻器的一部分。为了简化和清楚的目的，第二导电部件250在下文中被称为S/D部件250。
此处，S/D部件250其中之一为源极部件，另一S/D部件250为漏极部件。在一个实施例中，位于HK/MG 230A旁边的一部分衬底210被开槽形成S/D凹槽，然后S/D部件250通过外延生长工艺例如CVD、VPE和/或UHV-CVD、分子束外延和/或其他合适的工艺在S/D凹槽上方形成。S/D部件250可以包括锗(锗)、硅(Si)、砷化镓(GaAs)、砷化铝镓(AlGaAs)、硅锗(SiGe)、砷化镓磷(GaAsP)、锑化镓(GaSb)、锑化铟(InSb)、铟镓砷(InGaAs)、砷化铟(InAs)或其他合适的材料。S/D部件250可以通过外延生长工艺形成，例如CVD沉积技术(如汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其它合适的工艺。S/D部件250可以在外延工艺期间被原位掺杂。或者，当S/D部件250未被原位掺杂时，执行注入工艺(即结注入工艺)掺杂S/D部件250。可以执行一个或多个退火工艺以激活掺杂剂。
在本实施例中，初始结构205包括置于衬底210上方的包括完全填充HK/MG堆叠件230B和230C之间的间的第一介电层260。第一介电层260可以包括四乙基原硅酸盐(TEOS)氧化物、未掺杂硅酸盐玻璃，或掺杂氧化硅，如硼磷硅玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂硅玻璃(BSG)，和/或其他合适的介电材料。第一介电层260也可以包括具有介电常数(K)低于热二氧化硅(因而被称为低K介电材料层)的介电材料。低K介电材料可以包括含碳材料、有机硅酸盐(OSG)玻璃、含成孔剂材料、氢硅酸盐类(HSQ)介电材料、硅氧烷(MSQ)介电材料，碳掺杂氧化物(CDO)介电材料、氢化硅氧碳化物(SiCOH)介电材料、苯并环丁烯(BCB)介电材料、芳环丁烯基介电材料、聚亚苯基介电材料、其他合适的材料和/或其组合。第一介电层260可以包括单层或多层。第一介电层260可以通过CVD、ALD、旋涂和/或其他合适的技术沉积。
初始结构205也可以包括相应S/D部件250上方的第三导电部件270。在本实施例中，第三导电部件270为S/D接触金属。如图所示，S/D接触金属270延伸至相应S/D部件250。S/D接触金属270可以包括铜(Cu)、铝(Al)、钨(W)、铜、铜镁合金(CuMn)、铜铝合金(CuAl)或铜硅(CuSi)和/或其他合适的导电材料。S/D接触金属270的形成可以包括形成沟槽和使用金属层填充沟槽；及执行化学机械抛光(CMP)工艺以平坦化顶面并去除过多金属层。
参考图1和图3，一旦接收初结构205，方法100则进行至通过在初始结构205上方(包括在HK/MG堆叠件、230A、230B和230C、第一介电层260和S/D接触金属270上方)形成第二介电层310的步骤104。第二介电层310的形成与上述讨论的与图2相关的第一介电层260的形成在很多方面具有相似性，包括其中讨论的材料。
通常，一个或多个薄膜层可以在第二介电层310上方形成，再形成沟槽以接触位于薄膜层不同水平位置(深度)的相应部件。为实现简化工艺和节约成本，有必要在相同蚀刻工艺期间(即同时)形成具有不同深度的沟槽。为了这样做，有必要在第一沟槽已经达到指定深度/部件而第二沟槽未到达时，停止第一沟槽中的蚀刻工艺而继续进行第二沟槽中的蚀刻工艺以进一步延伸第二沟槽。但是，在第一沟槽中停止蚀刻而在第二沟槽中继续蚀刻也出现了挑战。本公开提供一种方法，该方法在同一蚀刻工艺期间形成具有第一深度(即浅沟槽)的第一沟槽以及具有第二深度(即深沟槽)的第二沟槽，而在第二沟槽的必要继续蚀刻期间避免第一沟槽的继续蚀刻。
参考图1和图4，方法100进行至通过在第二介电层310上方形成具有多个第一开口420的图案化HM 410的步骤106。第一开口420限定其中需形成沟槽的区域。在本实施例中，第一开口420与相应接触金属270及HK/MG 230B和HK/MG 230C之间的一部分第一介电层260对齐。
在一些实施例中，第一图案化的HM 410为图案化光刻胶层并通过光刻工艺形成。示例性光刻过程可以包括形成光刻胶层并通过光刻暴露工艺暴露光刻胶层，执行曝光后烘烤及生成光刻胶层以形成图案化阻焊层。或者，第一图案化HM 410可以通过沉积HM层形成，通过光刻工艺在HM层上方形成图案化光刻胶层并蚀刻HM材料层穿过图案化光刻胶层以形成第一图案化HM 410。
参考图1和图5，方法100进行至通过蚀刻第二介电层310穿过第一开口420以在第二介电层310中形成第一沟槽430的步骤108。换句话说，第二介电层310的部分限定第一沟槽430。在一个实施例中，各第一沟槽430均形成有垂直轮廓。在另一个实施例中，各第一沟槽430均形成有锥形轮廓。在一些实施例中，S/D接触部件270和一部分第一介电层260暴露于相应第一沟槽430中。沟槽蚀刻可以包括湿蚀刻、干蚀刻和/或其组合。举例来说，沟槽蚀刻包括使用氟基化学(如CF4、SF6、CH2F2、CHF3和/或C2F6)等离子干蚀刻工艺。又例如，湿蚀刻工艺可以包括蚀刻稀氢氟酸(DHF)；氢氧化钾(KOH)溶液；氨；含有氢氟酸(HF)的溶液，硝酸(HNO3)，和/或醋酸(CH3COOH)；或其他合适的湿蚀刻。
形成第一沟槽430后，第一图案化HM 410通过另一蚀刻工艺去除。在一个示例中，其中第一图案化HM 410为光刻胶图案化，第一图案化HM410通过湿法剥离和/或等离子灰化去除。
参考图1、图6A和图6B，方法100进行至通过沿着第一沟槽430的侧壁形成介电间隔件510的步骤110。在一些实施例中，介电间隔件510通过沿着第一沟槽430的侧壁沉积介电间隔件层505形成，如图6A所示，再通过各向异性干蚀刻工艺蚀刻介电间隔件层505以形成介电间隔件510，如图6B所示。在一些实施例中，介电间隔件505可以包括二氧化硅、氮化硅、氮氧化硅、氮化硅碳、低K氮化物和/或其组合。介电间隔件层505可以包括多个薄膜，例如氧化硅薄膜和氮化硅薄膜。介电间隔件510的形成可以包括沉积和各向异性蚀刻。在一些示例中，沉积可以包括CVD、ALD和/或其他合适的方法。在一些示例中，各向异性蚀刻可以包括干蚀刻，例如具有偏压和例如CF4、SF6、NF3、CH2F2和/或其组合的合适的蚀刻剂的等离子蚀刻，在蚀刻工艺中，第一沟槽430的底部上的介电间隔件层505也被去除。因此，S/D接触金属270的部分暴露在称为第一子沟槽430A的第一沟槽430的第一子集内，并且第一介电层260的一部分暴露在称为第二子沟槽430B的第一沟槽430的另一子集内。
参考图1和图7，方法100进行至通过在衬底210上方形成牺牲层610，包括填充第一和第二子沟槽430A和430B的步骤112。牺牲层610可以包括旋涂玻璃、二氧化硅、氮化硅、氮氧化物、碳化硅和/或其他合适的材料。在一些实施例中，牺牲层610包括一种不同于介电间隔件510、第二介电层310和第一介电层260的材料以在随后的蚀刻中实现蚀刻选择性。牺牲层610可以通过CVD、PVD、ALD、旋涂和/或其他合适的技术沉积。此外，可以执行CMP以回抛光过多的牺牲层610并平坦化牺牲层610的顶面。
参考图1和图8，方法100进行至通过在牺牲层610上方形成第二图案化HM 620的步骤114。在本实施例中，第二图案化HM 620具有与第二子沟槽430B对齐的第二开口625。第二图案化HM 620的形成与上述讨论的与图4相关的第一图案化HM 410的形成在很多方面具有相似性，包括其中讨论的材料。
参考图1和图9，方法100进行至通过开槽牺牲层610穿过第二开口625以暴露沿着第二子沟槽430B的侧壁的介电间隔件510的顶部，而第一子沟槽430A中的牺牲层610被第二图案化HM 620覆盖的步骤116。蚀刻工艺可以包括湿蚀刻、干蚀刻和/或其组合。举例来说，干蚀刻工艺可以注入含氟气体(如CF4、SF6、CH2F2、CHF3和/或C2F6)、其他合适的气体和/或等离子体，和/或其组合。在一些实施例中，选择蚀刻工艺以选择性地蚀刻牺牲层610，无需蚀刻介电间隔件510。在本实施例中，开槽第二子沟槽430B中的牺牲层610，这样即可保留牺牲层610。
参考图1和图10A，方法100进行至通过在第二子沟槽430B中开槽(拉回(pull-back))介电间隔件510而第一子沟槽430A中的牺牲层610被第二图案化HM 610所覆盖的步骤118。开槽的介电间隔件510由参考数字510’确定。因此，介电间隔件510具有第一高度h1并且开槽的介电间隔件510’具有小于第一高度h1的第二高度h2。蚀刻工艺可以包括湿蚀刻、干蚀刻和/或其组合。在本实施例中，选择蚀刻工艺以选择性地蚀刻介电间隔件510，无需大幅度蚀刻剩余的牺牲层610。在实施例中，开槽介电间隔件510’的顶面与第二子沟槽430B内的剩余牺牲层610的顶面共面。
在第二子沟槽430B中开槽介电间隔件510后，第二图案化HM 620通过适当的蚀刻工艺去除。在一个示例中，如图10B所示，其中第二图案化HM 620为光致抗蚀图案，第二图案化HM 620此后通过湿法剥离和/或等离子灰化去除，。
参考图1和图11，方法100进行至通过从第一和第二子沟槽430A和430B去除牺牲层610的步骤120。蚀刻工艺可以包括湿蚀刻、干蚀刻和/或其组合。在本实施例中，选择蚀刻工艺以选择性地蚀刻牺牲层610，无需大幅度蚀刻介电间隔件510和510’、第一介电层260和S/D接触金属270。因此，在第一子沟槽430A中，介电间隔件510沿着侧壁的整个长度置放(即由部分第二介电层310限定)，而在第二子沟槽430B中，开槽的介电间隔件510’沿着侧壁的下部而没有沿着侧壁的上部置放(即由部分第二介电层310限定)。在本实施例中，第二子沟槽430B具有位于其上部的宽度w1和位于其下部的小于第一宽度w1的第二宽度w2。
参考图1和图12，方法100进行至通过在第一和第二子沟槽430A和430B中沉积第一金属层710的步骤122。在一些实施例中，在沉积第一金属层710之前，在第一和第二子沟槽430A和430B中沉积胶层以增强材料附着力。胶层可以包括氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钛硅(TiSiN)或氮化钽硅(TaSiN)。第一金属层710可以包括铜(Cu)、铝(Al)、钨(W)、铜、铜锰(CuMn)、铜铝(CuAl)或铜硅(CuSi)或其他合适的导电材料。在实施例中，第一金属层710包括W。胶层和第一金属层710可以通过PVD、CVD、金属有机物化学气相沉积(MOCVD)或电镀沉积。在一些实施例中，执行CMP工艺以去除过多的第一金属层710。第一和第二子沟槽430A和430B中剩余的第一金属层710分别形成第一和第二金属部件720和730。
因此，第一金属部件720具有沿着其侧壁的介电间隔件510，而第二金属部件730具有沿着其侧壁的下部的开槽的介电间隔件510’，且第二介电层310的一部分限定其侧壁的上部。如图所示，第二金属部件730的上部位于开槽的介电间隔件510’的顶部。因此，第二金属部件730具有位于其上部的第一宽度w1和位于其下部的第二宽度w2，而第一金属部件720具有一致宽度。
在本实施例中，介电间隔件510和510’增强相应的第一与第二金属部件(720和730)和HK/MG堆叠件(230A和230B)之间的电绝缘。在一些实施例中，第一和第二金属部件720和730提供垂直和水平电布线。例如，第一金属部件720与穿过S/D接触金属270的S/D部件250电连接，而第二金属部件730提供水平电布线的金属线。
参考图1和图13，方法100进行至通过在第二介电层310和第一与第二金属部件720和730上方形成第三介电层810的步骤124。第三介电层810的形成与上述讨论的与图2相关的第一介电层260的形成在很多方面具有相似性，包括其中讨论的材料。
参考图1和图14A，方法100进行至通过在第三介电层810上方形成第三图案化HM820的步骤126。在本实施例中，第三图案化HM 820具有与HM/MG堆叠件230A对齐的第三开口825和与第二金属部件730对齐的第四开口826。第三图案化HM 820的形成与上述讨论的与图4相关的第一图案化HM 410的形成在很多方面具有相似性，包括其中讨论的材料。
在本实施例中，由于第二金属部件730的较宽上部宽度(第一宽度w1)，第四开口826至第二金属部件730的离心对齐(例如其对齐到介电间隔件510’的一侧，如图14B所示)是容许的。这具有优势，例如释放光刻工艺分辨率约束及在形成第四开口826的图案化工艺中扩大工艺窗口，尤其是当器件200按比例缩小，这样第一和第二金属部件720和730的宽度即变得越来越小。
参考图1和图15A，方法100进行至通过蚀刻第三介电层810、第二介电层310及GHM235穿过第三开口825以形成第二沟槽830并蚀刻第三介电层810穿过第四开口826以形成第三沟槽840的步骤128。如图15A所示，第二沟槽830(其同时延伸穿过第三介电层810、第二介电层310及GHM 235)深于第三沟槽840(其延伸穿过第三介电层810)。
如先前所述，有必要在同一蚀刻工艺中(或者换句话说，同时)形成第二沟槽830和第三沟槽840。为实现上述，第二金属部件730充当防止第三沟槽840进一步被蚀刻的蚀刻终止层，而第二沟槽830继续延伸穿过第二介电层310和GHM 235直至接触HK/MG堆叠件230A。蚀刻工艺可以包括选择性湿蚀刻、选择性干蚀刻和/或其组合。由于金属层(如第二金属部件730)通常良好地承受介电蚀刻工艺(如蚀刻第二介电层310和GHM 235)，为适当选择性选择蚀刻剂的蚀刻工艺约束得到放松并获取蚀刻工艺灵活性。在实施例中，干蚀刻工艺包括使用含氟气体(如CF4、SF6、CH2F2、CHF3和/或C2F6)。
参考图15B，对于第四开口826与第二金属部件730离心(off-center)对齐的情况，比如其与开槽的介电间隔件510’的一边对齐(如图14B所示)，在第二沟槽830延伸至HK/MG堆叠件230A期间，具有较宽宽度(即第一宽度w1)的第二金属部件740的上部防止开槽的介电间隔件510’被蚀刻。由于在器件制造中，开槽的介电间隔件510’、第二介电层310和GHM235均由介电材料形成非常普遍，在介电材料中间使用具有适当选择性的蚀刻工艺变得具有挑战性，尤其是同时形成具有两个不同深度的两个不同沟槽时。如上所述，在本实施例中，金属层(如第二金属部件730)充当ESL，从而获得适当的蚀刻选择性并防止开槽的介电间隔件510’上不利的蚀刻穿透。
形成第二和第三沟槽830和840后，第一图案化HM 820通过适当的蚀刻工艺去除。在一个示例中，其中第三图案化HM 820为光刻胶图案，第三图案化HM 820此后通过湿法剥离和/或等离子灰化去除。
参考图1和图16，方法100进行至通过在第二和第三沟槽830和840中形成第二金属层910的步骤130。在一些实施例中，第二金属层910可以包括W、Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu和/或其他合适的材料或其组合。第二金属层910可以由ALD、PVD、CVD和/或其它合适的工艺形成。此外，执行CMP工艺以去除过多的第二金属层910。CMP工艺为第二金属层910和第三介电层810提供大体上平面的顶面。第二沟槽830和第三沟槽840中剩余的第二金属层910分别形成第三金属部件915和第四金属部件916。
在第二沟槽830中，第三金属部件915与HK/MG堆叠件230A物理接触，而在第三沟槽840中，第四金属部件916与第三金属部件730物理接触。在一些实施例中，S/D接触金属270、第一金属部件720、第二金属部件730、第三金属部件915和第四金属部件916形成各种多层互连结构以为联接各种器件部件(如S/D部件250、HK/MG堆叠件230A和/或无源器件)提供垂直和水平电布线以形成功能电路。
半导体器件200可以包括通过后继工艺形成的其他部件。在方法100之前、之中及之后可提供额外步骤，且可为方法100的额外实施例替换、消除，或移动一些所述步骤。例如，在实施例中，步骤116(在第二子沟槽430B中开槽牺牲层610)和步骤118(在第二子沟槽430B中拉回介电间隔件510)在同一步骤中实现，这样通过第二开口625共同拉回牺牲层610和介电间隔件510。蚀刻工艺可以包括湿蚀刻、干蚀刻和/或其组合。例如，干蚀刻工艺可以注入含氧气体，含氟气体(如CF4、SF6、CH2F2、CHF3和/或C2F6)。
基于以上，可知本公开提供在一个蚀刻工艺中形成具有不同深度的沟槽的方法。该方法采用为浅沟槽形成金属蚀刻终止层(ESL)结构以在持续蚀刻较深沟槽期间停止在浅沟槽上蚀刻。该方法也采用拉回侧壁间隔件以形成宽的金属ESL结构的上部以保护侧壁间隔件并松弛工艺约束。该方法展示抑制浅沟槽蚀刻穿透问题。该方法提供具有改进工艺窗口的鲁棒型沟槽形成工艺。
本公开提供制造半导体器件的诸多不同实施例，以为现有方法提供一个或多个改进。在一个实施例中，制造半导体器件的方法包括在包括栅极结构的衬底上方形成第一介电层，在第一介电层中形成第一沟槽，沿着第一沟槽的侧壁形成介电间隔件，第一沟槽的侧壁由第一介电层限定，以及去除介电间隔件的一部分以暴露由第一介电层限定的第一沟槽的侧壁的一部分。去除一部分介电间隔件后，介电间隔件的另一部分仍置于第一沟槽内。一种制造半导体器件的方法，包括在另一部分介电间隔件上方并沿着第一沟槽的侧壁的暴露部分的第一沟槽中形成第一金属部件，在第一金属部件和栅极结构上方形成第二介电层以及形成穿过第二介电层以暴露一部分第一金属部件的第二沟槽和穿过第二介电层和第一介电层以暴露一部分栅极结构的第三沟槽。第二沟槽和第三沟槽在同一蚀刻工艺中形成。
在另一实施例中，方法包括在衬底上方形成第一介电层。第一介电层环绕置于衬底上方的栅极结构。该方法包括在第一介电层上方形成第二介电层，形成穿过第二介电层直至第一介电层的第一沟槽，沿着第一沟槽的侧壁形成第一介电间隔件，第一沟槽的侧壁由第二介电层限定并去除第一部分第一间隔件以暴露第二介电层限定的第一沟槽的一部分侧壁。去除第一介电间隔件的第一部分后，第一介电间隔件的第二部分仍置于第一沟槽内。该方法包括在沿着第一沟槽的侧壁的暴露部分的第一沟槽中和第一介电间隔件上形成第一金属部件，在第一金属部件和栅极结构上方形成第三介电层，以及在同一工艺期间形成延伸穿过第二介电层直至第一金属部件的第二沟槽和延伸穿过第三介电层和第二介电层直至栅极结构的第三沟槽。
在另一实施例中，半导体器件包括置于衬底上方的栅极结构，及置于衬底上方(包括位于栅极结构上方)的第一介电层。该器件也包括置于第一介电层中的第一金属部件，第一金属部件具有第一宽度的上部和具有不同于所述第一宽度的第二宽度的下部，该器件也包括沿着第一金属部件的下部置放的介电间隔件。第一金属部件的上部置于介电间隔件的上方。该器件也包括置于第一介电层上方(包括位于第一金属部件上方)的第二介电层。该器件也包括延伸穿过第二介电层的直至与与第一金属部件物理接触的第二金属部件以及延伸穿过第二介电层和第一介电层直至物理接触栅极结构的第三金属部件。
本发明的实施例提供了一种制造半导体器件的方法，包括：在包括栅极结构的衬底上方形成第一介电层；在所述第一介电层中形成第一沟槽；沿着所述第一沟槽的侧壁形成介电间隔件，所述第一沟槽的侧壁由所述第一介电层限定；去除所述介电间隔件的一部分以暴露由所述第一介电层限定的第一沟槽的侧壁的一部分，其中，在去除所述介电间隔件的一部分后，所述介电间隔件的另一部分仍设置在所述第一沟槽内；在所述介电间隔件的另一部分上方并沿着所述第一沟槽的侧壁的暴露部分于所述第一沟槽中形成第一金属部件；在所述第一金属部件和所述栅极结构上方形成第二介电层；以及形成穿过所述第二介电层的第二沟槽以暴露所述第一金属部件的一部分，并形成穿过所述第二介电层和所述第一介电层的第三沟槽以暴露所述栅极结构的一部分，其中，所述第二沟槽和所述第三沟槽在同一蚀刻工艺中形成。
根据本发明的一个实施例，其中，去除所述介电间隔件的一部分以暴露由所述第一介电层限定的第一沟槽的侧壁的一部分包括：在所述第一沟槽中形成牺牲层；在所述第一沟槽内开槽所述牺牲层；开槽所述介电间隔件，其中，在开槽所述介电间隔件后，剩余的介电间隔件的顶面与所述第一沟槽内的开槽的牺牲层的顶面共面；以及去除所述开槽的牺牲层。
根据本发明的一个实施例，其中，所述介电间隔件的另一部分包括第一介电间隔件和第二介电间隔件，并且其中，在所述介电间隔件的另一部分上方并沿着所述第一沟槽的侧壁的暴露部分于所述第一沟槽中形成所述第一金属部件还包括：在所述第一介电间隔件和所述第二介电间隔件之间形成所述第一金属部件。
根据本发明的一个实施例，其中，所述第一金属部件包括钨(W)。
根据本发明的一个实施例，方法还包括：在所述衬底上方形成所述第一介电层之前，在所述衬底上方形成第三介电层，并且其中，在所述第一介电层中形成所述第一沟槽后，由所述第一沟槽暴露所述第三介电层。
根据本发明的一个实施例，其中，在所述第一介电层中形成所述第一沟槽包括：在所述第一介电层中形成延伸到源极/漏极接触金属的第四沟槽。
根据本发明的一个实施例，方法还包括：在去除所述介电间隔件的一部分以暴露由所述第一介电层限定的第一沟槽的侧壁的一部分期间，通过硬掩模覆盖所述第四沟槽。
根据本发明的一个实施例，其中，沿着所述第一沟槽的侧壁形成介电间隔件包括：沿着所述第四沟槽的侧壁形成介电间隔件。
根据本发明的一个实施例，其中，在所述第一沟槽中形成所述第一金属部件包括：在与沿着所述第四沟槽的侧壁设置的介电间隔件相邻的第四沟槽中形成第二金属部件。
根据本发明的一个实施例，其中，在所述第一沟槽中形成所述第一金属部件以及在所述第四沟槽中形成所述第二金属部件后，设置在所述第一沟槽内的介电间隔件的另一部分具有第一高度，并且沿着所述第四沟槽的侧壁的介电间隔件具有与所述第一高度不同的第二高度。
根据本发明的一个实施例，方法还包括：在所述第一金属部件上方，于所述第二沟槽中形成金属层。
根据本发明的一个实施例，方法还包括：在所述栅极结构上方，于所述第三沟槽中形成金属层。
本发明的实施例还提供了一种制造半导体器件的方法，包括：在衬底上方形成第一介电层，其中，所述第一介电层环绕设置在所述衬底上方的栅极结构；在所述第一介电层上方形成第二介电层；形成延伸穿过所述第二介电层至所述第一介电层的第一沟槽；沿着所述第一沟槽的侧壁形成第一介电间隔件，所述第一沟槽的侧壁由所述第二介电层限定；去除所述第一介电间隔件的第一部分以暴露由所述第二介电层限定的第一沟槽的侧壁的一部分，其中，在去除所述第一介电间隔件的第一部分后，所述第一介电间隔件的第二部分仍设置在所述第一沟槽内；沿着所述第一沟槽的侧壁的暴露部分在所述第一沟槽中并且在所述第一介电间隔件上形成第一金属部件；在所述第一金属部件和所述栅极结构上方形成第三介电层；以及在同一蚀刻工艺期间，形成延伸穿过所述第二介电层至所述第一金属部件的第二沟槽和延伸穿过所述第三介电层和所述第二介电层至所述栅极结构的第三沟槽。
根据本发明的一个实施例，其中，所述第一金属部件具有上部和下部，所述上部具有第一宽度，所述下部具有与所述第一宽度不同的第二宽度。
根据本发明的一个实施例，其中，所述第一宽度大于所述第二宽度。
根据本发明的一个实施例，其中，形成延伸穿过所述第二介电层至所述第一介电层的第一沟槽包括：形成延伸穿过所述第二介电层至源极/漏极接触金属的第四沟槽。
根据本发明的一个实施例，其中，形成延伸穿过所述第二介电层至所述第一介电层的第一沟槽包括：形成延伸穿过所述第二介电层的第四沟槽，其中，沿着所述第一沟槽的侧壁形成所述第一介电间隔件包括：沿着由所述第二介电层限定的第四沟槽的侧壁形成第二介电间隔件，其中，在所述第一沟槽中形成所述第一金属部件包括：在所述第四沟槽中形成第二金属部件，以及其中，在所述第一沟槽中形成所述第一金属部件以及在所述第四沟槽中形成所述第二金属部件后，所述第一介电间隔件具有第一高度且所述第二介电间隔件具有与所述第一高度不同的第二高度。
根据本发明的一个实施例，其中，在所述第一沟槽中形成所述第一金属部件包括：在所述第四沟槽中形成第二金属部件，其中，所述第一金属部件具有上部和下部，所述上部具有第一宽度，所述下部具有与所述第一宽度不同的第二宽度，以及其中，所述第二金属部件具有统一宽度。
根据本发明的一个实施例，方法还包括：直接在所述第一金属部件上于所述第二沟槽中并且直接在所述栅极结构上于所述第二沟槽中形成金属层。
本发明的实施例还提供了一种半导体器件，包括：栅极结构，设置在衬底上方；第一介电层，设置在所述衬底上方，包括在所述栅极结构上方；第一金属部件，设置在所述第一介电层中，所述第一金属部件具有上部和下部，所述上部具有第一宽度，所述下部具有与所述第一宽度不同的第二宽度，介电间隔件，沿着所述第一金属部件的下部设置，其中，所述第一金属部件的上部设置在所述介电间隔件上方；第二介电层，设置在所述第一介电层上方，包括在所述第一金属部件上方；第二金属部件，延伸穿过所述第二介电层以与所述第一金属部件物理接触；以及第三金属部件，延伸穿过所述第二介电层和所述第一介电层以与所述栅极结构物理接触。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，包括：
在包括栅极结构的衬底上方形成第一介电层；
在所述第一介电层中形成第一沟槽；
沿着所述第一沟槽的侧壁形成介电间隔件，所述第一沟槽的侧壁由所述第一介电层限定；
去除所述介电间隔件的一部分以暴露由所述第一介电层限定的第一沟槽的侧壁的一部分，其中，在去除所述介电间隔件的一部分后，所述介电间隔件的另一部分仍设置在所述第一沟槽内；
在所述介电间隔件的另一部分上方并沿着所述第一沟槽的侧壁的暴露部分于所述第一沟槽中形成第一金属部件；
在所述第一金属部件和所述栅极结构上方形成第二介电层；以及
形成穿过所述第二介电层的第二沟槽以暴露所述第一金属部件的一部分，并形成穿过所述第二介电层和所述第一介电层的第三沟槽以暴露所述栅极结构的一部分，其中，所述第二沟槽和所述第三沟槽在同一蚀刻工艺中形成。
2.根据权利要求1所述的方法，其中，去除所述介电间隔件的一部分以暴露由所述第一介电层限定的第一沟槽的侧壁的一部分包括：
在所述第一沟槽中形成牺牲层；
在所述第一沟槽内开槽所述牺牲层；
开槽所述介电间隔件，其中，在开槽所述介电间隔件后，剩余的介电间隔件的顶面与所述第一沟槽内的开槽的牺牲层的顶面共面；以及
去除所述开槽的牺牲层。
3.根据权利要求1所述的方法，其中，所述介电间隔件的另一部分包括第一介电间隔件和第二介电间隔件，并且
其中，在所述介电间隔件的另一部分上方并沿着所述第一沟槽的侧壁的暴露部分于所述第一沟槽中形成所述第一金属部件还包括：在所述第一介电间隔件和所述第二介电间隔件之间形成所述第一金属部件。
4.根据权利要求1所述的方法，其中，所述第一金属部件包括钨(W)。
5.根据权利要求1所述的方法，还包括：在所述衬底上方形成所述第一介电层之前，在所述衬底上方形成第三介电层，并且
其中，在所述第一介电层中形成所述第一沟槽后，由所述第一沟槽暴露所述第三介电层。
6.根据权利要求1所述的方法，其中，在所述第一介电层中形成所述第一沟槽包括：在所述第一介电层中形成延伸到源极/漏极接触金属的第四沟槽。
7.根据权利要求6所述的方法，还包括：在去除所述介电间隔件的一部分以暴露由所述第一介电层限定的第一沟槽的侧壁的一部分期间，通过硬掩模覆盖所述第四沟槽。
8.根据权利要求6所述的方法，其中，沿着所述第一沟槽的侧壁形成介电间隔件包括：沿着所述第四沟槽的侧壁形成介电间隔件。
9.一种制造半导体器件的方法，包括：
在衬底上方形成第一介电层，其中，所述第一介电层环绕设置在所述衬底上方的栅极结构；
在所述第一介电层上方形成第二介电层；
形成延伸穿过所述第二介电层至所述第一介电层的第一沟槽；
沿着所述第一沟槽的侧壁形成第一介电间隔件，所述第一沟槽的侧壁由所述第二介电层限定；
去除所述第一介电间隔件的第一部分以暴露由所述第二介电层限定的第一沟槽的侧壁的一部分，其中，在去除所述第一介电间隔件的第一部分后，所述第一介电间隔件的第二部分仍设置在所述第一沟槽内；
沿着所述第一沟槽的侧壁的暴露部分在所述第一沟槽中并且在所述第一介电间隔件上形成第一金属部件；
在所述第一金属部件和所述栅极结构上方形成第三介电层；以及
在同一蚀刻工艺期间，形成延伸穿过所述第二介电层至所述第一金属部件的第二沟槽和延伸穿过所述第三介电层和所述第二介电层至所述栅极结构的第三沟槽。
10.一种半导体器件，包括：
栅极结构，设置在衬底上方；
第一介电层，设置在所述衬底上方，包括在所述栅极结构上方；
第一金属部件，设置在所述第一介电层中，所述第一金属部件具有上部和下部，所述上部具有第一宽度，所述下部具有与所述第一宽度不同的第二宽度，
介电间隔件，沿着所述第一金属部件的下部设置，其中，所述第一金属部件的上部设置在所述介电间隔件上方；
第二介电层，设置在所述第一介电层上方，包括在所述第一金属部件上方；
第二金属部件，延伸穿过所述第二介电层以与所述第一金属部件物理接触；以及
第三金属部件，延伸穿过所述第二介电层和所述第一介电层以与所述栅极结构物理接触。
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