TWI608349B

TWI608349B - Memory device

Info

Publication number: TWI608349B
Application number: TW105122160A
Authority: TW
Inventors: Akio Sugahara; Yuji Nagai
Original assignee: Toshiba Memory Corp
Priority date: 2016-07-13
Filing date: 2016-07-13
Publication date: 2017-12-11
Also published as: TW201810041A

Description

記憶裝置

實施形態係關於一種記憶裝置。

作為記憶裝置，已知有NAND(Not-AND：反及)型快閃記憶體。

實施形態之記憶裝置包含：記憶胞陣列，其記憶資料；控制電路，其應答指令而控制記憶胞陣列；及接收器，其係基於第1信號、第2信號、或位址及指令之運算結果而變成啟動狀態，而可接收指令或資料。

01h‧‧‧寫入指令

05h‧‧‧讀出指令

1‧‧‧記憶體系統

10‧‧‧NAND快閃記憶體

11a‧‧‧PMOS電晶體

11b‧‧‧NMOS電晶體

11c~11f‧‧‧PMOS電晶體

11g~11i‧‧‧NMOS電晶體

20‧‧‧記憶體控制器

30‧‧‧主機機器

80h‧‧‧寫入指令

100‧‧‧LUN

101‧‧‧輸入輸出介面

101a‧‧‧AND運算電路

101b‧‧‧OR運算電路

101c‧‧‧NAND運算電路

101d‧‧‧反相器

101g‧‧‧NAND運算電路

101g1‧‧‧NAND運算電路

101h‧‧‧NAND運算電路

101i‧‧‧NAND運算電路

101j‧‧‧OR運算電路

101k‧‧‧NAND運算電路

101l‧‧‧NAND運算電路

101m‧‧‧NAND運算電路

101n‧‧‧反相器

101o‧‧‧AND運算電路

101p‧‧‧OR運算電路

101q‧‧‧開關電路

101r‧‧‧開關電路

101s‧‧‧OR運算電路

101t‧‧‧開關電路

101u‧‧‧開關電路

101v‧‧‧第1接收器

101w‧‧‧第2接收器

102‧‧‧控制信號輸入介面

103‧‧‧控制電路

104‧‧‧指令暫存器

104a‧‧‧記憶部

105‧‧‧位址暫存器

105a‧‧‧記憶部

106‧‧‧狀態暫存器

110‧‧‧記憶胞陣列

111‧‧‧感測放大器

112‧‧‧資料暫存器

113‧‧‧行解碼器

114‧‧‧行緩衝器

115‧‧‧列位址解碼器

116‧‧‧列位址緩衝解碼器

120‧‧‧接收器

130‧‧‧發送器

210‧‧‧主機介面(主機I/F)

220‧‧‧內置記憶體(RAM)

230‧‧‧處理器(CPU)

240‧‧‧緩衝記憶體

250‧‧‧NAND介面(NAND I/F)

ADD‧‧‧位址

ALE‧‧‧位址閂鎖賦能信號

BCE‧‧‧晶片賦能信號

BDQS‧‧‧資料選通信號

BRE‧‧‧讀取賦能信號

BWE‧‧‧寫入賦能信號

BWP‧‧‧寫入保護信號

C1‧‧‧行位址

C2‧‧‧行位址

CLE‧‧‧指令閂鎖賦能信號

CMD‧‧‧指令

D0~Dn‧‧‧寫入資料

DQ‧‧‧輸入輸出信號

DQ0~DQ7‧‧‧輸入輸出信號

DQS‧‧‧資料選通信號

E0h‧‧‧指令

EFh‧‧‧指令

ENBn‧‧‧信號

EN‧‧‧信號

FFh‧‧‧初始化指令

GP0‧‧‧記憶體組

GP1‧‧‧記憶體組

IREFN‧‧‧參照電壓

MS‧‧‧信號

N1~N7‧‧‧節點

NP‧‧‧信號

R1~R3‧‧‧列位址

RE‧‧‧讀取賦能信號

RY/BBY‧‧‧就緒．忙碌信號

T0~T29‧‧‧時刻

t_CALS‧‧‧期間

VDD‧‧‧電源電壓

VREF‧‧‧參照電壓

W-B0~W-B3‧‧‧資訊

XXh‧‧‧指令

YYh‧‧‧指令

^~ALE‧‧‧反轉信號

^~BCE‧‧‧反轉信號

^~BWE‧‧‧反轉信號

^~BWP‧‧‧反轉信號

^~CLE‧‧‧反轉信號

圖1係第1實施形態之記憶體系統之方塊圖。

圖2係第1實施形態之記憶體系統之LUN之方塊圖。

圖3係第1實施形態之記憶體系統之輸入輸出介面之電路圖。

圖4係第1實施形態之記憶體系統之動作之概要圖。

圖5係表示第1實施形態之記憶體系統之寫入動作例之時序圖。

圖6係表示第1實施形態之記憶體系統之讀出動作例之時序圖。

圖7係第2實施形態之記憶體系統之輸入輸出介面之電路圖。

圖8係表示第2實施形態之記憶體系統之寫入動作例之時序圖。

圖9係表示第2實施形態之記憶體系統之寫入動作例之時序圖。

圖10係表示第2實施形態之記憶體系統之寫入動作例之時序圖。

圖11係表示第2實施形態之記憶體系統之讀出動作例之時序圖。

圖12係表示第2實施形態之記憶體系統之讀出動作例之時序圖。

圖13係表示第2實施形態之記憶體系統之讀出動作例之時序圖。

圖14係表示第2實施形態之記憶體系統之讀出動作例之時序圖。

圖15係表示第2實施形態之變化例1之記憶體系統之寫入動作例之時序圖。

圖16係表示第2實施形態之變化例1之記憶體系統之讀出動作例之時序圖。

圖17係第2實施形態之變化例2之記憶體系統之輸入輸出介面之電路圖。

圖18係第3實施形態之記憶體系統之輸入輸出介面之電路圖。

圖19係表示第3實施形態之記憶體系統之寫入動作例之時序圖。

圖20係表示第3實施形態之記憶體系統之寫入動作例之時序圖。

圖21係表示第3實施形態之記憶體系統之寫入動作例之時序圖。

圖22係表示第3實施形態之記憶體系統之讀出動作例之時序圖。

圖23係表示第3實施形態之記憶體系統之讀出動作例之時序圖。

圖24係表示第3實施形態之記憶體系統之讀出動作例之時序圖。

圖25係表示第3實施形態之記憶體系統之讀出動作例之時序圖。

圖26係表示第3實施形態之記憶體系統之寫入動作例之時序圖。

圖27係表示第3實施形態之記憶體系統之讀出動作例之時序圖。

圖28係第3實施形態之變化例之記憶體系統之輸入輸出介面之電路圖。

圖29係第4實施形態之記憶體系統之輸入輸出介面之電路圖。

圖30係表示第4實施形態之記憶體系統之模式選擇動作之圖。

圖31係第4實施形態之變化例1之記憶體系統之輸入輸出介面之電路圖。

圖32係第4實施形態之變化例2之記憶體系統之輸入輸出介面之電路圖。

圖33係第4實施形態之變化例3之記憶體系統之輸入輸出介面之電路圖。

圖34係第5實施形態之記憶體系統之輸入輸出介面之電路圖。

圖35係表示第5實施形態之記憶體系統之寫入動作例之時序圖。

圖36係表示第5實施形態之記憶體系統之寫入動作例之時序圖。

圖37係表示第5實施形態之記憶體系統之寫入動作例之時序圖。

圖38係表示第5實施形態之記憶體系統之讀出動作例之時序圖。

圖39係表示第5實施形態之記憶體系統之讀出動作例之時序圖。

圖40係表示第5實施形態之記憶體系統之讀出動作例之時序圖。

圖41係表示第5實施形態之記憶體系統之讀出動作例之時序圖。

圖42係表示第5實施形態之變化例之記憶體系統之寫入動作例之時序圖。

圖43係表示第5實施形態之變化例之記憶體系統之寫入動作例之時序圖。

圖44係表示第5實施形態之變化例之記憶體系統之寫入動作例之時序圖。

圖45係表示第5實施形態之變化例之記憶體系統之讀出動作例之時序圖。

圖46係表示第5實施形態之變化例之記憶體系統之讀出動作例之時序圖。

圖47係表示第5實施形態之變化例之記憶體系統之讀出動作例之時序圖。

圖48係表示第5實施形態之變化例之記憶體系統之讀出動作例之時序圖。

圖49係第6實施形態之記憶體系統之輸入輸出介面之電路圖。

圖50係表示第7實施形態之記憶體系統之接收器之電路圖。

圖51係表示第7實施形態之記憶體系統之第1接收器之電路圖。

圖52係表示第7實施形態之記憶體系統之第2接收器之電路圖。

圖53係表示第1~5實施形態之記憶體系統之動作條件之圖。

以下，參照圖式對實施形態進行說明。於該說明時，遍及全部圖，對共通之部分標註共通之參照符號。

<1>第1實施形態

對第1實施形態之半導體記憶裝置進行說明。於以下，作為半導體記憶裝置，列舉NAND型快閃記憶體為例進行說明。

<1-1>構成

<1-1-1>記憶體系統之整體構成

首先，使用圖1對本實施形態之包含半導體記憶裝置之記憶體系統之大致整體構成進行說明。圖1係本實施形態之記憶體系統之方塊圖。

如圖1所示，記憶體系統1具備NAND型快閃記憶體10及記憶體控制器20。NAND型快閃記憶體10與記憶體控制器20係例如可藉由該等之組合構成一個半導體裝置，作為其例可列舉如SD卡(Secure Digital Card：安全數位卡)般之記憶卡、或SSD(solid state drive：固態驅動器)等。

NAND型快閃記憶體10具備複數個記憶胞電晶體，而非揮發性地記憶資料。記憶體控制器20藉由NAND匯流排而連接於NAND型快閃記憶體10，且藉由主機匯流排而連接於主機機器30。而且，記憶體控制器20控制NAND型快閃記憶體10，應答自主機機器30接收之命令，而對NAND型快閃記憶體10進行存取。主機機器30係例如數位相機或個人電腦等，主機匯流排係例如遵照SDTM(Study Data Tabulation Model：研究資料製表模型)介面之匯流排。

NAND匯流排進行遵照NAND介面之信號之收發。該信號之具體例為晶片賦能信號BCE、指令閂鎖賦能信號CLE、位址閂鎖賦能信號ALE、寫入賦能信號BWE、讀取賦能信號RE、BRE、寫入保護信號BWP、資料選通信號DQS、BDQS、輸入輸出信號DQ、及就緒．忙碌信號RY/BBY。於無需區分上述各信號之情形時，亦可僅記載為信號。

晶片賦能信號BCE係用於選擇NAND型快閃記憶體10所包含之LUN(Logical unit number：邏輯單元號碼)100之信號。晶片賦能信號BCE於選擇LUN100時確立(“低(Low)”位準)。

指令閂鎖賦能信號CLE係用於將對NAND型快閃記憶體10之輸入輸出信號DQ為指令通知給NAND型快閃記憶體10之信號。指令閂鎖賦能信號CLE於將指令擷取至NAND型快閃記憶體10時確立(“高(High)”位準(低<高))。

位址閂鎖賦能信號ALE係用於將對NAND型快閃記憶體10之輸入輸出信號DQ為位址通知給NAND型快閃記憶體10之信號。位址閂鎖賦能信號ALE於將位址擷取至NAND型快閃記憶體10時確立(“高”位準)。

寫入賦能信號BWE係用於將輸入輸出信號DQ擷取至NAND型快閃記憶體10之信號。寫入賦能信號BWE於將輸入輸出信號DQ擷取至NAND型快閃記憶體10時確立(“低”位準)。

讀取賦能信號RE係用於自NAND型快閃記憶體10讀出輸入輸出信號DQ之信號。讀取賦能信號BRE係RE之互補信號。讀取賦能信號RE及BRE於自NAND型快閃記憶體10讀出輸入輸出信號DQ時確立(RE=“高”位準，BRE=“低”位準)。

寫入保護信號BWP係用以於NAND型快閃記憶體10之接通電源時、或切斷電源時等之輸入信號不確定之情形時，保護資料不受意外之抹除或寫入之信號。寫入保護信號BWP於保護資料時確立(“低”位準)。

輸入輸出信號DQ係例如8位元之信號。而且，輸入輸出信號DQ係於NAND型快閃記憶體10與記憶體控制器20之間進行收發之指令、位址、寫入資料、及讀出資料等。

資料選通信號DQS係用於將輸入輸出信號DQ(資料)於記憶體控制器20、與NAND型快閃記憶體10之間收發之信號。資料選通信號BDQS係DQS之互補信號。NAND型快閃記憶體10配合自記憶體控制器20供給之資料選通信號DQS及BDQS之時序而接收輸入輸出信號DQ(資料)。記憶體控制器20配合自NAND型快閃記憶體10供給之資料選通信號DQS及BDQS之時序而接收輸入輸出信號DQ(資料)。資料選通信號DQS及BDQS於收發輸入輸出信號DQ時確立(DQS=“低”位準，BDQS=“高”位準)。

就緒．忙碌信號RY/BBY係表示LUN100是處於就緒狀態(可接收來自記憶體控制器20之命令之狀態)、還是處於忙碌狀態(無法接收來自記憶體控制器20之命令之狀態)之信號。就緒．忙碌信號RY/BBY於忙碌狀態之情形時設為“低”位準。

<1-1-2>記憶體控制器之構成

使用圖1，對記憶體控制器20之構成之詳細情況進行說明。如圖1所示，記憶體控制器20具備主機介面(Host I/F)210、內置記憶體(RAM：Random access memory，隨機存取記憶體)220、處理器(CPU：Central processing unit，中央處理單元)230、緩衝記憶體240、及NAND介面(NAND I/F)250。

主機介面210經由主機匯流排而與主機機器30連接，且將自主機機器30接收之命令及資料分別傳送至處理器230及緩衝記憶體240。主機介面210應答處理器230之命令，而將緩衝記憶體240內之資料傳送至主機機器30。

處理器230控制記憶體控制器20整體之動作。例如，處理器230於自主機機器30接收寫入命令時，應答其而對NAND介面250發行寫入命令。讀出及抹除之時亦相同。處理器230執行耗損平均等、用於管理NAND型快閃記憶體10之各種處理。

NAND介面250經由NAND匯流排而與NAND型快閃記憶體10連接，負責與NAND型快閃記憶體10之通信。而且，基於自處理器230接收之命令，而將晶片賦能信號BCE、指令閂鎖賦能信號CLE、位址閂鎖賦能信號ALE、寫入賦能信號BWE、讀取賦能信號RE、BRE、寫入保護信號BWP、及資料選通信號DQS、BDQS輸出至NAND型快閃記憶體10。於寫入時，將由處理器230發行之寫入指令、及緩衝記憶體240內之寫入資料作為輸入輸出信號DQ傳送至NAND型快閃記憶體10。進而，於讀出時，將由處理器230發行之讀出指令作為輸入輸出信號DQ傳送至NAND型快閃記憶體10，進而將自NAND型快閃記憶體10讀出之資料作為輸入輸出信號DQ接收，並將其傳送至緩衝記憶體240。

緩衝記憶體240暫時保持寫入資料或讀出資料。

內置記憶體220係例如DRAM(Dynamic random access memory：動態隨機存取記憶體)等半導體記憶體，且用作處理器230之作業區域。而且，內置記憶體220保持用以管理NAND型快閃記憶體10之韌體、或各種管理表格等。

<1-1-3>NAND型快閃記憶體

<1-1-3-1>NAND型快閃記憶體之構成

其次，對NAND型快閃記憶體10之構成進行說明。

如圖1所示，NAND型快閃記憶體10具備複數個記憶體組(於圖1之例中，作為一例為GP0及GP1)。

記憶體組GP分別具備複數個LUN100(於圖1之例中作為一例為4個)。於分別區分複數個LUN100之情形時，以LUN(m：m為任意之整數)之標記表示。具體而言，記憶體組GP0具備LUN(0)~LUN(3)，記憶體組GP1具備LUN(4)~LUN(7)。LUN100係能夠獨立控制之最小單位。LUN100只要具備至少一個記憶體晶片即可，亦可具備2個以上之記憶體晶片。於本實施形態中，就LUN100具備一個記憶體晶片之情形進行說明。

於本實施形態中，設為對每一記憶體組GP輸入獨立之晶片賦能信號BCE者。換言之，即對同一記憶體組GP內之LUN100，輸入同一晶片賦能信號BCE。

於某記憶體組GP中，動作之LUN100既可為一個，亦可為複數個。

<1-1-3-2>LUN100之構成

其次，使用圖2對LUN100之構成進行說明。

記憶體控制器20與LUN100係經由輸入輸出介面(Input/output interface)101及控制信號輸入介面(Control signal input interface)102而連接。

輸入輸出介面101具備接收器120及發送器130。而且，接收器120經由資料輸入輸出線(NAND匯流排之中，收發輸入輸出信號DQ之配線)，而輸入輸入輸出信號(DQ0~DQ7)。發送器130經由資料輸入輸出線，而輸出輸入輸出信號(DQ0~DQ7)。

輸入輸出介面101於自資料輸入輸出線輸出輸入輸出信號(DQ0~DQ7)時，對記憶體控制器20輸出資料選通信號DQS及BDQS。

控制信號輸入介面102自記憶體控制器20接收晶片賦能信號 BCE、指令閂鎖賦能信號CLE、位址閂鎖賦能信號ALE、寫入賦能信號BWE、讀取賦能信號RE、BRE、寫入保護信號BWP、及資料選通信號DQS、BDQS。

雖於圖2中未圖示，但於LUN100亦設置電力供給用之Vcc/Vss/Vccq/Vssq端子等。

控制電路103經由輸入輸出介面101將自記憶胞陣列(Memory cell array)110讀出之資料輸出至記憶體控制器20。控制電路103經由控制信號輸入介面102，接收寫入、讀出、抹除、及狀態．讀取等各種指令、位址、及寫入資料。

控制電路103控制指令暫存器(Command register)104、位址暫存器(Address register)105、狀態暫存器(Status register)106、感測放大器(Sense amp)111、資料暫存器(Data register)112、行解碼器(Column decoder)113、及列位址解碼器(Row address decoder)115。

控制電路103於資料之編程、驗證、讀出、抹除時，對記憶胞陣列110、感測放大器111、及列解碼器115供給所需之電壓。

指令暫存器104記憶自控制電路103輸入之指令。

位址暫存器105記憶例如自記憶體控制器20供給之位址。而且，位址暫存器105將記憶之位址轉換為內部實體位址(行位址及列位址)。然後，位址暫存器105將行位址供給至行緩衝器(Column buffer)114，且將列位址供給至列位址緩衝解碼器(Row address buffer decoder)116。

狀態暫存器106係用以將LUN100內部之各種狀態通知給外部者。狀態暫存器106具有保持表示LUN100是處於就緒/忙碌狀態之哪一者之資料之就緒/忙碌暫存器(未圖示)、及保持表示寫入之通過/失敗之資料之寫入狀態暫存器(未圖示)等。

記憶胞陣列110包含複數條位元線BL、複數條字元線WL、及源極線SL。該記憶胞陣列110係以將能夠電性重寫之記憶胞電晶體(亦簡稱為記憶胞)MC矩陣狀地配置而成之複數個區塊BLK構成。記憶胞電晶體MC係例如具有包含控制閘極電極及電荷儲存層(例如浮動閘極電極)之積層閘極，且根據由注入於浮動閘極電極之電荷量決定之電晶體之閾值之變化而記憶二值、或多值資料。又，記憶體胞電晶體MC亦可為具有於氮化膜捕集電子之MONOS(Metal-Oxide-Nitride-Oxide-Silicon：金屬氧化氮氧化矽)構造者。

進而，關於記憶胞陣列110之構成亦可為其他構成。即，關於記憶胞陣列110之構成，例如記載於稱為“三維積層非揮發性半導體記憶體”之2009年3月19日申請之美國專利申請案12/407,403號。又，記載於稱為“三維積層非揮發性半導體記憶體”之2009年3月18日申請之美國專利申請案12/406,524號、稱為“非揮發性半導體記憶裝置及其製造方法”之2010年3月25日申請之美國專利申請案12/679,991號、及稱為“半導體記憶體及其製造方法”之2009年3月23日申請之美國專利申請案12/532,030號。該等專利申請案係其整體以參照之方式併入本申請案說明書中。

感測放大器111於資料之讀出動作時，感測自記憶胞電晶體MC讀取至位元線之資料。

資料暫存器112係以SRAM((Static Random Access Memory：靜態隨機存取記憶體)等構成。資料暫存器112記憶自記憶體控制器20供給之資料、或藉由感測放大器111偵測之驗證結果等。

行解碼器113將記憶於行緩衝器114之行位址信號解碼，且將選擇位元線BL之任一者之選擇信號輸出至感測放大器111。

行緩衝器114暫時記憶自位址暫存器105輸入之行位址信號。

列位址解碼器115將經由列位址緩衝解碼器116輸入之列位址信號解碼。而且，列位址解碼器115選擇驅動記憶胞陣列110之字元線WL 及選擇閘極線SGD、SGS。

列位址緩衝解碼器116暫時記憶自位址暫存器105輸入之列位址信號。

<1-1-3-3>輸入輸出介面之構成

其次，使用圖3對輸入輸出介面101之構成進行具體說明。

如圖3所示，輸入輸出介面101基於指令閂鎖賦能信號CLE、位址閂鎖賦能信號ALE、及來自指令暫存器104或位址暫存器105之信號，而進行輸入輸出信號DQ之輸入輸出。

具體而言，指令暫存器104基於寫入賦能信號BWE，將記憶於記憶部104a之指令CMD輸出至輸入輸出介面101之AND(“與”)運算電路101a。指令暫存器104於輸出指令CMD時，於輸入下一指令之前維持“高”位準狀態。位址暫存器105基於寫入賦能信號BWE，將記憶於記憶部105a之位址ADD輸出至輸入輸出介面101之AND運算電路101a。位址暫存器105於選擇本身之LUN100之情形時，維持“高”位準狀態。

AND運算電路101a基於指令CMD及位址ADD，而將運算結果輸出至OR(“或”)運算電路101b。AND運算電路101a僅於指令CMD及位址ADD均為“高”位準之情形時，輸出“高”位準之信號。

OR運算電路101b基於AND運算電路101a之運算結果、指令閂鎖賦能信號CLE、或位址閂鎖賦能信號ALE，而產生信號EN。OR運算電路101b僅於AND運算電路101a之運算結果、指令閂鎖賦能信號CLE、及位址閂鎖賦能信號ALE之全部為“低”位準之情形時，輸出“低”位準之信號EN。換言之，即OR運算電路101b於AND運算電路101a之運算結果、指令閂鎖賦能信號CLE、及位址閂鎖賦能信號ALE之至少一個為“高”位準之情形時，輸出“高”位準之信號EN。於以下，有時對將信號EN自“低”位準設為“高”位準記載為「上升」，且對將信號EN自“高”位準設為“低”位準記載為「下降」。

接收器120基於信號EN、及輸入輸出信號DQ，而於LUN100之內部接收輸入輸出信號DQ。具體而言，NAND運算電路101c基於自OR運算電路101b供給之信號EN、及自記憶體控制器20供給之輸入輸出信號DQ，而產生信號。NAND運算電路101c僅於信號EN、及輸入輸出信號DQ均為“高”位準之情形時，產生“低”位準之信號。而且，反相器101d將NAND運算電路101c之運算結果反轉輸出。即，接收器120僅於信號EN、及輸入輸出信號DQ均為“高”位準之情形時，於LUN100之內部接收輸入輸出信號DQ。

於以下，有時將對接收器120輸入“高”位準之信號EN之狀態記載為「啟動狀態」，且將輸入“低”位準之信號EN之狀態記載為「待機狀態」。接收器120為啟動狀態時，處於能夠接收輸入輸出資料DQ之狀態。進而，接收器120為待機狀態時，處於無法接收輸入輸出資料DQ之狀態。

<1-2>動作

<1-2-1>記憶體系統之動作之概要

使用圖4，對本實施形態之記憶體系統之動作之概要進行說明。

於圖4中，著眼於記憶體組GP0之動作，說明將存取(寫入動作、讀出動作等)自LUN(0)變更至LUN(1)之情形之動作之概要。如圖4所示，於對LUN(0)之存取中LUN(0)內之信號EN成為“高”位準，LUN(1)~LUN(3)內之信號EN成為“低”位準。即，於對LUN(0)之存取中，LUN(0)之接收器120被設為啟動狀態，LUN(1)~LUN(3)之接收器120被設為待機狀態。

而且，於時刻T0，記憶體系統1進行LUN切換動作。此時，至少記憶體組GP0內之所有LUN(LUN(0)~LUN(3))內之信號EN變成“高”位準。即，於LUN切換動作時，至少記憶體組GP0內之所有 LUN(LUN(0)~LUN(3))內之接收器120被設為啟動狀態。

於時刻T1，若將LUN(1)之位址確定為選擇LUN位址，則開始對LUN(1)之存取。於對LUN(1)之存取中LUN(1)內之信號EN成為“高”位準，LUN(0)、LUN(2)、LUN(3)內之信號EN成為“低”位準。即，於對LUN(1)之存取中，LUN(1)之接收器120被設為啟動狀態，LUN(0)、LUN(2)、LUN(3)之接收器120被設為待機狀態。

<1-2-2>寫入動作例1

使用圖5，對本實施形態之記憶體系統1之寫入動作例1進行說明。此處，針對記憶體組GP0之指令序列進行說明。

於時刻T2，記憶體控制器20確立(“高”位準)指令閂鎖賦能信號CLE。於時刻T2之時間點，晶片賦能信號BCE確立(“低”位準)。若指令閂鎖賦能信號CLE確立，則如圖3所說明般信號EN變成“高”位準。

LUN100必須等待期間t_CALS，作為自指令閂鎖賦能信號CLE確立起，用於指令輸入之設置所需之期間。

於自時刻T2經過期間t_CALS後之時刻T3，記憶體控制器20發行指令“01h”及“80h”。

指令“01h”係於記憶胞電晶體MC可保持3位元資料之情形等發行之指令。更具體而言，指令“01h”係指定第1頁之指令。此處雖記載指令“01h”作為1例，但並不限於此。若記憶體控制器20指定其他頁之情形時，亦可輸入其他指令。指令“80h”係用於指定寫入動作之指令。

記憶體控制器20係每當發行指令、位址、及資料等之信號時，確立(“低”位準)寫入賦能信號BWE。而且，每當寫入賦能信號BWE觸變時，將信號擷取至LUN100。

接著，記憶體控制器20例如跨5週期發行位址(C1、C2：行位址，R1~R3：列位址)，並且確立(“高”位準)位址閂鎖賦能信號ALE。

於發行位址時，指令閂鎖賦能信號CLE雖被否定(“低”位準)，但位址閂鎖賦能信號ALE被確立。若位址閂鎖賦能信號ALE確立，則如圖3所說明般信號EN變成“高”位準。即，於接收位址時，LUN100將信號EN維持在“高”位準。

但是，藉由例如於列位址R3包含選擇LUN位址，且將列位址R3供給至LUN100，則選擇LUN100確定。若選擇LUN100確定，則如圖3所說明般於選擇LUN100中，位址閂鎖電路105輸出“高”位準之信號。其結果，選擇LUN100中之信號EN維持“高”位準。另一方面，於非選擇LUN100中，位址閂鎖電路105輸出“低”位準之信號。其結果，選擇LUN100中之信號EN變成“低”位準。換言之，即選擇LUN100之接收器120維持為啟動狀態，非選擇LUN100之接收器120成為待機狀態。

其次，記憶體控制器20跨複數個週期而輸出寫入資料(D0~Dn)。該期間，信號ALE及CLE被否定(“L”位準)。由LUN100所接收之寫入資料係保持於感測放大器111內之頁緩衝器。

雖於圖5中未圖示，但記憶體控制器20發行寫入指令“10H”，並且確立指令閂鎖賦能信號CLE。若接收指令“10h”，則控制電路103開始寫入動作，且LUN100變成忙碌狀態(RY/BBY=“低”位準)。

<1-2-3>讀出動作例1

使用圖6，對本實施形態之記憶體系統1之讀出動作例1進行說明。此處，針對記憶體組GP0之指令序列進行說明。

於時刻T5，記憶體控制器20確立指令閂鎖賦能信號CLE。於時刻T5之時間點，晶片賦能信號BCE確立。若指令閂鎖賦能信號CLE確立，則信號EN變成“高”位準。

於自時刻T5經過期間t_CALS後之時刻T6，記憶體控制器20發行讀出指令“05h”。

記憶體控制器20發行指令“E0h”。LUN100若接收指令“E0h”則開始讀出動作。

指令暫存器104辨識自記憶體控制器20請求之動作為讀出動作。然後，指令暫存器104將“低”位準之信號供給至AND運算電路101a(參照圖3)。藉此，信號EN變成“低”位準。

即，接收器120變成待機狀態。

<1-3>效果

根據上述之實施形態，使用位址ADD、指令CMD、指令閂鎖賦能信號CLE、位址閂鎖賦能信號ALE等，適當控制LUN100與資料輸入輸出線之電性連接。

例如於寫入動作中，若非選擇LUN100接收到寫入資料，則於LUN100流通無用之電流。然而，藉由採用上述之實施形態，可抑制非選擇LUN100之動作電流。

又，於讀出動作中，LUN100無需接收資料。藉由採用上述之實施形態，可抑制LUN100之動作電流。

<2>第2實施形態

對第2實施形態進行說明。於第2實施形態中，針對輸入輸出介面之另一構成進行說明。再者，第2實施形態之記憶裝置之基本構成及基本動作與上述之第1實施形態之記憶裝置相同。因此，省略對上述之第1實施形態所說明之事項及能夠自上述第1實施形態類推之事項之說明。

<2-1>輸入輸出介面之構成

其次，使用圖7，對第2實施形態之記憶體系統之輸入輸出介面101之構成進行具體說明。

如圖7所示，輸入輸出介面101基於指令閂鎖賦能信號CLE、位址閂鎖賦能信號ALE、及來自指令暫存器104或位址暫存器105之信號，而進行輸入輸出信號DQ之輸入輸出。

具體而言，NAND運算電路101g基於指令閂鎖賦能信號CLE及位址閂鎖賦能信號ALE，而將運算結果輸出至NAND運算電路101h。NAND運算電路101g僅於指令閂鎖賦能信號CLE及位址閂鎖賦能信號ALE均為“高”位準之情形時，產生“低”位準之信號。

NAND運算電路101h及NAND運算電路101i構成RS正反器電路。具體而言，NAND運算電路101h基於NAND運算電路101g及NAND運算電路101i之運算結果，而輸出運算結果。NAND運算電路101i基於NAND運算電路101h之運算結果、及來自指令暫存器104之信號(例如指令CMD)，而輸出運算結果。

對本RS正反器電路之動作進行簡單說明。於來自NAND運算電路101g之信號為“高”位準、且來自指令暫存器104之信號為“低”位準之情形時，NAND運算電路101h輸出“低”位準之信號。進而，於來自NAND運算電路101g之信號為“低”位準、且來自指令暫存器104之信號為“高”位準之情形時，NAND運算電路101h輸出“高”位準之信號。又，於NAND運算電路101h之輸出信號確定之狀態下，即使來自NAND運算電路101g之信號、或來自指令暫存器104之信號變化，亦保持NAND運算電路101h之輸出信號。

OR運算電路101j基於NAND運算電路101h之運算結果、及來自位址暫存器105之信號，而產生信號EN。OR運算電路101j僅於NAND運算電路101h之運算結果、來自位址暫存器105之信號均為“低”位準之情形時，輸出“低”位準之信號EN。換言之，即OR運算電路101j於NAND運算電路101h之運算結果、來自位址暫存器105之信號之至少一個為“高”位準之情形時，輸出“高”位準之信號EN。

接收器120僅於信號EN、及輸入輸出信號DQ均為“高”位準之情形時，於LUN100之內部接收輸入輸出信號DQ。

<2-2>動作

第1實施形態所說明之動作與第2實施形態之動作之不同在於，LUN100內之信號EN之上升方法。

於第1實施形態之記憶體系統1中，係基於指令閂鎖賦能信號CLE之確立而將信號EN上升。於第2實施形態之記憶體系統1中，係藉由同時確立指令閂鎖賦能信號CLE及位址閂鎖賦能信號ALE，而將信號EN上升。同時確立指令閂鎖賦能信號CLE及位址閂鎖賦能信號ALE之動作成為用於將信號EN上升之動作。

<2-2-1>寫入動作例2

使用圖8，對本實施形態之記憶體系統1之寫入動作例2進行說明。此處，針對記憶體組GP0之指令序列進行說明。

於時刻T8，記憶體控制器20確立指令閂鎖賦能信號CLE及位址閂鎖賦能信號ALE。藉此，如使用圖7所說明般，信號EN變成“高”位準。然後，記憶體控制器20否定指令閂鎖賦能信號CLE及位址閂鎖賦能信號ALE。因此，由於NAND運算電路101h之輸入信號雖變化，但NAND運算電路101i之輸入信號不變化，故而NAND運算電路101h之輸出信號被保持為“高”位準。其結果，信號EN被保持為“高”位準。

於自時刻T8經過期間t_CALS後之時刻T9，記憶體控制器20發行寫入指令“01h”及“80h”。

於時刻T10，若選擇LUN100確定，則如圖7所說明般於選擇 LUN100內，位址閂鎖電路105輸出“高”位準之信號。其結果，LUN100內之信號EN維持“高”位準。另一方面，於非選擇LUN100內，位址閂鎖電路105輸出“低”位準之信號。其結果，選擇LUN100內之信號EN變成“低”位準。換言之，即選擇LUN100之接收器120維持啟動狀態，非選擇LUN100被設為待機狀態。

記憶體控制器20例如跨5週期發行位址(C1、C2：行位址，R1~R3：列位址)，並且確立(“高”位準)位址閂鎖賦能信號ALE。

其次，記憶體控制器20跨複數個週期輸出寫入資料(D0~Dn)。該期間，信號ALE及CLE被否定。由LUN100所接收之寫入資料係保持於感測放大器111內之頁緩衝器。

<2-2-2>寫入動作例3

使用圖9、圖10，對本實施形態之記憶體系統1之寫入動作例3進行說明。此處，針對記憶體組GP0之指令序列進行說明。

寫入動作例3之信號EN之上升方法因與寫入動作例2相同，故而省略說明。此處，針對非選擇LUN100之信號EN之下降時序進行說明。

例如，於列位址R3中包含選擇LUN位址。藉由將列位址R3供給至LUN100，而確定選擇LUN100。若選擇LUN100確定，則選擇LUN100內之信號EN被維持“高”位準，且非選擇LUN100內之信號EN變成“低”位準。換言之，即選擇LUN100之接收器120被維持為啟動狀態，非選擇LUN100被設為待機狀態。

如圖9所示，亦可於接收列位址R3之後，非選擇LUN100內之信號EN立刻變成“低”位準。如圖10所示，亦可按資料之輸入輸出前後之時序，而非選擇LUN100內之信號EN變成“低”位準。

<2-2-3>讀出動作例2

使用圖11，對本實施形態之記憶體系統1之讀出動作例2進行說明。此處，針對記憶體組GP0之指令序列進行說明。

讀出動作例2之信號EN之上升方法與寫入動作例2相同。

於時刻T13，記憶體控制器20確立指令閂鎖賦能信號CLE及位址閂鎖賦能信號ALE。藉此，如使用圖7所說明般，信號EN變成“高”位準。

於自時刻T13經過期間t_CALS後之時刻T14，發行讀出指令“05h”。

指令暫存器104若接收“05h”則辨識自記憶體控制器20請求之動作為讀出動作。然後，指令暫存器104將“低”位準之信號供給至AND運算電路101a(參照圖3)。藉此，信號EN變成“低”位準。

即，接收器120變成待機狀態。

<2-2-4>讀出動作例3

使用圖12~圖14，對本實施形態之記憶體系統1之讀出動作例3進行說明。此處，針對記憶體組GP0之指令序列進行說明。

讀出動作例3之信號EN之上升方法因與讀出動作例2相同，故而省略說明。此處，針對LUN100之信號EN之下降時序進行說明。

即，接收器120變成待機狀態。

如圖12所示，亦可於接收列位址R3之後，LUN100內之信號EN立刻變成“低”位準。又，如圖13所示，亦可於接收指令“E0h”之後，LUN100內之信號EN立刻變成“低”位準。又，如圖14所示，亦可按資料之輸入輸出前後之時序，而LUN100內之信號EN變成“低”位準。

<2-3>效果

根據上述之實施形態，藉由同時確立指令閂鎖賦能信號CLE及位址閂鎖賦能信號ALE，而複數個LUN100之接收器120變成啟動狀態。

伴隨資料之輸入輸出之高速化，而必須將指令位址輸入週期高速化。例如，於第1實施形態之情形時，若將資料之輸入輸出高速化，則自指令閂鎖賦能信號CLE確立起，用於指令輸入之設置所需之期間變得不足，而有產生來不及設置之問題之可能性。換言之，即有於輸入指令之前，未能經由接收器120將LUN100電性連接於資料輸入輸出線，而產生LUN100無法適當地接收指令之問題之可能性。

因此，於本實施形態中，於為了輸入指令而確立指令閂鎖賦能信號CLE之前，將接收器120設為啟動狀態。藉此，與第1實施形態相比，可緩和實質上之期間t_CALS。因此，可提供一種伴隨資料之輸入輸出之高速化，能夠適當地進行輸入輸出信號DQ之收發之記憶體系統。

<2-4>第2實施形態之變化例1

<2-4-1>寫入動作例4

使用圖15，對本實施形態之記憶體系統1之寫入動作例4進行說明。此處，針對記憶體組GP0之指令序列進行說明。

寫入動作例4之信號EN之上升方法因與第2實施形態之寫入動作例2相同，故而省略說明。此處，針對非選擇LUN100之信號EN之下降時序進行說明。

例如，於列位址R3中包含選擇LUN位址。藉由將列位址R3供給至LUN100，而確定選擇LUN100。如圖7所示，若選擇LUN100確定，進而輸入指令“XXh”，則指令暫存器104之輸出信號變成“低”位準。另一方面，於選擇LUN100中，位址暫存器105維持“高”位準之信號，於非選擇LUN100中，位址暫存器105輸出“低”位準之信號。因此，選擇LUN100內之信號EN維持“高”位準，且非選擇LUN100 內之信號EN變成“低”位準。換言之，即選擇LUN100之接收器120維持啟動狀態，非選擇LUN100之接收器120被設為待機狀態。

<2-4-2>讀出動作例4

使用圖16，對本實施形態之記憶體系統1之讀出動作例4進行說明。此處，針對記憶體組GP0之指令序列進行說明。

讀出動作例4之信號EN之上升方法因與第2實施形態之讀出動作例2相同，故而省略說明。此處，針對LUN100之信號EN之下降時序進行說明。

指令暫存器104若接收“XXh”則辨識自記憶體控制器20請求之動作為讀出動作。然後，指令暫存器104將“低”位準之信號供給至AND運算電路101a(參照圖3)。藉此，信號EN變成“低”位準。即，接收器120變成待機狀態。

<2-5>第2實施形態之變化例2

使用圖17，對第2實施形態之變化例2之記憶體系統之輸入輸出介面101之構成進行具體說明。

圖17所示之輸入輸出介面101具備以於輸出資料時，接收器120不電性連接於LUN100與資料輸入輸出線之方式進行控制之電路。

具體而言，如圖17所示，輸入輸出介面101具備NAND運算電路101k。而且，NAND運算電路101k基於指令閂鎖賦能信號CLE之反轉信號^~CLE、位址閂鎖賦能信號ALE之反轉信號^~ALE、晶片賦能信號BCE之反轉信號^~BCE、寫入賦能信號BWE，而將運算結果輸出至NAND運算電路101l。NAND運算電路101k僅於信號^~CLE、^~ALE、^~BCE、及BWE全部為“高”位準之情形時，產生“低”位準之信號。

NAND運算電路101l及NAND運算電路101m構成RS正反器電路。具體而言，NAND運算電路101l基於NAND運算電路101k及NAND運算電路101m之運算結果，而輸出運算結果。NAND運算電路101m基於NAND運算電路101l之運算結果、及讀取賦能信號BRE，而輸出運算結果。

對本RS正反器電路之動作進行簡單說明。於來自NAND運算電路101k之信號為“高”位準、且讀取賦能信號BRE為“低”位準之情形時，NAND運算電路101l輸出“低”位準之信號。進而，於來自NAND運算電路101k之信號為“低”位準、且讀取賦能信號BRE為“高”位準之情形時，NAND運算電路101l輸出“高”位準之信號。又，於NAND運算電路101l之輸出信號確定之狀態下，即使來自NAND運算電路101k之信號、或讀取賦能信號BRE變化，亦保持NAND運算電路101l之輸出信號。

而且，反相器101n將NAND運算電路101l之輸出信號反轉，並供給至AND運算電路101o。

AND運算電路101o基於反相器101n之輸出信號及來自位址暫存器105之信號，將運算結果輸出至OR運算電路101p。AND運算電路101a僅於反相器101n之輸出信號及來自位址暫存器105之信號均為“高”位準之情形時，輸出“高”位準之信號。

OR運算電路101p基於AND運算電路101o及NAND運算電路101h之運算結果，而產生信號EN。OR運算電路101p僅於AND運算電路101o及NAND運算電路101h之運算結果均為“低”位準之情形時，輸出“低”位準之信號EN。換言之，即OR運算電路101p於AND運算電路101o及NAND運算電路101h之運算結果之至少一個為“高”位準之情形時，輸出“高”位準之信號EN。

於資料之輸出期間，信號^~CLE、^~ALE、^~BCE、BWE、及BREA全部變成“高”位準。其結果，NAND運算電路101l之輸出信號係輸出“高”位準之信號。其結果，於資料之輸出期間，信號EN變成“低”位準。

如此，第2實施形態之變化例2之記憶體系統之輸入輸出介面101可以於輸出資料時，接收器120不電性連接於LUN100與資料輸入輸出線之方式進行控制。

<3>第3實施形態

對第3實施形態進行說明。於第3實施形態中，針對輸入輸出介面之另一構成進行說明。再者，第3實施形態之記憶裝置之基本構成及基本動作與上述之第1、第2實施形態之記憶裝置相同。因此，省略對上述之第1、第2實施形態所說明之事項及能夠自上述第1、第2實施形態類推之事項之說明。

<3-1>輸入輸出介面之構成

其次，使用圖18，對第3實施形態之記憶體系統之輸入輸出介面101之構成進行具體說明。第3實施形態之記憶體系統之輸入輸出介面101與第2實施形態之記憶體系統之輸入輸出介面101相比，進而基於寫入賦能信號BWE之反轉信號^~BWE，而進行輸入輸出信號DQ之輸入輸出。

具體而言，NAND運算電路101g1基於信號CLE、ALE、及^~BWE，而將運算結果輸出至NAND運算電路101h。NAND運算電路101g1僅於信號CLE、ALE、及^~BWE全部為“高”位準之情形時，產生“低”位準之信號。

<3-2>動作

第2實施形態所說明之動作與第3實施形態之動作之不同在於，LUN100內之信號EN之上升方法。

於第2實施形態之記憶體系統1中，係藉由同時確立指令閂鎖賦能信號CLE及位址閂鎖賦能信號ALE，而將信號EN上升。另一方面，於第3實施形態之記憶體系統1中，係藉由同時確立指令閂鎖賦能信號CLE、位址閂鎖賦能信號ALE、及寫入賦能信號BWE，而將信號EN 上升。即，同時確立號CLE、ALE、及BWE之動作成為用於將信號EN上升之動作。

<3-2-1>寫入動作例5

使用圖19，對本實施形態之記憶體系統1之寫入動作例5進行說明。此處，針對記憶體組GP0之指令序列進行說明。

於時刻T8，記憶體控制器20確立指令閂鎖賦能信號CLE、位址閂鎖賦能信號ALE、及寫入賦能信號BWE。藉此，如使用圖18所說明般，信號EN變成“高”位準。然後，記憶體控制器20否定指令閂鎖賦能信號CLE、位址閂鎖賦能信號ALE、及寫入賦能信號BWE。因此，由於NAND運算電路101h之輸入信號雖變化，但NAND運算電路101i之輸入信號不變化，故而NAND運算電路101h之輸出信號被保持為“高”位準。其結果，信號EN被保持為“高”位準。

時刻T9以後之動作與使用圖8所說明之動作相同。

<3-2-2>其他存取動作

如圖20所示，亦可於圖9所說明之寫入動作例3中，應用寫入動作例5之信號EN之上升方法。

同樣地，如圖21所示，亦可於圖10所說明之寫入動作例3中，應用寫入動作例5之信號EN之上升方法。

如圖22所示，亦可於圖11所說明之寫入動作例2中，應用寫入動作例5之信號EN之上升方法。

同樣地，如圖23所示，亦可於圖12所說明之寫入動作例3中，應用寫入動作例5之信號EN之上升方法。

同樣地，如圖24所示，亦可於圖13所說明之寫入動作例3中，應用寫入動作例5之信號EN之上升方法。

同樣地，如圖25所示，亦可於圖14所說明之寫入動作例3中，應用寫入動作例5之信號EN之上升方法。

同樣地，如圖26所示，亦可於圖15所說明之寫入動作例4中，應用寫入動作例5之信號EN之上升方法。

同樣地，如圖27所示，亦可於圖16所說明之寫入動作例4中，應用寫入動作例5之信號EN之上升方法。

<3-3>效果

根據上述之實施形態，可取得與第2實施形態相同之效果。

<3-4>第3實施形態之變化例

其次，使用圖28，對第3實施形態之變化例之記憶體系統之輸入輸出介面101之構成進行具體說明。第3實施形態之變化例之記憶體系統之輸入輸出介面101與第2實施形態之變化例2之記憶體系統之輸入輸出介面101相比，進而基於寫入賦能信號BWE之反轉信號^~BWE，而進行輸入輸出信號DQ之輸入輸出。

<4>第4實施形態

對第4實施形態進行說明。於第4實施形態中，針對輸入輸出介面之另一構成進行說明。再者，第4實施形態之記憶裝置之基本構成及基本動作與上述之第1~第3實施形態之記憶裝置相同。因此，省略對上述之第1~第3實施形態所說明之事項及能夠自上述第1~第3實施形態類推之事項之說明。

<4-1>輸入輸出介面之構成

如圖29所示，可組合第1實施形態之記憶體系統1之輸入輸出介面101、與第2實施形態之記憶體系統1之輸入輸出介面101。

而且，如圖29所示，可藉由開關電路101q，選擇使用第1實施形態之記憶體系統1之輸入輸出介面101、與第2實施形態之記憶體系統1之輸入輸出介面101之哪一者之信號EN。例如，可藉由利用“設定特徵(Set Feature)”動作等，產生信號MS，並輸入至開關電路101q，而選擇輸出信號。“設定特徵”動作係例如變更LUN100之動作模式等之動作。

<4-2>動作

此處，使用圖30，對本實施形態之記憶體系統之模式選擇動作進行說明。

如圖30所示，於記憶體系統1之接入電源(Power on)時，將LUN100設定為第1動作模式。而且，記憶體控制器20發行初始化指令“FFh”。接著，記憶體控制器20進行“設定特徵”動作。

具體而言，記憶體控制器20依序對LUN100發行“設定特徵”動作之指令“EFh”及“YYh”，然後，發行動作模式之變更之資訊(W-B0~W-B3)。

LUN100若接收指令“EFh”及“YYh”、與資訊(W-B0~W-B3)，則變更動作模式。例如，於本實施例中，變更為第2動作模式。

此處，關於自第1動作模式變更為第2動作模式之情形之開關電路101q之動作進行簡單說明。如圖29所示，例如，於第1動作模式中，有時以將OR電路101b之輸出信號選擇輸出為信號EN之方式控制開關電路101q。但是，藉由切換為第2動作模式，而以將OR電路101j之輸出信號選擇輸出為信號EN之方式控制開關電路101q。

然後，藉由“設定特徵”動作，只要不變動動作模式，則LUN100以第2動作模式動作。

於欲使LUN100以第1動作模式動作之情形時，必須再次藉由“設定特徵”動作，變更動作模式。

<4-3>效果

藉由如以上般使用開關電路101q，可適當地組合第1及第2實施形態而使其適當地動作。

<4-4>第4實施形態之變化例1

如圖31所示，可組合第1實施形態之記憶體系統1之輸入輸出介面101、與第2實施形態之變化例2之記憶體系統1之輸入輸出介面101。

而且，如圖31所示，可藉由開關電路101r，選擇使用第1實施形態之記憶體系統1之輸入輸出介面101、與第2實施形態之變化例2之記憶體系統1之輸入輸出介面101之哪一者之信號。例如，可藉由利用“設定特徵”動作等，產生信號MS，並輸入至開關電路101r，而選擇輸出信號。關於“設定特徵”動作，係與使用圖30所說明之動作相同。

<4-5>第4實施形態之變化例2

如圖32所示，可組合第1實施形態之記憶體系統1之輸入輸出介面101、與第3實施形態之記憶體系統1之輸入輸出介面101。

而且，如圖32所示，可藉由開關電路101q，選擇使用第1實施形態之記憶體系統1之輸入輸出介面101、與第3實施形態之記憶體系統1之輸入輸出介面101之哪一者之信號。例如，可藉由利用“設定特徵”動作等，產生信號MS，並輸入至開關電路101q，而選擇輸出信號。關於“設定特徵”動作，係與使用圖30所說明之動作相同。

<4-6>第4實施形態之變化例3

如圖33所示，可組合第1實施形態之記憶體系統1之輸入輸出介面101、與第3實施形態之變化例之記憶體系統1之輸入輸出介面101。

而且，如圖33所示，可藉由開關電路101r，選擇使用第1實施形態之記憶體系統1之輸入輸出介面101、與第3實施形態之變化例之記憶體系統1之輸入輸出介面101之哪一者之信號。例如，可藉由利用 “設定特徵”動作等，產生信號MS，並輸入至開關電路101r，而選擇輸出信號。關於“設定特徵”動作，係與使用圖30所說明之動作相同。

<5>第5實施形態

對第5實施形態進行說明。於第5實施形態中，針對輸入輸出介面之另一構成進行說明。再者，第5實施形態之記憶裝置之基本構成及基本動作與上述之第1、第2實施形態之記憶裝置相同。因此，省略對上述之第1、第2實施形態所說明之事項及能夠自上述第1、第2實施形態類推之事項之說明。

<5-1>輸入輸出介面之構成

其次，使用圖34對輸入輸出介面101之構成進行具體說明。

如圖34所示，輸入輸出介面101基於寫入保護信號BWP之反轉信號^~BWP、或來自位址暫存器105之信號，而進行輸入輸出信號DQ之輸入輸出。

OR運算電路101s基於信號^~BWP及來自位址暫存器105之信號，而產生信號EN。OR運算電路101s僅於信號^~BWP及來自位址暫存器105之信號均為“低”位準之情形時，輸出“低”位準之信號EN。換言之，即OR運算電路101s於信號^~BWP及來自位址暫存器105之信號之至少一者為“高”位準之情形時，輸出“高”位準之信號EN。

接收器120基於信號EN、及輸入輸出信號DQ，而於LUN100之內部接收輸入輸出信號DQ。接收器120僅於信號EN、及輸入輸出信號DQ均為“高”位準之情形時，於LUN100之內部接收輸入輸出信號DQ。

<5-2>動作

<5-2-1>寫入動作例6

使用圖35，對本實施形態之記憶體系統1之寫入動作例6進行說明。此處，針對記憶體組GP0之指令序列進行說明。

於時刻T20，記憶體控制器20確立(“低”位準)寫入保護信號BWP。於寫入保護信號BWP確立之期間，信號EN被保持為“高”位準。

於自時刻T20經過期間t_CALS後之時刻T21，記憶體控制器20發行寫入指令“01h”及“80h”。

於確定LUN100之位址之後，於時刻T22，記憶體控制器20否定(“高”位準)寫入保護信號BWP。若寫入保護信號BWP被否定，則非選擇LUN100內之信號EN變成“低”位準。另一方面，於選擇LUN100內，因位址暫存器105之信號被保持為“高”位準，故信號EN被保持為“高”位準。

其他動作與使用圖8所說明之動作相同。

如以上，於本實施形態中，使用寫入保護信號BWP，控制信號EN。另一方面，於實現本動作之情形時，無法進行寫入保護動作。但是，若使用“設定特徵”等動作，則可適當地切換使本實施形態動作之模式、與使用寫入保護動作之模式。

<5-2-2>寫入動作例7

使用圖36、圖37，對本實施形態之記憶體系統1之寫入動作例7進行說明。此處，針對記憶體組GP0之指令序列進行說明。

寫入動作例7之信號EN之上升方法因與寫入動作例6相同，故而省略說明。此處，針對非選擇LUN100之信號EN之下降時序進行說明。

例如，於列位址R3中包含選擇LUN位址。於確定LUN100之位址之後，於時刻T23，記憶體控制器20否定(“高”位準)寫入保護信號BWP。若寫入保護信號BWP被否定，則非選擇LUN100內之信號EN變成“低”位準。另一方面，於選擇LUN100內，因位址暫存器105之信號被保持為“高”位準，故信號EN被保持為“高”位準。

如圖36所示，亦可於接收列位址R3之後，非選擇LUN100內之信號EN立刻變成“低”位準。如圖37所示，亦可按資料之輸入輸出前後之時序，而非選擇LUN100內之信號EN變成“低”位準。

<5-2-3>讀出動作例5

使用圖38，對本實施形態之記憶體系統1之讀出動作例5進行說明。此處，針對記憶體組GP0之指令序列進行說明。

於時刻T25，記憶體控制器20確立寫入保護信號BWP。於寫入保護信號BWP確立之期間，信號EN被保持為“高”位準。

於自時刻T25經過期間t_CALS後之時刻T26，發行讀出指令“05h”。

於確定為讀出動作之後，於時刻T27，記憶體控制器20否定(“高”位準)寫入保護信號BWP。若寫入保護信號BWP被否定，則選擇LUN100內之信號EN變成“低”位準。

<5-2-4>讀出動作例6

使用圖39~圖41，對本實施形態之記憶體系統1之讀出動作例6進行說明。此處，針對記憶體組GP0之指令序列進行說明。

讀出動作例6之信號EN之上升方法因與讀出動作例5相同，故而省略說明。此處，針對LUN100之信號EN之下降時序進行說明。

於確定為讀出動作之後，於時刻T28，記憶體控制器20否定(“高”位準)寫入保護信號BWP。若寫入保護信號BWP被否定，則選擇LUN100內之信號EN變成“低”位準。

如圖39所示，亦可於接收列位址R3之後，LUN100內之信號EN立刻變成“低”位準。又，如圖40所示，亦可於接收指令“E0h”之後，LUN100內之信號EN立刻變成“低”位準。又，如圖41所示，亦可按資料之輸入輸出前後之時序，而LUN100內之信號EN變成“低” 位準。

<5-3>效果

根據上述之實施形態，可取得與第2實施形態相同之效果。

<5-4>第5實施形態之變化例

於第5實施形態中，使用寫入保護信號BWP，進行信號EN之控制。但是，亦可採用信號EN之控制專用之信號NP。於該情形時，如圖34所示，取代信號^~BWP而將信號NP輸入至OR運算電路101s。該信號NP係設為自記憶體控制器20輸入至NAND型快閃記憶體10者。

<5-4-1>寫入動作例8

使用圖42，對本實施形態之記憶體系統1之寫入動作例8進行說明。此處，針對記憶體組GP0之指令序列進行說明。

於時刻T20，記憶體控制器20確立(“高”位準)信號NP。於信號NP確立之期間，信號EN被保持為“高”位準。

於確定LUN100之位址之後，於時刻T22，記憶體控制器20否定(“低”位準)信號NP。若信號NP被否定，則非選擇LUN100內之信號EN變成“低”位準。另一方面，於選擇LUN100內，因位址暫存器105之信號被保持為“高”位準，故而信號EN被保持為“高”位準。

其他動作與使用圖8所說明之動作相同。

如以上，於本實施形態中，使用信號NP，控制信號EN。

<5-4-2>寫入動作例9

使用圖43、圖44，對本實施形態之記憶體系統1之寫入動作例9進行說明。此處，針對記憶體組GP0之指令序列進行說明。

寫入動作例9之信號EN之上升方法因與寫入動作例8相同，故而省略說明。此處，針對非選擇LUN100之信號EN之下降時序進行說明。

例如，於列位址R3中包含選擇LUN位址。於確定LUN100之位址之後，於時刻T23，記憶體控制器20否定信號NP。若信號NP被否定，則非選擇LUN100內之信號EN變成“低”位準。另一方面，於選擇LUN100內，因位址暫存器105之信號被保持為“高”位準，故而信號EN被保持為“高”位準。

如圖43所示，亦可於接收列位址R3之後，非選擇LUN100內之信號EN立刻變成“低”位準。如圖44所示，亦可按資料之輸入輸出前後之時序，而非選擇LUN100內之信號EN變成“低”位準。

<5-4-3>讀出動作例7

使用圖45，對本實施形態之記憶體系統1之讀出動作例7進行說明。此處，針對記憶體組GP0之指令序列進行說明。

於時刻T25，記憶體控制器20確立信號NP。於信號NP確立之期間，信號EN被保持為“高”位準。

於確定為讀出動作之後，於時刻T27，記憶體控制器20否定信號NP。若信號NP被否定，則選擇LUN100內之信號EN變成“低”位準。

<5-4-4>讀出動作例8

使用圖46~圖48，對本實施形態之記憶體系統1之讀出動作例8進行說明。此處，針對記憶體組GP0之指令序列進行說明。

讀出動作例8之信號EN之上升方法因與讀出動作例7相同，故而省略說明。此處，針對LUN100之信號EN之下降時序進行說明。

於確定為讀出動作之後，於時刻T28，記憶體控制器20否定信號NP。若信號NP被否定，則選擇LUN100內之信號EN變成“低”位準。

如圖46所示，亦可於接收列位址R3之後，LUN100內之信號EN立刻變成“低”位準。又，如圖47所示，亦可於接收指令“E0h”之後，LUN100內之信號EN立刻變成“低”位準。又，如圖48所示，亦可按資料之輸入輸出前後之時序，而LUN100內之信號EN變成“低”位準。

<6>第6實施形態

對第6實施形態進行說明。於第6實施形態中，針對輸入輸出介面之另一構成進行說明。再者，第6實施形態之記憶裝置之基本構成及基本動作與上述之第1、第5實施形態之記憶裝置相同。因此，省略對上述之第1、第5實施形態所說明之事項及能夠自上述第1、第5實施形態類推之事項之說明。

<6-1>輸入輸出介面之構成

如圖49所示，可組合第1實施形態之記憶體系統1之輸入輸出介面101、與第5實施形態之記憶體系統1之輸入輸出介面101。

而且，如圖49所示，可藉由開關電路101t，選擇使用第1實施形態之記憶體系統1之輸入輸出介面101、與第5實施形態之記憶體系統1之輸入輸出介面101之哪一者之信號EN。例如，可藉由利用“設定特徵”動作等，產生信號MS，並輸入至開關電路101t，而選擇輸出信號。關於“設定特徵”動作，係與使用圖30所說明之動作相同。

<7>第7實施形態

對第7實施形態進行說明。於第7實施形態中，針對接收器之另一構成進行說明。再者，第7實施形態之記憶裝置之基本構成及基本動作與上述之第1~第6實施形態之記憶裝置相同。因此，省略對上述第1~第6實施形態所說明之事項及能夠自上述第1~第6實施形態類推之事項之說明。於以下說明之接收器可應用於上述之各實施形態。

<7-1>接收器之構成

使用圖50，對接收器120之另一例進行說明。

例如，於待機時(未進行資料之授受時)，就消耗電力之削減而言，抑制消耗電流較佳。因此，於本實施形態中，接收器120具備雖於高速下無法動作但低消耗電流之第1接收器101v、雖可高速地動作但高消耗電流之第2接收器101w、及選擇第1接收器101v及第2接收器101w之連接之開關電路101u。

開關電路101u係於信號EN為“低”位準之時，將資料輸入輸出線連接於第1接收器101v，於信號EN為“高”位準之時，將資料輸入輸出線連接於第2接收器101w。

<7-2>第1接收器之構成

使用圖51，對第1接收器101v之電路例進行說明。

如圖51所示，第1接收器101v具備包含PMOS(Positive-channel Metal Oxide Aemiconductor：正通道金屬氧化物半導體)電晶體11a與NMOS(Negative-channel Metal Mxide Memiconductor：負通道金屬氧化物半導體)電晶體11b之反相器。

對PMOS電晶體11a之源極施加電源電壓VDD，汲極係連接於輸出端子(節點N2)，於閘極連接輸入端子(節點N1)。於NMOS電晶體11b之汲極連接輸出端子(節點N2)，源極係連接於接地電位，於閘極連接輸入端子(節點N1)。

即，第1接收器101v係於輸入信號為“低”位準之情形時，自輸出端子輸出“高”位準之信號，於輸入信號為“高”位準之情形時，自輸出端子輸出“低”位準之信號。

<7-3>第2接收器之構成

使用圖52，對第2接收器101w之電路例進行說明。

如圖52所示，第2接收器101w具備包含PMOS電晶體11c、11d、 11e、11f與NMOS電晶體11g、11h、11i之鏡電路。

對PMOS電晶體11c之源極施加電源電壓VDD，對閘極輸入信號ENBn(信號EN之反轉信號)。PMOS電晶體11c於信號ENBn為“低”位準之時流通電流。

於PMOS電晶體11e之源極連接PMOS電晶體11c之汲極，且汲極係連接於閘極。

對PMOS電晶體11d之源極施加電源電壓VDD，對閘極輸入信號ENBn。PMOS電晶體11d於信號ENBn為“低”位準之時流通電流。

於PMOS電晶體11f之源極連接PMOS電晶體11d之汲極，且汲極係連接於輸出端子(節點N6)，閘極係連接於節點N5。PMOS電晶體11f流通與PMOS電晶體11e相同之電流。

NMOS電晶體11g係汲極連接於節點N5，源極連接於節點N7，且對閘極施加參照電壓VREF。NMOS電晶體11g流通參照電流。

NMOS電晶體11h係汲極連接於輸出端子(節點N6)，源極連接於節點N7，且於閘極連接輸入端子。

NMOS電晶體11i係汲極連接於節點N7，源極連接於接地電位，且對閘極施加參照電壓IREFN。該NMOS電晶體11i係作為恆定電流源而發揮功能。

即，第2接收器101w係於信號ENBn為“低”位準且輸入信號為“低”位準之情形時，自輸出端子輸出“高”位準之信號，於信號ENBn為“低”位準且輸入信號為“高”位準之情形時，自輸出端子輸出“低”位準之信號。

<8>補充說明

再者，於圖53表示上述之各實施形態之信號EN之上升(為將所有LUN100設為啟動)之條件。

又，於上述之各實施形態中，雖對信號EN之下降時序進行各種說明，但並不限於上述之時序，能夠適當進行變更。具體而言，只要按開始資料之輸入輸出前後之時序信號EN下降即可。藉此，可抑制對非選擇LUN、或讀出動作時之LUN之無用之電流之消耗。

又，於關於本發明之各實施形態中：

(1)於讀出動作中，對A位準之讀出動作對選擇之字元線施加之電壓例如為0V~0.55V之間。並不限定於此，亦可設為0.1V~0.24V、0.21V~0.31V、0.31V~0.4V、0.4V~0.5V、0.5V~0.55V任一者之間。

對B位準之讀出動作對選擇之字元線施加之電壓例如為1.5V~2.3V之間。並不限定於此，亦可設為1.65V~1.8V、1.8V~1.95V、1.95V~2.1V、2.1V~2.3V任一者之間。

對C位準之讀出動作對選擇之字元線施加之電壓例如為3.0V~4.0V之間。並不限定於此，亦可設為3.0V~3.2V、3.2V~3.4V、3.4V~3.5V、3.5V~3.6V、3.6V~4.0V任一者之間。

作為讀出動作之時間(tR)，亦可設為例如25μs~38μs、38μs~70μs、70μs~80μs之間。

(2)寫入動作係如上述般包含編程動作與驗證動作。於寫入動作中，於編程動作時對選擇之字元線最初施加之電壓例如為13.7V~14.3V之間。並不限定於此，亦可設為例如13.7V~14.0V、14.0V~14.6V任一者之間。

亦可改變對奇數序號之字元線進行寫入時之對選擇之字元線最初施加之電壓、與對偶數序號之字元線進行寫入時之對選擇之字元線最初施加之電壓。

於將編程動作設為ISPP方式(Incremental Step Pulse Program：增量階躍脈衝編程)時，作為升壓之電壓，例舉例如0.5V左右。

作為對非選擇之字元線施加之電壓，亦可為例如6.0V~7.3V之間。並不限定於此，既可設為例如7.3V~8.4V之間，亦可設為6.0V以下。

亦可按照非選擇之字元線為奇數序號之字元線、還是偶數序號之字元線，而改變施加之通路電壓。

作為寫入動作之時間(tProg)，亦可設為例如1700μs~1800μs、1800μs~1900μs、1900μs~2000μs之間。

(3)於抹除動作中，對於形成於半導體基板上部、且於上方配置有上述記憶胞之晶圓最初施加之電壓例如為12V~13.6V之間。並不限定於該情形，亦可設為例如13.6V~14.8V、14.8V~19.0V、19.0~19.08V、19.8V~21V之間。

作為抹除動作之時間(tErase)，亦可設為例如3000μs~4000μs、4000μs~5000μs、4000μs~9000μs之間。

(4)記憶胞之構造具有於半導體基板(矽基板)上介隔膜厚為4~10nm之穿隧絕緣膜而配置之電荷儲存層。該電荷儲存層可設為膜厚為2~3nm之SiN、或SiON等絕緣膜、與膜厚為3~8nm之多晶矽之積層構造。又，於多晶矽中，亦可添加Ru等金屬。於電荷儲存層之上具有絕緣膜。該絕緣膜具有例如膜厚為3~10nm之下層High-k(高介電常數)膜、與膜厚為3~10nm之上層High-k膜所夾持之膜厚為4~10nm之氧化矽膜。High-k膜可列舉HfO等。又，氧化矽膜之膜厚可設為較High-k膜之膜厚更厚。於絕緣膜上，介隔膜厚為3~10nm之材料而形成有膜厚為30nm~70nm之控制電極。此處，功函數調整用之材料例如為TaO等金屬氧化膜、TaN等金屬氮化膜。控制電極可使用W等。

又，於記憶胞間可形成氣隙。

以上，雖然已說明本發明之實施形態，但本發明並非限定於上述實施形態，可在不脫離其主旨之範圍內進行各種變化而實施。進而，上述實施形態中包含各種階段之發明，藉由適當組合所揭示之構成要件，可擷取各種發明。例如，若為自所揭示之構成要件中削除若干構成要件，仍可獲得特定效果者，則亦可擷取為發明。

101‧‧‧輸入輸出介面

101c‧‧‧NAND運算電路

101d‧‧‧反相器

101g‧‧‧NAND運算電路

101h‧‧‧NAND運算電路

101i‧‧‧NAND運算電路

101j‧‧‧OR運算電路

104‧‧‧指令暫存器

105‧‧‧位址暫存器

105a‧‧‧記憶部

120‧‧‧接收器

ADD‧‧‧位址

ALE‧‧‧位址閂鎖賦能信號

BWE‧‧‧寫入賦能信號

CLE‧‧‧指令閂鎖賦能信號

DQ‧‧‧輸入輸出信號

EN‧‧‧信號

Claims

一種記憶裝置，其包含：記憶胞陣列，其記憶資料；指令暫存器，其記憶指令；位址暫存器，其記憶位址；控制電路，其應答指令而控制上述記憶胞陣列；運算電路，其基於用以使指令被記憶於上述指令暫存器之第1信號及用以使位址被記憶於上述位址暫存器之第2信號，而輸出第3信號；及接收器，其係可基於上述第3信號，而接收資料；上述第3信號包含：使上述接收器為啟動(active)狀態之第1位準、及使上述接收器為待機狀態之第2位準；上述運算電路係：若上述第1信號或上述第2信號之至少一者被確立(assert)，則輸出上述第1位準之上述第3信號，其後即使上述第1信號及上述第2信號一起被否定(negate)，仍維持上述第1位準之上述第3信號之輸出。
如請求項1之記憶裝置，其中上述運算電路係：於上述第2信號確立之第1期間接收位址，在上述位址為上述記憶裝置之位址之情形時，輸出上述第1位準之上述第3信號，在上述位址並非上述記憶裝置之位址之情形時，輸出上述第2位準之上述第3信號。
如請求項2之記憶裝置，其中上述運算電路係：可緊接於接收上述位址後輸出上述第2位準之上述第3信號。
如請求項2之記憶裝置，其中上述運算電路係：可於接收上述位址後且資料之輸入前後，輸出上述第2位準之上述第3信號。
如請求項1之記憶裝置，其中上述記憶裝置係於上述第1信號確立之第2期間接收指令，於上述第2期間之後且上述第2信號確立之第3期間接收位址，上述運算電路係通過上述第2期間及上述第3期間而維持上述第1位準之上述第3信號之輸出。
如請求項3之記憶裝置，其中上述指令係指示對上述記憶胞陣列之資料之寫入的指令。
如請求項3之記憶裝置，其中上述指令係指示自上述記憶胞陣列之資料之讀出的指令。
如請求項5之記憶裝置，其中上述運算電路係：可緊接於上述第3期間之後輸出上述第2位準之上述第3信號。
如請求項5之記憶裝置，其中上述運算電路係：可於上述第3期間之後、資料之輸入輸出前後，輸出上述第2位準之上述第3信號。
如請求項5之記憶裝置，其中上述運算電路係：在上述第2期間之前，於上述第1信號及上述第2信號均被確立之第4期間輸出上述第1位準之上述第3信號，而於上述第4期間與上述第2期間之間之第5期間中，即使上述第1信號及上述第2信號被否定，仍維持上述第1位準之上述第3信號之輸出。
如請求項2之記憶裝置，其中上述運算電路係：可於接收上述位址後、經過第6期間後，輸出上述第2位準之上述第3信號。
如請求項2之記憶裝置，其中上述運算電路係：可於接收上述位址後、上述第1信號確立之第7期間接收第1指令，緊接於上述第7期間之後輸出上述第2位準之上述第3信號。