JP2019057121A - メモリシステム、メモリシステムの制御方法、及びコントローラ回路 - Google Patents

Abstract

【課題】消費電力性能を向上させること。【解決手段】実施形態のメモリシステムは、不揮発性半導体メモリと、第１規格に準じた構成を有する物理層を備え、前記第１規格に準じて前記物理層を制御すると共に、前記物理層を低消費電力状態に設定するための複数の低消費電力モードを規定した情報を記憶し、第２規格に準じて前記物理層と前記不揮発性半導体メモリ間の信号の入出力を制御するコントローラ回路とを備える。コントローラ回路は、物理層のデータ転送状態に基づいて、記憶された情報内の複数の低消費電力モードから１つの低消費電力モードを選択する。【選択図】図２

Description

実施形態は、メモリシステム、メモリシステムの制御方法、及びコントローラ回路に関するものである。

メモリシステムとして、ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体メモリを搭載したＳＳＤ（Solid State Drive）が知られている。ＳＳＤは、例えば、種々のコンピュータの外部記憶装置として用いられる。

特開２０１７−０４９９６５号公報

消費電力性能を向上させることができるメモリシステム、メモリシステムの制御方法、及びコントローラ回路を提供する。

実施形態のメモリシステムは、不揮発性半導体メモリと、第１規格に準じた構成を有する物理層を備え、前記第１規格に準じて前記物理層を制御すると共に、前記物理層を低消費電力状態に設定するための複数の低消費電力モードを規定した情報を記憶し、第２規格に準じて前記物理層と前記不揮発性半導体メモリ間の信号の入出力を制御するコントローラ回路とを具備する。前記コントローラ回路は、前記物理層のデータ転送状態に基づいて、前記記憶された情報内の前記複数の低消費電力モードから１つの低消費電力モードを選択する。

第１実施形態のメモリシステムの構成を示すブロック図である。 第１実施形態におけるＰＣＩｅリンクコントローラの詳細な構成を示す図である。 第１実施形態におけるＰＣＩｅ ＰＨＹにおける回路の一部を示す図である。 第１実施形態におけるＮＡＮＤ型フラッシュメモリのメモリセルアレイの回路図である。 第２実施形態におけるＮＶＭｅコントローラとホストデバイス間の信号の送受信の状態を示す図である。

以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については同一符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。

各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。

［１］第１実施形態
第１実施形態のメモリシステムについて説明する。

［１−１］メモリシステムの構成
図１を用いて、第１実施形態のメモリシステムの構成を説明する。図１は、第１実施形態のメモリシステムの構成を示すブロック図である。

図示するように、メモリシステム１００は、ＮＡＮＤ型フラッシュメモリ１０、ＮＡＮＤインタフェース１１、ＤＲＡＭ(Dynamic Random Access Memory)２０、ＤＲＡＭインタフェース２１、ＳＲＡＭ(Static Random Access Memory)３０、ＳＲＡＭインタフェース３１、ＮＶＭｅ(登録商標)(Non-Volatile Memory express)コントローラ４０、ＰＣＩｅ(登録商標)(Peripheral Component Interconnect express)リンクコントローラ５０、ＰＣＩｅ物理層（ＰＣＩｅ ＰＨＹ）６０、及びＳＳＤコントローラ７０を備える。

ＮＡＮＤインタフェース１１、ＤＲＡＭインタフェース２１、ＳＲＡＭインタフェース３１、ＮＶＭｅコントローラ４０、及びＳＳＤコントローラ７０は、バス８０により信号を相互に送受信可能に接続される。さらに、ＰＣＩｅ ＰＨＹ６０には、ホストデバイス２００、例えば種々のコンピュータ等が接続される。

ＮＡＮＤ型フラッシュメモリ１０は、１つあるいは複数配置されるが、その数は限定されない。ＮＡＮＤ型フラッシュメモリ１０は、メモリセルにデータを記憶する不揮発性メモリである。ＮＡＮＤ型フラッシュメモリ１０のメモリセルアレイについては後で詳述する。ＮＡＮＤインタフェース１１は、ＮＡＮＤ型フラッシュメモリ１０に接続され、ＮＡＮＤ型フラッシュメモリ１０との通信を行う。なお、ＮＡＮＤ型フラッシュメモリ１０に換えて、他の不揮発性半導体メモリ、例えば、ＭＲＡＭ（Magnetoresistive Random Access Memory）やＦｅＲＡＭ（Ferroelectric Random Access Memory）を備えてもよい。

ＤＲＡＭ２０及びＳＲＡＭ３０は、メモリセルにデータを記憶する揮発性メモリである。ＤＲＡＭインタフェース２１は、ＤＲＡＭ２０に接続され、ＤＲＡＭ２０との通信を行う。ＳＲＡＭインタフェース３１は、ＳＲＡＭ３０に接続され、ＳＲＡＭ３０との通信を行う。

ＮＶＭｅコントローラ４０は、ＮＶＭｅ(Non-Volatile Memory express)の規格に基づいて、ホストデバイス２００とＮＡＮＤ型フラッシュメモリ１０間でＰＣＩｅ ＰＨＹ６０及びＰＣＩｅリンクコントローラ５０を介した信号の入出力を制御する。ＰＣＩｅリンクコントローラ５０は、ＰＣＩｅ(ＰＣＩ express)の規格に基づいて、ホストデバイス２００とＰＣＩｅ ＰＨＹ６０間の信号の入出力を制御する。ＰＣＩｅ ＰＨＹ６０は、ＰＣＩｅの物理層であり、ＰＣＩｅ規格に準じた物理的な接続形式を有する。

ＳＳＤコントローラ７０は、ＣＰＵ７１を有し、メモリシステム１００を制御する。ＳＳＤコントローラ７０は、ＮＶＭｅコントローラ４０を介してホストデバイス２００から要求されたデータに所定の処理、例えば符号化、暗号化、またはランダマイズを実行してＮＡＮＤインタフェース１１を介してＮＡＮＤ型フラッシュメモリ１０に書き込む。ＳＳＤコントローラ７０は、また、ＮＶＭｅコントローラ４０を介してホストデバイス２００から要求されたデータをＮＡＮＤインタフェース１１を介してＮＡＮＤ型フラッシュメモリ１０から読み出して、所定の処理、例えば複合化、またはエラー検出及び訂正を実行してホストデバイス２００に提供する。これらの処理において、ＳＲＡＭインタフェース３１を介してＳＲＡＭ３０を利用し、ＤＲＡＭインタフェース２１を介してＤＲＡＭ２０を利用する。

次に、図２を用いて、図１に示したＰＣＩｅリンクコントローラ５０の詳細な構成を説明する。図２は、ＰＣＩｅリンクコントローラ５０の詳細な構成を示す図である。

図示するように、ＰＣＩｅリンクコントローラ５０は、動作テーブル５１を記憶している。ＰＣＩｅリンクコントローラ５０は、マルチプレクサ５２、レジスタ５３、ステートマシン５４、及びＰＨＹ制御信号生成回路５５を有する。レジスタ５３には、ＮＶＭｅコントローラ４０が接続される。さらに、ＰＨＹ制御信号生成回路５５は、ＰＣＩｅ ＰＨＹ６０に接続される。

動作テーブル５１には、ＰＣＩｅ ＰＨＹ６０において低消費電力動作で使用される複数の低消費電力モードが規定される。ここでは、複数の低消費電力モードとして、例えば、モード１，２，３の３つのモードを示す。低消費電力モードとして３つのモードを示すがモード数は限定されない、１つ、２つ、あるいは４つ以上のモードを有していてもよい。ＰＣＩｅ規格では、ＡＳＰＭ（Active State Power Management）という電力制御管理により、一定時間データ転送がないときに、ＰＣＩｅ ＰＨＹ６０が低消費電力モードに設定される。モード１，２，３は、ＡＳＰＭ動作規定に準拠した範囲での低消費電力モードを用いることを前提とするが、ＡＳＰＭ動作規定に該当しないモードを用いることも可能である。

モード１，２，３は、例えば、ローパワーエントリモードとして、それぞれアクティブアイドル、ミドルスリープ、ディープスリープと称される。以下に、モード１，２，３で設定されるＰＣＩｅ ＰＨＹ６０内の状態の詳細を記述する。

モード１では、ローパワーエントリタイムが長く、レーンＬ１〜Ｌ３がオン状態、クロックゲーティング回路がオフ状態、ＰＬＬがオン状態、及びレギュレータがオン状態である。

クロックゲーティング回路がオフ状態とは、クロックをゲーティングする機能が停止状態にあることを表す。従って、オフ状態のとき、クロックゲーティング回路からクロックが出力される。一方、クロックゲーティング回路がオン状態とは、クロックをゲーティングする機能が稼働状態にあることを表す。従って、オン状態のとき、クロックゲーティング回路によりクロックが停止される。

ＰＬＬがオン状態とは、ＰＬＬが稼働状態にあることを表す。従って、オン状態のとき、ＰＬＬからクロックが発生される。一方、ＰＬＬがオフ状態とは、ＰＬＬが停止状態にあることを表す。従って、オフ状態のとき、ＰＬＬからのクロックが停止される。

レギュレータがオン状態とは、レギュレータが稼働状態にあることを表す。従って、オン状態のとき、レギュレータから電圧が供給される。一方、レギュレータがオフ状態とは、レギュレータが停止状態にあることを表す。従って、オフ状態のとき、レギュレータからの電圧が停止される。

モード２では、ローパワーエントリタイムが中程度、レーンＬ１〜Ｌ３がオフ状態、クロックゲーティング回路がオン状態、ＰＬＬがオフ状態、及びレギュレータはオン状態である。

モード３は、ローパワーエントリタイムが短く、レーンＬ１〜Ｌ３がオフ状態、クロックゲーティング回路がオン状態、ＰＬＬがオフ状態、及びレギュレータがオフ状態である。

なお、レーンＬ０〜Ｌ３、クロックゲーティング回路、ＰＬＬ、及びレギュレータについては図３を用いて後述する。

レジスタ５３は、ＮＶＭｅコントローラ４０から供給されるパワーステート情報ＰＳを記憶する。マルチプレクサ５２は、パワーステート情報ＰＳに基づいて、モード１，２，３からいずれかのモードを選択する。そして、選択したモードを示す信号ＭＳを出力する。

パワーステート情報ＰＳは、ＮＶＭｅ規格に準じて生成される情報であり、ホストデバイス２００（及びＰＣＩｅ ＰＨＹ６０）とＮＡＮＤ型フラッシュメモリ１０間のデータ転送状態（例えば、データ転送頻度の高低や転送無し等）に応じて変化する情報である。パワーステート情報ＰＳには、その他の条件によって決まる情報もあるが、ここではデータ転送状態に応じて変化する情報を用いる。

ステートマシン５４は、マルチプレクサ５２から受け取った信号ＭＳにより、マルチプレクサ５２にて選択された低消費電力モードに従ってＰＣＩｅ ＰＨＹ６０内の回路の状態を決定し、その状態を示す信号ＳＳを出力する。

ＰＨＹ制御信号生成回路５５は、ステートマシン５４から受け取った信号ＳＳをデコードして、ＰＣＩｅ ＰＨＹ６０内の状態を制御する制御信号Ｓ１，Ｓ２，Ｓ３，Ｓ４を生成する。

次に、低消費電力動作が行われるＰＣＩｅ ＰＨＹ６０の詳細な構成を説明する。図３は、ＰＣＩｅ ＰＨＹ６０内の回路の一部を示す図である。

図示するように、ＰＣＩｅ ＰＨＹ６０は、４つのレーンＬ０，Ｌ１，Ｌ２，Ｌ３と、ＰＬＬ(Phase-Locked Loop)Ｐ１、クロックゲーティング回路としての論理積回路（以下、ＡＮＤ回路）Ａ１、及びレギュレータＲ１を有する。ここでは、ＰＣＩｅ ＰＨＹ６０が４つのレーンを有する場合を示すが、これに限定されない。ＰＣＩｅ ＰＨＹ６０が１、２、８、１６、３２、それ以上のレーンを有する場合もあり得る。

レーンＬ０，Ｌ１，Ｌ２，Ｌ３は、ホストデバイス２００に接続され、ＰＣＩｅ ＰＨＹ６０とホストデバイス２００間の信号の送受信を行う。ＰＬＬ Ｌ１には、リファレンスクロックＲＥＦＣＬＫ、及びリファレンス電圧ＶREFが供給される。ＰＬＬ Ｌ１は、リファレンスクロックＲＥＦＣＬＫから、ＰＣＩｅ ＰＨＹ６０で使用されるクロックＣＬＫを発生する。
ＡＮＤ回路Ａ１は、レーンＬ０〜Ｌ３へのクロックＣＬＫの供給あるいは停止を行う。レギュレータＲ１は、レーンＬ０〜Ｌ３に電圧を供給する。

ＡＮＤ回路Ａ１、ＰＬＬ Ｐ１、レーンＬ１〜Ｌ３、及びレギュレータＲ１には、ＰＨＹ制御信号生成回路５５から制御信号Ｓ１，Ｓ２，Ｓ３，Ｓ４が供給される。

次に、ＮＡＮＤ型フラッシュメモリ１０のメモリセルアレイについて説明する。ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ内に複数のブロックＢＬＫを有する。図４は、ＮＡＮＤ型フラッシュメモリが備えるメモリセルアレイ内のブロックＢＬＫの回路図である。

図４に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３を含む。さらに、ストリングユニットの各々は、複数のＮＡＮＤストリングＮＳを含む。なお、１ブロックＢＬＫ内のストリングユニットＳＵの数や、１ストリングユニットＳＵ内のＮＡＮＤストリングＮＳの数は任意である。以降、ストリングユニットＳＵと記した場合、複数のストリングユニットＳＵ０〜ＳＵ３の各々を示すものとする。

ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ０，ＭＴ１，…，ＭＴ７と、選択トランジスタＳＴ１，ＳＴ２とを含んでいる。なお、メモリセルトランジスタＭＴ０と選択トランジスタＳＴ２との間、及びメモリセルトランジスタＭＴ７と選択トランジスタＳＴ１との間にダミートランジスタを設けてもよい。以降、メモリセルトランジスタＭＴと記した場合、メモリセルトランジスタＭＴ０〜ＭＴ７の各々を示し、選択トランジスタＳＴと記した場合、選択トランジスタＳＴ１，ＳＴ２の各々を示すものとする。

メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型であってもよいし、電荷蓄積層に導電膜を用いたＦＧ（Floating Gate）型であってもよい。本第１実施形態では、メモリセルトランジスタＭＴがＭＯＮＯＳ型である例を示す。さらに、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。さらに、選択トランジスタＳＴ１及びＳＴ２の個数は任意である。

メモリセルトランジスタＭＴ０〜ＭＴ７は、選択トランジスタＳＴ１，ＳＴ２間に、そのソースまたはドレインが直列に接続されている。この直列接続の一端側のメモリセルトランジスタＭＴ７のドレインは、選択トランジスタＳＴ１のソースに接続され、他端側のメモリセルトランジスタＭＴ０のソースは、選択トランジスタＳＴ２のドレインに接続されている。

ストリングユニットＳＵ０〜ＳＵ３の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０，ＳＧＤ１，ＳＧＤ２，ＳＧＤ３にそれぞれ接続される。以降、選択ゲート線ＳＧＤと記した場合、選択ゲート線ＳＧＤ０〜ＳＧＤ３の各々を示すものとする。同一のストリングユニットＳＵ内にある選択トランジスタＳＴ１のゲートは、同一の選択ゲート線ＳＧＤに共通に接続される。

ストリングユニットＳＵ０〜ＳＵ３の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに接続される。同一のストリングユニットＳＵ内にある選択トランジスタＳＴ２のゲートは、同一の選択ゲート線ＳＧＳに共通に接続される。

同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ７に共通に接続される。

すなわち、ワード線ＷＬ０〜ＷＬ７は同一ブロックＢＬＫ内の複数のストリングユニットＳＵ間で共通に接続されているのに対し、選択ゲート線ＳＧＤ，ＳＧＳは、同一ブロックであってもストリングユニットＳＵ毎に独立している。

また、メモリセルアレイ内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一行にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０，ＢＬ１，…，ＢＬ（ｎ−１）のいずれかに共通に接続される。なお、ｎは１以上の自然数である。図４では、始まりのビット線をＢＬ０としている。以降、ビット線ＢＬと記した場合、ビット線ＢＬ０〜ＢＬ（ｎ−１）の各々を示すものとする。すなわち、ビット線ＢＬは、複数のストリングユニットＳＵ間でＮＡＮＤストリングＮＳに共通に接続されている。

また、ストリングユニットＳＵ０〜ＳＵ３内のＮＡＮＤストリングＮＳの選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。

データの読み出し及び書き込みは、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。この単位を「ページ」と呼ぶ。

また、データの消去範囲は、１つのブロックＢＬＫに限定されず、複数のブロックが一括して消去されてもよく、１つのブロックＢＬＫ内の一部の領域が一括して消去されてもよい。

［１−２］メモリシステムにおける低消費電力動作
図２に示したように、ＰＣＩｅリンクコントローラ５０は、モード１〜３を有する動作テーブル５１を記憶している。

ＣＰＵ７１は、ＮＶＭｅコントローラ４０のパワーステート情報ＰＳが変更されたとき、ＰＣＩｅリンクコントローラ５０内のレジスタ５３にＰＳ情報を供給する。パワーステート情報ＰＳは、ホストデバイス２００とＮＡＮＤ型フラッシュメモリ１０間のデータ転送状態に応じて変化する情報である。

マルチプレクサ５２は、レジスタ５３から受け取ったパワーステート情報ＰＳに基づいて、モード１、２、３からいずれかのモードを選択し、選択したモードを示す信号ＭＳを出力する。なお、レジスタ５３を用いてパワーステート情報ＰＳを取得するのは一例であり、ＮＶＭｅコントローラ４０とＰＣＩｅコントローラ５０間に専用信号を設定し、この専用信号でパワーステート情報ＰＳを取得してもよい。

ステートマシン５４は、マルチプレクサ５２から受け取った信号ＭＳにより、マルチプレクサ５２にて選択された低消費電力モードに従ってＰＣＩｅ ＰＨＹ６０内の回路の状態を決定し、その状態を示す信号ＳＳを出力する。

ＰＨＹ制御信号生成回路５５は、ステートマシン５４から受け取った信号ＳＳをデコードして、ＰＣＩｅ ＰＨＹ６０内の状態を制御する制御信号Ｓ１、Ｓ２、Ｓ３、Ｓ４を生成する。

以下に、図２及び図３を用いて、ＰＣＩｅ ＰＨＹ６０にて行われる低消費電力動作の具体的な例をいくつか説明する。

例えば、マルチプレクサ５２によりモード２が選択された場合、クロックゲーティング回路がオン状態に設定される。この場合、ＰＨＹ制御信号生成回路５５にて制御信号Ｓ１がネゲートされ、ネゲート状態の制御信号Ｓ１がＡＮＤ回路Ａ１の第１入力端子に出力される。ＡＮＤ回路Ａ１の第２入力端子には、ＰＬＬ Ｐ１からクロックＣＬＫが供給される。ＡＮＤ回路Ａ１は、制御信号Ｓ１がネゲートされると、レーンＬ０〜Ｌ３へのクロックＣＬＫの出力を停止する。

同様に、モード２が選択された場合、レーンＬ１〜Ｌ３がディセーブル状態に設定される。この場合、ＰＨＹ制御信号生成回路５５にて制御信号Ｓ３がネゲートされ、ネゲート状態の制御信号Ｓ３がレーンＬ１〜Ｌ３に出力される。これにより、制御信号Ｓ３を受け取ったレーンＬ１〜Ｌ３はディセーブル状態となる。

同様に、モード２が選択された場合、レギュレータＲ１がオフ状態に設定される。この場合、ＰＨＹ制御信号生成回路５５にて制御信号Ｓ４がネゲートされ、ネゲート状態の制御信号Ｓ４がレギュレータＲ１に出力される。これにより、制御信号Ｓ４を受け取ったレギュレータＲ１はオフ状態となり、レーンＬ０〜Ｌ３への電圧供給が停止される。

また、モード３が選択された場合、ＰＬＬ Ｐ１がオフ状態に設定される。この場合、ＰＨＹ制御信号生成回路５５にて制御信号Ｓ２がネゲートされ、ネゲート状態の制御信号Ｓ２がＰＬＬ Ｐ１に出力される。これにより、制御信号Ｓ２を受け取ったＰＬＬ Ｐ１はオフ状態となり、クロックの生成が停止される。

［１−３］第１実施形態の効果
第１実施形態によれば、消費電力性能を向上させることができるメモリシステムを提供可能である。本第１実施形態では、ＮＶＭｅコントローラ４０から供給されるパワーステート情報ＰＳに基づいて、ＰＣＩｅコントローラ５０は、ＰＣＩｅコントローラ５０内の動作テーブルに設定された複数の低消費電力モードから適するモードを選択する。これにより、ＰＣＩｅ ＰＨＹ６０の動作状態（データ転送状態）に応じて、ＰＣＩｅコントローラ５０が制御するＰＣＩｅ ＰＨＹ６０を、最適な低消費電力状態に設定することが可能である。

［２］第２実施形態
第２実施形態では、ホストデバイス２００からメモリシステム１００へのドアベルアクセスを検出してＮＶＭｅコントローラ４０が低消費電力状態から復帰する例を説明する。

［２−１］メモリシステムの構成及び動作
図５を用いて、第２実施形態のメモリシステム１００におけるＮＶＭｅコントローラ４０とホストデバイス２００との間の信号の送受信の一例を説明する。図５は、ＮＶＭｅコントローラ４０とホストデバイス２００間の信号の送受信の状態を示す図である。ホストデバイス２００内には、コマンドキューのリストが記憶される。コマンドキューが溜まると、ホストデバイス２００からＰＣＩｅ ＰＨＹ６０及びＰＣＩｅリンクコントローラ５０を介してＮＶＭｅコントローラ４０にドアベルアクセスが行われる。第２実施形態では、このドアベルアクセスをＰＣＩｅリンクコントローラ５０が検出する。

図５を用いて、第２実施形態のメモリシステム１００の動作を説明する。

ホストデバイス２００内にコマンドキューが溜まると、ホストデバイス２００からＰＣＩｅ ＰＨＹ６０及びＰＣＩｅリンクコントローラ５０を介してＮＶＭｅコントローラ４０内のドアベルレジスタにドアベルの通知が出力される（ドアベルアクセス）。ＮＶＭｅコントローラ４０は、ドアベルの通知を受信すると、ホストデバイス２００内のコマンドを読みに行く（コマンド読み出し）。そして、ホストデバイス２００からＮＶＭｅコントローラ４０にコマンドが送信される。これにより、ＮＶＭｅコントローラ４０は、読み出したコマンドに従いコマンド動作を実行する。

このような動作において、ＰＣＩｅリンクコントローラ５０は、ホストデバイス２００からＮＶＭｅコントローラ４０へのドアベルアクセスを検出することにより、データ転送の開始時期を判断して低消費電力モードから通常モードに復帰する。これによって、データ転送開始時における低消費電力モードから通常モードへの遷移が速くなり、低消費電力化と、読み出し及び書き込み等の動作の高速化が両立できる。

ここでは、ホストデバイス２００からのドアベルアクセスを検出する例を説明したが、これに限るわけではなく、ＮＶＭｅコントローラ４０あるいはＰＣＩｅコントローラ５０が、データ転送状態に関する情報を受信あるいは監視して、低消費電力モードから通常モードへの遷移を行うようにしてもよい。その他の構成及び動作は、前述した第１実施形態と同様である。

［２−３］第２実施形態の効果
第２実施形態にかかるメモリシステムによれば、ホストデバイス２００からの動作要求通知（ドアベルアクセス）を検出することにより、低消費電力モードから通常モードへの遷移を適確で迅速に行うことが可能である。その他の効果は、前述した第１実施形態と同様である。

［３］その他変形例等
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…ＮＡＮＤ型フラッシュメモリ、１１…ＮＡＮＤインタフェース、２０…ＤＲＡＭ、２１…ＤＲＡＭインタフェース、３０…ＳＲＡＭ、３１…ＳＲＡＭインタフェース、４０…ＮＶＭｅ(Non-Volatile Memory express)コントローラ、５０…ＰＣＩｅ(Peripheral Component Interconnect express)リンクコントローラ、５１…動作テーブル、５２…マルチプレクサ、５３…レジスタ、５４…ステートマシン、５５…ＰＨＹ制御信号生成回路、６０…ＰＣＩｅ物理層（ＰＣＩｅ ＰＨＹ）、７０…ＳＳＤコントローラ、７１…ＣＰＵ、８０…バス、１００…メモリシステム、２００…ホストデバイス、Ａ１…論理積回路（ＡＮＤ回路）、Ｌ０，Ｌ１，Ｌ２，Ｌ３…レーン、Ｐ１…ＰＬＬ(Phase-Locked Loop)、Ｒ１…レギュレータ。

Claims (8)

1. 不揮発性半導体メモリと、
   第１規格に準じた構成を有する物理層を備え、前記第１規格に準じて前記物理層を制御すると共に、前記物理層を低消費電力状態に設定するための複数の低消費電力モードを規定した情報を記憶し、第２規格に準じて前記物理層と前記不揮発性半導体メモリ間の信号の入出力を制御するコントローラ回路と、を具備し、
   前記コントローラ回路は、前記物理層のデータ転送状態に基づいて、前記記憶された情報内の前記複数の低消費電力モードから１つの低消費電力モードを選択するメモリシステム。
2. 前記第１規格はＰＣＩｅ(Peripheral Component Interconnect express)のＩ／Ｏインタフェース規格であり、前記第２規格はＮＶＭｅ(Non-Volatile Memory express)のインタフェース規格である請求項１に記載のメモリシステム。
3. 前記物理層は、信号を入出力するレーンと、クロックを発生するＰＬＬ(Phase-Locked Loop)と、前記クロックを供給または停止するクロックゲーティング回路と、前記レーンに電圧を供給するレギュレータとを少なくとも有し、
   前記コントローラ回路は、前記選択された低消費電力モードに従って、前記レーン、前記ＰＬＬ、前記クロックゲーティング回路、及びレギュレータの少なくとも１つを稼働状態または停止状態のいずれかに設定する請求項１または２に記載のメモリシステム。
4. 前記複数の低消費電力モードには、前記物理層における前記レーンの稼働／停止状態、前記クロックゲーティング回路の稼働／停止状態、前記ＰＬＬの稼働／停止状態、及び前記レギュレータの稼働／停止状態の少なくとも１つが指定されている請求項３に記載のメモリシステム。
5. 前記コントローラ回路は、前記物理層のデータ転送状態に基づいて前記低消費電力モードを選択するマルチプレクサと、前記選択された低消費電力モードに従って、前記物理層の低消費電力状態を決定する制御回路と、前記決定された低消費電力状態を設定する制御信号を生成する生成回路と、を備える請求項１乃至４のいずれかに記載のメモリシステム。
6. 前記コントローラ回路は、外部からのドアベルアクセスを検出し、ドアベルアクセスの検出に応答して前記低消費電力モードを制御する請求項１乃至５のいずれかに記載のメモリシステム。
7. 不揮発性半導体メモリを具備するメモリシステムの制御方法であって、
   第１規格に準じた構成を有する物理層を前記第１規格に準じて制御することと、
   前記物理層と前記不揮発性半導体メモリ間の信号の入出力を第２規格に準じて制御することと、
   前記物理層のデータ転送状態に基づいて、前記物理層を低消費電力状態に設定するための複数の低消費電力モードを規定した情報内から１つの低消費電力モードを選択することと、
   を具備する方法。
8. 第１規格に準じた構成を有する物理層と、
   前記第１規格に準じて前記物理層を制御すると共に、前記物理層を低消費電力状態に設定するための複数の低消費電力モードを規定した情報を記憶する第１回路と、
   第２規格に準じて前記物理層と前記不揮発性半導体メモリ間の信号の入出力を制御する第２回路と、を具備し、
   前記第１回路は、前記物理層のデータ転送状態に基づいて、前記記憶された情報内の前記複数の低消費電力モードから１つの低消費電力モードを選択するコントローラ回路。