JP5744118B2 - 半導体記憶装置 - Google Patents

Description

本発明は、ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置に関し、特に、システムなどの起動時にデータを転送する機能を備えた半導体記憶装置に関する。

ＮＡＮＤ型のフラッシュメモリは、複数のメモリセルを直列接続したＮＡＮＤストリングからなるメモリセルアレイを有する。ＮＡＮＤ型のフラッシュメモリは、ＮＯＲ型のフラッシュメモリと比較して、集積度の高いメモリセルアレイを実現することができ、それ故、画像データや音楽データなどの大容量のデータ記憶に適している。このような用途以外にも、ＮＡＮＤ型のフラッシュメモリは、電子機器やシステムの起動時にブートコードを提供するメモリとしても利用される。ブートコードは、ホスト側の電子機器やシステムのオペレーティングシステム等を起動するために用いられるデータである。

図１に、ホストシステムにブートコードを出力することができる従来の半導体メモリのシステム構成を示す（特許文献１）。図１（Ａ）に示すように、半導体メモリ１０は、ホストデバイス３０との間でデータを入出力する入出力ピン１２と、メモリコントローラ１４と、メモリ部１６とを有する。メモリコントローラ１４は、入出力ピン１２を介してホストデバイス３０との間でデータの転送を行うホストインターフェース２０と、メモリ部１６との間でデータの転送を行うメモリインターフェース２２と、データ転送等を制御するＭＰＵ２４、プログラムやデータを記憶するＲＯＭ２６、ＲＡＭ２８を備えている。メモリ部１６は、例えばＮＡＮＤ型フラッシュメモリのチップを２つ含む。また、メモリ部１６は、図１（Ｂ）に示すように、物理アドレスでアクセス可能な物理アクセス領域１６Ａと、論理アドレスでアクセス可能な論理アクセス領域１６Ｂとを含み、物理アクセス領域１６Ａには、ホストデバイス３０のブートコードが記憶される。ブートコードは、ホストデバイス３０のオペレーティングシステム等を起動するためのデータである。このような構成により、ホストデバイス３０が物理アクセス方式のみに対応している場合に、ホストデバイス３０にブートコードを提供することができる。

特開２００９−１７５８７７号公報

ＮＡＮＤ型のフラッシュメモリをブートコード格納用のメモリとして使用するホストシステムでは、起動時またはパワーアップ時にフラッシュメモリからブートコードを読み出し、システムを起動させることが可能である。チップセットやＯＳ（operating system）によってブートアップシーケンスには、種々の方法が存在するが、起動後にフラッシュメモリからブートコードを読み出すためには、フラッシュメモリ以外のシステム（チップセット内のオンチップＲＯＭやホストデバイスなど）に１回目のリードコマンド、アドレス情報を持たせておかなければならない。それ故、システムの起動時には一定の時間を要してしまう。

本発明は、システムの起動時間を短縮することができる半導体記憶装置を提供することを目的とする。
さらに本発明は、起動時に最初に読み出されるアドレスを自由に設定することができる半導体記憶装置を提供することを目的とする。

本発明に係る半導体記憶装置は、不揮発性のメモリセルが形成されたメモリアレイと、起動時に最初に読み出される前記メモリアレイのページアドレスを設定する設定手段と、起動時に前記設定手段からページアドレスを読出し、読み出されたページアドレスに基づき前記メモリアレイから該当するページデータをページバッファに転送する内部シーケンスを実行する制御手段とを有する。好ましくは、前記設定手段はさらに、ページアドレスが記憶されているか否かを識別する識別情報を設定し、前記制御手段は、前記識別情報に基づき前記内部シーケンスを実行するか否かを決定する。好ましくは、前記設定手段は、起動時に前記制御手段がアクセスするレジスタを含み、前記レジスタは、所定領域にページアドレスを記憶する。好ましくは、前記レジスタはさらに、ページアドレスが記憶されたか否かを示すフラグ情報を記憶する。好ましくは、前記設定手段は、ホストデバイスから実行されるユーザーコマンドに応じて前記ページアドレスを設定する。好ましくは、前記内部シーケンスは、半導体記憶装置に電源が投入されたときに実行されるパワーアップシーケンスであり、リードコマンドの実行を含む。好ましくは、前記半導体記憶装置は、フラッシュメモリである。

本発明に係る半導体記憶装置およびホストデバイスを含むシステムの起動方法は、半導体記憶装置に、起動時に最初に読み出されるメモリアレイのページアドレスを設定し、半導体記憶装置が起動されたとき、設定されたページアドレスを読出し、読み出されたページアドレスに基づき前記メモリアレイから該当するページデータをページバッファに転送する内部シーケンスを実行する。好ましくは前記設定するステップは、ホストデバイスから実行されるユーザーコマンドにより前記ページアドレスをレジスタにプログラムすることを含む。

本発明に係る半導体記憶装置が実行する起動プログラムは、起動時に最初に読み出されるページアドレスを設定したレジスタから前記ページアドレスを読出し、読み出されたページアドレスに基づきメモリアレイから該当するページデータをページバッファに転送する内部シーケンスを実行する。好ましくは、前記起動プログラムはさらに、前記レジスタに前記ページアドレスが設定されているか否かを識別する識別情報に基づき前記内部シーケンスを実行する。

本発明によれば、起動時に最初に読み出されるページアドレスを設定し、起動時にページアドレスのページデータをページバッファに自動転送することで、システムの起動時間を短縮することができる。さらに、ページアドレスの設定を変更することで、アドレスマッピングの自由度を広げることができる。

従来のブートコードを出力する半導体メモリシステムの構成を示す図である。 本発明の実施例に係るフラッシュメモリの一構成例を示すブロック図である。 本発明の実施例に係るＮＡＮＤストリングの構成を示す回路図である。 本実施例に係るフラッシュメモリの各部に印加される電圧の一例を示す図である。 本実施例に係るフラッシュメモリを含むシステムの概略図である。 フラッシュメモリの起動時に読み出されるページアドレスを設定するフローを示す図である。 フラッシュメモリにアドレス情報を設定する例を示す図である。 本発明の実施例によるフラッシュメモリの動作を説明するフローチャートである。 本発明の実施例によるフラッシュメモリの起動時の動作を模式的に示した図である。

以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは異なることに留意すべきである。

図２は、本発明の実施例に係るフラッシュメモリの構成を示すブロック図である。但し、ここに示すフラッシュメモリの構成は、例示であって、本発明は、必ずしもこのような構成に限定されるものではない。

本実施例のフラッシュメモリ１００は、行列状に配列された複数のメモリセルが形成されたメモリアレイ１１０と、外部入出力端子Ｉ／Ｏに接続され入出力データを保持する入出力バッファ１２０と、入出力バッファ１２０からのアドレスデータを受け取るアドレスレジスタ１３０と、入出力されるデータを保持するデータレジスタ１４０、入出力バッファ１２０からのコマンドデータおよび外部制御信号（図示されないチップイネーブルやアドレスラッチイネーブル等）に基づき各部を制御する制御信号Ｃ１、Ｃ２、Ｃ３等を供給するコントローラ１５０と、アドレスレジスタ１３０からの行アドレス情報Ａｘをデコードしデコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路１６０と、ワード線選択回路１６０によって選択されたページから読み出されたデータを保持したり、選択されたページへの書込みデータを保持するページバッファ／センス回路１７０と、アドレスレジスタ１３０からの列アドレス情報Ａｙをデコードし当該デコード結果に基づきページバッファ１７０内の列データを選択する列選択回路１８０と、データの読出し、プログラムおよび消去等のために必要な電圧（プログラム電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路１９０とを含んで構成される。

メモリアレイ１１０は、列方向に配置された複数のブロックBLK(0)、BLK(1)、・・・、BLK(m)を有する。ブロックの一方の端部には、ページバッファ／センス回路１７０が配置される。但し、ページバッファ／センス回路１７０は、ブロックの他方の端部、あるいはの両側の端部に配置されるものであってもよい。

１つのメモリブロックには、図３に示すように、複数のメモリセルを直列に接続したＮＡＮＤストリングユニットＮＵが複数形成され、１つのメモリブロック内にｎ＋１個のストリングユニットＮＵが行方向に配列されている。セルユニットＮＵは、直列に接続された複数のメモリセルMCi(i=０、１、・・・、３１)と、一方の端部であるメモリセルMC31のドレイン側に接続された選択トランジスタTDと、他方の端部であるメモリセルMC0のソース側に接続された選択トランジスタTSとを含み、選択トランジスタTDのドレインは、対応する１つのビット線GBLに接続され、選択トランジスタTSのソースは、共通のソース線SLに接続される。

メモリセルMCiのコントロールゲートは、ワード線WLiに接続され、選択トランジスタTD、TSのゲートは、ワード線WLと並行する選択ゲート線SGD、SGSに接続される。ワード線選択回路１６０は、行アドレスＡｘに基づきメモリブロックを選択するとき、当該メモリブロックの選択ゲート信号SGS、SGDを介して選択トランジスタTD、TSを選択的に駆動する。

メモリセルは、典型的に、Ｐウエル内に形成されたＮ型の拡散領域であるソース／ドレインと、ソース／ドレイン間のチャンネル上に形成されたトンネル酸化膜と、トンネル酸化膜上に形成されたフローティングゲート（電荷蓄積層）と、フローティングゲート上に誘電体膜を介して形成されたコントロールゲートとを含むＭＯＳ構造を有する。フローティングゲートに電荷が蓄積されていないとき、つまりデータ「１」が書込まれているとき、しきい値は負状態にあり、メモリセルは、ノーマリオンである。フローティングゲートに電子が蓄積されたとき、つまりデータ「０」が書込まれているとき、しきい値は正にシフトし、メモリセルは、ノーマリオフである。

図４は、フラッシュメモリの各動作時に印加されるバイアス電圧の一例を示したテーブルである。読出し動作では、ビット線に或る正の電圧を印加し、選択されたワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Vpass（例えば４．５Ｖ）を印加し、選択ゲート線SGD、SGSに正の電圧（例えば４．５Ｖ）を印加し、ビット線選択トランジスタTD、ソース線選択トランジスタTSをオンし、共通ソース線に０Ｖを印加する。プログラム（書込み）動作では、選択されたワード線に高電圧のプログラム電圧Vprog（１５〜２０Ｖ）を印加し、非選択のワード線に中間電位（例えば１０Ｖ）を印加し、ビット線選択トランジスタTDをオンさせ、ソース線選択トランジスタTSをオフさせ、「０」または「１」のデータに応じた電位をビット線GBLに供給する。消去動作では、ブロック内の選択されたワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。

図５は、本実施例に係るフラッシュメモリを含むシステムの一例を示す図である。同図において、システム２００は、ホストデバイス２１０と、当該ホストデバイス２１０に接続されたメモリモジュール２２０とを含む。ホストデバイス２１０は、特に限定されるものではないが、コンピュータ、デジタルカメラ、プリンタなどの電子装置あるいはチップセットに搭載されたチップである。メモリモジュール２２０は、図１に示したメモリコントローラ１４と同様の機能を有するメモリコントローラ２３０、およびフラッシュメモリ１００を含む。メモリコントローラ２３０は、ホストデバイス２１０とフラッシュメモリ１００間のデータ転送を制御する。

次に、フラッシュメモリへのアドレス情報の設定について説明する。始めに、フラッシュメモリ１００に、起動時に最初に読み出されるアドレス情報を設定するため、ホストデバイス２１０によってユーザーコマンドが実行される。図６に、アドレス情報の設定動作のフローを示す。

ホストデバイス２１０からアドレス情報をプログラムするコマンドが開始される（Ｓ１００）。このコマンドは、ユーザーによって使用されるユーザーコマンドであり、通常のプログラム開始コマンド（８０ｈ、８１ｈ、８５ｈ）のシーケンスとは異なる。アドレス情報をプログラムするコマンドが開始されると、ホストデバイス２１０は、フラッシュメモリ１００に対し所定のコマンドおよび外部制御信号を送信し、フラッシュメモリ１００においてシステム起動時に最初に読み出されるアドレス情報の設定が可能になる。

次に、ユーザーは、起動時に最初に読み出されるアドレス情報を指定しこれを入力する（Ｓ１０２）。好ましい態様では、アドレス情報は、メモリアレイ１１０内のページアドレスを含む。ユーザーによって指定可能なページアドレスは、メモリアレイ１１０のユーザーによって使用可能なエリア内である。ホストデバイス２１０において入力されたアドレス情報は、メモリコントローラ２３０を介してフラッシュメモリ１００の、例えば、データレジスタ１４０に一時保持される。

次に、ホストデバイス２１０によってプログラム確認コマンドが実行される（Ｓ１０４）。このコマンドの実行に応答して、フラッシュメモリ１００は、アドレス情報のプログラムを行う。好ましい態様では、コントローラ１５０は、データレジスタ１４０に保持されたアドレス情報を、フラッシュメモリの起動時に必ずアクセスまたは参照されるコンフィギュレーションレジスタ内にプログラムする。図７は、コンフィギュレーションレジスタの一構成例であり、コンフィギュレーションレジスタ２４０は、アドレス格納領域２４２にホストデバイス２１０から受け取ったページアドレスを記憶し、さらにフラグ領域２４４に、ページアドレスが記憶されたことを示すフラグ、例えば「１」を記憶する。他方、ページアドレスがプログラムされない場合には、フラグは「０」のままである。

コンフィギュレーションレジスタ２００は、フラッシュメモリ１００の動作情報を設定するレジスタであり、例えば、コンフィギュレーションレジスタ２００の他の領域には、フラッシュメモリを起動するときに必要な情報が設定される。例えば、半導体ウエハ段階で、選択されたチップまたはテスト用素子の回路特性を測定し、当該測定結果に基づきフラッシュメモリの動作を設定するためのトリミングコードまたはトリミングレベルが記憶される。コンフィギュレーションレジスタ２００は、通常の動作時には、ユーザーによって記憶内容を見ることができないが、ある特定のモードまたはコマンドの実行により記憶内容を確認することが可能である。好ましい態様では、コントローラ１５０は、ホストデバイス２１０によるユーザーコマンドの実行に応答して、コンフィギュレーションレジスタにページアドレスをプログラムするためのファームウエアまたはステートマシン等を含む。

次に、システム起動時のフラッシュメモリのデータの自動転送について、図８のフローを参照して説明する。図５に示すようなシステム２００が起動されると、フラッシュメモリ１００に電源が投入され（Ｓ２００）、コントローラ１５０は、パワーアップシーケンスを実行する。好ましい態様では、コントローラ１５０は、パワーアップシーケンスを実行するプログラムまたはステートマシンを含む。パワーアップシーケンスにおいて、コントローラ１５０は、コンフィギュレーション２４０をアクセスし、フラグ領域２４４に設定されたフラグをチェックし、次の内部動作を決定する。もし、ブートアップのページアドレスがプログラムされていなければ、つまり、フラグが「０」であれば、フラッシュメモリ１００は、従来通りの起動を行い、ホストデバイス２１０からの最初のコマンドの入力待ちとなる（Ｓ２０４）。

一方、フラグが「１」に設定されていれば、起動時に最初に読出すページアドレスがプログラムされているので、コントローラ１５０は、内部コマンド「００ｈ」を実行し（Ｓ２０６）、コンフィギュレーションレジスタ２４０のアドレス格納領域２４２からページアドレスを読み出し（Ｓ２０８）、読み出されたページアドレスをアドレスレジスタ１３０に設定する（Ｓ２１０）。次に、コントローラ１５０が内部コマンド「３０ｈ」を実行する（Ｓ２１２）。これに応答して、ワード線選択回路１６０は、ページアドレスを選択し、選択されたページアドレスのページデータがページバッファ１７０に転送される（Ｓ２１４）。ページバッファ１７０に転送されたページデータ、すなわちブートアップのデータは、読出し用のクロック信号ＲＥ＃のトグルに応答して入出力バッファ１２０からメモリコントローラ２３０ないしホストデバイス２１０へ出力される（Ｓ２１６）。

図９は、図８のフローを模式的に表している。同図に示すように、コンフィギュレーションレジスタ２４０のフラグの２値がチェックされ（動作１）、フラグが「１」であれば、ページアドレスＭが読み出され（動作２）、ページアドレスＭがアドレスレジスタ１３０へ保持される（動作３）。次に、読出し確認コマンドが実行されると（動作４）、ページアドレスＭのページデータが読み出され、ページバッファ１７０へ転送される（動作５）。

このように本実施例によれば、起動時または電源投入時に、フラッシュメモリは、リードコマンドおよびページアドレスを内部で設定し、ページアドレスのデータを自動的にページバッファへ転送しそこから出力されるようにしたので、システムは、コマンド、アドレス入力、および初回の読出しビジー（ｔＲ）の検出を省略することができ、システム起動時の最初の読出し待ち時間を減少させることができる。

また、起動時に最初に読み出されるページアドレスは、ユーザー領域であればどこでも設定可能であるため、アドレスマッピングの自由度を拡大することができる。コンフィギュレーションレジスタにプログラムされたページアドレスは、図５に示すユーザーコマンドの実行により、他のページアドレスに任意に書き換えることが可能である。例えば、フラッシュメモリのメモリアレイに欠陥を含むブロックが発生したとき、当該ブロックの使用を回避するように、起動時に読み出されるページアドレスを変更することができる。

上記実施例では、ページアドレスおよびフラグを含むアドレス情報をコンフィギュレーションレジスタにプログラムする例を示したが、アドレス情報は、必ずしもコンフィギュレーションレジスタに限らず、コントローラ１５０がパワーアップシーケンスにおいてアクセスまたは参照される、他の不揮発性の書換え可能なレジスタであってもよい。また、起動時に最初に読み出されるページアドレスに格納されるブートアップのデータは、ユーザーによって自由にプログラムすることが可能である。さらに上記実施例では、フラッシュメモリが実行する内部リードコマンドとして「００ｈ」、「３０ｈ」を例示したが、これに限らず、要はパワーアップシーケンスにおいてフラッシュメモリが外部からのコマンドを受け取ることなく内部リードコマンドによって、レジスタに設定されたページアドレスを読み出すことができるコマンドまたは制御信号であればよい。さらに上記実施例では、メモリセルが２値データを記憶するフラッシュメモリを例示したが、本発明は、メモリセルが多値データを記憶するフラッシュメモリにも適用することができる。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１００：フラッシュメモリ
１１０：メモリアレイ
１２０：入出力バッファ
１３０：アドレスレジスタ
１４０：データレジスタ
１５０：コントローラ
１６０：ワード線選択回路
１７０：ページバッファ／センス回路
１８０：列選択回路
１９０：内部電圧発生回路
２００：システム
２１０：ホストデバイス
２２０：メモリモジュール
BL:ビット線
SL：共通ソース線
TD:ビット線選択トランジスタ
TS:ソース線選択トランジスタ
SGD、SGS：選択ゲート線

Claims (3)

1. 不揮発性のメモリセルが形成されたメモリアレイと、
   起動時に最初に読み出される前記メモリアレイのページアドレスを設定する設定手段と、
   起動時に前記設定手段からページアドレスを読出し、読み出されたページアドレスに基づき前記メモリアレイから該当するページデータをページバッファに転送する内部シーケンス、およびホストデバイスからのユーザーコマンドに応答して前記設定手段へのページアドレスをプログラムするページアドレスプログラムシーケンスを実行する制御手段と、
   半導体記憶装置の動作情報を設定し、かつ起動時に必ず参照されるコンフィギュレーションレジスタと、
   入出力データを保持するデータレジスタとを有し、
   前記ページアドレスシーケンスは、ホストデバイスがユーザーコマンドを実行したとき、当該コマンドに応答して前記設定手段の動作を開始させ、ホストデバイスから送信されたページアドレスを前記データレジスタに保持させ、ホストデバイスからの確認コマンドに応答して前記データレジスタに保持されたページアドレスをコンフィギュレーションレジスタに前記設定手段により設定させることを含み、
   前記設定手段は、ページアドレスが記憶されているか否かを識別するフラグ情報と、ページアドレスが記憶されていることを示すフラグ情報を設定した場合には当該ページアドレスを、前記コンフィギュレーションレジスタに設定し、
   前記制御手段は、起動時に、前記フラグ情報に基づきページアドレスが記憶されているか否かを判定し、ページアドレスが記憶されていない場合には、ホストデバイスからのコマンドの入力を待ち、ページアドレスが記憶されている場合には、前記内部シーケンスの実行により前記コンフィギュレーションレジスタから前記ページアドレスを読出す、前記ホストデバイスに接続された半導体記憶装置。
2. 前記内部シーケンスは、半導体記憶装置に電源が投入されたときに実行されるパワーアップシーケンスであり、かつリードコマンドの実行を含む、請求項１または２に記載の半導体記憶装置。
3. 前記半導体記憶装置は、フラッシュメモリである、請求項１または２に記載の半導体記憶装置。

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