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TWI529722B - 非揮發性半導體記憶體裝置及其控制方法 - Google Patents

非揮發性半導體記憶體裝置及其控制方法 Download PDF

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Publication number
TWI529722B
TWI529722B TW102113186A TW102113186A TWI529722B TW I529722 B TWI529722 B TW I529722B TW 102113186 A TW102113186 A TW 102113186A TW 102113186 A TW102113186 A TW 102113186A TW I529722 B TWI529722 B TW I529722B
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voltage
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memory cell
word line
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Application number
TW102113186A
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TW201413722A (zh
Inventor
細野浩司
Original Assignee
東芝股份有限公司
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Publication date
Application filed by 東芝股份有限公司 filed Critical 東芝股份有限公司
Publication of TW201413722A publication Critical patent/TW201413722A/zh
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Description

非揮發性半導體記憶體裝置及其控制方法
本文中所闡述之實施例一般而言係關於一種非揮發性半導體記憶體裝置及其控制方法。
近年來，已開發具有經堆疊記憶體胞之一堆疊類型之半導體記憶體(例如，BiCS(Bit Cost Scalable：位元成本可擴縮)快閃記憶體)。藉助此BiCS，可達成一低成本且高容量半導體記憶體。
本發明之實施例提供一種能夠進行高速讀取操作之非揮發性半導體記憶體裝置及一種控制此一非揮發性半導體記憶體裝置之方法。
根據一實施例，一非揮發性半導體記憶體裝置包含具有第一及第二記憶體串群組之一記憶體胞陣列，每一記憶體串包含連接於選擇電晶體之間的第一及第二記憶體胞。該非揮發性半導體記憶體裝置進一步包含：一第一字線，其連接至該等記憶體串之該等第一記憶體胞；一第二字線，其連接至該等記憶體串之該等第二記憶體胞；及一控制單元，其經組態以控制至該等選擇電晶體及該等字線之控制電壓之施加，以使得將一選擇線電壓施加至該第一字線且將一非選擇線電壓施加至該第二字線且在關斷該第一記憶體串群組之選擇電晶體並接通該第二記憶體串群組之選擇電晶體時不將該等電壓放電。
各實施例可提供一種能夠進行高速讀取操作之非揮發性半導體記憶體裝置及一種控制此一非揮發性半導體記憶體裝置之方法。
11‧‧‧記憶體胞/記憶體胞陣列/記憶體陣列
12‧‧‧列解碼器
12-1_0至12-1_j‧‧‧區塊解碼器
12-2_0至12-2_i‧‧‧轉移閘極群組
13‧‧‧資料電路與頁緩衝器
13-1‧‧‧感測放大器
13-2‧‧‧資料快取記憶體/快取記憶體
14‧‧‧行解碼器
15‧‧‧控制電路
16‧‧‧輸入與輸出電路
17‧‧‧位址與命令暫存器
17-1‧‧‧列位址暫存器/列位址暫存器
18‧‧‧內部電壓產生電路
19‧‧‧核心驅動器
19-1‧‧‧SG驅動器
19-2‧‧‧CG驅動器
20‧‧‧導電層
23‧‧‧半導體層SC
24‧‧‧半導體層SC
24a‧‧‧絕緣層(阻擋層)
24b‧‧‧絕緣層(電荷儲存層)
24c‧‧‧閘極氧化物膜
A‧‧‧狀態
A0‧‧‧位址
B‧‧‧狀態
BG‧‧‧背面閘極層/背面閘極元件/信號
BL‧‧‧位元線
BL0至BLm‧‧‧位元線
C‧‧‧狀態
C0‧‧‧命令
C1‧‧‧命令
C2‧‧‧命令
C3‧‧‧命令
C4‧‧‧命令
CELSRC‧‧‧源極線
E‧‧‧狀態
JP11‧‧‧接合部分
JP12‧‧‧接合部分
MC0至MC15‧‧‧記憶體胞
MCBD‧‧‧虛擬電晶體
MCBG‧‧‧背面閘極電晶體
MCBS‧‧‧虛擬電晶體
MCDD‧‧‧虛擬電晶體
MCDS‧‧‧虛擬電晶體
MS0‧‧‧記憶體串
MS1‧‧‧記憶體串
MS2‧‧‧記憶體串
MSi‧‧‧記憶體串
SC‧‧‧柱形半導體層/半導體層
SC11‧‧‧半導體層
SC12‧‧‧半導體層
SC13‧‧‧半導體層
SC14‧‧‧半導體層
SC21‧‧‧半導體層
SC31‧‧‧半導體層
SC51‧‧‧半導體層
SGD<4>‧‧‧選擇信號線
SGD<5>‧‧‧選擇信號線
SGD_0‧‧‧信號線
SGD_1‧‧‧信號線
SGD_2‧‧‧信號線
SGDS‧‧‧信號
SGS<5>‧‧‧選擇信號線選擇信號線
SGS_0‧‧‧選擇信號線/信號
SL‧‧‧源極線/共同源極線
ST1‧‧‧選擇電晶體
ST2‧‧‧選擇電晶體
Sub-blk 0至Sub-blk i‧‧‧記憶體串之一聚合
TG1‧‧‧信號
TG2‧‧‧信號
tr0至tr15‧‧‧時間
tr3’‧‧‧時間
TrMC0‧‧‧電晶體
TrMC15‧‧‧電晶體
TrSG1_0‧‧‧電晶體
TrSG1_i‧‧‧電晶體
TrSG2_0‧‧‧電晶體
TrSG2_i‧‧‧電晶體
TrSGU1_0‧‧‧電晶體
TrSGU1_i‧‧‧電晶體
TrSGU2_0‧‧‧電晶體
TrSGU2_i‧‧‧電晶體
V_AR‧‧‧電壓
V_BR‧‧‧電壓
V_CR‧‧‧電壓
VREAD‧‧‧電壓
VSG‧‧‧電壓
Vth‧‧‧最低臨限電壓
WL‧‧‧字線
WL0至WL15‧‧‧字線
WLBD‧‧‧信號
WLBS‧‧‧信號
WLDD‧‧‧信號
WLDS‧‧‧信號
圖1係一第一實施例之一非揮發性半導體記憶體裝置之一完整組態之一實例。
圖2係第一實施例之一記憶體胞陣列之等角視圖及記憶體胞之一透視圖。
圖3係第一實施例之記憶體胞陣列之一等效電路圖。
圖4係展示第一實施例之一記憶體胞之一臨限值分佈之一曲線圖。
圖5係展示第一實施例之一核心驅動器、一列解碼器及一記憶體胞陣列之電路之一概念圖。
圖6係第一實施例之一頁位址映射之一概念圖。
圖7A至圖7D係展示第一實施例之一讀取操作之概念圖。
圖8A及圖8B係第一實施例之一讀取操作之時序圖。
圖9A及圖9B係一第二實施例之一讀取操作之時序圖。
圖10係展示一第三實施例之一讀取操作之一時序圖。
圖11A及圖11B係一第四實施例之一讀取操作之時序圖。
圖12A及圖12B係一第五實施例之一讀取操作之時序圖。
圖13係展示一第六實施例之一讀取操作之一時序圖。
一般而言，參考圖式來闡述各實施例。關於此闡釋，將針對所有圖中所共有之相同組件使用相同符號。圖式係示意圖，且應注意，每一層之厚度及平面尺寸以及厚度比之間的關係可不同於實際關係。
下文所闡釋之實施例利用其中一字線WL共同連接至每一記憶體串之結構。在一讀取操作期間，減少字線WL之充電及放電之量以增 加讀取操作之速度且抑制電力消耗。
(第一實施例) 一組態之實例
此非揮發性半導體記憶體裝置以如下之一方式結構化：其接收支援諸如自一記憶體控制器之一主機裝置(圖式中未展示)讀取、寫入及抹除位址資訊以便在所期望位置處讀取及寫入資料等各種操作之命令以及用以在接收用於此等資料之輸入及輸出之一時序信號之後操作之能力。
首先，將參考圖1闡釋第一實施例之非揮發性半導體記憶體裝置之組態。圖1係第一實施例之非揮發性半導體記憶體裝置之方塊圖。
如圖1中所展示，第一實施例之非揮發性半導體記憶體裝置具備一記憶體胞11、一列解碼器12、一資料電路與頁緩衝器13、一行解碼器14、一控制電路15、一輸入與輸出電路16、一位址與命令暫存器17、一內部電壓產生電路18及一核心驅動器19。
<記憶體胞陣列11>
如圖1中所展示，記憶體胞陣列11具備(舉例而言)平面P0及平面P1(在圖1中展示為平面0及平面1)。此等平面P0及平面P1具備多個記憶體串MS。記憶體串MS電連接至一位元線BL及一源極線CELSRC。記憶體串MS具備多個記憶體胞MC。字線WL電連接至記憶體胞MC之控制閘極。並不限制於組態於記憶體胞陣列11中之平面P之數目。此外，若平面P0及平面P1未經區分，則其將簡單地表達為P。
在下文中，將使用圖2來闡釋平面P之詳細結構。
<平面P之詳細結構>
圖2係平面P之結構之一3D等角視圖。此處所展示之平面P之結構針對平面P0及平面P1兩者係相同的。作為一實例，給出關於平面P0之闡釋。
如圖2中所展示，一柱形半導體層SC在由一第一方向及一第二方向形成之平面內形成為矩陣(5×4)。此半導體層SC自一背面閘極層BG之頂部上且沿著分別正交於第一方向及第二方向之一第三方向形成。另外，彼此相互毗鄰且沿著第二方向之半導體層SC經由背面閘極層BG內之一接合部分JP接合。藉由此，一U形記憶體串MS經由接合部分JP由彼此毗鄰之半導體層SC形成。
特定而言，如圖2中所展示，半導體層SC11、SC12、SC13及SC14自前面朝向第二方向順序地形成。詳細地，半導體層SC11及SC12藉由一接合部分JP11而接合在一起，且一記憶體串MS0藉由此而形成。另外，一半導體層SC13及半導體層SC14藉由一接合部分JP12而接合在一起，且記憶體串MS1藉由此而形成。
另外，此等記憶體串MS具備複數個記憶體胞MC、選擇電晶體ST1、ST2及背面閘極元件BG。此外，上文之接合部分JP充當背面閘極元件BG。
此外，由於其他半導體層之結構沿著第一方向係相同的(舉例而言，毗鄰於半導體層SC11、SC12、SC13及SC14而形成之半導體層SC21、SC22及半導體層SC23、SC24)，因此已省略對其之闡釋。另外，以此方式，已展示關於m=5且n=4之修改，但並不限制於該數目。
如所展示，多個字線WL朝向第三方向沿著第一方向形成。記憶體胞MC形成於此字線WL與半導體層SC之一交叉點之區域中。
圖2之左上角展示記憶體胞MC之經放大截面結構。環繞此半導體層SC，由一閘極氧化物膜24c、具有大於閘極氧化物膜24c之介電常數(有時稱為高K)之一材料形成之一絕緣層(電荷儲存層)24b及一絕緣層(阻擋層)24a自半導體層SC之表面有序地沿著第一方向及第二方向之平面形成。另外，一導電層20形成於此阻擋層24a之反面上。此導電 層20充當記憶體胞MC之控制閘極且連接至字線WL。
另外，一選擇電晶體ST1形成對應於選擇信號線SGD與半導體層SC之交叉點之區域中，且選擇電晶體ST2形成於對應於選擇信號線SGS與半導體層SC之交叉點之區域中。
此外，將繼續對平面P0之闡釋。當上文所闡釋之記憶體串MS形成為U形式時，字線WL<4>、WL<5>、WL<6>及WL<7>順序地形成於半導體基板上方，WL<3>、WL<2>、WL<1>、WL<0>及一選擇信號線SDS<5>經由接合部分JP11(背面閘極元件BG)順序地形成於半導體基板上方。即，在U形中，形成選擇電晶體ST1、多個記憶體胞MC、背面閘極元件BG、多個記憶體胞MC及選擇電晶體ST2。
此外，以作為縱向方向之堆疊方向配置記憶體串MS。另外，針對半導體層SC13及SC14而言，情況相同。
此外，穿過選擇信號線SGS<5>之半導體層SC12之一端連接至源極線SL。毗鄰於此源極線SL之半導體層SC13之一端亦連接至源極線SL。換言之，毗鄰之半導體層SC11、SC12及半導體層SC13、SC14藉由一共同源極線SL而接合。
此外，穿過選擇信號線SGD<5>及SGD<4>之半導體層SC11及半導體層SC14之一端藉由各別位元線BL0而連接。類似地，穿過選擇信號線SGD<5>及SGD<4>之半導體層SC21及半導體層SC24之一端藉由各別位元線BL1而連接，且半導體層SC31及半導體層SC34之一端亦藉由每一位元線BL2而共同連接，且半導體層SCm1及半導體層SCm4之一端亦藉由每一位元線BLm而連接。
此外，由半導體層SC13及SC14形成之記憶體串MS之結構係與由半導體層SC11及SC12形成之記憶體串MS之結構相同，因此將省略其闡釋。
如圖式中所展示，字線WL0及字線WL7單獨地形成於毗鄰之半導 體層SC(諸如，SC11及SC12)之間。此在包含字線WL1及字線WL6之其他字線WL之間係相同的。
此外，穿過相互毗鄰之半導體層SC12及半導體層SC13之每一字線WL(WL<0>至WL<3>)可經分離，如圖式中所展示，或其可經共同連接。
此處，已闡釋其中記憶體胞MC0至MC7形成於每一記憶體串MS中之實例，但不限定組態記憶體串MS之記憶體胞MC之數目。換言之，記憶體胞MC可係16或32個。下文中，存在其中使得記憶體胞MC之數目為s(s：自然數)之情形。
圖2中所展示之平面P0藉由將其中電儲存資料之記憶體胞MC配置為一3D矩陣而組態。即，除沿層壓方向配置為一矩陣以外，記憶體胞MC亦沿正交於一層壓方向之水平方向配置為一矩陣。沿層壓方向配置且上文所闡釋之多個記憶體胞MC係串聯連接且構成記憶體串MS。
<列解碼器12>
返回至圖1，將闡釋列解碼器12(包含稍後闡釋之區塊解碼器12-1_0至12-1_i且若其未經區別則將簡單地稱作區塊解碼器12)。列解碼器12解碼自位址命令暫存器17輸入之區塊位址信號等，且基於此解碼結果而選擇所請求之字線WL。透過選定字線WL中之一核心驅動器19施加由一內部電壓產生電路18產生之電壓。
<行解碼器14>
行解碼器14解碼自位址命令暫存器17輸入之行位址信號等且選擇記憶體胞陣列11之行方向。
<資料電路頁緩衝器>
如經放大視圖中所展示之資料電路頁緩衝器具備一感測放大器13-1及一資料快取記憶體13-2。另外，感測放大器13-1具備一鎖存電 路LT。
若輸入進行讀取操作之命令，則基於控制電路15之控制由感測放大器13-1讀取來自選定記憶體胞MC之資料。
接下來，將由感測放大器13讀取之資料暫時保存於一鎖存電路LT中且在一所期望時序處將其發送至一資料快取記憶體13-2。此後，經由輸入與輸出電路16將用於自主機裝置(控制器)輸出資料之控制信號(讀取啟用信號)輸入至位址命令暫存器17。
然後，行位址暫存器(位址命令暫存器17)將行位址信號供應至行解碼器14，行解碼器14保持並控制相對於讀取啟用之時脈脈衝處於一規定關係。
行解碼器14將根據行位址信號而選擇記憶體胞陣列11之行方向。
然後，朝向輸入與輸出電路16自感測放大器13輸出規定位址之資料。取決於讀取啟用信號而將輸出至輸入與輸出電路16之資料輸出至外部主機裝置。
另外，在一寫入操作期間，首先，在接收命令及位址以便自主機裝置載入寫入資料之後，經由輸入與輸出電路16接收寫入資料。
將寫入資料保存於資料快取記憶體13-2中。若在規定時序處基於控制電路15之控制而將自主機裝置供應之用以執行寫入操作之命令輸入至位址命令暫存器17，則保存於資料快取記憶體13-2中之資料將被發送至鎖存電路LT且然後寫入至藉由字線之電壓控制所選擇之記憶體胞MC。
<控制電路15>
控制電路15控制非揮發性半導體記憶體裝置之操作。即，執行基於由位址命令暫存器17供應之控制信號、命令及位址之寫入操作、讀取操作及操作序列。
為執行此序列，控制電路15將控制包含於非揮發性半導體記憶 體裝置中之每一電路區塊之操作。舉例而言，關於內部電壓產生電路18，其控制以使得產生規定電壓，或控制核心驅動器19以便在一規定時序處將一規定電壓輸出至字線WL及位元線BL。此外，其涉及於輸入與輸出電路16之輸入輸出狀態中。
此外，取決於資料電路頁緩衝器13之狀態(亦即，其處於清空狀態還是讀取操作狀態)，控制電路15將輸出就緒/忙碌B信號(下文中，其稱作R/BB信號及Int.R/BB信號)至主機裝置。
「H」位準下之R/BB信號稱作就緒狀態，且當其處於此狀態時，非揮發性半導體記憶體裝置可自主機裝置接收命令、資料及位址等。
「L」位準下之R/BB信號稱作忙碌狀態，且當其處於此狀態時，非揮發性半導體記憶體裝置不可自主機裝置接收命令、資料及位址等。
<輸入與輸出電路16>
輸入與輸出電路16自外部主機裝置(圖式中未展示)接收命令、位址及寫入資料，將此等命令及位址供應至位址命令暫存器17且將該寫入資料供應至資料電路頁緩衝器13。
此外，取決於控制電路15之控制而將自資料電路頁緩衝器13供應之讀取資料輸出至主機裝置。
輸入與輸出電路16具備控制信號端子及資料輸入輸出端子以交換控制信號及資料(等效於上文之命令、位址及寫入資料)。
控制信號包含晶片啟用、位址鎖存啟用、命令鎖存啟用、寫入啟用、讀取啟用、寫入保護等。舉例而言，資料輸入端子具備I/O(輸入/輸出)_0至I/O_7。
提供至資料輸入端子之資料係基於上文之控制信號之狀態之組合、辨識為一命令、辨識為位址且辨識為資料。具有帶有命令端子及位址端子之一結構係可接受的。
<位址命令暫存器17>
位址命令暫存器17暫時保存自輸入與輸出電路16供應之命令及位址，且接下來將命令供應至控制電路15、將位址供應至列解碼器12及行解碼器14。
<內部電壓產生電路18>
內部電壓產生電路18基於控制電路15之控制而藉助寫入操作、讀取操作及抹除操作來產生規定電壓。舉例而言，在寫入操作中產生一電壓VPGM及一電壓VPASS，且將電壓VPGM供應至選定字線WL且將電壓VPASS供應至非選定字線WL。
另外，電壓VPGM係施加至選定記憶體串MS中之選定字線WL之電壓。藉由將電壓VPGM施加至記憶體胞MC，記憶體胞MC之臨限值可移位至另一位準。
另外，電壓VPASS係施加至選定記憶體串MS中未選擇之字線WL之電壓。藉助將電壓VPASS施加至記憶體胞MC而將資料寫入至選定記憶體胞MC，且進行控制以使得無資料寫入至已成為非寫入之記憶體胞MC。
另外，藉助讀取操作，內部電壓產生電路18產生一電壓VCGR及一電壓VREAD且將電壓VCGR供應至選定字線WL並將電壓VREAD供應至非選定字線WL。
另外，電壓VCGR係在讀取操作中施加至選定記憶體串MS中之選定字線WL之電壓。此電壓VCGR係取決於欲自記憶體胞MC讀取之資料之電壓，舉例而言，在2位元/記憶體胞之記憶體胞MC之情形中，該電壓係電壓V_BR、電壓V_AR或電壓V_CR。
另外，電壓VREAD施加至選定記憶體串MS中之非選定字線WL且係用於讀取之一通過電壓，其可將記憶體胞MC置於一接通(ON)狀態而不取決於由記憶體胞MC保存之資料。此外，電壓VREAD係高於 上文之電壓VCGR之一值。另外，該電壓由稍後將闡述之SG驅動器19-1供應，轉移至選擇信號線SGD及選擇信號線SGS之電壓具有小於電壓VREAD之一值。另外，電壓VCGR及選擇信號線SGD可與轉移至選擇信號線SGS之電壓相關，或值可根據欲讀取之資料而改變。
此外，內部電壓產生電路18藉助抹除操作而產生電壓VERA且經由位元線及記憶體胞源極線而供應至半導體層SC。例如，電壓VERA係20V之一電壓。此外，為抹除資料，舉例而言，將20V之一電壓施加至半導體層SC，且藉由將0V供應至記憶體胞MC之控制閘極CG來將電洞注入至控制閘極中。
<核心驅動器19>
基於自控制電路15供應之控制信號、基於自位址命令暫存器17供應之命令信號而控制核心驅動器19、列解碼器12及資料電路頁緩衝器13。
<記憶體胞陣列11之電路圖>
接下來將使用圖3來闡釋上文所提及平面P之等效電路圖。此處，注意連接至位元線BL0之記憶體串MS0至MSi(正實數)。此外，當記憶體串MS0至MSi中之每一者之組態係相同時，下文將闡釋記憶體串MS0。另外，記憶體串MS具備16(s=16)個記憶體胞MC。
<記憶體串MS0>
將給出記憶體串MS0之電路組態之闡釋。如圖3中所展示，記憶體串MS0具備記憶體胞MC0至MC15、一虛擬電晶體MCDS、一虛擬電晶體MCBS、一虛擬電晶體MCBD、一虛擬電晶體MCDD、一背面閘極電晶體MC_BG以及選擇電晶體ST1及選擇電晶體ST2。
圖3展示具備虛擬電晶體MCBD及MCBS之記憶體串組態之實例；然而，其可係不包含此之一組態。
記憶體胞MC0至MC15之控制閘極CG充當字線WL。即，16個字 線WL與記憶體串MS0連接。
此等記憶體胞MC0至MC7串聯連接於虛擬電晶體MCDS與虛擬電晶體MCBS之間。虛擬電晶體MCDS之電流路徑之一端連接至選擇電晶體ST2之電流路徑之一端，且將信號WLDS供應至虛擬電晶體MCDS之閘極。
另外，選擇電晶體ST2之電流路徑之另一端連接至源極線SL，且將一信號SGS_0(下文中稱作選擇信號線SGS_0)供應至選擇電晶體ST2之閘極。
另外，虛擬電晶體MCBS之電流路徑之一端連接至背面閘極電晶體MCBG之電流路徑之一端，且將信號WLBS供應至虛擬電晶體MCBS之閘極。
記憶體胞MC8至MC15串聯連接於虛擬電晶體MCDD與虛擬電晶體MCBD之間。虛擬電晶體MCDD之電流路徑之一端連接至選擇電晶體ST1之電流路徑之一端，且將信號WLDD供應至虛擬電晶體MCDD之閘極。
另外，選擇電晶體ST1之電流路徑之另一端連接至位元線BL0，且將信號SGD_0(下文中稱作選擇信號線SGD_0)供應至選擇電晶體ST1之閘極。
另外，虛擬電晶體MCBD之電流路徑之一端連接至背面閘極電晶體MCBG之電流路徑之一端，且將信號WLBD供應至虛擬電晶體MCBD之閘極。另外，將信號BG供應至背面閘極電晶體MCBG之閘極。
此外，如上文所闡釋，由於記憶體串MS1至記憶體串MSi之組態與MS0相同，因此已省略其闡釋。
具備記憶體串MS0至記憶體串MSi之記憶體胞MC0至記憶體胞MC15之閘極彼此共同連接。即，舉例而言，記憶體串MS0至記憶體 串MSi內之記憶體胞MC0之控制閘極CG(字線WL0)經共同連接。針對記憶體胞MC1至記憶體胞MC15之控制閘極CG(字線WL1至字線WL15)而言，情況相同。
此外，此控制閘極CG與記憶體串MS0至記憶體串MSi內之整個記憶體胞MC0共同連接，該等記憶體串連接至圖式中未展示之位元線BL1至BLm。
其中字線WL經共同連接之方式取決於(舉例而言)非揮發性半導體記憶體裝置之規格、記憶體胞MC之大小或佈線及電晶體之大小等。
舉例而言，使得對應於位元線BL之對準方向之頁長度(頁係資料存取之單元)為8千位元組，使得記憶體串MS之長度為一系列記憶體胞16，使得沿著位元線BL之方向之記憶體串MS之共用範圍為4個串，且若假定個別記憶體胞MC之資料儲存容量為2位元/記憶體胞，則由字線WL共用之記憶體串MS內之儲存容量將係1百萬位元組(=8千位元組×16×4×2)。此範圍在此處稱為區塊BLK。
另外，若沿著並排方向(頁長度方向)配置位元線且字線共同連接至之多個記憶體串之群組稱作子區塊(Sub-blk)。當構成Sub-blk之記憶體串分別連接至不同位元線時，其未展示於圖3中，舉例而言，Sub-blk 0係MS0之一聚合且Sub-blk i將係MSi之一聚合。
此外，頁係與經形成以使得其正交於位元線BL0至位元線BLm且朝向第一方向而形成之多個半導體層SC具有一共同連接之字線WL之單元。特定而言，作為一實例，由字線WL0與半導體層SC11至半導體層SC51形成之交叉點及由此交叉點區中之多個記憶體胞MC形成之單元稱作頁。換言之，頁係指由選擇字線WL同時選擇且在多個記憶體串MS之群組之間共用之多個記憶體胞MS之一部分或全部。即，頁由來自共用字線WL之記憶體胞MC當中之同一Sub-blk中之多個記憶 體胞MC組態。此非揮發性半導體記憶體裝置以上文頁長度之單位來執行讀取操作及寫入操作，且以上文區塊BLK單位執行抹除操作。另外，上文區塊BLK之大小係一實例且不限制於此大小。
<記憶體胞MC之臨限值分佈>
接下來，將闡釋使用圖4之記憶體胞MC之臨限值分佈及根據每一臨限值分佈之保存於記憶體胞MC中之資料。如圖4中所展示，垂直軸表示記憶體胞MC之數目且水平軸表示電壓。
如圖式中所展示，取決於對電荷儲存層進行之充電，舉例而言，在4個位階之狀態當中，(按照以最低臨限電壓Vth開始之次序，4個類別之資料，狀態E、狀態A、狀態B及狀態C)，可保存其中之任何一者。換言之，假定2個位元/記憶體胞之多位階記憶體係可能的。
另外，在此實施例中，假定多位階記憶體可將兩個頁之資料儲存於一個記憶體胞MC中。換言之，在讀取及寫入操作期間集中於一個記憶體胞MC，當存取為一下部頁時，下部頁為1位元資料，且當存取為上部頁時，上部頁為1位元資料，其係基於用於讀取及寫入之資料分配之方法，替代關於儲存於彼記憶體胞中之2位元資料之讀取寫入。
首先，將闡釋下部頁。如圖4中所展示，當考量下部頁時，針對狀態E及狀態A至C，保存來自具有低電壓之一者之「1」、「1」、「0」、「0」。
另外，當考量上部頁時，針對狀態E及狀態A至C，保存來自具有低電壓之一者之「1」、「0」、「0」、「1」。
此外，記憶體胞MC中之狀態E之臨限電壓之範圍係Vth<V_AR。另外，狀態A之臨限電壓之範圍係V_AR<Vth<V_BR。另外，狀態C之臨限電壓之範圍係V_BR<Vth<V_CR。另外，狀態D之臨限電壓之範圍係V_CR<Vth<VREAD(圖式中未展示)。此外，若 上文記憶體胞MC經啟用以保存8個以上值之資料，則其亦係可接受的。
<區塊解碼器12、核心驅動器19及平面P之關係圖>
接下來，使用圖5展示一方塊圖，其展示區塊解碼器12、核心驅動器19及平面P之一關係。此處，將繼續闡釋，省略構成記憶體串MSi之虛擬電晶體MC_DS、MC_BS2、MC_BS1、MC_DD及MC_BG。
<區塊解碼器12-1_0至12-1_i>
區塊解碼器12-1_0至12-1_i中之每一者分別連接至轉移閘極群組12-2_0至12-2_i。且轉移閘極群組12-2_0至12-2_i連接至對應於記憶體胞陣列11之一區塊之選擇信號線及字線。當組態係相同時，此處闡釋區塊解碼器12-1_0及轉移閘極群組12-2_0。
<區塊解碼器12-1_0>
區塊解碼器12-1_0係在解碼自包含於位址命令暫存器17中之一列位址暫存器RADD 17-1供應之區塊位址信號之後輸出一區塊選擇信號之一電路。
在圖5中，包含記憶體串MS0至記憶體串MSi之記憶體陣列11之一單元被視為一區塊BLK；在此區塊BLK中，舉例而言，若注意字線WL0，則所有記憶體串MS之MC0經共同連接。
當輸入區塊位址與解碼器之唯一位址匹配時，區塊解碼器12-1_0將信號TG1改變至「H」位準。此外，在此情形中，信號TG2處於位準「L」。
與此相比，若區塊位址不與解碼器之唯一位址匹配，則將信號TG2改變至「H」位準。此外，在此情形中，信號TG1處於位準「L」。
即，信號TG1係用於選擇區塊BLK之控制信號且信號TG2係用於取消選擇該區塊之控制信號。
此處，信號TG1係用於選擇區塊BLK之信號且信號TG2係用於取消選擇區塊BLK之信號。另外，信號TG1及信號TG2之振幅係不同的。此乃因信號TG1之振幅將由於區塊解碼器BD12-1_0內所含有之位準移位器電路而在寫入期間具有高於寫入電壓VPGM之一電壓位準，且將在讀取期間具有高於讀取通過電壓VREAD之一電壓位準，此外，另一方面，信號TG2之振幅接近於邏輯電路之電力供應電壓之電壓位準(舉例而言，電壓VDD：1.8V等)。將此等信號TG1及TG2輸出至支援區塊之轉移閘極群組12-1_0。
<轉移閘極群組>
區塊解碼器12-2_0係一組轉移閘極且包含電晶體TrSG1_0至電晶體TrSG1_i、電晶體TrSG2_0至電晶體TrSG2_i、電晶體TrMC0至電晶體TrMC15、電晶體TrSGU1_0至電晶體TrSGU1_i及電晶體TrSGU2_0至電晶體TrSGU2_i。
即，電晶體TrSG1_0至電晶體TrSG1_i、電晶體TrSG2_0至電晶體TrSG2_i、電晶體TrSGU1_0至電晶體TrSGU1_i及電晶體TrSGU2_0至電晶體TrSGU2_i僅具備記憶體串MS之數目。
另外，電晶體TrMC0至電晶體TrMC15僅具備配置於每一記憶體串MS0至記憶體串MSi內之記憶體胞MC之數目。此處，使得記憶體胞MC之數目為16(s=16)。
下文將闡釋特定結構。
電晶體TrSG1_0之電流路徑之一端連接至SG驅動器19-1，且另一端經由選擇信號線SGD_0而連接至提供於記憶體串MS0內之選擇電晶體ST1之閘極且將來自區塊解碼器12-1_0之信號TG1供應至閘極。此電晶體TrSG1_0視需要將自SG驅動器19-1轉移之規定電壓位準(「H」位準，舉例而言電壓VDD：1.8V)轉移至選定電晶體ST1之閘極。
電晶體TrSG2_0之電流路徑之一端連接至SG驅動器19-1，且另一端經由選擇信號線SGS_0而連接至提供於記憶體串MS0內之選擇電晶體 ST2之閘極，且將來自區塊解碼器BD_0之信號TG1供應至閘極。此電晶體TrSG2_0視需要將自SG驅動器19-3轉移之規定電壓位準(「H」位準)轉移至選定電晶體ST2之閘極。
此外，電晶體TrMC0之電流路徑之一端連接至CG驅動器19-2且另一端連接至提供於記憶體串MS0至記憶體串MSi內之字線WL0，且將來自區塊解碼器BD_0之信號TG1供應至閘極。此電晶體TrMC0視需要將自CG驅動器19-2轉移之規定電壓位準(「H」位準)轉移至個別記憶體胞MC0之閘極。
此外，電晶體TrSGU1_0之電流路徑之一端連接至選擇信號線SGD_0，將信號SGDS供應至另一端且將信號TG2自區塊解碼器12-1_0供應至閘極。
另外，電晶體TrSGU2_0之電流路徑之一端連接至選擇信號線SGS_0，將信號SGDS供應至另一端且將信號TG2自區塊解碼器12-1_0供應至閘極。將此等電晶體TrSGS1_0及TrSGS2_0(在記憶體串MS0之非選擇之情形中，即選擇電晶體ST1及ST2)置於關斷狀態中，即，將信號SGDS(「L」位準)發送至選擇電晶體ST1及ST2之閘極。
換言之，若選擇記憶體串MS0，則電晶體TrSG1_0及電晶體TrSG2_0欲將由SG驅動器19-1供應之電壓位準(「H」位準)轉移至記憶體串MS0之選擇電晶體ST1及ST2。
另一方面，若未選擇記憶體串MS0，則存在兩個方式。若記憶體串MS0並非藉助區塊解碼器12-1_0選擇為選定狀態，則經由電晶體TrSG1_0及電晶體TrSG2_0將電壓「L」位準供應至選擇電晶體ST1及ST2。另外，倘若區塊解碼器12-1_0轉至非選擇狀態，則不僅記憶體串MS0而且由區塊解碼器12-1_0控制之所有記憶體串皆將轉至非選擇狀態，且信號SGDS(「L」位準)將經由電晶體TrSGU1_0至TrSGU1_i、TrSGU2_0至TrSGU2_i而供應至選擇電晶體ST1及ST2之閘極，且記憶體串 將轉至非選擇狀態中。
支援記憶體串MS1之電晶體TrSG1_1、電晶體TrSG2_1、電晶體TrMC1、電晶體TrSGS1_1及電晶體TrSGS2_1之組態與支援記憶體串MS0之電晶體TrSG1_0、電晶體TrSG2_0、電晶體TrMC0、電晶體TrSGS1_0及電晶體TrSGS2_0之組態相同。
換言之，電晶體TrMC1之電流路徑之一端連接至CG驅動器19-2，且另一端分別連接至提供於記憶體串MS0至記憶體串MSi內之字線WL1，且將來自區塊解碼器12-1_0之信號TG1供應至閘極。此電晶體TrMC1視需要將自CG驅動器19-2轉移之規定電壓位準(「H」位準)轉移至個別記憶體胞MC1之閘極。
另外，當選擇記憶體串MS1且其自規定記憶體胞MC讀出資料時，電晶體TrSG1_1、電晶體TrSG2_1將處於「H」位準之一電壓供應至選擇電晶體ST1及ST2。
另一方面，為使得記憶體串MS1為非選擇，如上文所闡釋，其中藉由經由電晶體TrSG1_1、電晶體TrSG2_1供應之電壓將選擇電晶體ST1及ST2改變至關斷(OFF)狀態之情形及其中所有記憶體串皆包含於區塊內之情形將基於區塊解碼器之非選擇狀態而變為非選擇。
類似地，針對支援記憶體串MS2至MSi之電晶體TrSG1_i及電晶體TrSG2_i而言，情況相同。
<SG驅動器19-1>
接下來，將闡釋SG驅動器19-1。舉例而言，藉助讀取操作，SG驅動器19-1接收由列位址暫存器RADD17-1供應之頁位址信號RAP，且基於此信號RAP將「H」位準供應至支援選擇記憶體串MS之電晶體TrSG1及電晶體TrSG2且將「L」位準供應至支援非選擇記憶體串MS之電晶體TrSG1及電晶體TrSG2。
<CG驅動器19-2>
接下來，將闡釋CG驅動器19-3。舉例而言，藉助讀取操作，CG驅動器19-2接收由列位址暫存器RADD17-1供應之頁位址信號RAP且基於此信號RAP將電壓VCGR轉移至電晶體TrMC1至電晶體TrMC15內之支援選擇字線之電晶體TrMC。
另外，CG驅動器19-2將電壓VREAD轉移至支援非選定字線WL之電晶體TrMC。
<列位址暫存器17-1>
接下來，將闡釋列位址暫存器17-1(在圖式中，RADD)。列位址暫存器17-1將由位址命令暫存器17供應之位址供應至區塊解碼器12-1_0至12-1_j、SG驅動器19-1及CG驅動器19-2。
此處，將詳細闡釋自列位址暫存器17-1輸入至核心驅動器19(SG驅動器19-1及CG驅動器19-2)之頁位址信號。
圖6中展示頁位址信號及其與區塊位址信號之關係之細節。如上文所提及，頁係用於存取非揮發性半導體記憶體裝置中之資料之基本單元，且存在包含於上文所提及區塊BLK中之多個頁。
界定於NAND閘極快閃中之頁可藉由指定(識別)記憶體串MS內之字線WL或在多位階記憶體胞之情形中之上部頁或下部頁來選擇。
然而，此實施例之頁係在上文所提及之多個記憶體串MS之群組之間共用。出於此原因，需要關於其屬於記憶體串MS之哪一群組(Subblk)之資訊。
因此，舉例而言，如圖6中所展示，可考量頁位址映射之三個案例(案例I至案例III)。基於上文，但頁在區塊BLK內時，該等情形中之任一者中之頁位址將係經映射低於區塊位址之一位址。
在下文所闡釋之所有實施例中，假定在上文記憶體串MS之群組之間共用，且其意欲達成連續讀取操作之加速。特定而言，注意用於藉由指定藉助命令輸入一次一個頁地添加頁之命令來連續讀取資料之 操作(讀取快取記憶體操作)。
案例I
案例I中所展示之映射係自頁位址之最低有效位元至最高有效位元順序地進行之一分配，下部頁/上部頁之位址(圖式中之L/U)、展示區塊BLK內之記憶體串MS之群組之位址(在圖式中展示為串位址)、記憶體串MS之字線位址(圖式中展示為WL位址)及區塊位址。
特定而言，對記憶體串MS之位址實施遞增同時自記憶體胞MC之上部頁至下部頁(或自下部頁至上部頁)地改變位址。此時，在1個區塊BLK中，字線位址將係固定的直至其到達最後記憶體串MS(舉例而言，記憶體串MSi)。
即，一旦針對提供於最後記憶體串MSi中之記憶體胞MC0之上部頁及下部頁兩者完成讀取，基於由RADD 17-1供應之位址進行讀取之目標即(舉例而言)自記憶體胞MC0=>記憶體胞MC1切換，且再次根據L/U及串位址而遞增。以此方式，執行讀取操作之案例1之映射藉由將比記憶體串MS之切換更高之優先級給予上部頁/下部頁之切換且將比字線WL之切換更高之優先級給予記憶體串MS之切換來執行。
換言之，映射係使得難以在正遞增頁位址時改變字線WL。
圖7A至圖7D展示頁選擇之轉變狀態。圖7A係上文圖5中所闡釋之平面P之部分且係展示組態一特定單個區塊BLK之記憶體串MS0至MSi之電路圖。
如上文所闡述，若自選擇記憶體串MS0之記憶體胞MC0之下部頁之狀態遞增初始頁位址，則將藉助字線WL0保持固定(如圖7B中所展示)來切換記憶體串MS之選擇。
另外，將藉助頁位址之每一遞增來切換下部頁/上部頁。
接下來，若使得MSi之數目為i=15，則在選擇MS15之後，將在切換至選擇記憶體串MS0之同時遞增字線位址。亦即，字線WL選擇 自WL0改變至WL1。
此後，若頁位址繼續遞增，如其中選擇字線WL1之圖7C中所展示，則在切換下部頁/上部頁時切換記憶體串MS之選擇。
以相同方式，若頁位址繼續遞增，則最終變為可能發生以下情況：若在藉助字線WL15保持固定(如圖7C中所展示)來切換下部頁/上部頁時切換記憶體串MS之選擇，則選擇區塊BLK之所有頁。
案例II
案例II中所展示之映射係自頁位址之最低有效位元至最高有效位元順序地進行之一分配，展示區塊BLK內之記憶體串MS之群組之位址(在圖式中展示為串位址)、下部頁/上部頁之位址(圖式中之L/U)、記憶體串MS之字線位址(圖式中展示為WL位址)及區塊位址。
特定而言，若(舉例而言)記憶體胞MC之位址固定至下部頁且記憶體串MS之位址遞增且串位址到達最後位址(此處，記憶體串MS15)，則接下來記憶體胞MC之位址固定至上部頁且此外位址再次自記憶體串MS0遞增。重複此操作直至記憶體串MS0至MS15。
即，在此映射中，當選擇記憶體胞MC0時，將優於上部頁/下部頁之切換之優先級給予記憶體串MS之切換。因此，在此方法中，亦難以改變選定字線WL。區別係首先改變多位階儲存位元還是首先改變記憶體串MS。
案例III
案例III中所展示之映射係自頁位址之最低有效位元至最高有效位元順序地進行之一分配，下部頁/上部頁之位址(圖式中之L/U)、記憶體串MS之字線位址(圖式中展示為WL位址)、展示區塊BLK內之記憶體串MS之群組之位址(在圖式中展示為串位址)及區塊位址。
特定而言，當針對位址在下部頁與上部頁之間切換記憶體胞MC之位址時遞增字線WL位址。接下來，一旦字線位址到達最後位址(此 處，記憶體線WL15)，接下來即遞增記憶體串MS之位址。
即，在此映射中，當在每次切換上部頁/下部頁時選擇記憶體胞串MS0時，將優先級給予記憶體串MS內之記憶體胞MC(即，字線切換)。
<指示讀取操作之時序圖>
接下來，將使用圖8A及圖8B之時序圖來闡釋上文所提及之讀取操作。
圖8A中所展示之時序圖係由主機裝置供應之命令及位址以及由非揮發性半導體記憶體裝置輸出之就緒/忙碌B(R/BB)信號，且展示用以將讀取資料傳送至資料快取記憶體之操作(下文稱作讀取資料快取記憶體操作)。如圖8A中所展示，沿著水平軸獲得時間tr，沿著垂直軸經由I/O獲得由主機裝置供應之命令及位址、展示非揮發性半導體記憶體裝置之外部狀態之就緒/忙碌B信號及展示非揮發性半導體記憶體裝置之內部狀態之就緒/忙碌B信號。
另外，圖8B係基於由主機裝置供應之命令及位址以及選擇信號之電壓改變而操作之字線WL之時序圖，其中時間沿著水平軸t，在垂直軸上呈現選擇/非選擇字線WL之電壓位準及信號線(SGD_0、SGD_1及SGD_2)之電壓位準。
此外，在下文之讀取操作中，將闡釋注意連接至位元線BL0之記憶體串MS0至記憶體串MS2內之記憶體胞MC0之讀取操作，且針對記憶體串MS3至記憶體串MSi之讀取操作而言，情況相同。
首先，將闡釋自主機裝置供應之命令C0(「00h」)、C1(「30h」)及C2(「31h」)。
「00h」：指示執行讀取操作之記憶體胞MS之位址。
「30h」：指示讀取操作之執行。選擇對應於以00h指定之位址之頁之字線WL且將資料讀取至資料電路頁緩衝器13。詳細地，經由感 測放大器13-1將資料讀取至資料快取記憶體13-2。
此外，在將已讀取之資料儲存於資料快取記憶體13-2中且就緒/忙碌B信號變為「H」之後，將取決於讀取啟用信號之時脈脈衝將讀取之資料自輸入與輸出電路16輸出。
「31h」：將在規定時序處將讀取至感測放大器13之資料傳送至資料快取記憶體13-2，且將遞增頁位址並將開始下一讀取操作。藉由使得R/BB信號為「H」而以與30h相同之方式將已儲存於資料快取記憶體13-2中之資料輸出至外部將係可能的。
另外，將闡釋以下標記。
「Add」：取決於案例1中所展示之頁位址映射之位址。使得位址為記憶體串MS0及記憶體胞MC0。
「D_LP0」：記憶體串MS0內之記憶體胞MC之下部頁資料。
「D_UP0」：記憶體串MS0內之記憶體胞MC之上部頁資料。
<記憶體串MS0> <下部頁讀取>
首先，在時間t0之前，控制電路15關於主機裝置使得R/BB信號為就緒狀態(「H」位準)。出於此原因，經由輸入與輸出電路16自主機裝置供應命令及位址(C0、A0、C1)。
然後，控制電路15在時間tr0處使得R/BB信號及Int.R/BB信號兩者為忙碌狀態(「L」位準)。
若其處於一忙碌狀態，則其將處於其中其不可接收除重設命令以外的任何外部命令之一狀態，且將執行讀取操作。特定而言，在時間tr0至tr1之間，電壓V_BR將藉由內部電壓產生電路18而供應至選擇字線WL0，電壓VREAD將供應至非選定字線WL1至WL15且電壓VSG將進一步供應至對應於記憶體串MS0之選擇信號線SGD_0。另外，同時或在規定時間處，電壓VSG將施加至選擇信號線SGS_0(圖式中未 展示)。
藉助此，將讀取由記憶體胞MC0保存之下部頁資料且該下部頁資料將在暫時保存於感測放大器13-1內之鎖存電路LT中之後傳送至快取記憶體13-2。
特定而言，舉例而言，此時將讀取共用字線之記憶體串MS0之記憶體胞MC0及8千位元組之記憶體胞MC之資料。
在完成下部頁資料之讀出之時間tr1處再次將R/BB及Int.R/BB改變至一就緒狀態(「H」位準)，且將字線WL0之電位返回至其初始值。
即，其將改變至其中將可能自主機裝置接收命令及資料位址之狀態。此後，可藉由讀取啟用信號(RE)之控制將保存於快取記憶體13-2中之資料輸出至主機裝置，但若完成用以增加讀取之輸送量之操作，則不可輸出資料。
另一選擇係，若供應來自主機裝置之命令(「C2」)，則非揮發性半導體記憶體裝置將再次將R/BB及Int.R/BB狀態改變至一忙碌狀態(「L」位準)且將再次將在時間tr2至tr3期間儲存於鎖存電路LT中之讀取資料傳送至資料快取記憶體13-2。
如上文所提及之此資料快取記憶體13-2提供於資料電路頁緩衝器13中且係可暫時儲存讀取資料之一儲存部件。此後，遞增頁位址且自動開始下一頁之讀取操作。即，上部頁之讀取操作自時序tr3開始。
此外，當在tr0至tr1之間(並非意指快取記憶體操作(實際上，30h，舉例而言))藉由正常讀取執行命令(命令C1)來讀取下部頁時，在時間tr1之後藉由施加至字線WL之電壓之放電來完成讀取操作。
接下來，R/BB信號將在時間tr3處置於一就緒狀態(「H」位準)。出於此原因，非揮發性半導體記憶體裝置(主要地，輸入與輸出電路16)與主機裝置之間的資料之輸入及輸出將係可能的。即，在tr3之 後，基於自控制電路15輸出之讀取啟用信號(RE)，舉例而言，自輸入與輸出電路16一次8個位元地輸出(雙態觸變輸出)8千位元組之讀取資料(D_LP0)。
<上部頁讀取>
由在上文所提及時間tr1處接收指令(命令C2)以讀取上部頁之資料，因此在時間tr3之後重新開始讀取操作。下文將闡釋記憶體串MS0之記憶體胞MC0之上部頁讀取。
在時間tr3之後，為讀取上部頁之資料，在非揮發性半導體記憶體裝置中內部地(在平面內)，將電壓V_AR輸出至選擇字線WL0直至時間tr3’且自tr3’至tr6將電壓V_CR輸出至字線字線WL0。另外，藉由再次將電壓VSG施加至記憶體串MS0之選擇信號線SGD_0及SGS_0來開始MS0之讀取操作。
將藉由此讀取操作來讀取上部頁之資料(舉例而言，8千位元組)。即，若記憶體胞MC0在電壓V_AR下處於接通狀態且電壓記憶體胞MC0在V_CR下處於關斷狀態，則將其判定為「1」資料，否則(記憶體胞MC0在電壓V_AR下處於關斷狀態且電壓記憶體胞MC0在V_CR下處於接通狀態)將其判定為「0」資料。
此外，在時間tr4處自主機裝置供應一命令(「C2」：31h)。此命令係執行下一記憶體串MS1內之記憶體胞MC0之資料之讀取之一命令。
若在正執行此讀取操作之時間期間自主機裝置供應具有用於下一操作之指令之命令，則控制電路15在維持非選定字線WL之電位處於一固定電位時欲將讀取操作遷移至毗鄰記憶體串MS1。
另外，將在時間tr6至tr7處讀取之上部頁資料傳送至資料電路頁緩衝器13(資料快取記憶體13-2)。然後，在時間tr7之後，R/BB信號將再次置於一就緒狀態(「H」位準)。出於此原因，在時間tr7之後， 基於讀取啟用，經由輸入與輸出電路16將曾儲存於資料快取記憶體13-2中之讀取資料輸出至主機裝置。
若完成記憶體串MS0處之資料讀取，則開始對應於記憶體串MS1內之記憶體胞MC0之頁(舉例而言，8千位元組)之讀取操作。
另外，由記憶體串MS0係在上文之時間tr0至tr6期間讀取之目標，因此對應於記憶體串MS1及記憶體串MS2之選擇信號線SGD_1及選擇信號線SGD_2分別被認為處於位準「L」。
<記憶體串MS1>
接下來，將繼續使用時序圖來闡釋記憶體串MS1中之讀取操作。
<下部頁>
在時間tr7處，由內部電壓產生電路18轉移至選擇字線WL0之電壓自電壓V_CR切換至電壓V_BR。另外，在時間tr3之後，維持非選定字線WL之電壓處於電壓VREAD。
此處，儘管係基於在時間tr4處輸入之讀取快取記憶體操作命令而讀取之目標之頁自對應於記憶體串MS0之記憶體胞MC0之頁改變至對應於記憶體串MS1之記憶體胞MC0之頁，但字線WL作為WL0保持不改變。
因此，由於選擇字線WL及非選定字線WL之切換而不需要字線WL之大電位改變以及電荷之充電及放電。在此時序處，在將電壓VREAD施加至非選定字線WL時將選擇字線WL之電位自V_CR減少至V_BR係可接受的。
然而，在時間tr7之時序處，內部電壓產生電路18經由核心驅動器19將電壓VSG供應至記憶體串MS1之選擇信號線SGD_1，且另外，同時或在一規定時序處，將電壓VSG施加至選擇信號線SGS_1(圖式中未展示)，且基於此而改變選擇記憶體串MS。
若遞增由於命令C2而改變之頁位址，則在此實施例中，第一上 部頁及下部頁改變，且接下來，記憶體串MS改變。藉助此，將選擇記憶體串MS1。
關於信號線，切換此電位所需要之時間明顯短於穩定字線WL所需要之延遲時間，此乃因與字線WL相比需要一較小RC延遲。此外，由於由內部電壓產生電路18輸出之電壓與上文之記憶體串MS0之情形相同，因此將省略闡釋。
在時間tr8處，若由主機裝置供應命令(「C2」：31h)，則R/BB信號將再次轉至忙碌狀態，即，「L」位準。另外，在時間tr10處，若完成下部頁資料之讀取，則在時間tr10至tr11處，將讀取資料傳送至資料電路頁緩衝器13(資料快取記憶體13-2)。
此後，在時間tr11之後，回應於讀取啟用信號經由輸入與輸出電路16將儲存於資料快取記憶體13-2中之讀取資料輸出至主機裝置。
<上部頁>
接下來，將闡釋提供於記憶體串MS1內之記憶體胞MC0之上部頁之讀取操作。
以與上文所闡釋相同之方式，自時間tr10，開始上部頁資料之讀取，且在時間tr12處，將完成讀取操作。若不存在來自主機裝置之命令以在時間tr10至tr12期間讀取保存於下一記憶體串MS2之記憶體胞MC0中之資料，則控制電路15停止讀取操作。即，將供應至非選定、選擇字線WL及信號線之電壓移位至0V。以此方式，若完成非揮發性半導體記憶體裝置(平面P)內之讀取操作，則藉由控制電路15將Int.R/BB改變至一就緒狀態，即，「H」位準。
若在時間tr13處供應命令，則R/BB信號將在時間tr14處轉至忙碌狀態，在此時序處，在時間tr12處將讀取之上部頁資料自資料電路頁緩衝器13之鎖存電路LT傳送至資料快取記憶體13-2。
此後，再次在時間tr15處，藉由由內部電壓產生電路18經由核心 驅動器19將電壓VREAD施加至非選定WL、將電壓V_BR施加至選擇字線WL且將電壓VSG施加至信號線來執行下一頁讀取操作。
<第一實施例之結果>
此實施例之非揮發性半導體記憶體裝置可達成下文所提及之(1)及(2)之有效性。
(1)可改良讀取操作之速度。
即，若其係此實施例之非揮發性半導體記憶體裝置，則藉由減少將字線WL充電及放電之操作，可能縮短在感測操作之開始之前的時間。特定而言，若欲藉助讀取快取記憶體操作來執行連續頁讀取操作，則即使切換係讀取之目標之選定頁，關於一固定選擇字線WL之操作狀態亦將繼續。
出於此原因，用於字線WL之電位控制之延遲時間將限定於移位至用於一多位階儲存操作之多個讀取電位之時間，且可縮短穩定字線WL之電位所需要之時間。
(2)可能減少電力消耗。
若其係此實施例之非揮發性半導體記憶體裝置，則藉助上文所提及之有效性(1)之條件，可在字線WL之電極電位必須返回至初始狀態之情況下執行讀取操作。即，字線WL之選定狀態在上部頁及下部頁之讀取操作期間不改變，且由於其在其經切換以使得其針對選擇字線WL自上文所提及之一者讀取一不同上部頁時不改變，因此其可在至選擇字線WL之所施加電壓(諸如，V_AR、V_CR、V_BR、V_AR、V_CR...等等)之範圍內移位。另外，可關於非選定字線WL維持跨越多個頁讀取之電壓VREAD之所施加狀態。出於此原因，可減少在一字線WL中充電及放電之電荷量且將可能減少內部電壓產生電路18之電力消耗。
(第二實施例)
接下來，將闡釋第二實施例之非揮發性半導體記憶體裝置。此實施例之非揮發性半導體記憶體裝置與上文之第一實施例之不同之處在於：使用命令C3(3×h)替代命令C1及C2。首先將闡釋命令C3。
命令C3係來自資料快取記憶體13-2之讀取操作之一命令。即，其係以下之一命令：可藉由與上文之第一實施例相比進一步縮短讀取時間且另外藉由減少將來自上文所提及之第一實施例之字線之一字線WL充電及放電之電荷量來改良讀取操作之效率。
特定而言，其係以下之一命令：舉例而言，自記憶體串MS0內之記憶體胞MC0讀取下部頁資料(舉例而言)、接下來將已讀取之下部頁資料傳送至資料電路頁緩衝器13(資料快取記憶體13-2)且然後即使尚未輸入新命令(若其係上文所提及之第一實施例，則將供應命令C2)亦自動執行針對下一頁(上部頁)之資料之讀取操作。
此外，由主機裝置在時序之時間tr3、時間tr7及時間tr12處供應之命令C3係一旦所讀取頁(舉例而言，8kB)之資料恰好在被傳送至主機裝置之前讀取即由主機裝置供應之一命令。
即，一旦控制電路15接收此命令C3，即將保存於資料快取記憶體13-2中之所有先前讀取資料或用於主機裝置之所有所需要資料發送至主機裝置，且應認識到，資料快取記憶體13-2將處於其中可覆寫下一讀取資料之一狀態。另外，控制電路15將在時間tr3、時間tr7及時間tr12處供應之命令C3辨識為以下命令：將讀取操作轉移至由相同記憶體胞MC之下一頁所保存之資料(若先前頁係上部頁然後係下部頁且若先前頁係下部頁然後係上部頁)或由下一記憶體串MS內之記憶體胞MC所保存之資料。
換言之，在當R/BB信號處於「H」位準(就緒狀態)時之時間期間，其係以下之一命令：一旦辨識已將自感測放大器13-1之鎖存電路LT傳送至資料快取記憶體13-2之所有讀取資料傳送至主機裝置，即將 讀取操作移位至相同記憶體胞MC之下一頁或下一記憶體串MS之記憶體胞MC。
<讀取操作>
將使用圖9A及圖9B來闡釋第二實施例之非揮發性半導體記憶體裝置之讀取操作。圖9A及圖9B係展示讀取操作之時序圖。
如圖9A中所展示，沿著水平軸獲得時間tr，且沿著垂直軸藉助I/O獲得由主機裝置供應之命令及位址、展示非揮發性半導體記憶體裝置之外部狀態之就緒/忙碌B信號及展示非揮發性半導體記憶體裝置之內部狀態之就緒/忙碌B信號。
另外，圖9B係基於由主機裝置供應之命令及位址以及選擇信號之電壓改變而操作之字線WL之時序圖，其中時間沿著水平軸t，在垂直軸上呈現選擇/非選擇字線WL之電壓位準及信號線(SGD_0、SGD_1及SGD_2)之電壓位準。
下文將使用一時序圖來闡釋第二實施例之讀取操作同時省略與上文所提及之第一實施例之讀取操作相同之點之闡釋。此外，亦針對此實施例之讀取操作而言，由此非揮發性半導體記憶體裝置處理之頁位址映射將被視為案例I。
恰好在tr0之前，自主機裝置供應命令C0(00h)加命令C3(3×h)。如上文所提及，由於自主機裝置供應命令C3，因此控制電路15在其輸出電壓V_BR至內部電壓產生電路18之後將控制以使得存在自電壓V_BR至電壓V_AR之一移位而不返回至初始狀態。
另外，控制電路15將藉由時間tr1讀出在時間tr1處讀取之下部頁資料至鎖存電路LT且然後將在時間tr1至tr2之間在鎖存電路LT中擷取之資料傳送至資料快取記憶體13-2。
此後，其將讀取上部頁之資料直至時間tr5，且然後執行上文所提及之資料快取記憶體13-2讀取操作。
接下來，將使記憶體串MS之位址遞增1，且將自時間tr6執行自記憶體串MS1內之記憶體胞MC0之資料讀出。重複上文之操作直至記憶體串MSi內之記憶體胞MC0。
此後，當到達時間tr14時，完成直至記憶體串MSi之記憶體胞MC0之讀取操作。出於此原因，控制電路15使記憶體胞MC之位址自記憶體胞MC0至記憶體胞MC1遞增+1同時藉由使記憶體串MS之位址遞增+1將記憶體串MSi返回至記憶體串MS0。即，將讀取之目標自記憶體胞MC0切換至記憶體胞MC1。
出於此原因，在時間tr15處，內部電壓產生電路18將一次性地將正供應至字線WL1直至彼時間之電壓VREAD改變至0V，且然後供應電壓V_BR。
針對字線WL0，其將一次性地將正供應至字線WL0直至彼時間之電壓V_CR改變至0V，且然後供應電壓VREAD。
此後，字線WL1將被視為選擇記憶體胞MC且將自記憶體串MS0至記憶體串MSi執行讀取操作。
<第二實施例之結果>
除上文所提及之(1)及(2)之有效性以外，第二實施例之非揮發性半導體記憶體裝置亦可進一步達成下文之(3)及(4)之有效性。
(3)可進一步改良讀取操作之速度。
若其係此實施例之非揮發性半導體記憶體裝置，舉例而言，即使在讀取操作期間不進行供應，讀出命令(第一實施例之命令C2)之資料快取記憶體13-2亦可藉由辨識自主機裝置供應之命令C3(3×h)來執行連續讀取操作。
即，在第一實施例中，在於時間tr1處接收命令C2之後不在時間tr2至tr3之間執行自鎖存電路LT至資料快取記憶體13-2之下部頁資料之傳送操作，但此處如圖9A及9B中所展示(參考圖9A及圖9B)，若最 初供應之命令係C3，則即使未接收到新命令亦啟用自動讀取資料快取記憶體操作及下一頁讀取操作，從而使得可能進一步達成高速讀取操作。
(4)可實現進一步電力消耗減少。
儘管在此實施例之讀取操作期間讀取記憶體胞MC0，如上文所提及之圖9A及圖9B中所展示之字線WL之電位從未返回至初始值(舉例而言，0V)。換言之，舉例而言，字線WL之電位將不改變至初始值直至自記憶體胞MC0至記憶體胞MC1之讀取改變之目標。
出於此原因，可進一步減少在一字線WL中充電及放電之電荷量且將可能減少電力消耗。
此外，可時間tr3、時間tr7及時間tr12處使用命令C2替代命令C3。
(第三實施例)
接下來，將闡釋第三實施例之一非揮發性半導體記憶體裝置。將在上文所提及之第二實施例中使用案例II之頁位址映射(命令C3)之情形中闡釋第三實施例之非揮發性半導體記憶體裝置之讀取操作。即，在選擇記憶體胞MC0之下部頁或上部頁之情形中，將遞增記憶體串MS，即，將自記憶體串MS0執行讀取操作直至記憶體串MSi。
<讀取操作>
接下來，將使用圖10之時序圖來闡釋此實施例之非揮發性半導體記憶體裝置之讀取操作。此外，此處省略由主機裝置供應之命令及位址以及R/BB信號。
如圖10中所展示，沿著水平軸呈現時間t。沿著垂直軸呈現選擇字線WL、非選定字線WL及供應至選擇電晶體ST1之閘極之選擇信號SGD_0至SGD_i之電壓位準。
在時間t0處，內部電壓產生電路18將電壓V_BR供應至選擇字線 WL(舉例而言，字線WL0)且將電壓VREAD供應至非選定字線WL(舉例而言，字線WL1至字線WLi)。即，針對記憶體串MS0至記憶體串MSi內之字線WL0，供應電壓V_BR，否則針對字線WL1至字線WLi，供應電壓VREAD。
接下來，在相同時間t0處，將電壓VSG供應至記憶體串MS0之選擇信號線SGD_0。即，記憶體串MS0將處於選定狀態且將讀取來自記憶體串MS0內之記憶體胞MC0之下部頁資料。此後，選擇信號線SGD_0將在時間t1處移位至0V。
在相同時間t2處，將電壓VSG供應至記憶體串MS1之選擇信號線SGD_1。即，記憶體串MS1將處於選定狀態，且將讀取來自記憶體串MS1之記憶體胞MC0之下部頁資料。此後，選擇信號線SGD_0將在時間t2處移位至0V。下文中，重複此操作直至記憶體串MSi。
如上文所闡述，此實施例之非揮發性半導體記憶體裝置經採用以擁有案例2之頁位址映射。換言之，在讀取來自記憶體串MS0至記憶體串MSi之記憶體胞MC0之資料(即，將在時間t7之後執行之針對已提供於記憶體串MS0-記憶體串MSi內之記憶體胞MC0之上部頁資料之讀取操作)之後。
特定而言，在時間t6處，儘管內部電壓產生電路18將字線WL0之電位自電壓V_BR改變至電壓V_AR，但在時間t7處，將再次給對應於記憶體串MS0之選擇信號線SGD_0供應電壓VSG。
接下來，在時間t8處，內部電壓產生電路18將自電壓V_AR改變至電壓V_CR且固定上部頁資料。
此後，完成針對保存於記憶體串MS0至記憶體串MSi內之記憶體胞MC0中之資料之讀取操作，且接下來將執行針對記憶體胞MC1之讀取操作。
換言之，電壓VREAD將施加至字線WL0及將係非選定字線WL之 字線WL2至WLi且電壓V_BR將施加至選擇字線WL1，且電壓VSG將取決於讀取快取記憶體命令之輸入而順序地施加至對應選擇信號線SGD_0至SGD_i，且將高效地執行記憶體串MS0至記憶體串MSi內之記憶體胞MC1之下部頁之讀取操作。此後，將讀取記憶體胞MC1之上部頁，且由於記憶體胞MC2至記憶體胞MC15之讀取操作係相同的，因此已省略闡釋。
<第三實施例之結果>
第三實施例之非揮發性半導體記憶體裝置可甚至達成上文之(3)及(4)之有效性。
即，藉由使用具有其中字線WL共同連接於記憶體串MS0至記憶體串MSi內之特性之架構，舉例而言，在讀取下部頁資料之情形中，可藉由將選擇信號線SGD_0至SGD_i切換為接通及關斷同時維持非選定字線WL處於電壓VREAD且選擇字線WL處於電壓V_BR來改良讀取速度。
針對上部頁資料而言情況相同，針對選擇字線WL切換電壓V_AR及電壓V_CR，但由於其不返回至初始值(0V)直至切換選擇字線WL，因此可能改良讀取操作。
另外，甚至在上文所提及之實施例中，由於選擇字線WL及非選定字線WL之電位不返回至初始值(0V)直至選擇字線WL之切換之時間，因此減少在一字線WL中充電及放電之電荷之數量，從而使得可能減少電力消耗。
(第四實施例)
接下來，將闡釋第四實施例之非揮發性半導體記憶體裝置。此實施例之非揮發性半導體記憶體裝置針對上文所提及之第一實施例中所闡釋之操作使用一新命令C4(3Fh)。
此命令C4停止以下頁之讀取操作且透過鎖存電路LT及資料快取 記憶體13-2將恰好已讀取之資料傳送至主機裝置。
<讀取操作>
將使用圖11A及圖11B來闡釋第四實施例之非揮發性半導體記憶體裝置之讀取操作。圖11A及圖11B係展示讀取操作之時序圖。此外，闡釋此實施例之讀取操作。另外，已省略類似於圖9A及9B之操作。
如圖11A中所展示，沿著水平軸呈現時間t，且沿著垂直軸藉助I/O獲得由主機裝置供應之命令及位址、展示非揮發性半導體記憶體裝置之外部狀態之R/BB信號及展示非揮發性半導體記憶體裝置之內部狀態之Int.R/BB信號。另外，圖11B係字線WL之電壓改變及選擇信號之時序圖，其中時間沿著水平軸t，在垂直軸上呈現選擇/非選擇字線WL之電壓位準及信號線(SGD_0、SGD_1及SGD_2)之電壓位準。
在時間tr12處自主機裝置供應命令C4。換言之，將認識到，控制電路15將不執行下一頁之讀取操作，且在執行正進行之頁讀取操作之後，直至時間tr14，供應至字線WL以停止讀取操作之電壓返回至初始值(0V)。藉助直至時間tr14之操作在感測放大器13之鎖存電路LT中擷取之資料將在其後直至時間tr15才被傳送至資料快取記憶體13-2。
一旦已接收命令C4，R/BB信號即輸出「L」(其意指忙碌)，此乃因直至時間tr15才已準備對應於命令C4之來自資料快取記憶體13-2之資料。
接下來，基於讀取啟用RE之時脈脈衝而將在時間tr15(就緒狀態)之後讀取之上部頁資料自資料快取記憶體13-2順序地輸出至外部。
此外，若再次自主機裝置輸入命令及位址(C0(00h)加C1(30h))，則將根據記憶體胞MC及記憶體串MS之位址開始讀取操作。
<第四實施例之結果>
第四實施例之非揮發性半導體記憶體裝置甚至可達成上文之(1) 至(3)之有效性。
即，如上文所提及，將可能改良讀取之速度。
(第五實施例)
接下來，將闡釋第五實施例之非揮發性半導體記憶體裝置。此實施例組合上文所闡釋之命令C4與第二實施例之讀取操作。下文將闡釋讀取操作。
<讀取操作>
首先，將使用圖12A及圖12B來闡釋第五實施例之非揮發性半導體記憶體裝置之讀取操作。圖12A及12B係展示讀取操作之時序圖。
此外，將闡釋此實施例之讀取操作。
如圖12A中所展示，沿著水平軸呈現時間t，且沿著垂直軸藉助I/O獲得由主機裝置供應之命令及位址、展示非揮發性半導體記憶體裝置之外部狀態之R/BB信號及展示非揮發性半導體記憶體裝置之內部狀態之Int.R/BB信號。
另外，圖12B係基於由主機裝置供應之命令及位址以及選擇信號之電壓改變而操作之字線WL之時序圖，其中時間沿著水平軸t，在垂直軸上呈現選擇/非選擇字線WL之電壓位準及信號線(SGD_0、SGD_1及SGD_2)之電壓位準。另外，已省略類似於圖9A及圖9B之操作之闡釋。
在時間tr12處自主機裝置供應命令C4。此控制電路15辨識，若自主機裝置輸入命令C4則將不執行下一頁之讀取操作，且在執行正進行直至時間tr14之頁讀取操作之後，供應至字線WL以停止下一頁之讀取之電壓返回至初始值(0V)。藉助直至時間tr14之操作在感測放大器13之鎖存電路LT中擷取之資料將在其後直至時間tr15才被傳送至資料快取記憶體13-2。一旦已接收命令C4，R/BB信號即輸出「L」(其意指忙碌)，此乃因直至時間tr15才已輸出對應於命令C4之資料。
接下來，基於讀取啟用RE之時脈脈衝而將在時間tr15(就緒狀態)之後讀取之上部頁資料自資料快取記憶體13-2順序地輸出至外部。
<第五實施例之結果>
第五實施例之非揮發性半導體記憶體裝置甚至可達成上文之(1)至(3)之有效性。
即，如上文所提及，將可能改良讀取之速度。
(第六實施例)
接下來，將闡釋第六實施例之一非揮發性半導體記憶體裝置。第六實施例之非揮發性半導體記憶體裝置意欲藉由在讀取操作期間減少通道與閘極之間的電位差來減少讀取干擾。
接下來，將使用一時序圖來闡釋第六實施例之非揮發性半導體記憶體裝置。在下文之讀取操作中，舉例而言，一旦讀取保存於記憶體串MS內之記憶體胞MC0中之下部頁資料及上部頁資料，即藉由使記憶體串MS之位址遞增+1來執行讀取操作直至記憶體串MS15。
<讀取操作>
使用圖13來闡釋讀取操作。圖13係展示集中於記憶體串MS0至記憶體串MS2之讀取操作之時序圖。如圖式中所展示，沿著水平軸呈現時間t，沿著垂直軸展示選擇字線WL及非選定WL、供應至選擇記憶體串MS0至記憶體串MS2之汲極側選擇閘極之選擇信號SGD_0至SGD_2以及記憶體串MS0至記憶體串MS2內之記憶體胞MC之通道電位(在圖式中，ch_0、ch_01及ch_2)。
此外，字線WL0被視為選擇字線，字線WL1至WL15被視為非選定字線，且若供應電壓V_BR、電壓V_AR及電壓V_CR，則記憶體胞MC0將處於接通狀態。即，作為一實例，引用其中記憶體胞MC0之臨限值分佈處於圖2之狀態E之情形。
首先，在時間t0處，內部電壓產生電路18將經由核心驅動器19將 供應電壓VREAD至非選定字線WL1至WL15、將電壓V_BR供應至選擇字線WL0且將電壓VSG供應至選擇信號線SGD_0。
藉助此，記憶體串MS0將處於選定狀態，通道ch_0之電位將升高至接近供應至位元線BL(或源極線SL)之電壓(電壓Vb1或電壓Vsrc)。
因此，讀出由記憶體串MS0內之記憶體胞MC0保存之上部頁資料。
此外，施加0V作為用於對應於記憶體串MS1及MS2之選擇信號SGD_1及SGD_2之非選擇之電壓，且選擇電晶體ST_1及ST-2兩者皆切換為關斷。出於此原因，藉由耦合至接近電壓VREAD來將具有非選定字線WL1至WL15之電位之高度之通道ch_1及ch_2之電位兩者(在圖式中稱為Vch1_0及Vch2_0)增壓。
此後，在時間t1至t3期間，內部電壓產生電路18欲將電壓V_CR及電壓V_AR供應至選擇字線WL0。藉助此，完成由記憶體串MS0內之記憶體胞MC0保存之上部頁資料之讀取。
此後，在時間t3處，將施加至非選定字線WL1至WLi之電壓VREAD放電且該電壓將藉由時間t4而減少至電壓V1。連同此一起，經增壓直至時間t3之ch_1及ch_2之電位將回應於非選定字線之電位之減小而減少至大約電壓V1之電位。
另外，維持選擇信號線SGD_0之電位處於電壓VSG直至時間t4，此後將其放電。因此，Ch_0(其係自時間t0至t4之選擇串)之電位將大約等於位元線BL或源極線SL之電位。因此，選擇信號SGD_0處於0V直至時間t5，且選擇電晶體ST0將處於關斷狀態。
接下來，在時間t5處，內部電壓產生電路18將再次經由核心驅動器19將非選定字線WL1至WLi之電位自電壓V1改變至電壓VREAD。此處，通道ch_0將處於浮動狀態，此乃因選擇信號線SGD_0處於關斷狀態，且將連同非選定字線WL1至WLi電位之升高一起將通道ch_0之 電位增壓。通道ch_0之電位將係位元線BL或源極線SL之已添加至其(VREAD-V1)之電位(在圖式中，其稱為Vch0_1)。
在相同時間t5處，內部電壓產生電路18經由核心驅動器19將電壓VSG供應至對應於記憶體串MS1之選擇信號線SGD_1，且將選擇電晶體ST_1切換為接通。換言之，記憶體串MS1將係用於讀取之目標，即，其將處於選定狀態。
因此，通道ch_1之電位將係由位元線BL或源極線SL供應之電位(在圖式中，電壓Vb1或電壓Vsrc)。
另外，對應於記憶體串MS2之ch_2之電位將由於增壓而在時間t0至時間t3之間以相同方式升高至接近電壓VREAD(在圖式中，電壓Vch2_1)。
將在時間t5至時間t8之間執行由記憶體串MS1內之記憶體胞MC0保存之下部頁資料及上部頁資料之讀取操作。
一旦已過去時間t8，即再次將非選定字線WL1至WLi之電位放電，且其在時間t10處降低至電壓V1。選擇信號線SGD_1之電位將變為電壓VSG直至時間t9，同時降低非選定字線WL1至WLi之電位。由於與選擇信號線SGD_0之情形中相同之原因，因此維持電壓VSG直至時間t9亦達成此目的。
當完成由記憶體串MS1內之記憶體胞MC0保存之下部頁資料及上部頁資料之讀取操作直至時間t8時，接下來將記憶體串MS之位址遞增1。
即，在時間t10之後，記憶體串MS2將係用於讀取之目標。此外，由於記憶體串MS2之讀取操作與上文所提及之記憶體胞MC0及記憶體串MS1相同，因此已省略闡釋。
上文中，已給出集中於記憶體串MS0至記憶體串MS2之記憶體胞MC0之讀取操作之闡釋，針對記憶體串MS3至記憶體串MS15執行相 同種類之操作。此外，針對提供於記憶體串MS0至記憶體串MSi內之記憶體胞MC1至記憶體胞MC15之閘極而言，情況相同。
<第六實施例之結果>
第六實施例之非揮發性半導體記憶體裝置可達成下文之(5)之有效性。
(5)可能減輕讀取干擾。
即，根據第六實施例之非揮發性半導體記憶體裝置，在切換記憶體串MS(其係讀取之目標)之時間處，內部電壓產生電路18將非選定字線WL1至WL15之電位自電壓VREAD減少至電壓V1且然後再次將其增加至電壓VREAD。
另外，當非選定字線WL1至WL15下降至電壓V1時，藉由將先前選擇之記憶體串之選擇電晶體ST切換至接通狀態來防止隨著非選定字線WL1至WL15之電位之下降而進行通道之電位之下降。
出於此原因，在遞增記憶體串MS(其係讀取之目標)之後，且當非選定WL之電位再次自電壓V1上升至電壓VREAD時，可藉由與非選定字線WL字線耦合來將已切換至非選定記憶體串MS之記憶體串MS內之通道之電位自位元線或源極線之電位增加一特定量。
倘若不執行此種類之控制，在已選擇一次之記憶體串MS中，且在已切換記憶體串MS之後的讀取操作中，記憶體串MS內之通道之電位係與選擇記憶體串MS之情形中相同之電位，換言之，其將大約等於位元線BL及源極線SL，與選擇記憶體串MS相同之電位差將施加至非選定字線WL及通道部分。
即，施加至非選定字線WL之電壓VREAD與施加至位元線BL及源極線SL之電壓之間的電位差(其係在正讀取之程序中)繼續被施加至處於非選定狀態之記憶體串MS之記憶體胞。
因此，弱寫入方向，換言之，施加用以增加處於抹除狀態之記 憶體胞MC之臨限電壓之移位方向應力之次數增加。
換言之，可能由於第一實施例中之非選定字線WL與通道之間的電位差而減輕讀取干擾。
在上文之第一至第六實施例中，已闡釋關於位元線BL0集中於記憶體串MS1至記憶體串MSi之讀取操作，且實際讀取操作針對位元線BLi至位元線BLm執行相同種類之讀取操作。
資料之讀取操作可同時讀取整個位元線BL或遵循一種用以取決於行位址而隨機讀取位元線BL(單個或多個)之方法。另外，倘若使得位元線BL0、BL1為一對且使得位元線BL2、BL3為一對，則其可在此等對之間交替地執行讀取操作。
雖然已闡述了某些實施例，但此等實施例僅以實例方式而呈現，且並非意欲限定本發明之範疇。實際上，本文中所闡述之新穎實施例可以多種其他形式體現；此外，可在不背離本發明之精神之情況下對本文中所闡述之實施例之形式做出各種省略、替代及改變。意欲使隨附申請專利範圍及其等效物涵蓋將屬於本發明之範疇及精神之此等形式或修改。
記憶體胞陣列11之結構並不如以上說明而受限定。一記憶體胞陣列成型可揭示於美國專利申請案第12/532,030號中。美國專利申請案第12/532,030其全部內容以引用方式併入本文中。

Claims (20)

  1. 一種非揮發性半導體記憶體裝置，其包括：一記憶體胞陣列，其包含至少第一及第二記憶體串群組，該等記憶體串中之每一者包含串聯連接於第一選擇電晶體與第二選擇電晶體之間的至少第一及第二記憶體胞；複數個字線，其包含共同連接至該等記憶體串之該等第一記憶體胞之一第一字線及共同連接至該等記憶體串之該等第二記憶體胞之一第二字線；複數個位元線，其各自連接至該等記憶體串群組中之每一者中之一不同記憶體串；及一控制單元，其經組態為順序地(sequentially)執行第1讀取操作及第2讀取操作，其中於上述第1讀取操作期間，在接通該第一記憶體串群組之該等第一及第二選擇電晶體時將一選擇線電壓施加至該第一字線且將一非選擇線電壓施加至其他字線(the other word lines)，且於上述第2讀取操作期間，在關斷該第一記憶體串群組之該等第一及第二選擇電晶體並接通該第二記憶體串群組之該等第一及第二選擇電晶體時，於上述第1讀取操作期間被施加至其他字線之該非選擇線電壓保持施加至其他字線。
  2. 如請求項1之非揮發性半導體記憶體裝置，其中該非選擇線電壓保持施加至其他字線直至已一度接通及關斷該等記憶體串之所有該等群組之該等第一及第二選擇電晶體，在此時間之後將其他字線放電。
  3. 如請求項2之非揮發性半導體記憶體裝置，其中在已將其他字線放電之後，在接通該第一記憶體串群組之該等第一及第二選擇 電晶體時將一選擇線電壓施加至該第二字線且將一非選擇線電壓施加至其他字線，且在關斷該第一記憶體串群組之該等第一及第二選擇電晶體並接通該第二記憶體串群組之該等第一及第二選擇電晶體時該非選擇線電壓保持施加至其他字線。
  4. 如請求項3之非揮發性半導體記憶體裝置，其中該非選擇線電壓保持施加至其他字線直至已一度接通及關斷該等記憶體串之所有該等群組之該等第一及第二選擇電晶體，在此時間之後將其他字線放電。
  5. 如請求項1之非揮發性半導體記憶體裝置，其進一步包括：複數個源極線，其各自連接至該等記憶體串群組中之每一者中之一不同記憶體串。
  6. 如請求項1之非揮發性半導體記憶體裝置，其中在將該選擇線電壓施加至該第一字線且將該非選擇電壓施加至其他字線時及在接通該第一記憶體串群組之該等第一及第二選擇電晶體時順序地啟動及撤銷啟動(deactivate)該等位元線及該等源極線以讀出儲存於該第一記憶體串群組中之該等第一記憶體胞中之每一者中之資料。
  7. 一種非揮發性半導體記憶體裝置，其包括：一記憶體胞陣列，其包含至少第一及第二記憶體串群組，該等記憶體串中之每一者包含至少一第一記憶體胞、一第二記憶體胞及一選擇電晶體；複數個字線，其包含共同連接至該等記憶體串之該等第一記憶體胞之一第一字線及共同連接至該等記憶體串之該等第二記憶體胞之一第二字線；複數個位元線，其各自連接至該等記憶體串群組中之每一者中之一不同記憶體串；及 一控制單元，其經組態為在上述記憶體胞陣列之第一及第二記憶體串中實施一讀取操作，在該讀取操作中，將一第一電壓施加至該第一記憶體胞、將具有大於該第一電壓之一值之一第二電壓施加至該第二記憶體胞且將具有小於該第二電壓之一值之一第三電壓施加至該第一記憶體串之該選擇電晶體且然後在該第三電壓被施加至該第一記憶體串之該選擇電晶體時與該第三電壓被施加至該第二記憶體串之該選擇電晶體時之間的期間的任何時間，不將施加至該第二記憶體胞之該電壓放電(discharge)地，將該第三電壓施加至該第二記憶體串之該選擇電晶體。
  8. 如請求項7之非揮發性半導體記憶體裝置，其中該第一電壓係用以自該第一記憶體胞讀取資料之一電壓且該第二電壓係用以切換接通(switch on)該第二記憶體胞之一電壓，且其中該第三電壓係用以接通該選擇電晶體之一電壓。
  9. 如請求項8之非揮發性半導體記憶體裝置，其中上述第一及第二記憶體串係順序地配置於該位元線沿著延伸之方向。
  10. 如請求項9之非揮發性半導體記憶體裝置，其中用於選擇該第一記憶體胞之頁位址包含指定該第一記憶體胞之一下部頁位址。
  11. 如請求項10之非揮發性半導體記憶體裝置，其中該第一記憶體胞儲存一下部頁資料及一上部頁資料，且該下部頁資料被讀取並緩衝之後，即使未接收到用以讀取該上部頁資料之一命令，該上部頁資料亦自動被讀取。
  12. 如請求項11之非揮發性半導體記憶體裝置，其中即使在已完成針對該第一記憶體胞之一讀取操作之後亦不將施加至該第二記憶體胞之該第二電壓放電。
  13. 如請求項9之非揮發性半導體記憶體裝置，其中在關斷該第一記 憶體串之該選擇電晶體且接通該第二記憶體串之該選擇電晶體之前，將施加至該第二記憶體胞之一電壓自該第二電壓轉變至小於該第二電壓之一第四電壓。
  14. 一種控制一非揮發性半導體記憶體裝置之方法，該非揮發性半導體記憶體裝置具有：一記憶體胞陣列，其包含至少第一及第二記憶體串群組，該等記憶體串中之每一者包含至少一第一記憶體胞、一第二記憶體胞及一選擇電晶體；複數個字線，其包含共同連接至該等記憶體串之該等第一記憶體胞之一第一字線及共同連接至該等記憶體串之該等第二記憶體胞之一第二字線；及複數個位元線，其各自連接至該等記憶體串群組中之每一者中之一不同記憶體串，該方法包括：將一第一電壓施加至該第一字線；將具有大於該第一電壓之一電壓位準之一第二電壓施加至該第二字線；藉由將具有小於該第二電壓之一電壓位準之一第三電壓施加至對應於選擇之記憶體串之一選擇電晶體而有序地(in order)選擇記憶體串，其中在維持施加至該第二字線之該第二電壓之一電壓位準之同時一次一個地將該第三電壓施加至上述記憶體串之該選擇電晶體。
  15. 如請求項14之方法，其中將該第一電壓施加至該第一字線作為用以自該第一記憶體胞讀取資料之一電壓且將該第二電壓施加至該第二字線作為用以接通該第二記憶體胞之一電壓，且其中施加該第三電壓作為用以接通該選擇電晶體之一電壓。
  16. 如請求項15之方法，其中於該位元線沿著延伸之方向順序地將該第三電壓施加至其他記憶體串之該等選擇電晶體。
  17. 如請求項16之方法，其中用於選擇該第一記憶體胞之一頁位址 包含指定該第一記憶體胞之一下部頁位址。
  18. 如請求項17之方法，其中該第一記憶體胞儲存一下部頁資料及一上部頁資料，且該下部頁資料被讀取並緩衝之後，即使未接收到用以讀取該上部頁資料之一命令，該上部頁資料亦自動被讀取。
  19. 如請求項18之方法，其中即使已完成針對該第一記憶體胞之一讀取操作之後亦不將施加至該第二記憶體胞之該第二電壓放電。
  20. 如請求項16之方法，其中在關斷該選擇電晶體且接通其他記憶體串之該等選擇電晶體之前，將施加至該第二記憶體胞之一電壓自該第二電壓轉變至小於該第二電壓之一第四電壓。
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