RU2621011C1

RU2621011C1 - Logical comparison element of complimentary metal-oxide-semiconductor structure of associate selector of memory device

Info

Publication number: RU2621011C1
Application number: RU2016120126A
Authority: RU
Inventors: Владимир Яковлевич Стенин; Артем Владимирович Антонюк
Priority date: 2016-05-25
Filing date: 2016-05-25
Publication date: 2017-05-30

Abstract

FIELD: physics.

SUBSTANCE: device contains two inverters with a third state, a data write port, a trigger consisting of two groups of transistors, each of which includes two pairs of P"МОП" and N"МОП" transistors.

EFFECT: increasing the noise immunity of a logical element under the influence of single nuclear particles.

5 cl, 4 dwg, 5 tbl

Description

Изобретение относится к области вычислительной техники и может быть использовано в блоках ассоциативных селекторов запоминающих устройств (ЗУ).The invention relates to the field of computer technology and can be used in blocks of associative selectors of storage devices (memory).

Основой ассоциативных селекторов запоминающего устройства являются логические элементы сравнения (ячейки селекции) данных, одни данные в которые записываются и хранятся в триггерах таких ячеек селекции, и с этими данными осуществляется сравнение потока других данных, поступающих на входы сравнения таких логических элементов сравнения (ячеек селекции), содержащих кроме триггера и комбинационные логические элементы. Воздействие отдельных ядерных частиц на триггеры логических элементов сравнения приводит к возникновению импульсов помех и сбою логического состояния триггеров (single event upsets - SEU) таких элементов. Снижение проектно-технологических норм КМОП СБИС до уровня менее 100 нм сопровождается ростом частоты одиночных сбоев (soft error rate - SER) таких комбинированных логических элементов, совмещающих элементы последовательностной и комбинационной логик, под действием одиночных ядерных частиц. Необходимо исключить возможность внесения погрешностей в выходные логические уровни логических элементов сравнения ассоциативного селектора запоминающего устройства при воздействии ядерных частиц на триггер в его составе.The basis of the associative selectors of the storage device are the logical elements of comparison (selection cells) of the data, some of the data in which are recorded and stored in the triggers of such selection cells, and with this data, a stream of other data arriving at the inputs of the comparison of such logical comparison elements (selection cells) is compared containing besides a trigger and combinational logic elements. The impact of individual nuclear particles on the triggers of logical comparison elements leads to the appearance of interference pulses and the failure of the logical state of the triggers (single event upsets - SEU) of such elements. A decrease in CMOS VLSI design and engineering standards to a level of less than 100 nm is accompanied by an increase in the frequency of single faults (soft error rate - SER) of such combined logic elements combining elements of sequential and combinational logic under the influence of single nuclear particles. It is necessary to exclude the possibility of introducing errors into the output logical levels of the logical elements of comparison of the associative selector of the storage device when the nuclear particles act on the trigger in its composition.

Вариантами КМОП логического элемента сравнения в составе ассоциативного селектора запоминающего устройства в настоящее время являются КМОП логический элемент сравнения на основе четырехтранзисторного D-триггера и комбинационных элементов "ИСКЛЮЧИТЕЛЬНОЕ ИЛИ" с управлением динамического типа (патент US №5703803 А, кл. G11C 15/04, опубл. Dec. 30. 1997, фиг. 2) и статический логический элемент сравнения (патент US №6977831 В2, кл. G11C 15/04, опубл. Dec. 20.2005, фиг. 3).The CMOS variants of the comparison logic element in the associative memory selector are currently the CMOS comparison logic element based on the four-transistor D-trigger and the EXCLUSIVE OR combination elements with dynamic type control (US patent No. 5703803 A, class G11C 15/04, publ. Dec. 30. 1997, Fig. 2) and a static logical comparison element (US patent No. 6977831 B2, class G11C 15/04, publ. Dec. 20.2005, Fig. 3).

Наиболее близким по технической сущности и достигаемому результату является логический элемент сравнения комплементарной металл-оксид-полупроводниковой структуры ассоциативного селектора ЗУ, включающий два инвертора с третьим состоянием и порт записи данных, размещенных на кристалле интегральной микросхемы, первый и второй входы инверторов с третьим состоянием соединены соответственно с первой и второй входными шинами, а выходы инверторов с третьим состоянием соединены с выходной шиной элемента, входы порта записи данных соединены с битовыми линиями, вход выборки порта записи данных соединен с линией выборки (патент US №5699288 А, кл. G11C 15/04, опубл. Dec. 16. 1997, фиг. 4).The closest in technical essence and the achieved result is a logical element for comparing the complementary metal-oxide-semiconductor structure of the associative memory selector, which includes two inverters with a third state and a data recording port located on the chip of the integrated circuit, the first and second inputs of inverters with the third state are connected respectively with the first and second input buses, and the outputs of the inverters with the third state are connected to the output bus of the element, the inputs of the data recording port are connected with bit lines, the data write ports sample input coupled to the sampling line (patent US №5699288 A, cl. G11C 15/04, publ. Dec. 16. 1997, FIG. 4).

Недостатком описанного решения является недостаточная помехоустойчивость элемента (надежность выполнения логической функции) при воздействии одиночной ядерной частицы на внутренние узлы логического элемента сравнения.The disadvantage of the described solution is the insufficient noise immunity of the element (reliability of the logical function) when a single nuclear particle acts on the internal nodes of the logical comparison element.

Техническим результатом, ожидаемым от использования изобретения, является повышение надежности выполнения логической функции за счет повышения помехоустойчивости логического элемента сравнения при воздействии одиночных ядерных частиц.The technical result expected from the use of the invention is to increase the reliability of the logical function by increasing the noise immunity of the logical comparison element when exposed to single nuclear particles.

Указанный технический результат достигается тем, что логический элемент сравнения комплементарной металл-оксид-полупроводниковой структуры ассоциативного селектора ЗУ, включающий два инвертора с третьим состоянием и порт записи данных, размещенных на кристалле интегральной микросхемы, первый и второй входы инверторов с третьим состоянием соединены соответственно с первой и второй входными шинами, а выходы инверторов с третьим состоянием соединены с выходной шиной элемента, входы порта записи данных соединены с битовыми линиями, вход выборки порта записи данных соединен с линией выборки, согласно изобретению логический элемент снабжен триггером, состоящим из двух групп транзисторов, каждая из которых включает две пары РМОП и NМОП транзисторов, затвор РМОП транзистора в каждой паре соединен с стоком NМОП транзистора этой пары, затвор которого соединен с стоком РМОП транзистора этой пары, затворы РМОП и NМОП транзисторов группы соединены соответственно с первым и вторым выводами группы транзисторов триггера, а затворы NМОП транзисторов первой и второй пар группы соединены соответственно со вторым и третьим выводами группы транзисторов триггера, истоки РМОП и истоки NМОП транзисторов соединены соответственно с шиной питания и общей шиной элемента, при этом второй и третий входы первого инвертора с третьим состоянием соответственно соединены с первым и вторым выводами первой группы транзисторов триггера, второй и третий входы второго инвертора с третьим состоянием соответственно соединены со вторым и первым выводами второй группы транзисторов триггера, третий вывод которой соединен с первым выводом первой группы транзисторов триггера, третий вывод которой соединен со вторым выводом второй группы транзисторов триггера, при этом выходы порта записи данных соединены с соответствующими выводами двух групп транзисторов триггера, причем две группы транзисторов триггера размещены на кристалле интегральной микросхемы одна от другой на расстоянии, исключающем одновременное воздействие одиночной ядерной частицы на обе группы транзисторов с уровнем больше порогового.The indicated technical result is achieved by the fact that the logical comparison element of the complementary metal-oxide-semiconductor structure of the associative memory selector, including two inverters with a third state and a data recording port located on the chip of the integrated circuit, the first and second inputs of inverters with the third state are connected respectively to the first and the second input buses, and the outputs of the inverters with the third state are connected to the output bus of the element, the inputs of the data recording port are connected to bit lines, inputs d sample of the data recording port is connected to the sampling line, according to the invention, the logic element is equipped with a trigger consisting of two groups of transistors, each of which includes two pairs of RMOS and NMOS transistors, the gate of the RMOS transistor in each pair is connected to the drain of the NMOS transistor of this pair, the gate of which connected to the drain of the RMOS transistor of this pair, the gates of the RMOS and NMOS transistors of the group are connected respectively to the first and second terminals of the group of trigger transistors, and the gates of the NMOS transistors of the first and second pairs of the group are connected are connected with the second and third conclusions of the group of trigger transistors, the sources of the RMOS and the sources of the NMOS transistors are connected respectively to the power bus and the common bus of the element, while the second and third inputs of the first inverter with the third state are respectively connected to the first and second conclusions of the first group of trigger transistors, the second and third inputs of the second inverter with the third state are respectively connected to the second and first terminals of the second group of trigger transistors, the third terminal of which is connected to the first terminal the first group of trigger transistors, the third terminal of which is connected to the second terminal of the second group of trigger transistors, while the outputs of the data recording port are connected to the corresponding terminals of two groups of trigger transistors, and two groups of trigger transistors are placed on the chip chip one from the other at a distance that excludes simultaneous the impact of a single nuclear particle on both groups of transistors with a level higher than the threshold.

А также тем, что каждый инвертор с третьим состоянием включает пару РМОП и пару NМОП транзисторов, стоки первых РМОП и NMOU транзисторов соединены соответственно с истоками вторых РМОП и NМОП транзисторов, стоки которых объединены и соединены с выходом инвертора с третьим состоянием, затворы первых РМОП и NМОП транзисторов соединены с первым входом, а затворы вторых NМОП и РМОП транзисторов соединены соответственно со вторым и третьим входами инвертора с третьим состоянием, истоки первого РМОП и первого NПОП транзисторов соединены соответственно с шиной питания и общей шиной элемента.And also because each inverter with a third state includes a pair of RMOS and NMOS transistors, the drains of the first RMOS and NMOU transistors are connected respectively to the sources of the second RMOS and NMOS transistors, the drains of which are combined and connected to the inverter output with the third state, the gates of the first RMOS and NMOS transistors are connected to the first input, and the gates of the second NMOS and RMOS transistors are connected respectively to the second and third inputs of the inverter with the third state, the sources of the first RMOS and the first NPOS transistors are connected respectively enno with power bus and common bus member.

А также тем, что каждый инвертор с третьим состоянием включает пару РМОП и пару NМОП транзисторов, стоки первых РМОП и NМОП транзисторов соединены соответственно со стоками вторых РМОП и NМОП транзисторов, истоки которых объединены и соединены с выходом инвертора с третьим состоянием, затворы первых РМОП и NМОП транзисторов соединены с первым входом, а затворы вторых NМОП и РМОП транзисторов соединены соответственно со вторым и третьим входами инвертора с третьим состоянием, истоки первого РМОП и первого NМОП транзисторов соединены соответственно с шиной питания и общей шиной элемента.And also because each inverter with a third state includes a pair of RMOS and NMOS transistors, the drains of the first RMOS and NMOS transistors are connected respectively to the drains of the second RMOS and NMOS transistors, the sources of which are combined and connected to the inverter output with the third state, the gates of the first RMOS and NMOS transistors are connected to the first input, and the gates of the second NMOS and RMOS transistors are connected respectively to the second and third inputs of the inverter with the third state, the sources of the first RMOS and the first NMOS transistors are connected respectively Actually with a power bus and a common cell bus.

А также тем, что первая группа транзисторов триггера и первый инвертор с третьим состоянием составляют первый блок логического элемента, вторая группа транзисторов триггера и второй инвертор с третьим состоянием составляют второй блок логического элемента, которые размещены на кристалле интегральной микросхемы один за другим, при этом i-й и (i+K)-й блоки образуют i-й логический элемент сравнения, где i=1; 2; …; K.And also by the fact that the first group of trigger transistors and the first inverter with the third state make up the first block of the logic element, the second group of trigger transistors and the second inverter with the third state make up the second block of the logic element, which are placed on the chip of the integrated circuit one by one, while i the ith and (i + K) th blocks form the ith logical element of comparison, where i = 1; 2; ...; K.

А также тем, что указанное расстояние, исключающее одновременное воздействие одиночной ядерной частицы на обе группы транзисторов триггера с уровнем больше порогового, равно минимальному расстоянию между транзисторами двух групп триггера, выбранному в соответствии с требованиями исключения сбоев состояния триггера логического элемента при воздействии одиночных ядерных частиц с заданными максимальными линейными потерями энергии и максимальным наклоном трека частиц относительно нормали к поверхности кристалла.And also the fact that the indicated distance, excluding the simultaneous exposure of a single nuclear particle to both groups of trigger transistors with a level higher than the threshold, is equal to the minimum distance between transistors of two trigger groups selected in accordance with the requirements of eliminating faults in the state of a trigger of a logic element when exposed to single nuclear particles with given maximum linear energy losses and maximum slope of the particle track relative to the normal to the crystal surface.

Указанная совокупность признаков позволяет снизить вероятность сбоя состояния триггера элемента и повысить надежность за счет повышения помехоустойчивости логического элемента сравнения при воздействии одиночной ядерной частицы.The specified set of features allows you to reduce the likelihood of a failure of the state of the trigger element and increase reliability by increasing the noise immunity of the logical comparison element when exposed to a single nuclear particle.

Изобретение поясняется чертежами, где на фиг. 1 изображена электрическая принципиальная схема логического элемента сравнения с первым вариантом инверторов с третьим состоянием, на фиг. 2 изображена электрическая принципиальная схема второго варианта инвертора с третьим состоянием, на фиг. 3 изображена схема взаимного расположения транзисторов одного логического элемента сравнения, на фиг. 4 изображена схема взаимного расположения транзисторов в базовом элементе ассоциативного селектора ЗУ, содержащем два логического элемента сравнения.The invention is illustrated by drawings, where in FIG. 1 is an electric circuit diagram of a logic comparing element with a first embodiment of inverters with a third state; FIG. 2 shows an electric circuit diagram of a second embodiment of an inverter with a third state, FIG. 3 shows a diagram of the mutual arrangement of transistors of one logic element of comparison, in FIG. 4 shows a diagram of the mutual arrangement of transistors in a base element of an associative memory selector containing two logical comparison elements.

Использованы обозначения: РМОП транзистор - это транзистор со структурой металл-оксид-полупроводник и каналом дырочной проводимости, то есть Р-типа; NМОП транзистор - транзистор со структурой металл-оксид-полупроводник и каналом электронной проводимости, то есть N-типа.Notation used: RMOS transistor is a transistor with a metal-oxide-semiconductor structure and a hole conduction channel, that is, P-type; NMOS transistor - a transistor with a metal-oxide-semiconductor structure and an electron conduction channel, that is, N-type.

Логический элемент сравнения содержит два инвертора 1, 2 с третьим состоянием, порт 3 записи данных, триггер 4, состоящий из первой и второй групп 5, 6 транзисторов. Первый инвертор 1 с третьим состоянием на РМОП транзисторах 7, 8 и NМОП транзисторах 9, 10 имеет три входа 11, 12, 13 и выход 14, второй инвертор 2 с третьим состоянием на РМОП транзисторах 15, 16 и NМОП транзисторах 17, 18 имеет три входа 19, 20, 21 и выход 22. Первые входы 11, 19 первого и второго инверторов 1, 2 с третьим состоянием соединены соответственно с первой и второй входными шинами 23, 24 элемента, а выходы 14, 22 первого и второго инверторов 1, 2 с третьим состоянием соединены с выходной шиной 25 элемента, порт 3 записи данных содержит четыре проходных ключа на NМОП транзисторах 26, 27, 28, 29, затворы которых соединены с линией 30 выборки, один из выводов каждого из проходных ключей на NМОП транзисторах 26, 27, 28, 29 соединен с одной из четырех битовых линий 31, 32, 33, 34, другие выводы проходных ключей на NМОП транзисторах 26, 27 соответственно соединены со вторым и третьим 12, 13 входами первого инвертора 1 с третьим состоянием, а выводы проходных ключей на NМОП транзисторах 29, 28 соединены со вторым и третьим 20, 21 входами второго инвертора 2 с третьим состоянием. Первая группа 5 на РМОП транзисторах 35, 36 и NМОП транзисторах 37, 38 триггера 4 имеет три вывода 39, 40, 41, вторая группа 6 на РМОП транзисторах 42, 43 и NМОП транзисторах 44, 45 триггера 4 имеет три вывода 46, 47,48. Второй и третий входы 12, 13 первого инвертора 1 с третьим состоянием соответственно соединены с первым и вторым выводами 39, 40 первой группы 5 транзисторов триггера 4, второй и третий входы 20, 21 второго инвертора 2 с третьим состоянием соответственно соединены со вторым и первым выводами 47, 46 второй группы 6 транзисторов, третий вывод 48 которой соединен с первым выводом 39 первой группы 5 транзисторов, третий вывод 41 которой соединен с первым выводом 46 второй группы 6 транзисторов триггера 4.The comparison logic element contains two inverters 1, 2 with a third state, a data recording port 3, trigger 4, consisting of the first and second groups of 5, 6 transistors. The first inverter 1 with the third state on the RMOS transistors 7, 8 and NMOS transistors 9, 10 has three inputs 11, 12, 13 and output 14, the second inverter 2 with the third state on the RMOS transistors 15, 16 and NMOS transistors 17, 18 has three inputs 19, 20, 21 and output 22. The first inputs 11, 19 of the first and second inverters 1, 2 with the third state are connected respectively to the first and second input buses 23, 24 of the element, and the outputs 14, 22 of the first and second inverters 1, 2 with the third state, 25 elements are connected to the output bus, the data recording port 3 contains four pass keys on the NMOS transistors 26, 27, 28, 29, the gates of which are connected to the sampling line 30, one of the terminals of each of the pass keys on the NMOS transistors 26, 27, 28, 29 is connected to one of the four bit lines 31, 32, 33, 34, others the terminals of the keys through the NMOS transistors 26, 27 are respectively connected to the second and third 12, 13 inputs of the first inverter 1 with the third state, and the terminals of the keys through the NMOS transistors 29, 28 are connected to the second and third 20, 21 inputs of the second inverter 2 with the third condition. The first group 5 on the RMOS transistors 35, 36 and NMOS transistors 37, 38 of the trigger 4 has three terminals 39, 40, 41, the second group 6 on the RMOS transistors 42, 43 and the NMOS transistors 44, 45 of the trigger 4 has three terminals 46, 47, 48. The second and third inputs 12, 13 of the first inverter 1 with the third state are respectively connected to the first and second terminals 39, 40 of the first group 5 of trigger transistors 4, the second and third inputs 20, 21 of the second inverter 2 with the third state are respectively connected to the second and first terminals 47, 46 of the second group of 6 transistors, the third terminal 48 of which is connected to the first terminal 39 of the first group 5 of transistors, the third terminal 41 of which is connected to the first terminal 46 of the second group 6 of transistors of trigger 4.

При этом в первом варианте инверторе 1 с третьим состоянием на РМОП транзисторах 7, 8 и NМОП транзисторах 9, 10 стоки первых РМОП и NМОП транзисторов 7, 9 соединены соответственно с истоками вторых РМОП и NМОП транзисторов 8, 10, стоки которых объединены и соединены с выходом 14 инвертора 1, затворы первых РМОП и NМОП транзисторов 7, 9 соединены с первым входом 11, а затворы вторых NМОП и РМОП транзисторов 8, 10 соединены соответственно со вторым и третьим входами 12, 13 инвертора 1, истоки первого РМОП и первого NМОП транзисторов 7, 9 соединены соответственно с шиной питания и общей шиной элемента.Moreover, in the first embodiment, the inverter 1 with the third state on the RMOS transistors 7, 8 and NMOS transistors 9, 10 the drains of the first RMOS and NMOS transistors 7, 9 are connected respectively to the sources of the second RMOS and NMOS transistors 8, 10, the drains of which are combined and connected to the output 14 of inverter 1, the gates of the first RMOS and NMOS transistors 7, 9 are connected to the first input 11, and the gates of the second NMOS and RMOS transistors 8, 10 are connected respectively to the second and third inputs 12, 13 of inverter 1, the sources of the first RMOS and the first NMOS transistors 7, 9 are connected respectively to w different power and common element bus.

Кроме того, во втором варианте инвертора 1 с третьим состоянием на РМОП транзисторах 49, 50 и NМОП транзисторах 51, 52 стоки первых РМОП и NМОП транзисторов 49, 51 соединены соответственно со стоками вторых РМОП и NМОП транзисторов 50, 52, истоки которых объединены и соединены с выходом 14 инвертора 1 с третьим состоянием, затворы первых РМОП и NМОП транзисторов 49, 51 соединены с первым входом 11, а затворы вторых NМОП и РМОП транзисторов 50, 52 соединены соответственно со вторым и третьим входами 12, 13 инвертора 1 с третьим состоянием, истоки первого РМОП и первого NМОП транзисторов 49, 51 соединены соответственно с шиной питания и общей шиной элемента.In addition, in the second embodiment of inverter 1 with a third state on the RMOS transistors 49, 50 and NMOS transistors 51, 52, the drains of the first RMOS and NMOS transistors 49, 51 are connected respectively to the drains of the second RMOS and NMOS transistors 50, 52, the sources of which are combined and connected with the output 14 of inverter 1 with the third state, the gates of the first RMOS and NMOS transistors 49, 51 are connected to the first input 11, and the gates of the second NMOS and NMOS transistors 50, 52 are connected respectively to the second and third inputs 12, 13 of inverter 1 with the third state, the origins of the first RMOP and the first th NMOS transistors 49, 51 are connected respectively to the power bus and the common bus element.

Описанное устройство работает следующим образом.The described device operates as follows.

Логический элемент сравнения может работать в одном из двух режимов: запись одной переменной в триггер 4 и сравнение с этой переменной (селекция) данных из последовательности, поступающей на нормальный и инверсный входы 11, 19 логического элемента с первой и второй входных шин 23, 24 элемента.The comparison logic element can operate in one of two modes: recording one variable in trigger 4 and comparing with this variable (selection) data from the sequence fed to the normal and inverse inputs 11, 19 of the logic element from the first and second input buses 23, 24 of the element .

Запись данных в триггер 4 осуществляется в четыре узла триггера 4 через выводы 39, 40 и выводы 46, 47 групп 5 и 6 транзисторов триггера 4. Запись производится через проходные ключи 26, 27, 28, 29 порта 3 записи данных. При записи данных в триггер 4 элемента (первой из двух сравниваемых переменных) на битовые линии 31, 32, 33, 34 порта 3 записи данных подают записываемые данные в дифференциальной форме, а именно на выводы 39 и 46 групп 5 и 6 транзисторов в нормальном виде, а на выводы 40 и 47 в инверсном. Установкой активного уровня на линии 30 выборки открывают проходные ключи 26, 27, 28, 29, пропуская записываемые данные (первую из двух переменных) на выводы 39, 40, 46, 47 групп 5 и 6 транзисторов триггера 4. Затем на линии 30 выборки устанавливают неактивный уровень, что поддерживает все проходные ключи 26, 27, 28, 29 в закрытом состоянии. На выводах 39, 40, 46, 47 групп 5 и 6 транзисторов сохраняются уровни сигналов, соответствующие записанным данным. Логический уровень записанной переменной в триггер 4 соответствует логическим уровням, поданным через порт 3 записи данных на выводы 39 и 46 групп 5 и 6 транзисторов.Data is written to trigger 4 in four nodes of trigger 4 through pins 39, 40 and pins 46, 47 of groups 5 and 6 of the trigger transistors 4. Recording is done through pass-through keys 26, 27, 28, 29 of data recording port 3. When writing data to trigger 4 elements (the first of the two compared variables), bit records 31, 32, 33, 34 of port 3 of the data recording feed written data in differential form, namely, to terminals 39 and 46 of groups 5 and 6 of transistors in normal form , and on conclusions 40 and 47 in the inverse. By setting the active level on the sampling line 30, open keys 26, 27, 28, 29 are opened, passing the recorded data (the first of two variables) to the terminals 39, 40, 46, 47 of groups 5 and 6 of the trigger transistor 4. Then, on the sampling line 30 inactive level, which supports all pass keys 26, 27, 28, 29 in a closed state. At the terminals 39, 40, 46, 47 of groups 5 and 6 of the transistors, signal levels corresponding to the recorded data are stored. The logical level of the recorded variable in trigger 4 corresponds to the logical levels supplied through port 3 of the data record to the outputs 39 and 46 of groups 5 and 6 of transistors.

В режиме сравнения (селекции) данных, поступающих одновременно с входных шин 23, 24 в дифференциальной форме (с шины 23 в прямом виде, а с шины 24 в инверсном виде), на выводах 39, 40, 46, 47 групп 5 и 6 транзисторов сохраняются уровни, соответствующие записанным в триггер 4. На входные шины 23, 24 элемента подается последовательность сигналов (данных) в нормальном (входная шина 23) и инверсном (входная шина 24) виде, логические уровни которых сравнивается с логическими уровнями данных, записанных в две группы 5 и 6 транзисторов триггера 4, а именно сохраняемых на выводах 39, 40, 46, 47, и в итоге на выходную шину 25 элемента поступает последовательность логических уровней сигналов, являющихся результатом такого сравнения данных.In the mode of comparison (selection) of data coming simultaneously from the input buses 23, 24 in differential form (from bus 23 in direct form, and from bus 24 in inverse form), at terminals 39, 40, 46, 47 of groups 5 and 6 of transistors the levels corresponding to those recorded in trigger 4 are saved. The input signal lines 23, 24 receive a sequence of signals (data) in the normal (input bus 23) and inverse (input bus 24) forms, the logical levels of which are compared with the logical levels of data recorded in two groups 5 and 6 of trigger 4 transistors, namely stored on conclusions 39, 40, 46, 47, and as a result, a sequence of logical signal levels resulting from such a comparison of the data is received on the output bus 25 of the element.

Сравнение производится в логической части элемента с использованием двух инверторов 1,2 с третьим состоянием, выходы 14, 22 которых объединены и соединены с выходной шиной 25 логического элемента сравнения. Выход инвертора с третьим состоянием находится в высокоомном состоянии, когда на его втором входе низкий логический уровень (т.е. 0), на третьем входе - высокий логический уровень (т.е. 1). В таком состоянии прохождение сигнала с первого входа на выход блокируется парой запертых РМОП и NМОП транзисторов, управляемых по второму и третьему входам. В таком состоянии выход инвертора не шунтирует выход другого инвертора с третьим состоянием. В таком высокоомном состоянии инвертор 1 находится, когда в триггере 4 записан 0, т.е. логические уровни на его выводах Х₃₉Х₄₀Х₄₆Х₄₇=0101, а инвертор 2, когда в триггере 4 записана 1, т.е. на его выводах Х₃₉Х₄₀Х₄₆Х₄₇=1010. Соответственно, при хранении 0 в триггере на выходную шину 25 с выхода 22 инвертора 2 поступает инвертированный логический уровень данных с входной шины 24 и на выходной шине 25 будет Y₂₅=0 в том случае, когда Х₂₄=1, а Х₂₃=0, что соответствует требуемому алгоритму селекции. Соответственно, при хранении 1 в триггере на выходную шину 25 с выхода 14 инвертора 1 поступает инвертированный логический уровень данных с входной шины 23 и на выходной шине 25 будет Y₂₅=0 в том случае, когда Х₂₃=1, что также соответствует требуемому алгоритму селекции данных со входных шин 23, 24.Comparison is made in the logical part of the element using two inverters 1,2 with the third state, the outputs 14, 22 of which are combined and connected to the output bus 25 of the logical comparison element. The output of the inverter with the third state is in a high-resistance state when its second input has a low logic level (i.e. 0), and the third input has a high logic level (i.e. 1). In this state, the passage of the signal from the first input to the output is blocked by a pair of locked RMOS and NMOS transistors controlled by the second and third inputs. In this state, the inverter output does not bypass the output of another inverter with a third state. In such a high-resistance state, inverter 1 is located when 0 is recorded in trigger 4, i.e. logical levels on its outputs X ₃₉ X ₄₀ X ₄₆ X ₄₇ = 0101, and the inverter 2 when 1 is recorded in trigger 4, i.e. on its conclusions X ₃₉ X ₄₀ X ₄₆ X ₄₇ = 1010. Accordingly, when storing 0 in the trigger, the inverted logical level of data from the input bus 24 is supplied to the output bus 25 from the output 22 of the inverter 2 and on the output bus 25 there will be Y ₂₅ = 0 in the case when X ₂₄ = 1 and X ₂₃ = 0 , which corresponds to the required selection algorithm. Accordingly, when storing 1 in the trigger, the inverted logical level of data from the input bus 23 is supplied to the output bus 25 from the output 14 of the inverter 1 and on the output bus 25 there will be Y ₂₅ = 0 in the case when X ₂₃ = 1, which also corresponds to the required algorithm selection of data from the input buses 23, 24.

Такой же функцией инвертора с блокировкой передачи сигнала с первого входа на выход и высокоомным выходом в таком состоянии характеризуется второй вариант инвертора с третьим состоянием, электрическая схема которого приведена на фиг. 2. РМОП и NМОП транзисторы 49, 51 образуют инвертор, управляемый по первому входу, а РМОП и NМОП транзисторы 52, 50, управляемые по второму и третьему входам, образуют блокирующий проходной ключ с высокоомным выходом в запертом состоянии.The same function of the inverter with blocking the transmission of the signal from the first input to the output and the high-impedance output in this state is characterized by the second variant of the inverter with the third state, the electrical circuit of which is shown in FIG. 2. RMOS and NMOS transistors 49, 51 form an inverter controlled by the first input, and RMOS and NMOS transistors 52, 50 controlled by the second and third inputs form a blocking pass switch with a high-resistance output in the locked state.

Длительность интервала времени сравнения (селекции) данных определяется длительностью заданной последовательности данных (сигналов), поступающих на входные шины 23, 24 элемента. Соответственно, в интервале времени сравнения (селекции) данных недопустима потеря данных, хранимых триггером 4, то есть сбой его логического состояния из-за воздействия одиночных ядерных частиц. Для существенного снижения вероятности сбоя логического состояния триггера, что позволяет повысить надежность логического элемента сравнения в процессе селекции данных при воздействии одиночных ядерных частиц, логический элемент снабжен триггером, состоящим из двух групп транзисторов (патент РФ №2554849 С2, кл. G11C 11/40, опубл. 27.06.2015).The duration of the time interval for comparison (selection) of data is determined by the duration of a given sequence of data (signals) supplied to the input buses 23, 24 of the element. Accordingly, in the time interval of comparison (selection) of data, the loss of data stored by trigger 4 is inadmissible, that is, a failure of its logical state due to exposure to single nuclear particles. To significantly reduce the likelihood of a failure of the logical state of the trigger, which allows to increase the reliability of the comparison logic element during data selection when exposed to single nuclear particles, the logic element is equipped with a trigger consisting of two groups of transistors (RF patent No. 2554849 C2, class G11C 11/40, publ. 06/27/2015).

Логический элемент сравнения на основе двух инверторов 1, 2 с третьим состоянием, порта 3 записи данных, триггера 4, состоящего из первой и второй групп 5, 6 транзисторов, причем первые входы 11, 19 первого и второго инверторов 1, 2 с третьим состоянием соединены соответственно с первой и второй входными шинами 23, 24 элемента, а выходы 14, 22 первого и второго инверторов 1, 2 с третьим состоянием соединены с выходной шиной 25 элемента, второй и третий входы 12, 13 первого инвертора 1 с третьим состоянием соответственно соединены с первым и вторым выводами 39, 40 первой группы 5 транзисторов триггера 4, второй и третий входы 20, 21 второго инвертора 2 с третьим состоянием соответственно соединены со вторым и первым и выводами 47, 46 второй группы 6 транзисторов, третий вывод 48 которой соединен с первым выводом 39 первой группы 5 транзисторов, третий вывод 41 которой соединен с первым выводом 46 второй группы 2 транзисторов триггера 4, описывается логической функцией сравнения следующего вида:The logical comparison element based on two inverters 1, 2 with the third state, data recording port 3, trigger 4, consisting of the first and second groups of 5, 6 transistors, and the first inputs 11, 19 of the first and second inverters 1, 2 with the third state are connected respectively, with the first and second input buses 23, 24 of the element, and the outputs 14, 22 of the first and second inverters 1, 2 with the third state are connected to the output bus 25 of the element, the second and third inputs 12, 13 of the first inverter 1 with the third state are respectively connected to the first and second conclusions 39, 40 the first group 5 of trigger transistors 4, the second and third inputs 20, 21 of the second inverter 2 with the third state are respectively connected to the second and first and terminals 47, 46 of the second group of transistors 6, the third terminal of which 48 is connected to the first terminal 39 of the first group of 5 transistors, the third terminal 41 of which is connected to the first terminal 46 of the second group 2 of trigger transistors 4, is described by a logical comparison function of the following form:

Y₂₅=Х₂₃⋅X_B+Х₂₄⋅X_A,Y ₂₅ = X ₂₃ ⋅X _B + X ₂₄ ⋅X _A ,

где X_A=Х₃₉=Х₄₆ - одинаковые логические уровни на выводах 39, 46 в стационарном состоянии триггера 4 элемента (данные, записанные в триггер в нормальном (прямом) виде); X_B=Х₄₀=Х₄₇ - одинаковые логические уровни на выводах 40, 47 в стационарном состоянии триггера 4 элемента (данные, записанные в триггер в инверсном виде); Х₂₃ - нормальный (прямой) логический уровень сигнала на входной шине 23 элемента; Х₂₄ - инверсный логический уровень сигнала на входной шине 24 элемента; Y₂₅ - логический уровень на выходной шине 25 элемента. Логической функцией элемента сравнения является логическая функция "ИСКЛЮЧИТЕЛЬНОЕ ИЛИ".where X _A = X ₃₉ = X ₄₆ - the same logical levels at the conclusions 39, 46 in the stationary state of the trigger 4 elements (data recorded in the trigger in normal (direct) form); X _B = X ₄₀ = X ₄₇ - the same logic levels at the terminals 40, 47 in the stationary state of the trigger 4 elements (data recorded in the trigger in the inverse form); X ₂₃ - normal (direct) logical signal level on the input bus 23 of the element; X ₂₄ - inverse logical level of the signal on the input bus 24 of the element; Y ₂₅ - logic level on the output bus 25 element. The logical function of the comparison element is the logical function EXCLUSIVE OR.

Воздействие одиночной ядерной частицы только на одну из групп транзисторов триггера, состоящего из двух групп транзисторов, не вызывает сбоя логического состояния триггера, а приводит лишь к временному изменению уровней напряжения (хранимых данных) на двух из четырех выводах триггера. Если одновременное воздействие оказывается и на транзисторы второй группы транзисторов и это воздействие больше порогового, то вероятен сбой логического состояния триггера 4 и искажение результата сравнения данных логическим элементом сравнения.The impact of a single nuclear particle on only one of the groups of transistors of the trigger, consisting of two groups of transistors, does not cause a failure of the logical state of the trigger, but only leads to a temporary change in voltage levels (stored data) on two of the four outputs of the trigger. If the simultaneous effect is exerted on the transistors of the second group of transistors and this effect is greater than the threshold, then the logical state of trigger 4 may fail and the result of the data comparison will be distorted by the comparison logic element.

Критичными при оценке надежности логического элемента сравнения (селекции) данных с входных шин 23, 24 с данными, записанными в триггер 4, являются эффекты воздействия одиночной ядерной частицы на кристалл микросхемы, когда трек ядерной частицы проходит под углом θ=60°-75° относительно нормали к поверхности кристалла микросхемы (это принятое определение направления трека), что соответствует углам наклона трека частицы 15°-30° к поверхности кристалла микросхемы. Это критичные случаи воздействий одиночных ядерных частиц, приводящих к сбоям триггером и ячеек памяти, если сравнивать все возможные направления треков воздействия внутри шарообразной сферы всех направлений треков воздействия на кристалл микросхемы, на котором выполнен логический элемент сравнения (селекции) данных. Наиболее жестким случаем оценки является случай, когда трек частицы проходит, например, в непосредственной близости или просто через область обратно смещенного pn-перехода сток-подложка одного (или обоих) запертых транзисторов первой группы 5 транзисторов, а на один (или оба) запертых транзисторов второй группы 6 транзисторов действует заряд неосновных носителей, диффундирующих к нему от ближайшей к нему области трека частицы с его наклоном θ=60°-75° относительно нормали к поверхности кристалла микросхемы. При описанном воздействии на первую группу 5 транзисторов триггера происходит инверсия логических значений, хранимых на двух узлах группы (это вывод 40 первой группы и один из смежных выводов первой группы в зависимости от записанных данных 0101 или 1010). Чтобы сбой триггера из двух групп 5 и 6 не произошел, расстояния L_5,6 между парами запертых МОП транзисторов, принадлежащим разным группам 5 и 6 транзисторов, должны быть больше порогового значения L_5,6>L_ПОР. В этом случае собираемый стоковыми pn-переходами запертых транзисторов заряд неосновных носителей, диффундирующих к второй 6 группе транзисторов от ближайшей к нему области трека, не достигнет порогового значения, при сборе которого мог бы произойти сбой логического состояния триггера 4 (когда одновременно и на первую группу 5 транзисторов действует заряд с трека) и, соответственно, при дальнейшей обработке потока данных с входных шин 23, 24 на выход 25 стала бы поступать ложная недостоверная информация о результатах сравнения. Симметричным критическим вариантом воздействия является прохождение трека частицы в направлении от второй группы 6 транзисторов к первой группе 5 при преобладающем воздействии на область обратно смещенного pn-перехода сток-подложка запертых транзисторов второй группы 6 транзисторов. Для исключения сбоя логического состояния триггера, состоящего из двух групп транзисторов, должно быть выполнено требование, чтобы между парами одновременно запертых МОП транзисторов, принадлежащим разным группам 5 и 6 транзисторов, расстояния должны быть больше порогового значения L_5,6>L_ПОР.Critical when assessing the reliability of a logical element of comparison (selection) of data from input buses 23, 24 with data recorded in trigger 4, are the effects of a single nuclear particle on the chip chip, when the track of a nuclear particle passes at an angle θ = 60 ° -75 ° relative to normal to the surface of the chip chip (this is the accepted definition of the direction of the track), which corresponds to the tilt angles of the particle track 15 ° -30 ° to the surface of the chip chip. These are critical cases of exposure to single nuclear particles, leading to failures of the trigger and memory cells, if we compare all the possible directions of the impact tracks inside the spherical sphere of all directions of the impact tracks on the chip chip, on which the logical element for comparing (selecting) data is performed. The most severe assessment case is when the particle track passes, for example, in the immediate vicinity or simply through the region of the reverse biased pn junction, the drain-substrate of one (or both) locked transistors of the first group of 5 transistors, and one (or both) locked transistors of the second group of 6 transistors, a charge of minority carriers acts, diffusing to it from the region of the particle track closest to it with its slope θ = 60 ° -75 ° relative to the normal to the chip surface of the chip. With the described effect on the first group of 5 trigger transistors, the logical values stored on two nodes of the group are inverted (this is output 40 of the first group and one of the adjacent outputs of the first group, depending on the recorded data 0101 or 1010). In order for the trigger from two groups of 5 and 6 to fail, the distance L _5.6 between the pairs of locked MOS transistors belonging to different groups of 5 and 6 transistors must be greater than the threshold value L _5.6 > L _POR . In this case, the charge of minority carriers collected by the stock pn junctions of the locked transistors diffusing to the second 6 group of transistors from the nearest region of the track does not reach the threshold value, during the collection of which the logical state of trigger 4 could fail (when simultaneously to the first group 5 transistors, the charge from the track acts) and, accordingly, with further processing of the data stream from the input buses 23, 24, false and false information about the results of the comparison would come to output 25. A symmetric critical exposure option is the passage of a particle track in the direction from the second group of 6 transistors to the first group 5 with the predominant effect on the region of the reverse biased pn junction of the drain-substrate of the closed transistors of the second group of 6 transistors. To eliminate the failure of the logical state of a trigger consisting of two groups of transistors, the requirement must be met that between pairs of simultaneously locked MOS transistors belonging to different groups of 5 and 6 transistors, the distances must be greater than the threshold value L _5,6 > L _POR .

Пороговые значения расстояния L_ПОР между pn-переходами сток-подложка запертых транзисторов двух групп транзисторов зависят от линейных потерь энергии частицей LET, угла наклона трека θ, параметров кремния и характеристик транзисторов триггера. Оценку порогового значения расстояния можно рассчитать по следующему выражению:The threshold values of the _POR distance L between the drain-substrate pn junctions of the locked transistors of the two groups of transistors depend on the linear energy loss of the LET particle, the track angle θ, the silicon parameters, and the characteristics of the trigger transistors. An estimate of the distance threshold value can be calculated by the following expression:

где

- масштабный коэффициент, характеризующий связь параметров воздействующей частицы и параметров чувствительных к сбору заряда областей транзисторов; LET - линейные потери энергии воздействующей частицей; LET₁=1 МэВ×см²/мг - нормирующий коэффициент линейных потерь энергии; θ - угол наклона трека относительно нормали к поверхности кристалла микросхемы.Where

- a scale factor characterizing the relationship between the parameters of the acting particle and the parameters of transistor sensitive regions for charge collection; LET - linear energy loss by the acting particle; LET ₁ = 1 MeV × cm ² / mg is the normalizing coefficient of linear energy losses; θ is the angle of inclination of the track relative to the normal to the surface of the chip chip.

Следующие параметры входят в выражение (1) для расчета коэффициента сбора заряда k_LПОР, а именно:The following parameters are included in expression (1) for calculating the charge collection coefficient k _LPOR , namely:

q - заряд электрона;q is the electron charge;

ρ_Si - плотность кремния;ρ _Si is the density of silicon;

E_p,n - энергия образования одной электронно-дырочной пары;E _{p, n} is the energy of formation of one electron-hole pair;

S_СБ2=Δl_СБ×w_СБ - площадь сбора заряда во второй группе 6 транзисторов;S _SB2 = Δl _SB × w _SB - charge collection area in the second group of 6 transistors;

Δl_СБ - размер области сбора заряда (pn-перехода сток-подложка) в одном направлении с направлением трека, a w_СБ - в поперечном направлении;Δl _SB - the size of the charge collection region (pn junction of the drain-substrate) in one direction with the direction of the track, aw _SB - in the transverse direction;

D_n,p - коэффициент амбиполярной диффузии носителей заряда;D _{n, p} is the coefficient of ambipolar diffusion of charge carriers;

R₀ - выходное сопротивление (усредненное значение) открытого МОП транзистора, соединенного его собственным стоком со стоком транзистора, собирающего заряд во второй группе 6 транзисторов;R ₀ is the output resistance (averaged value) of an open MOS transistor connected by its own drain to the drain of a transistor collecting charge in the second group of 6 transistors;

U_ПЕР - напряжение переключения транзистора второй группы 6 триггера;U _PER - switching voltage of the transistor of the second group 6 of the trigger;

λ_Н=(τ_Н/τ_СП)^а, а=τ_Н/(τ_СП-τ_Н) - коэффициент формы импульса фототока, переносящего заряд с трека.λ _N = (τ _N / τ _SP ) ^a , a = τ _N / (τ _SP- τ _N ) is the shape factor of the photocurrent pulse carrying charge from the track.

Постоянные времени нарастания τ_Н и спада τ_СП импульса фототока, образованного диффузией заряда от трека частицы, зависят от значения постоянной времени диффузии неравновесных носителей τ_D из области трека до собирающей заряд области второй группы транзисторов ячейки, и их связь известна (см. Fulkerson D.E. A physics-based engineering methodology for calculating soft error rates of bulk CMOS and SiGe heterojunction bipolar transistor integrated circuits // IEEE Transaction on Nuclear Science. 2010. V. 57. №1. pp. 348):The constants of the rise time τ _Н and decay τ of the _SP of the photocurrent pulse formed by charge diffusion from the particle track depend on the value of the diffusion time constant of nonequilibrium carriers τ _D from the track region to the charge-collecting region of the second group of cell transistors, and their relationship is known (see Fulkerson DE A physics-based engineering methodology for calculating soft error rates of bulk CMOS and SiGe heterojunction bipolar transistor integrated circuits // IEEE Transaction on Nuclear Science. 2010. V. 57. No. 1. pp. 348):

τ_СП=τ_D=4r²/(π²D_n,p) и τ_Н=τ_СП/9.τ _SP = τ _D = 4r ² / (π ² D _{n, p} ) and τ _N = τ _SP / 9.

Коэффициент λ_ВЫХ определяется как λ_ВЫХ=(τ_ВЫХ/τ_СП)^а, а=τ_ВЫХ/(τ_СП-τ_ВЫХ), где τ_ВЫХ=R_{ВЫХ.ОТКР.2}×С_УЗЛА - постоянная времени перезаряда узла триггера; С_УЗЛА - емкость узла, заряд на которой образует импульс помехи с амплитудой U_ПЕР, переключающей триггер.The coefficient λ is defined as λ _OUTPUT _OUTPUT = (τ _OUT / τ _PO) ^a, and _OUT = τ / (τ _SP _OUTPUT -τ) where _OUT τ = R × C _VYH.OTKR.2 _NODE - the time constant of the trigger assembly of overcharging; With _NODE - the node capacity, the charge on which forms an interference pulse with an amplitude U _PER switching the trigger.

В таблице 1 приведены значения параметров транзисторов триггера по проектной норме КМОП 65 нм, значения коэффициента диффузии носителей заряда в кремнии и длина отрезка трека, из области которого диффундируют неравновесные носители заряда, которые были использованы при расчетах порогового значения расстояния L_ПОР.Table 1 shows the values of the trigger transistors according to the CMOS design norm of 65 nm, the values of the diffusion coefficient of charge carriers in silicon, and the length of the track segment from which nonequilibrium charge carriers diffuse, which were used to calculate the threshold value of the _POR distance L.

Значение масштабного коэффициента составляет kL_ПОР=0.2 мкм при сборе заряда обратно смещенным pn переходом запертого РМОП транзистора и kL_ПОР=0.22 мкм при сборе заряда обратно смещенным pn переходом запертого NМОП транзистора. Более жесткие оценки соответствуют сбору заряда NМОП транзисторами, поскольку компенсирующий сброс части заряда, осуществляемый в данном случае открытым РМОП транзисторов, меньше,The value of the scale factor is kL _POR = 0.2 μm when the charge is collected by a reverse biased pn junction of a locked NMOS transistor and kL _POR = 0.22 μm when a charge is collected by a reverse biased pn junction of a locked NMOS transistor. More stringent estimates correspond to the collection of charge of the NMOS transistors, since the compensating discharge of part of the charge carried out in this case by the open RMOS transistors is less

В таблице 2 приведены результаты моделирования пороговых расстояний L_ПОР в зависимости от параметров воздействующей частицы для триггера по проектной норме КМОП 65 нм, обеспечивающих стойкость к воздействию одиночных ядерных частиц с линейными потерями LET=40 МэВ⋅см²/мг или 60 МэВ⋅см²/мг для углов падения одиночной частицы θ=60° и θ=75° в зависимости от параметров транзисторов для более жесткого случая, когда выходное сопротивление R_0.P=7.3 кОм соответственно для РМОП транзисторов при I_HAC.P=67 мкА и емкость узла С_УЗЛА=4 фФ.Table 2 shows the results of modeling the threshold distances L _POR depending on the parameters of the acting particle for the trigger according to the CMOS design norm of 65 nm, providing resistance to single nuclear particles with linear losses LET = 40 MeV⋅cm ² / mg or 60 MeV⋅cm ² / mg for the angles of incidence of a single particle θ = 60 ° and θ = 75 ° depending on the parameters of the transistors for the more severe case when the output resistance is R _0.P = 7.3 kOhm, respectively, for RMOS transistors at I _HAC.P = 67 μA and capacitance Node C _NODE = 4 fF.

Триггер на основе двух групп транзисторов по проектной норме КМОП 65 нм, которым снабжен логический элемент сравнения, обеспечивает бессбойную работу при воздействии одиночных частиц при углах наклона трека до 75° для частиц с линейными потерями энергии LET=60 МэВ×см²/мг при расстоянии между стоками запертых транзисторов двух групп L_5,6>L_ПОР=3.45 мкм, а для более тяжелых частиц со значением коэффициента линейных потерь энергии LET=80 МэВ×см²/мг при расстоянии между стоками L_5,6>L_ПОР=3.75 мкм.A trigger based on two groups of transistors in accordance with the CMOS design norm of 65 nm, which is equipped with a logic comparison element, provides trouble-free operation when exposed to single particles at track tilt angles of up to 75 ° for particles with linear energy losses LET = 60 MeV × cm ² / mg at a distance between the drains of the locked transistors of the two groups L _5,6 > L _POR = 3.45 μm, and for heavier particles with a value of the coefficient of linear energy losses LET = 80 MeV × cm ² / mg with a distance between the drains L _5,6 > L _POR = 3.75 microns.

Воздействие одиночной ядерной частицы только на одну из групп транзисторов триггера, состоящего из двух групп транзисторов, не вызывает сбоя логического состояния триггера, а приводит лишь к временному изменению уровней напряжения (хранимых данным) на двух из четырех выводах триггера. При этом в группе транзисторов, не подвергнутой воздействию частицей, сохраняются исходные уровни (данные) на внутреннем узле (выводе) группы (это вывод 40 для первой группы 5 или вывод 47 для второй группы 6) и на одном из двух смежных выводах, который зависит от исходного логического состояния триггера 4. Особенностью триггера 4 на двух группах транзисторов является то, что после рассасывания в полупроводниковой кристалле заряда, вызванного воздействием частицы, переходный процесс завершается и уровни напряжений на всех выводах триггера восстанавливаются в соответствии исходным записанным в него данным. Для триггеров 4 с разделенными на две группы 5 и 6 транзисторами (которые разнесены на кристалле на расстояние, снижающее вероятность сбоя триггера логического элемента) в составе микросхем, изготавливаемых по современной объемной кремниевой КМОП технологии с проектными нормами 65 нм и менее, длительность такого нестационарного состояния не превышает 250 пс (Gadlage M.J. et al. Scaling trends in SET pulse widths in sub-100 nm bulk CMOS processes // IEEE Transactions in Nuclear Science. 2010. V. 57. №6. P. 3336-3341, Fig. 1). Так что значительного негативного влияния на результаты селекции данных всей последовательности выходных сигналов на выходной шине 25 логического элемента не будет происходить в сравнении с возможными существенными потерями в надежность выполнения логической функции сравнения, которые происходят при сбое традиционного КМОП D-триггера, который использован в прототипе и аналогах. В таблице 3 приведены варианты сочетания логических уровней на выводах группах 5 и 6 триггера 4 в исходном стационарном состоянии и во время вариантов переходного процесса (в нестационарных состояниях) при воздействии частицы на одну из групп транзисторов. Жирным шрифтом в таблице 3 отмечены уровни на выводах 39, 40, 46, 47 триггера 4 элемента, сохраняющих в нестационарном состоянии значения, соответствующие исходным уровням при хранении "0" (Х₃₉Х₄₀Х₄₆Х₄₇=0101) и "1" (Х₃₉Х₄₀Х₄₆Х₄₇=1010).The impact of a single nuclear particle on only one of the groups of transistors of the trigger, consisting of two groups of transistors, does not cause a failure of the logical state of the trigger, but only leads to a temporary change in voltage levels (stored by the data) at two of the four pins of the trigger. In this case, in the group of transistors not exposed to the particle, the initial levels (data) are stored on the internal node (terminal) of the group (this is terminal 40 for the first group 5 or terminal 47 for the second group 6) and at one of two adjacent terminals, which depends from the initial logical state of trigger 4. A feature of trigger 4 on two groups of transistors is that after the charge caused by the particle is absorbed in the semiconductor crystal, the transition process is completed and the voltage levels at all the terminals of the trigger are restored tanavlivayutsya according original data recorded therein. For triggers 4 with 5 and 6 transistors divided into two groups (which are spaced apart on the chip by a distance that reduces the likelihood of a logic element trigger failure) as part of microcircuits manufactured using modern volumetric silicon CMOS technology with design standards of 65 nm or less, the duration of such an unsteady state does not exceed 250 ps (Gadlage MJ et al. Scaling trends in SET pulse widths in sub-100 nm bulk CMOS processes // IEEE Transactions in Nuclear Science. 2010. V. 57. No. 6. P. 3336-3341, Fig. 1 ) So, a significant negative impact on the results of data selection of the entire sequence of output signals on the output bus 25 of the logic element will not occur in comparison with the possible significant losses in the reliability of the logical comparison function that occur when the traditional CMOS D-trigger, which is used in the prototype, fails analogues. Table 3 shows the options for combining logic levels at the terminals of groups 5 and 6 of trigger 4 in the initial stationary state and during the transient variants (in non-stationary states) when a particle is exposed to one of the transistor groups. In bold type in Table 3, the levels at the terminals 39, 40, 46, 47 of trigger 4 of the element are marked, which store in an unsteady state the values corresponding to the initial levels during storage of "0" (X ₃₉ X ₄₀ X ₄₆ X ₄₇ = 0101) and "1" (X ₃₉ X ₄₀ X ₄₆ X ₄₇ = 1010).

При нахождении триггера логического элемента в нестационарном состоянии, вызванном воздействием одиночной частицы только на одну из групп 5 или 6 транзисторов, согласно данным в таблице 3 логические уровни Х₃₉Х₄₀Х₄₆Х₄₇ на выводах 39, 40, 46, 47 групп 5 и 6 для двух выводов триггера временно инвертируются до окончания переходного процесса, а уровни двух выводов сохраняются и соответствуют значениям, изначально записанным в узлы триггера. При размерах транзисторов, соответствующих проектным нормам КМОП 65 нм и менее, воздействие одиночной тяжелой ядерной частицей захватывает площадь не 1-2 мкм², поэтому типичным является воздействие на несколько транзисторов. При воздействии частицы одновременно на два обратно смещенных стоковых pn-перехода двух запертых транзисторов одной группы транзисторов триггера 4 (например, пары транзисторов 35, 37 в первой группе 5 или пары 42, 44 во второй группе 6 в логическом состоянии триггера "1") возможны только два варианта комбинаций логических состояний Х₃₉Х₄₀Х₄₆Х₄₇ выводов двух групп 5 и 6. Для исходной логической "1" эти комбинации состояний будут: 0110, 1001 и для исходного логического "0" - 0011, 1100When the trigger of the logic element is in an unsteady state caused by the action of a single particle on only one of the groups of 5 or 6 transistors, according to the data in table 3, the logic levels X ₃₉ X ₄₀ X ₄₆ X ₄₇ at the terminals 39, 40, 46, 47 of groups 5 and 6 for two trigger pins are temporarily inverted until the end of the transient, and the levels of the two pins are stored and correspond to the values originally recorded in the trigger nodes. With transistor sizes corresponding to CMOS design standards of 65 nm or less, exposure to a single heavy nuclear particle covers an area of not 1-2 microns ² , therefore, exposure to several transistors is typical. When a particle acts simultaneously on two reverse biased runoff pn junctions of two locked transistors of the same group of trigger transistors 4 (for example, pairs of transistors 35, 37 in the first group 5 or pairs 42, 44 in the second group 6 in the logical state of trigger "1") are possible only two variants of combinations of logical states X ₃₉ X ₄₀ X ₄₆ X ₄₇ conclusions of two groups 5 and 6. For the initial logical “1” these combinations of states will be: 0110, 1001 and for the initial logical “0” - 0011, 1100

Результаты моделирования электрических характеристик логического элемента сравнения по проектно-технологической норме объемный КМОП 65 нм.The results of modeling the electrical characteristics of the logical comparison element according to the design and technological norm volume CMOS 65 nm.

Селекция в режиме получения логического "0" на выходной шине 25 элемента при нахождении триггера 4 элемента в стационарных состояниях (0101 или 1010) при всех вариациях значений напряжений логических нуля и единицы на выводах 39, 40, 46, 47 триггера элемента из-за разброса параметров в пределах U⁰=0-0.3 В и U¹=0.6-1.0 В дает правильный результат на выходной шине 25 значение U_ВЫХ25=U⁰=0.Selection in the mode of obtaining a logical "0" on the output bus 25 of the element when the trigger 4 elements in stationary states (0101 or 1010) for all variations of the voltage values of logical zero and one on the conclusions 39, 40, 46, 47 of the element trigger due to the spread parameters within U ⁰ = 0-0.3 V and U ¹ = 0.6-1.0 V gives the correct result on the output bus 25 value U _OUT25 = U ⁰ = 0.

Селекция в режиме получения логической "1" на выходной шине 25 элемента при нахождении триггера 4 элемента в стационарных состояниях (0101 или 1010) при всех вариациях значений напряжений логических нуля и единицы на выводах 39, 40, 46, 47 триггера элемента из-за разброса параметров в пределах U⁰=0-0.3 В и U¹=0.6-1.0 В дает правильный результат на выходной шине 25 значение U_ВЫХ25=U⁰=U_ИП=1.0 В.Selection in the mode of obtaining a logical "1" on the output bus of the 25 elements when the trigger of the 4 elements is in stationary states (0101 or 1010) for all variations of the voltage values of logical zero and one at the conclusions 39, 40, 46, 47 of the element trigger due to the spread parameters within U ⁰ = 0-0.3 V and U ¹ = 0.6-1.0 V gives the correct result on the output bus 25 value U _OUT25 = U ⁰ = U _IP = 1.0 V.

Динамические искажения в режиме чтения характеризует задержка распространения t_ЗД.Р дифференциальных сигналов состояний с входных шин 23, 24 элемента на выходную шину 25, которая не зависит от состояния уровней на выводах двух групп 5 и 6 транзисторов, введенных в состав логического элемента. В таблице 4 приведены значения задержки распространения сигнала - t_ЗД.Р при сравнении (селекции) данных в стационарных и нестационарных состояниях для логического элемента сравнения по проектно-технологической норме объемный КМОП 65 нм. Задержки с такими значениями при реальных тактовых частотах до 2 ГГц не влияют на результаты сравнения.Dynamic distortions in the reading mode are characterized by the propagation delay t _{Z. P of} differential state signals from the input buses 23, 24 of the element to the output bus 25, which is independent of the state of the levels at the terminals of two groups of 5 and 6 transistors introduced into the logic element. Table 4 shows the values of the signal propagation delay - t _ZD.R when comparing (selecting) data in stationary and unsteady states for a logical comparison element according to the design and technological norm volume CMOS 65 nm. Delays with such values at real clock frequencies up to 2 GHz do not affect the comparison results.

Пример реализации изобретенияAn example implementation of the invention

Устройство по изобретению реализовано в виде блока ассоциативного селектора ЗУ в составе КМОП СБИС микропроцессорной системы по проектной норме 65 нм. Блок содержит 32×64 предложенных логических элементов. Эскизное изображение конструкции одного логического элемента приведено на фиг. 3. Эскизное изображение конструкции базового элемента ассоциативного селектора, состоящего из двух логических элементов, взаимное расположение блоков которых обеспечивает необходимое расстояние между взаимно чувствительными узлами запертых транзисторов, приведено на фиг. 4. Для достижения технического результата - повышения надежности (помехоустойчивости) выполнения логической функции селекции при воздействии одиночной ядерной частицы, когда триггер 4 на основе двух групп 5 и 6 транзисторов находится в стационарном состоянии - транзисторы 7, 8, 9, 10 первого инвертора 1 с третьим состоянием размещены на кристалле интегральной микросхемы рядом с транзисторами 35, 36, 37, 38 первой группы 5 транзисторов триггера 4 и образуют первый блок логического элемента, транзисторы 15, 16, 17, 18 второго инвертора 2 с третьим состоянием размещены на кристалле интегральной микросхемы рядом с транзисторами 42, 43, 44, 45 второй группы 6 транзисторов триггера 4 и образуют второй блок логического элемента, при этом первый и второй блоки элемента, включающие группы 5 и 6 транзисторов триггера 4 элемента (см. фиг. 3), размещены на расстоянии, обеспечивающем расстояние между взаимно чувствительными узлами запертых транзисторов двух групп 5 и 6 транзисторов триггера 4 больше порогового расстояния L_ПОР=3.75 мкм для исключения одновременного воздействия заряда с трека одиночной ядерной частицы на обе группы 5 и 6 транзисторов триггера 4 для всех тяжелых ядерных частиц (ионов) с линейными потерями энергии в диапазоне до LET=80 МэВ×см²/мг и при углах наклоном трека частиц от θ=0° до θ=75°.The device according to the invention is implemented as a block of an associative memory selector in the CMOS VLSI microprocessor system at a design norm of 65 nm. The block contains 32 × 64 proposed logic elements. A sketch of the design of one logical element is shown in FIG. 3. A sketch of the design of the basic element of the associative selector, consisting of two logic elements, the relative arrangement of the blocks of which provides the necessary distance between the mutually sensitive nodes of the locked transistors, is shown in FIG. 4. To achieve a technical result - to increase the reliability (noise immunity) of performing the logical selection function when exposed to a single nuclear particle, when trigger 4 based on two groups of 5 and 6 transistors is in a stationary state - transistors 7, 8, 9, 10 of the first inverter 1 s the third state is placed on the integrated circuit chip next to the transistors 35, 36, 37, 38 of the first group 5 of trigger transistors 4 and form the first block of the logic element, transistors 15, 16, 17, 18 of the second inverter 2 with the third state placed on the chip chip next to the transistors 42, 43, 44, 45 of the second group of 6 transistors of the trigger 4 and form the second block of the logical element, the first and second blocks of the element, including the groups 5 and 6 of the transistor of the trigger 4 element (see Fig. 3) placed at a distance that provides a distance between mutually locked sensitive nodes of two groups of transistors 5 and 6 transistors trigger 4 greater than the threshold distance L _POR = 3.75 microns to prevent simultaneous charge effects with a single nuclear track hour Itza in both groups 5 and 6 of transistors trigger 4 for all heavy nuclear particles (ions) with a linear loss of energy in the range up LET = 80 MeV × cm ² / mg and at angles of inclination particle track from θ = 0 ° to θ = 75 ° .

Основой топологической конструкции статического ассоциативного селектора является базовый элемент на фиг. 4, состоящий из двух предложенных логических элементов на основе четырех блоков, образующих эти два логических элемента. Каждый из двух логических элементов состоит из двух блоков, отмеченных индексами «а» и «б» соответственно для первого и второго логических элементов сравнения на основе соответствующих групп 5 и 6 транзисторов и инверторов с третьим состоянием (всего четыре блока, которые чередуются). Первый логический элемент содержит группы 5а и 6а транзисторов, второй логический элемент - группы 5б и 6б транзисторов. Расположение транзисторов в каждой из элементов на фиг. 3 соответствует расположению транзисторов в элементе на фиг. 3.The basis of the topological construction of the static associative selector is the basic element in FIG. 4, consisting of two proposed logic elements based on four blocks forming these two logical elements. Each of the two logical elements consists of two blocks, marked by the indices “a” and “b” for the first and second logical elements of comparison, respectively, based on the corresponding groups of 5 and 6 transistors and inverters with the third state (a total of four blocks that alternate). The first logical element contains transistor groups 5a and 6a, the second logical element contains transistor groups 5b and 6b. The arrangement of transistors in each of the elements in FIG. 3 corresponds to the arrangement of transistors in the element of FIG. 3.

В таблице 5 приведены размеры базовых блоков, а именно высота Н_БЛОК и ширина W_БЛОК каждого из четырех блоков и общая ширина W_Б.Э всего базового элемента из двух предложенных логических элементов сравнения. В таблице 5 приведены и значения расстояний между областями обратно смещенных стоковых pn-переходов, обозначенных на фиг. 4 буквами А, В, С, D для транзисторов 35, 37, 42, 44, расположенных в двух разных группах 5 и 6 одного логического элемента и одновременно находящихся в запертом состоянии при хранении "1" в триггере 4. Эти расстояния L_AC; L_BD; L_BC; L_AD>L_ПОР=3.75 мкм больше порогового значения, что обеспечивает требуемый уровень устойчивости предложенных логических элементов сравнения, изготовленных по проектно-технологической норме объемный КМОП 65 нм. Минимальное из этих расстояний L_AD=4,1 мкм ≥ L_ПОР=3.75 мкм больше порогового расстояния, что исключает одновременное воздействия заряда с трека одиночной ядерной частицы на обе группы 5 и 6 транзисторов триггера 4 для всех частиц с линейными потерями энергии до LET=80 МэВ×см²/мг при углах наклоном трека частиц от θ=0° до θ=75°.Table 5 shows the sizes of the base blocks, namely the height H _BLOCK and the width W _{BLOCK of} each of the four blocks and the total width W _{B.E. of the} entire base element of the two proposed logical comparison elements. Table 5 also shows the values of the distances between the regions of the reverse biased runoff pn junctions indicated in FIG. 4 letters A, B, C, D for transistors 35, 37, 42, 44 located in two different groups 5 and 6 of one logical element and at the same time in a locked state when stored “1” in trigger 4. These distances are L _AC ; L _BD ; L _BC ; L _AD > L _POR = 3.75 μm is greater than the threshold value, which provides the required level of stability of the proposed logical comparison elements manufactured according to the design and technological norm volume CMOS 65 nm. The minimum of these distances L _AD = 4.1 μm ≥ L _POR = 3.75 μm is greater than the threshold distance, which excludes the simultaneous effect of a charge from a track of a single nuclear particle on both groups 5 and 6 of trigger 4 transistors for all particles with linear energy losses up to LET = 80 MeV × cm ² / mg at angles of inclination of the particle track from θ = 0 ° to θ = 75 °.

Claims

1. A logical element for comparing the complementary metal-oxide-semiconductor structure of an associative memory selector, including two inverters with a third state and a data recording port located on an integrated circuit chip, the first and second inputs of inverters with a third state are connected to the first and second input buses, respectively and the outputs of the inverters with the third state are connected to the output bus of the element, the inputs of the data recording port are connected to bit lines, the sample input of the data recording port connected to the sampling line, characterized in that the logic element is equipped with a trigger consisting of two groups of transistors, each of which includes two pairs of RMOS and NMOS transistors, the gate of the RMOS transistor in each pair is connected to the drain of the NMOS transistor of this pair, the gate of which is connected to the drain The RMOS of the transistor of this pair, the gates of the RMOS and NMOS transistors of the group are connected respectively to the first and second terminals of the group of trigger transistors, and the gates of the NMOS transistors of the first and second pairs of the group are connected respectively to the second the second and third conclusions of the group of trigger transistors, the sources of the RMOS and the sources of the NMOS transistors are connected respectively to the power bus and the common bus of the element, while the second and third inputs of the first inverter with the third state are respectively connected to the first and second terminals of the first group of trigger transistors, the second and third the inputs of the second inverter with the third state are respectively connected to the second and first terminals of the second group of trigger transistors, the third terminal of which is connected to the first terminal of the first group of transistors trigger, the third output of which is connected to the second output of the second group of trigger transistors, while the outputs of the data recording port are connected to the corresponding terminals of two groups of trigger transistors, and two groups of trigger transistors are placed on the chip chip one from another at a distance that excludes the simultaneous exposure to a single nuclear particles on both groups of transistors with a level higher than the threshold.

2. The comparison logic element according to claim 1, characterized in that each inverter with a third state includes a pair of RMOS and a pair of NMOS transistors, the drains of the first RMOS and NMOS transistors are connected respectively to the sources of the second RMOS and NMOS transistors, the drains of which are combined and connected to the output inverters with a third state, the gates of the first RMOS and NMOS transistors are connected to the first input, and the gates of the second NMOS and NMOS transistors are connected to the second and third inputs of the inverter with the third state, the sources of the first RMOS and The first NMOS transistors are connected respectively to a power bus and a common cell bus.

3. The comparison logic element according to claim 1, characterized in that each inverter with a third state includes a pair of RMOS and a pair of NMOS transistors, the drains of the first RMOS and NMOS transistors are connected respectively to the drains of the second RMOS and NMOS transistors, the sources of which are combined and connected to the output inverters with a third state, the gates of the first RMOS and NMOS transistors are connected to the first input, and the gates of the second NMOS and NMOS transistors are connected to the second and third inputs of the inverter with the third state, the sources of the first RMOS and the first NMOS transistors are connected respectively to a power bus and a common cell bus.

4. The comparison logic element according to claim 1, characterized in that the first group of trigger transistors and the first inverter with the third state make up the first block of the logic element, the second group of trigger transistors and the second inverter with the third state make up the second block of the logic element that are placed on the chip the integrated circuit one by one, while the i-th and (i + K) -th blocks form the i-th logical comparison element, where i = 1; 2; ...; K.

5. The comparison logic element according to claim 1, characterized in that the specified distance excluding the simultaneous exposure of a single nuclear particle to both groups of trigger transistors with a level higher than the threshold is equal to the minimum distance between transistors of two trigger groups selected in accordance with the requirements for eliminating state failures a trigger of a logical element when exposed to single nuclear particles with a given maximum linear energy loss and maximum slope of the particle track relative to the normal to crystal surface.