KR940003608B1 - 반도체 기억장치와 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 발명의 1실시예에 따른 반도체기억장치의 제조공정을 나타낸 단면도.
제2도는 제1도의 요부를 나타낸 평면도.
제3도는 종래의 반도체기억장치의 제조공정을 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : p형 실리콘기판 22 : 게이트절연막
23 : 게이트전극 24 : 소오스 또는 드레인영역
25 : 실리콘산화막 26,27,28 : 콘택트홀
29,31 : 제1,제2전극 30 : 강유전체
32 : 금속배선
[산업상의 이용분야]
본 발명은 예컨대 고밀도 집적회로에 관한 것으로, 특히 강유전체를 사용한 E2PROM 장치 및 그 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
주지하고 있는 바와 같이, 강유전체가 갖춘 히스테리시스(hysteresis)에 의해 전위를 축적하는 E2PROM이 개발되고 있다.
제3도는 종래의 E2PROM의 제조방법을 나타낸 것이다.
제3a도에 나타낸 바와 같이 P형 실리콘기판(1)의 표면에는 LOCOS법에 의해 도시되지 않은 소자분리영역이 형성된 후, 염산(HCI) 또는 아르곤(Ar) 희석산화에 의해 게이트절연막(2)으로서의 실리콘이 형성된다.
이후, LPCVD법을 이용해서 상기 게이트절연막(2)상에 다결정 실리콘막을 퇴적시킨 후, 패터닝하여 워드선의 게이트전극(3)을 형성한다. 이 게이트전극(3)으로서의 다결정 실리콘막을 마스크로 해서 P형 실리콘기판(1)에 인(P) 또는 비소(As)를 이온주입한 다음 열확산시킴으로써 소오스 또는 드레인영역(4)을 형성한다.
또, CVD법에 의해 층간절연막으로서 실리콘산화막(5)을 퇴적시킨 후, 제3b도에 나타낸 바와 같이 텅스텐(W)을 강유전체의 제1전극(9)으로서 증착시킨다음 패터닝한다. 이후, PZT계 세라믹타게트(target)를 이용하여 마그네트론 스퍼터(magnetron sputter)로 강유전체(6)를 성막(成膜)시킨다. PZT계 세라믹으로서는 예컨대 티탄염산, 지르콘염산을 주체로 한
PbSr{(YNb) TiZr}O3+Sb2O3
를 사용하여 300℃로 기판을 가열시켜 성막(成膜)속도 600Å/hr로 두께 4500Å의 강유전체(6)를 형성한다.
그후, 제3c도에 나타낸 바와 같이 텅스텐(W)을 강유전체(6)의 제2전극(10)으로서 증착시키고, 상기 강유전체(6) 및 전극(9, 10)을 패터닝하여 제3도에 나타낸 바와 같이 층간절연막(7)을 CVD법에 의해 퇴적시킨다.
그 다음에, 제3d도에 나타낸 바와 같이 소오스 또는 드레인영역(4)과 게이트전극(3) 및 강유전체(6)상하의 전극(9, 10)에 콘택트홀(contact hole)을 개공하고 [전극(9)의 콘택트홀은 도시하지 않음], 알루미늄(Al)을 스퍼터법에 의해 퇴적시킨다음 패터닝함으로써 금속배선(8)을 형성한다.
그런데, 상기 강유전체를 갖춘 E2PROM셀에 있어서는, 강유전체(6) 및 그 2개의 전극(9,10)을 형성한 후, 상층의 AL배선(8)을 이용하여 상기 강유전체(6)의 전극(10)과 트랜지스터의 확산층을 접속시키게 된다. 이와 같이 1개의 셀내에 강유전체(6)의 전극(10)과 소오스 또는 드레인영역(4)을 구성하는 확산층을 접속시키기 때문에, AL배선(8)이 복잡해지게 되고, AL배선(8)의 배선폭 및 스페이스폭에 의해 셀사이즈가 제약을 받게 되었다.
또, 강유전체(6)가 트랜지스터의 게이트전극(3)의 위쪽에 형성되어 있기 때문에, 셀이 두꺼워지게 되고, AL배선(8)의 오픈/쇼트 등의 가공불량을 일으키는 문제가 있었다.
[발명의 목적]
본 발명은 상기와 같은 강유전체를 사용한 반도체장치가 갖는 문제점을 해결하기 위해 발명된 것으로, 금속배선을 간단화시킬 수 있게 됨과 더불어 셀을 얇게 평탄화시킬 수가 있고, 금속배선의 오픈/쇼트를 방지할 수 있는 반도체기억장치 및 그 제조방법을 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기와 같은 목적을 달성하기 위해 본 발명은, 게이트가 워드선에 접속된 트랜지스터의 소오스영역과 드레인영역의 어느 한쪽의 위에 콘택트홀을 형성하고, 이 콘택트홀내에 기억소자로서의 강유전체를 설치하고 있다.
또한, 본 발명의 제조방법은, P형 또는 n형 반도체영역상에 형성된 게이트절연막상의 게이트전극부를 마이크로 하여 이온주입하여 소오스 또는 드레인영역을 형성하는 공정과, 상기 게이트전극부 및 소오스 또는 드레인영역상에 층간절연막을 퇴적시키는 공정, 상기 게이트전극부 및 소오스 또는 드레인영역상에 콘택트홀을 개공시키는 공정, 상기 소오스 또는 드레인영역상의 콘택트홀내에 강유전체를 퇴적시키는 공정 및, 상기 콘택트홀 및 상기 강유전체상에 금속배선을 형성하는 공정을 구비하고 있다.
(작용)
즉, 본 발명은 트랜지스터의 소오스 및 드레인영역상에 대응하는 콘택트홀내에 기억소자로서 강유전체를 설치하고 있다. 따라서, 금속배선을 사용하지 않고 강유전체와 트랜지스터의 소오스 또는 드레인영역을 접속시킬 수 있기 때문에, 금속배선을 간단화시킬 수 있게 됨과 더불어 셀을 얇게 평탄화시킬 수가 있고, 금속배선의 오픈/쇼트를 방지할 수가 있는 것이다.
[실시예]
이하, 본 발명의 1실시예에 대해 도면을 참조하여 상세히 설명한다.
제1도는 본 발명의 1실시예에 따른 E2PROM을 나타낸 것이다.
제1a도에 나타낸 바와 같이 P형 실리콘기판(21)의 표면에는 LOCOS법에 의해 도시되지 않은 소자분리영역을 형성한 후, 염산(HCl) 또는 아르곤(Ar) 희석산화에 의해 게이트절연막(22)으로서의 실리콘산화막을 150Å의 두께로 형성한다.
이후, LPCVD법을 사용해서 게이트절연막(22)상에 다결정 실리콘막을 예컨대 4000Å 퇴적시킨 후, 패터닝하여 워드선으로서 작용하는 게이트전극(23)을 형성한다. 이 게이트전극(23)으로서의 다결정 실리콘막을 마스크로 하여 P형 실리콘기판(21)에 인(P) 또는 비소(As)를 이온주입한 다음 열확산시킴으로써 소오스 또는 드레인영역(24)을 형성한다. 또, CVD법에 의해 층간절연막으로서 실리콘산화막(25)을 예컨대 5000Å 퇴적시킨다.
그 다음에, 제1b도 및 제2도에 나타낸 바와 같이 소오스 또는 드레인영역(24) 및 게이트전극(23)에 대응하는 실리콘산화막(25) 및 게이트절연막(22)에 RIE법에 의해 콘택트홀(26, 27, 28)을 개공한다.
그 다음으로, 제1c도에 나타낸 바와 같이 콘택트홀(27)의 소오스 또는 드레인영역(24)에만 마스크를 사용하여 선택적으로 텅스텐(W)을 약 500Å 증착시킨다음 패터닝함으로써 강유전체의 제1전극(29)을 형성한다. 그후, 제1전극(29)상에 PZT계 사라믹타게트를 사용하여 마그네트론 강유전체(30)를 성막시킨다. PZT계 세라믹으로서는 예컨대 티탄염산 또는 지르콘염산을 주체로 한
PbSr{(YNb) TiZr}O3+Sb2O3
를 사용하여 300℃로 기판을 가열시켜 성막속도 600Å/hr로 4500Å두께의 강유전체막(30)을 형성한다.
그 다음에, 강유전체(30)상에 이 제2전극(31)으로서 텅스텐(W)을 증착시키고, 강유전체(30) 및 전극 (29, 31)을 패터닝한 후, 제1d도 및 제2도에 나타낸 바와 같이 콘택트홀(26, 27, 28)내에 알루미늄(Al)을 스퍼터법에 의해 퇴적시킨다음 패터닝함으로써 금속배선(32)을 형성한다.
상기 제조방법에 의해 강유전체(30)를 기억소자로 하는 E2PROM을 제조할 수 있게 된다. 이 E2PROM은 강유전체(30)가 게이트전극(23)에 나란히 형성되어 있고, 강유전체(30)의 제1전극(29)이 트랜지스터의 소오스 또는 드레인영역(24)에 직접 접속된 구성으로 되어 있다.
상기 실시예에 의하면, 강유전체(30)를 게이트전극(23)의 위쪽에 설치하지 않고 트랜지스터의 소오스 또는 드레인영역(24)상에 형성하고, 강유전체(30)의 한쪽 전극(29)과 소오스 또는 드레인영역(24)을 Al배선을 사용하지 않고 직접 접속시키고 있다. 따라서, 콘택트홀의 수를 감소시킬 수 있고 AL배선을 간단화시킬 수 있게 된다.
또한, 강유전체(30)를 게이트전극(23)의 위쪽에 설치하지 않기 때문에 셀의 두께를 얇게 할 수가 있고, 콘택트홀(26, 27, 28)을 얕게 할 수가 있게 된다. 따라서, 이들 콘택트홀(26, 27, 28)내에 Al을 증착시키는 경우, 오픈/쇼트를 방지할 수 있게 된다.
더욱이, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 요지를 이탈하지 않는 범위내에서 여러가지로 변형해서 실시할 수 있다.
[발명의 효과]
이상 상술한 바와 같이 본 발명에 의하면, 트랜지스터의 소오스 또는 드레인영역에 대응하는 콘택트홀내에 기억소자로서 강유전체를 설치하고 있다. 따라서, 금속배선을 사용하지 않고 강유전체와 트랜지스터의 소오스 또는 드레인영역을 접속시킬 수 있기 때문에, 금속배선을 간단화시킬 수 있게 됨과 더불어 셀을 얇게 평탄화시킬 수 있고, 금속배선의 오픈/쇼트를 방지할 수 있는 반도체기억장치 및 그 제조방법을 제공할 수 있다.
Claims (3)
- 게이트가 워드선에 접속된 트랜지스터와, 이 트랜지스터의 소오스영역과 드레인영역(24)상에 형성된 콘택트홀(26, 27), 이들 콘택트홀(26, 27)중 어느 한쪽의 콘택트홀내에 기억소자로서의 강유전체(30)를 설치한 것을 특징으로 하는 반도체기억장치.
- 제1항에 있어서, 상기 강유전체(30)와 소오스영역 및 드레인영역(24)의 어느 한쪽간에 금속막(29)을 개재시킨 것을 특징으로 하는 반도체기억장치.
- P형 또는 n형 반도체영역상에 형성된 게이트절연막상의 게이트전극부(23)를 마스크로 하여 이온주입하여 소오스 또는 드레인영역(24)을 형상하는 공정과, 상기 게이트전극부(23)와 소오스영역 및 드레인영역(24)상에 층간절연막(25)을 퇴적시키는 공정, 상기 게이트전극부(23)의 소오스영역 및 드레인영역(24)상에 콘택트홀(26, 27)을 개공시키는 공정, 상기 소오스영역 및 드레인영역(24)의 어느 한쪽에 대응하는 콘택트홀 내에 강유전체(30)를 퇴적시키는 공정 및, 상기 콘택트홀(26, 27) 및 상기 강유전체(30)상에 금속배선(32)을 형성하는 공정을 구비한 것을 특징으로 하는 반도체기억장치의 제조방법.
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