[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JPH03218680A - 半導体記憶装置とその製造方法 - Google Patents

半導体記憶装置とその製造方法

Info

Publication number
JPH03218680A
JPH03218680A JP2012676A JP1267690A JPH03218680A JP H03218680 A JPH03218680 A JP H03218680A JP 2012676 A JP2012676 A JP 2012676A JP 1267690 A JP1267690 A JP 1267690A JP H03218680 A JPH03218680 A JP H03218680A
Authority
JP
Japan
Prior art keywords
drain region
ferroelectric material
region
ferroelectric
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012676A
Other languages
English (en)
Other versions
JP2573384B2 (ja
Inventor
Hisayo Momose
寿代 百瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2012676A priority Critical patent/JP2573384B2/ja
Priority to KR1019910001006A priority patent/KR940003608B1/ko
Priority to US07/644,916 priority patent/US5227855A/en
Publication of JPH03218680A publication Critical patent/JPH03218680A/ja
Application granted granted Critical
Publication of JP2573384B2 publication Critical patent/JP2573384B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、例えば高密度集積回路に係わり、特に、強
誘電体を使用したＥ２　ＦＲＯＭ装置およびその製造方
法に関する。
（従来の技術） 周知のように、強誘電体が有するヒステリシスによって
電位を蓄積するＥ２　ＦＲＯＭが開発されている。
第３図は、従来のＥ２　ＦＲＯＭの製造方法を示すもの
である。
同図（ａ）に示すごとく、Ｐ型シリコン基板１の表面に
は、Ｌ−ＯＣＯＳ法によって図示せぬ素子分離領域が形
成された後、塩酸（Ｈ（１）あるいはアルゴン（Ａｒ）
希釈酸化により、ゲート絶縁膜２としてのシリコン酸化
膜が形成される。
この後、ＬＰＣＶＤ法を用いて前記ゲート絶縁膜２上に
多結晶シリコン膜を堆積した後、パターニングし、ワー
ド線のゲート電極３を形成する。
このゲート電極３としての多結晶シリコン膜をマスクと
して、Ｐ型シリコン基板１にリン（Ｐ）もしくはヒ素（
Ａｓ）をイオン注入し、熱拡散することにより、ソース
またはドレイン領域４を形成する。
さらに、ＣｖＤ法によって層間絶縁膜として、シリコン
酸化膜５を堆積した後、同図（ｂ）に示すごとく、タン
グステン（Ｗ）を強誘電体の第１の電極９として蒸着し
パターニングする。この後ＰＺＴ系セラミックのターゲ
ットを用いて、マグネトロンスパッタにて、強誘電体６
を成膜する。
ＰＺＴ系セラミックとしては、例えばチタン塩酸，ジル
コン塩酸を生体とした Ｐ　’ｂ　Ｓ　ｒ　ｌ（ＹＮ　ｂ）　Ｔ　ｉＺ　ｒｌｏ
，＋　Ｓ　ｂ　２０３を使用し、３００℃に基板を加熱
し、成膜速度６００人／　ｈ　ｒで、４５００人の厚さ
の強誘電体６を形成する。
この後、同図（Ｃ）に示すごとく、タングステン（Ｗ）
を強誘電体６の第２の電極１０として蒸着し、前記強誘
電体６および電極９，１０をパターニングし、第７図に
示すごとく、層間絶縁膜７をＣＶＤ法によって堆積する
。その後、同図（ｄ）に示すごとく、ソースまたはドレ
イン領域４、ゲート電極３および強誘電体６上下の電極
９，１０にコンタクト孔１１を開孔し（電極９のコンタ
クト孔は図示せず）、アルミニウム（ＡＩ）をスバッタ
法によって堆積し、バターニングすることによって金属
配線８を形成する。
（発明が解決しようとする課題） ところで、上記強誘電体を有するＥ２　ＦＲＯＭセルに
おいては、強誘電体６およびその２つの電極９．１０を
形成後、上層のＡｌ配線８を用いて、前記強誘電体６の
電極１０とトランジスタの拡散層を接続している。この
ように、１つのセル内で強誘電体６の電極１０とソース
またはドレイン領域４を構成する拡散層を接続するため
、ＡＩ配線８が複雑となり、Ａｇ配線８の線幅およびス
ペース幅によってセルサイズが制約を受けるものであっ
た。
また、強誘電体６をトランジスタのゲート電極３の上方
に形成しているため、セルが厚くなり、Ａｆｉ配線８の
段差が大きく、ＡＩ配線８のオーブン・ショート等の加
工不良の引き起こす問題を有していた。
この発明は、上記従来の強誘電体を使用した半導体装置
が有する課題を解決するものであり、その目的とすると
ころは、金属配線を簡単化することが可能であるととも
に、セルを薄く、平坦化することが可能であり、金属配
線のオープンあるいはショートを防止し得る半導体記憶
装置およびその製造方法を提供しようとするものである
。
［発明の構成コ （課題を解決するための手段） この発明は、上記課題を解決するため、ゲートがワード
ラインに接続されるトランジスタのソース領域とドレイ
ン領域のいずれか一方の上にコンタクト孔を形成し、こ
のコンタクト孔内に記憶素子としての強誘電体を設けて
いる。
さらに、この発明の製造方法は、Ｐ型またはＮ型半導体
領域上に形成されたゲート絶縁膜上のゲート電極部をマ
スクとしてイオンを注入し、ソースまたはドレイン領域
を形成する工程と、前記ゲート電極部およびソースまた
はドレイン領域の上に層間絶縁膜を堆積する工程と、前
記ゲート電極部およびソースまたはドレイン領域の上に
コンタクト孔を開孔する工程と、前記ソースまたはドレ
イン領域上のコンタクト孔内に強誘電体を堆積する工程
と、前記コンタクト孔および前記強誘電体上に金属配線
を形成する工程とを具備している。
（作用） すなわち、この発明は、トランジスタのソ−スまたはド
レイン領域に対応するコンタクト孔内に記憶素子として
の強誘電体を設けている。したがって、金属配線を使用
することなく、強誘電体とトランジスタのソースまたは
ドレイン領域を接続することができるため、金属配線を
簡単化することができるとともに、セルを薄く平坦化す
ることができ、金属配線のオープンあるいはショートを
防止することができるものである。
（実施例） 以下、この発明の一実施例について図面を参照して説明
する。
第１図はこの実施例に係るＥ２　ＦＲＯＭを示すもので
ある。
同図（ａ）に示すごとく、Ｐ型シリコン基板２１の表面
には、ＬＯＣＯＳ法によって図示せぬ素子分離領域を形
成した後、塩酸ＣＭＣＩ）あるいはアルゴン（Ａ『）希
釈酸化により、ゲート絶縁膜２２としてのシリコン酸化
膜が１５０人の厚みで形成される。
この後、ＬＰＣＶＤ法を用いて、ゲート絶縁膜２２上に
多結晶シリコン膜を例えば４０００人堆積した後、パタ
ー゛ニングし、ワード線として作用するゲート電極２３
を形成する。このゲート電極２３としての多結晶シリコ
ン膜をマスクとして、Ｐ型シリコン基板２１にリン（Ｐ
）もしくはヒ素（Ａｓ）をイオン注入し、熱拡散するこ
とにより、ソースまたはドレイン領域２４を形成する。
さらに、ＣＶＤ法によって層間絶縁膜として、シリコン
酸化膜２５を例えば５０００人堆積する。
この後、同図（ｂ）および第２図に示すごとく、ソース
またはドレイン領域２４、およびゲート電極２３に対応
するシリコン酸化膜２５およびゲート絶縁膜２２にＲＩ
Ｅ法によってコンタクト孔２６．２７．２８を開孔する
。
次に、同図（Ｃ）に示すごとく、コンタクト孔２７のソ
ースまたはドレイン領域２４にのみマスクを用いて選択
的にタングステン（Ｗ）を約５００人蒸着してバターニ
ングし、強誘電体の第１の電極２９を形成する。この後
、第１の電極２９上にＰＺＴ系セラミックのターゲット
を用いて、マグネトロンスバッタにて、強誘電体３０を
成膜する。ＰＺＴ系セラミックとしては、例えばチタン
塩酸，ジルコン塩酸を主体としたＰ　ｂ　Ｓ　ｒ　ｌ（
ＹＮ　ｂ）　Ｔ　ｉＺ　ｒ｝Ｏ，十Ｓ　ｂ２０ｉを使用
し、３００℃に基板を加熱し、成膜速度６００人／　ｈ
　ｒで、４５００人の厚さの強誘電体膜３０を形成する
。
次に、強誘電体３０上に、この第２の電極３０としてタ
ングステン（Ｗ）を蒸着し、強誘電体３０および電極２
９．３１をバターニングした後、同図（ｄ）および第２
図に示すごとく、コンタクト孔２６，２７．２８内にア
ルミニウム（Ａｊ）　）をスパッタ法によって堆積し、
バターニングすることによって金属配線３２を形成する
。
上記製造工程によって、強誘電体３０を記憶素子とする
Ｅ２　ＦＲＯＭを製造することができる。
このＥ２　ＦＲＯＭは強誘電体３０がゲート電極２３に
並べて形成されており、強誘電体３０の第１の電極２９
がトランジスタのソースまたはドレイン領域２４に直接
接続された構成とされている。
上記実施例によれば、強誘電体３０をゲート電極２３の
上方に設けず、トランジスタのソースまたはドレイン領
域２４上に形成し、強誘電体３０の一方の電極２９と、
ソースまたはドレイン領域２４とを１配線を使用するこ
となく直接接続している。したがって、コンタクト孔の
数を減少することができ、Ａｌｌ配線を簡単化すること
ができるものである。
また、強誘電体３０をゲート電極２３の上方に設けない
ため、セルの厚みを薄くすることができ、コンタクト孔
２６，２７．２８を浅くすることができる。したがって
、これらコンタクト孔２６，２７．２８内にＡｌを蒸着
する場合、オーブンやショートを防止することができる
ものである。
なお、この発明は上記実施例に限定されるものではなく
、発明の要旨を変えない範囲において種々変形実施可能
なことは勿論である。
［発明の効果］ 以上、詳述したようにこの発明によれば、ト・ランジス
タのソースまたはドレイン領域に対応するコンタクト孔
内に記憶素子としての強誘電体を設けている。したがっ
て、金属配線を使用することなくζ強誘電体とトランジ
スタのソースまたはドレイン領域を接続することができ
るため、金属配線を簡単化することができるとともに、
セルを薄く平坦化することができ、金属配線のオーブン
あるいはショートを防止することが可能な半導体記憶装
置およびその製造方法を提供できる。
【図面の簡単な説明】
第１図はこの発明の一実施例を示すものであり、半導体
記憶装置の製造工程を示す断面図、第２図は第１図の要
部を示す平面図、第３図は従来の半導体記憶装置の製造
工程を示す断面図である。 ２１・・・Ｐ型シリコン基板、２２・・・ゲート絶縁膜
、２３・・・ゲート電極、２４・・・ソースまたはドレ
イン領域、２５・・・シリコン酸化膜、２６，２７．２
８・・・コンタクト孔、２９．３１・・・第１，第２の
電極、３０・・・強誘電体、３２・・・金属配線。

Claims (3)

    【特許請求の範囲】
  1. （１）ゲートがワードラインに接続されるトランジスタ
    と、 このトランジスタのソース領域とドレイン領域上に形成
    されたコンタクト孔と、 これらコンタクト孔のうち一方のコンタクト孔内に記憶
    素子としての強誘電体を設けたことを特徴とする半導体
    記憶装置。
  2. （２）前記強誘電体とソース領域およびドレイン領域の
    いずれか一方との間に金属膜を介在したことを特徴とす
    る請求項１記載の半導体記憶装置。
  3. （３）Ｐ型またはＮ型半導体領域上に形成されたゲート
    絶縁膜上のゲート電極部をマスクとしてイオンを注入し
    、ソースまたはドレイン領域を形成する工程と、 前記ゲート電極部とソース領域およびドレイン領域上に
    層間絶縁膜を堆積する工程と、 前記ゲート電極部とソース領域およびドレイン領域の上
    にコンタクト孔を開孔する工程と、前記ソース領域およ
    びドレイン領域のいずれか一方に対応するコンタクト孔
    内に強誘電体を堆積する工程と、 前記コンタクト孔および前記強誘電体上に金属配線を形
    成する工程と、 を具備したことを特徴とする半導体記憶装置の製造方法
    。
JP2012676A 1990-01-24 1990-01-24 半導体記憶装置とその製造方法 Expired - Lifetime JP2573384B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2012676A JP2573384B2 (ja) 1990-01-24 1990-01-24 半導体記憶装置とその製造方法
KR1019910001006A KR940003608B1 (ko) 1990-01-24 1991-01-22 반도체 기억장치와 그 제조방법
US07/644,916 US5227855A (en) 1990-01-24 1991-01-23 Semiconductor memory device having a ferroelectric substance as a memory element

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012676A JP2573384B2 (ja) 1990-01-24 1990-01-24 半導体記憶装置とその製造方法

Publications (2)

Publication Number Publication Date
JPH03218680A true JPH03218680A (ja) 1991-09-26
JP2573384B2 JP2573384B2 (ja) 1997-01-22

Family

ID=11811981

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012676A Expired - Lifetime JP2573384B2 (ja) 1990-01-24 1990-01-24 半導体記憶装置とその製造方法

Country Status (3)

Country Link
US (1) US5227855A (ja)
JP (1) JP2573384B2 (ja)
KR (1) KR940003608B1 (ja)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1992006498A1 (en) * 1990-09-28 1992-04-16 Seiko Epson Corporation Semiconductor device
US5384729A (en) * 1991-10-28 1995-01-24 Rohm Co., Ltd. Semiconductor storage device having ferroelectric film
US5303182A (en) * 1991-11-08 1994-04-12 Rohm Co., Ltd. Nonvolatile semiconductor memory utilizing a ferroelectric film
JPH05235416A (ja) * 1992-02-21 1993-09-10 Murata Mfg Co Ltd 強誘電体薄膜素子
JP2769664B2 (ja) * 1992-05-25 1998-06-25 三菱電機株式会社 半導体記憶装置およびその製造方法
JP2884917B2 (ja) * 1992-06-08 1999-04-19 日本電気株式会社 薄膜キャパシタおよび集積回路
US5523964A (en) * 1994-04-07 1996-06-04 Symetrix Corporation Ferroelectric non-volatile memory unit
US6531730B2 (en) * 1993-08-10 2003-03-11 Micron Technology, Inc. Capacitor compatible with high dielectric constant materials having a low contact resistance layer and the method for forming same
JP2550852B2 (ja) * 1993-04-12 1996-11-06 日本電気株式会社 薄膜キャパシタの製造方法
US5330931A (en) * 1993-09-22 1994-07-19 Northern Telecom Limited Method of making a capacitor for an integrated circuit
US5416042A (en) * 1994-06-09 1995-05-16 International Business Machines Corporation Method of fabricating storage capacitors using high dielectric constant materials
JP3113173B2 (ja) * 1995-06-05 2000-11-27 シャープ株式会社 不揮発性ランダムアクセスメモリ及びその製造方法
US5793076A (en) * 1995-09-21 1998-08-11 Micron Technology, Inc. Scalable high dielectric constant capacitor
US5631804A (en) * 1995-11-13 1997-05-20 Micron Technology, Inc. Contact fill capacitor having a sidewall that connects the upper and lower surfaces of the dielectric and partially surrounds an insulating layer
US5801916A (en) * 1995-11-13 1998-09-01 Micron Technology, Inc. Pre-patterned contact fill capacitor for dielectric etch protection
US5902131A (en) * 1997-05-09 1999-05-11 Ramtron International Corporation Dual-level metalization method for integrated circuit ferroelectric devices
US6511877B2 (en) 1997-07-17 2003-01-28 Kabushiki Kaisha Toshiba Semiconductor integrated circuit and method for manufacturing the same
JP3569112B2 (ja) * 1997-07-17 2004-09-22 株式会社東芝 半導体集積回路およびその製造方法
US6124164A (en) * 1998-09-17 2000-09-26 Micron Technology, Inc. Method of making integrated capacitor incorporating high K dielectric
US6750500B1 (en) 1999-01-05 2004-06-15 Micron Technology, Inc. Capacitor electrode for integrating high K materials
US6455424B1 (en) * 2000-08-07 2002-09-24 Micron Technology, Inc. Selective cap layers over recessed polysilicon plugs
WO2002082510A1 (en) * 2000-08-24 2002-10-17 Cova Technologies Incorporated Single transistor rare earth manganite ferroelectric nonvolatile memory cell
WO2002071477A1 (en) 2001-03-02 2002-09-12 Cova Technologies Incorporated Single transistor rare earth manganite ferroelectric nonvolatile memory cell
US7075134B2 (en) * 2001-11-29 2006-07-11 Symetrix Corporation Ferroelectric and high dielectric constant integrated circuit capacitors with three-dimensional orientation for high-density memories, and method of making the same
US6825517B2 (en) * 2002-08-28 2004-11-30 Cova Technologies, Inc. Ferroelectric transistor with enhanced data retention
US6888736B2 (en) 2002-09-19 2005-05-03 Cova Technologies, Inc. Ferroelectric transistor for storing two data bits
US6714435B1 (en) 2002-09-19 2004-03-30 Cova Technologies, Inc. Ferroelectric transistor for storing two data bits
US7300829B2 (en) * 2003-06-02 2007-11-27 Applied Materials, Inc. Low temperature process for TFT fabrication
JP2006086292A (ja) * 2004-09-15 2006-03-30 Toshiba Corp 半導体記憶装置およびその製造方法
JP4301227B2 (ja) * 2005-09-15 2009-07-22 セイコーエプソン株式会社 電気光学装置及びその製造方法、電子機器並びにコンデンサー
US8723654B2 (en) 2010-07-09 2014-05-13 Cypress Semiconductor Corporation Interrupt generation and acknowledgment for RFID
US9846664B2 (en) 2010-07-09 2017-12-19 Cypress Semiconductor Corporation RFID interface and interrupt
US9092582B2 (en) 2010-07-09 2015-07-28 Cypress Semiconductor Corporation Low power, low pin count interface for an RFID transponder
US20170365719A1 (en) * 2016-06-15 2017-12-21 Taiwan Semiconductor Manufacturing Co., Ltd. Negative Capacitance Field Effect Transistor

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01251760A (ja) * 1988-03-31 1989-10-06 Seiko Epson Corp 強誘電体記憶装置
JPH02208978A (ja) * 1989-02-08 1990-08-20 Seiko Epson Corp 半導体装置
JPH02288368A (ja) * 1989-04-28 1990-11-28 Seiko Epson Corp 半導体装置の製造方法
JPH02304796A (ja) * 1989-05-05 1990-12-18 Ramtron Corp メモリセル

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3832700A (en) * 1973-04-24 1974-08-27 Westinghouse Electric Corp Ferroelectric memory device
US4149301A (en) * 1977-07-25 1979-04-17 Ferrosil Corporation Monolithic semiconductor integrated circuit-ferroelectric memory drive
JPS6486669A (en) * 1987-09-29 1989-03-31 Toshiba Corp Page memory control circuit
US5046043A (en) * 1987-10-08 1991-09-03 National Semiconductor Corporation Ferroelectric capacitor and memory cell including barrier and isolation layers
US4888630A (en) * 1988-03-21 1989-12-19 Texas Instruments Incorporated Floating-gate transistor with a non-linear intergate dielectric
JPH0221652A (ja) * 1988-07-08 1990-01-24 Mitsubishi Electric Corp 半導体記憶装置
JPH0229472A (ja) * 1988-07-20 1990-01-31 Ricoh Co Ltd インク組成物
KR950000156B1 (ko) * 1989-02-08 1995-01-10 세이꼬 엡슨 가부시끼가이샤 반도체 장치
US5119154A (en) * 1990-12-03 1992-06-02 Micron Technology, Inc. Ferroelectric capacitor and method for forming local interconnect

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01251760A (ja) * 1988-03-31 1989-10-06 Seiko Epson Corp 強誘電体記憶装置
JPH02208978A (ja) * 1989-02-08 1990-08-20 Seiko Epson Corp 半導体装置
JPH02288368A (ja) * 1989-04-28 1990-11-28 Seiko Epson Corp 半導体装置の製造方法
JPH02304796A (ja) * 1989-05-05 1990-12-18 Ramtron Corp メモリセル

Also Published As

Publication number Publication date
US5227855A (en) 1993-07-13
KR940003608B1 (ko) 1994-04-25
JP2573384B2 (ja) 1997-01-22

Similar Documents

Publication Publication Date Title
JPH03218680A (ja) 半導体記憶装置とその製造方法
US4392150A (en) MOS Integrated circuit having refractory metal or metal silicide interconnect layer
US4635347A (en) Method of fabricating titanium silicide gate electrodes and interconnections
US5451545A (en) Process for forming stable local interconnect/active area silicide structure VLSI applications
JPS6173370A (ja) 半導体装置及びその製造方法
JPS58210656A (ja) 積層型ｃｍｏｓインバ−タ装置
US6162649A (en) Method of manufacturing ferroelectric memory device
JP2820930B2 (ja) 半導体素子のキャパシタ製造方法
JPH04229616A (ja) 半導体層構造に開口を製造する方法
JPH0249471A (ja) 半導体装置とその製造方法
KR910001191B1 (ko) 반도체장치의 제조방법
JP3584155B2 (ja) 半導体記憶装置の製造方法
JP2695812B2 (ja) 半導体装置
JPH0528501B2 (ja)
JPS62293772A (ja) 半導体装置
JP3189399B2 (ja) 半導体装置の製造方法
KR960011816B1 (ko) 반도체소자의 캐패시터 및 그의 제조방법
JPS62104078A (ja) 半導体集積回路装置の製造方法
JPS6242560A (ja) 半導体装置の電極
JPS6154661A (ja) 半導体装置の製造方法
JPH0888330A (ja) 半導体装置及びその製造方法
JPH04125958A (ja) 薄膜キャパシタ
JP2820263B2 (ja) 半導体素子の製造方法
JPS61228661A (ja) 半導体装置及びその製造方法
JPS6428842A (en) Semiconductor device and manufacture thereof

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081024

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081024

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091024

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101024

Year of fee payment: 14

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101024

Year of fee payment: 14