KR860000093B1

KR860000093B1 - 샘플링 펄스 발생기

Info

Publication number: KR860000093B1
Application number: KR1019830003541A
Authority: KR
Inventors: 시게노티 토꾸미쯔
Original assignee: 가부시기가이샤 도시바; 사바 쇼오이찌
Priority date: 1982-07-30
Filing date: 1983-07-29
Publication date: 1986-02-18
Also published as: JPS63996B2; GB2124857A; JPS5923983A; US4594516A; GB8319775D0; DE3327114A1; GB2124857B; KR840005645A; DE3327114C2

Abstract

내용 없음.

Description

샘플링 펄스 발생기

제1조는 본 발명에 따른 샘플링 펄스 발생기의 블록도.

제2도는 제1도의 샘플링 펄스발생기의 상세한 배열을 도시한 회로도.

제3도는 제1도와 제2도에 도시된 링 카운터의 동작을 설명하기 위한 타이밍도.

제4도는 제1 및 제2런-인(run-in)게이트신호 G1, G2를 설명하기 위한 타이밍도.

제5도 및 제6도는 제1도 및 제2도에서 도시된 위상 보정회로의 동작을 설명하기 위한 타이밍도.

제7도, 제8(a)도내지, 제8(c)도는 제1도 및 제2도에서 도시된 판별장치로의 도시된 판별장치로의 동작을 설명하기 위한 타이밍도.

제9(a)도내지 제9(d)도는 제1도와 제2도에 도시된 샘플링 스위칭 회로의 동작을 설명하기 위한 타이밍도.

제10도는 제1클록 런-인 게이트신호의 위상 쉬프트가 고랴되어야될때 위상 보정회로(제1도 및 제2도에 도시되었음)의 동작을 설명하기 위한 타이밍도.

제11도는 제1클록 런-인 게이트와 1개의 클록 런-인 신호의 위상 시프트가 고려되어야할때 위상 보정회로(제1도 및 제2도에 도시되었음)의 동작을 설명하기 위한 타이밍도.

제12도는 본 발명의 제2실시예에 따른 샘플링 펄스 발생기의 블록도.

제13도는 제12도에 도시된 샘플링 출력회로의 상세한 출력을 도시하는 회로도.

제14도, 제15도, 제16(a)도내지 제16(d)도는 제12도 및 제13도에서 도시된 판별장치회로의 동작을 설명하기 위한 타이밍도.

제17도는 샘플링 펄스출력회로로 부터 발생되는 샘플링 펄스의 타이밍도.

제18(a)도내지 제18(d)도는 제12도 및 제13도에서 도시된 샘플링 펄스 스위칭 회로의 동작을 설명하기 위한 타이밍도를 도시했다.

본 발명은 텔리비젼신호의 문자신호를 샘플링 하기위한 샘플링 펄스를 발생하는 샘플링 펄스발생기에 관한 것이다.

문자 TV신호 다중 방송시스템에 있어서, 문자정보는 방송국으로부터 최종수신점에 텔리젼신호를 사용해서 전송되고, 이 문자 정보는 최종 수신점에서 재생된다. 문자정보는 수직귀선기간인 예정된 수평주사기간동안에 문자신호로서 첨가된다.

문자신호는 클럭 런-인 신호와, 프레밍코드, 실제문자 데이타와 제어데이타를 갖는 데이타부를 구비한다. 클록 런-인 신호는 문자신호의 기준위상을 가리키며, 프레밍 코드는 프레임 동기용으로 사용된다.

문자/TV신호 다중수신장치는 텔리비젼 신호로부터 문자신호를 분리한다. 분리된 문자신호는 샘플되고 버퍼 메모리에 저장된다. 버퍼 메모리에 저장된 데이터를 사용해서 미리 정해진 진행이 실행되고, 그것에 의해서 얻어진 영상 데이타가 CRT모니터에 인가된다.

문자신호를 샘플링하기 위한 샘플링 펄스는 문자신호와 동일한 비트율을 갖고 주파수(8/5) fsc(fsc는 색부반송파 신호의 주파수이다)를 갖는다. 샘플링펄스는 일반적으로 클록 턴-인 신호에 대해 주파수(8/5) fsc를 갖는 프리(free)런 펄스를 동기함으로써 마련된다.

일본텔리비젼기술자 협회(Institute of Television Engineers of Japan)의 회의에서 사용된 교재인 ; 문자 TV방송 및 캡테인(CAPTAIN)시스템과, (4)문자 TV방송의 수신자(1981년 6월 16-17일)에서 도시된 샘플링 발생기는 전술한 샘플링 펄스를 발생하는데 사용되었다. 이 샘플링 펄스 발생기는 5단 링카운터를 구비한다. 링 카운터는 주파수 8fsc(1주기 : 35nsec)를 갖는 클럭펄스에 의해 구동된다. 그래서 링 카운터의 카운터 출력주파수는 클록 런-인 신호의 주파수[(4/5)fsc](1주기 : 350nsec)와 동일하다. 이중의 출력을 샘플링 펄스로서 사용하기 위해서, 링 카운터의 카운터팅동작은 클록-인 신호에 동기되도록 위상을 보정한다. 이것은 클록 런-인 신호의 1주기(35nsec)의 유니트에 있어서 카운트 출력의 위상을 시프트함으로써 실행된다. 하지만, 전술한 샘플링 펄스 발생기는 다음과 같은 문제점을 갖고 있다. 문자신호의 위상이 각 수평주기를 통해 불연속적이다.

위상은 약 ±0.35nsec범위내에서 시프트된다. 클록런-인 신호(CR)의 위상이 시프트될때 전술한 위상보정이 실행된다. 그러므로 링 카운터의 카운트출력 위상은 35nsec씩 시프트되고, 그리고 샘플링 펄스의 위상 역시 35nsec씩 시프트된다. 다시말하면, 샘플링 펄스는 35nsec의 진동을 갖는다. 샘플링 펄스를 진동은 결과적을오 샘플된 데이타의 오차를 발생하며, 가능한 그것은 작아야한다. 예를들어 클록 런-인 신호의 위상 변화가 작다 할지라도, 펄스의 위상은 35nsec씩 시프트된다. 그 결과로 문자신호는 적당한 샘플링 위상에서 샘플될 수 없다.

이러한 난점을 방지하기 위해서, 링카운터의 구동용인 클럭신호의 주파수를 8fsc보다 높게한다는 것이 제안되었다. 하지만, 회로소자의 동작속도의 관점에서볼때 클럭신호 주파수를 증가시키는 설계는 불가능하다. 게다가 클럭신호 주파수가 증가되었을때, 링 카운터 단(stage)의 갯수도 증가되어야 한다. 그 결과로 클록 런-인 신호와 링 카운터출력 사이의 위상차가 크게되고, 위상보정이 클록 런-인신호의 주기내에서 이루어지지 않는다.

그러므로 링 카운터 구동용인 클럭신호의 주파수를 증가할 필요가 없고, 샘플링 펄스의 진동이 감소되는 샘플링 펄스 발생기를 제공하는 것이 본 발명의 목적이다.

전술한 목적을 이루기 위해서, 샘플링 펄스 발생기는 미리 예정된 주파수를 갖는 제1신호를 발생하는 신호출력수단들과 ; 예정된 주파수 분할 비(ratio)로 제1신호를 분한-주파수에 의해서 얻어지는 제2신호를 발생하기 위해서 제1신호에 의해 구동되는 제1링 카운터와 ; 제1신호를 반전하는 반전수단들과 ;

예정된 주파수 분할비로 반전된 신호를 분할 주파수에 의해서 얻어지는 제3신호를 발생하기 위해서 상기 반전수단들로 부터 발생되는 반전출력에 의해 구동되는 제2링 카운터와 ;

신호를 샘플링 하기 위해 다수의 샘플링 펄스들을 발생하는 샘플링 출력수단들과 ; 그런데 상기 샘플링 펄스는 샘플링 펄스들의 위상이 제1신호의 반주기만큼 시프트되도록 제2도 및 제3도신호들을 사용해서 얻어진다 ; 신호가 샘플되는 예정된 주기동안 소정의 레벨을 갖는 펄스를 발생하기 위한 펄스발생수단들과;

상기 펄스발생수단들의 펄스주기내에서 신호가 샘플되도록 하는 것과 함께 상기 제1 및 제2링 카운터의 카운트 동작을 동기하기 위해서 위상보정을 실행하는 위상보정수단들과, 그런데 위상보정은 제2 및 제3신호의 위상이 그들사이에 미리 예정된 위상관계가 있는 제2신호와 신호가 샘플되도록 미리 예정된 위상을갖는 제3신호와 발생하기 위해서 제1신호의 주기를 단위로 해서 시프트되는 거와 같이 실행된다 ;

제2신호 또는 제3신호와 상기 위상보정 수단들에 의해서 위상보정이 완성되었을때 제1신호의 반주기만큼 샘플되는 신호 사이에 후에 예정된 관계에 대해 최대 위상오차로 분할함으로써 얻어지는 다수의 판별 주기를 세트하고, 위상이 보정된 제2신호 또는 위상이 보정된 제3신호에 일치하는 다수의 판별주기들중의 하나를 판별하기 위한 판별수단들과 ;

판결결과에 따라 샘플되는 신호를 샘플하기 위해 적절한 위상을 갖는 다수의 샘플링 펄스들 사이에서 샘플링 펄스를 선택하기 위한 샘플링 펄스선택수단들을 제공한다.

본 발명의 양호한 실시예를 수반된 도면을 참고해서 설명하려 한다.

제1도는 본 발명의 제1실시예에 따른 샘플링 펄스발생기의 블록도이며, 제2도는 샘플링 펄스발생기의 상세한 배열을 도시하는 회로도이다. 제1도에 도시된 회로의 배열과 동작에 의해 대해 본 발명의 보다 나은 이해를 위해서 제2도를 참조해서 설명한다.

제1도와 제2도 참조하면, 참조번호(11)가 위상고정회로(여기서는 PLL로 되어있다)를 나타낸다. PLL(11)주파수 fsc를 갖는 신호를 수신하여 주파수 8fsc(1주기 : 35nsec)를 갖는 신호 SI르 발생한다. 신호 SI는 제1의 5단 링 카운터(12)에 인가된다. 링 카운터(12)는 AND게이트(121와, JK 플립 플롭(122)내지 (127)을 구비한다. JK-플리 플롭(122)내지(127)은 PLL이 발생한 신호 SI를 AND게이트(121)를 통해 클록신호로서 수신하고, 각기 주파수(4/5) fsc를 갖는 신호를 발생한다. 이 경우에 있어서, 플립 플롭(122) 내지(126)의 출력위상은 35nsec씩 시프트된 위상이다. JK-플립 플롭(126)의 출력신호 S2는 종래의 출력신호로서 제3도에 도시되었다. JK-플립 플롭(127)이 링 카운터(12)로 부터 위상 보정회로(18)및 판별 장치회로(19)(후술하겠다)에 출력신호를 인가하기 위해 배치되어 있다는 것을 알 수 있다.

제1샘플링 펄스출력회로(13)는 배타적 OR게이트(131)를 구비한다. JK-플립 플롭(122),(124)의 단자 Q에서 발생되는 출력신호들을 배타적 OR게이트로하여금 배타적 OR출력을 갖도록하고, 그것에 의해 주파수(8/5) fsc(1주기 : 175nsec)를 갖는 제1샘플링 펄스 SP1를 발생한다.

제2의 5단 링 카운터(14)는 JK-플립 플롭(141)내지(145)을 구비한다. 이 경우에 있어서, 제1JK-플립플롭(141)의 단자 J는 제1 JK-플립플롭(122)의 단자 Q의 출력을 수신하고 단자 K는 단자

의 출력을 각기 수신한다. JK-플립플롭(141)내지(145)은 인버터(15)에 의해서 신호 S1을 반전하여 얻어진 신호를 클록신호로서 수신한다. 그러므로 JK-플립플롭(141)내지(145)의 출력신호들은 신호 S1에 대해 반주기(17.5nsec)씩 지연되고 JK-플립플롭(122)내지(126)의 출력신호와도 17.5nsec씩 지연된다. 플립플롭(145)단자 Q의 출력신호 S3는 제3도에 도시되어 있다.

제2샘플링 펄스 출력회로(16)는 배타적 OR게이트(161)를 구비한다. JK-플립플롭(141)내지(143)의 단자 Q의 출력신호들은 배타적 OR게이트(161)로 하여금 배타적 OR게이트(161)로 하여금 배타적 OR출력을 갖도록하여, 그것에 의해서 주파수(8/5) fsc를 갖는 제2샘플링 펄스 SP2를 얻는다. 제2샘플링 펄스 SP2는 제1샘플링 펄스 SP1으로 부터 17.5nsec씩 지연된다.

참조번호(17)는 제1 및 제2샘플링 펄스 출력회로(13)및 (16)에서 발생된 제1 및 제2샘플링 펄스 출력을 절환하기 위한 샘플링 펄스 스위칭 회로를 나타낸다. 샘플링 펄스 스위칭회로(17)는 NAND게이트(171)내지(173)를 구비한다. 샘플링 펄스 스위칭 회로(17)의 절환동작은 후술되는 판별회로(19)에 의해서 제어된다.

위상 보정 회로(18)는 NAND게이트(181),(182) 및 (183)를 구비한다. NAND게이트(181)는 JK-플립플롭(181)단 JK-플립플롭(125)단자 Q의 출력신호 Sa와 플립플롭(114)단자

의 출력신호 Sb를 수신한다. NAND게이트(182)는 JK-플립플롭(127)단자

의 출력신호 Sc와 플립플롭(144)단자 Q 출력신호 S3를 수신한다.

게다가, NAND게이트(181),(182)는 클록 런-인 신호와 제1클록 런-인 게이신호 G1를 수신한다. 제1클록 런-인 게이트신호 G1는 제4도에 도시한 바와각이, 클록 런-인 신호 CR의 5주기동안 "하이"레벨로 존재한다. 이 경우에 있어, 제1클록 런-인 게이트 신호 G1는 제1클록 런-인 신호 CR의 5주기동안 "하이"레벨로 존재한다. 이 경우에 있어, 제1클록 런-인 신호 CR가 논리 "0"일때 정이되기 위해 미리 새트되고 클록 런 -인 신호 CR의 5주기후에 논리 "0"에서 부로 떨어진다.

출력신호 Sa의 위상은 제5도에 도시된 바와같이 출력신호 S2의 위상보다 35nsec앞서 있다. 출력신호 Sb의 위상은 제5도에 도시된 바와같이 출력신호 S2의 위상보다 160nsec지연된다. 따라서, 제5도에 도시된 바와같이 NAND게이트(181)는 출력신호 S2암에 펄스 P1를 발생한다. 이 펄스 P1는 리딩(leading)펄스라고 할 수 있다. 유사하게. NAND게이트(182)는 출력신호 S3와 Sc를 사용해서 출력신호 S2바로뒤에 펄스 P2를 발생한다. 이 펄스 P2는 트레일링 펄스라 할 수 있다.

NAND게이트(181) 및 (182)에서 각기 발생된 출력인 펄스 P1 및 P2는 클록 런-인 신호의 위상 상태에 좌우된다. 이동작은 제1클록 런-인 게이트신호 G1가 논리 "1"인 기간에서 행해진다. 이 펄스들 P1과 P2는 AND게이트(183)를 통해 JK-플립 플롭의 단자 S를 세트하는 세트신호로서 인가된다.

위상 보정회로(18)는 링카운터(12)의 출력신호위상과 클록 런-인 신호 CR의 위상을 비교한다. 그리고 위상 보정회로(18)는 비교 결과에 따라서 클록 런-인 신호 CR와 함께 링 카운터(12) 및 (14)의 커운트 동작을 동기화하기 위해서 위상보정을 실행한다.

판별장치회로(19)는 NAND게이트(191),(192)와 JK-플립플롭(193)를 구비한다. NAND게이트(191)는 JK-플립플롭(144)의 단자

의 출력신호 Sb를 수신한다.

NAND게이트(192)는 JK-플립플롭(127)의 단자

의 출력신호 Sc와 JK-플립플롭(144)의 단자 Q의 출력신호 Sd를 수신한다.

게다가, NAND게이트(191)는 (192)는 인버터(20)에 의해 반전된 신호 CR와 제2클록 런-인 게이트신호 G2를 수신한다. 제2클록 런-인 게이트신호 G2는 제4도에 도시된 바와같이, 제1클록 런-인 게이트 신호 G1보다 350nsec지연된 후에 부의 값을 갖도록 미리 세트된다.

NAND게이트(191)는 제6도에 도시된 바와같이, NAND게이트(181)에서 발생되는 리딩 펄스 P1의 위상과 같은 위상을 갖는 펄스 P3를 발생한다.

제6도에 도시된 바와같이, 출력신호 Sc의 위상은 출력신호 S2의 위상과는 반대이다. 출력신호 Sd의 위상은 출력신호 S2의 위상보다 17.5nsec씩 암서있다. 따라서 NAND게이트(192)는 출력신호 S2의 앞에 펄스 P4를 발생한다.

NAND게이트(191) 및 (192)에서 각기 발생되는 출력인 펄스 P3 및 P4는 출력신호 S2와 위상상보정동작후의 클록 런-인 신호 CR사이에 있어서 위상오차에 좌우된다. 이 동작은 제2클록 런-인 게이트 신호 G2가 논리 "1"인 동안에 행해진다.

펄스 P3는 JK-플립플롭(193)의 세르단자 S에 인가되고, 펄스 P4는 JK-플립플롭(193)의 리세르단자 R에 인가된다. 5V의 DC전압이 JK-플립플롭(193)의 단자 J, K, CK에 인가된다. JK-플립플롭의 단자 Q 및

의 출력신호들은 샘플링 펄스 스위칭 회로(17)내에 소재하는 NAND게이트(171) 및 (172)에 각기 인가된다.

위상보정회로(18)에 의해 보정된 위상을 갖는 출력신호들(링 카운터(12) 및 (14)로 부터 발생되는)의 상태를 판별하는 판별장치회로(19)는 클록 런-인 신호 CR에 동기된다. 그리고 판별장치회로(19)는 판별결과에 따라서 샘플링 펄스 스위칭회로(17)의 절환동작을 제어한다.

참조번호(21)는 제1및 제2클록 런-인 게이트 신호인 G1, G2를 발생하는 게이트신호 발생회로이다.

참조신호(22) JK-플립플롭(122)내지(127),(141)내지(145)을 리세링하기 위한 리세트신호 SR의 입력단자이다.

본 발명의 제1실시예에 따른 샘플링 펄스 발생회로의 동작은 제3도 내지 제9도를 참고하여 이하 설명한다.

제5도에 도시된 바와같이, 위상 보정회로(18)는 JK-플립플롭(126)의 출력신호 S2에 응답해서 리딩 펄스 P1와 트레일링 펄스 P2를 발생한다. 출력신호 S2는 기준신호라 할 수 있으며, 리딩펄스 P1는 17.5nsec의 펄스폭을 갖고 신호 S2의 리딩에지가 나타나기전인 17.5nsec이전에 나타난다. 유사하게, 트레일링 펄스 P2는 17.5nsec의 폭을 갖고 신호 S2의 트레일링 에지후에 즉시 나타난다. 리딩 및 트레일링 펄스 P1및 P2는 제1클록 런-인 게이트 펄스 G1와 게이트 펄스인 클록 런-인 신호 CR를 사용해서 NAND게이트(181) 및 (182)에 의해 게이트된다. 제1클록 런-인 게이트신호 G1는 문자 다중 신호로부터 클록 런-인 신호 CR를 추출하기 위해서 클록 런-인 신호 CR의 5주기동안후에 논리 "0"에서 부로 된다. NAND게이트(181) 및 (182)에 의해 게이트된 펄스는 JK-플립플롭(126)의 세트 신호로서 사용된다.기준신호 S2의 위상이 클록 런-인 신호 CR의 위상과 달리 지연되면 리딩펄스 P1는 게이트된다. JK-플립플롭(126)은 리딩펄스 P1에 의해서 세트된다. 그 결과로, 기준신호 S2의 위상은 PLL(11)의 출력신호 S1의 주기와 일치하면서 35nsec(예를들어 36°)씩 앞선다.그러나, 기준신호 S2의 위상이 클록 런-인 신호 CR보다 앞설때, 트레일링 펄스 P2가 게이트되고, JK-플립플롭(126)은 트레일링펄스 P2에 의해 세트된다. 그 결과로, 기준신호 S2의 위상은 35nsec(36°)씩 지연된다. 이러한 방법으로, 기준신호 S2의 위상은 35nsec씩 앞설 수도 있고, 지연될 수 있으며, 이것에 의해 클록 런-인 신호 CR와 함께 제1의 5단링카운터(12)의 카운트 동작을 동기한다. 제2의 5단 링카운터(14)의 카운트동작도 전술한 바와같은 방법으로 클록 런-인 신호와 함께 동기된다. 제2의 링카운터(14)에 소재하는 플립플롭(141)의 단자 J 및 K가 제1의 5단링 카운터(12)의 단자 Q 및

로 부터 공급받는 것은 입력단자이기 때문이다.

클록 런-인 신호 CR와 기준신호 S2사이에 위상자가 최대로 180°(175nsec)라 할지라도, 위상 보정은 클록 런-인 신호 CR의 5주기의 마지막에서 완성된다. 제7도에 도시된 바와같이, 기준신호 S2는 클록 런인 -신호 CR보다 지연되어서 그들의 위상차는 0내지 35nsec의 범위에 놓이게되고 35nsec가 최대의 위상오차에 해당한다. 이러한 이유로해서, 제1클록 런-인 게이트신호 G1는 클록 런-인 신호 CR의 5주기의 제로 횡단점(zero-crossing)에서 부의 값을 갖도록 미리 세트된다.

위상 보정이 완성되었을때, 판별회로(19)는 클록 런-인신호 CR와 기준신호 S2의 위상오차가 0내지 17.5nsec 또는 17.5내지 35nsec범위에 놓였는지를 판별한다. 제6도에 도시된 바와같이, 제1및 제2의 5단링 카운터(12) 및 (14)의 출력신호를 사용해서 판별회로(19)는 기준신호 S2의 리딩에지전에 즉시 2개의 펄스 P3 및 P4를 발생한다. 펄스 P3 및 P4는 펄스폭 17.5nsec을 갖고 17.5nsec의 서로 다른 위상차가 있다. NAND게이트(191) 및 (192)는 게이트펄스로서 인버터(20)에 의해 반전된 클록 런-인 신호 CR와 제2클록 런-인 게이트신호 G2를 상요해서 펄스 P3와 P4를 게이트 한다. 이 경우에 있어, 제2클록 런-인 게이트신호 G2는 위상보정이 완성되었을때 펄스 P3 및 P4가 게이트되는 방법을 체크하는데 사용되고, 기준신호 S2와 클록 런-인 신호 CR사이의 위상 관계가 결정된다. 그러므로 제2클록 런-인 게이트 신호 G2는 제1클록 런-인 게이트신호 G1와 350nsec(예를들어 클록 런-인 신호 CR의 1주기)지연이 있세끔 미리 세트된다.

판별회로(19)의 동작은 기준신호 S2와 클록 런-인 신호 CR사이의 위상 관계에 상응해서 2개의 모우드로 분류된다. 제1모우드는 기준신호 S2와 클록 런-인 신호 CR의 위상오차를 제8(a)도 및 제8(b)도에서 지시된 각각의 상태범위내에 놓이게하는 경우이다. 다시말하면, 신호 S2와 CR사이의 위상오차를 17.5nsec와 35nsec사이의 범위내에 놓이게하는 것이다. 이 경우에 있어서는, NAND게이트(191)의 펄스 P3만 게이트된다.

제2모우드는 기준신호 S2와 클록 런-인 신호 CR사이의 위상오차를 제8(b)도 및 제8(c)도에서 지시된 상태의 범위내에 놓이게 하는것이다. 특히 오차가 0내지 17.5nse의 범위에 놓이게 하는 것이다. 이 경우에 있어서 NAND게이트(191) 및 (192)에 각각 인가된 펄스 P3 및 P4가 게이트된다.

NAND게이트(191)의해서 게이트된 펄스 P3가 JK-플립플롭(193)의 세트신호로서 사용된다. 유사한 방법으로, NAND게이트(192)에 의해 게이트된 펄스 P4는 JK-플립플롭(193)의 리세트 신호로서 사용된다. 이러한 이유로해서, JK-플립플롭(193)의 출력상태는 기준신호 S2와 클록 런-인 신호 CR사이의 위상 오차에 따라 2개의 출력모우드로 분류된다. 위상 오차가 17.5nsec와 35nsec사이에 놓일때 JK-플립플롭(193)은 NAND게이트(191)출력인 펄스 P3에응답해서 세트되고, 그래서 그것의 단자Q로부터의 출력은 논리 "1"로 된다. 한편, 위상 오차가 0내지 17.5범위내에 놓일때 JK-플립플롭(193)은 NAND게이트(191)의 출력인 펄스 P3에 응답해서는 세트되고,NAND게이트(192)의 출력인 P4에 응답해서는 리세트된다. 그러므로, JK-플립플롭(193)의 단자 Q의 출력신호는 논리 "0"로 된다.

JK-플립플롭(193)의 단자 Q 및

의 출력신호는 샘플링 펄스 스위칭 회로(17)의 NAND게이트(171) 및 (172)에 각각 제어신호로서 인가된다. 배타적 OR게이트(131) 및 (161)의 출력인 제2샘플링 펄스 SP1 및 SP2는 JK-플립플롭(193)의 출력상태에 따라 선택된다.

제9(a)도 및 제9(d)도에 샘플링 펄스 스위회로(17)의 동작을 설명하기 위해서 타이밍도를 도시했다. 제9(a)도는 클록 런-인 신호 CR를 나타냈다. 제9(b)도는 기준신호 S2와 클록 런-인 신호 CR사이의 위상차가 0내지 17.5nsec의 범위내에 놓일때, 제1도및 제2샘플링 펄스를 도시했다. 제9(c)도는 기준신호 S2와 클록 런-인 신호 CR사이의 위상 오차가 17.5내지 35nsec의 범위내에 놓일때, 제1도및 제2샘플링 펄스 SP1 및 SP2를 도시한다. 제9(d)도는 샘플링 펄스 스위칭 회로(17)에 의해 선택되는 샘플링 펄스 SP를 나타냈다. 제1도 및 제2샘플링 펄스들 SP1과 SP2사이의 위상차는 제2도에서 도시된 바와같이 17.5nsec이며, 제9(b)도에 도시된 바와같이 제1샘플링 펄스 SP1는 기준신호 S2에 비해 35nsec지연되고 제2샘플링 펄스 SP2는 제2기준신호에 비해 52.5nsec지연된다.

클록 런-인 신호 CR와 기준신호 S2사이의 위상오차가 0내지 17.5nsec범위내에 놓이게 되었다고 가정한다. JK-플립플롭(193)은 리세트된다. 그러므로, 제9(b)도에 점선으로 도시된 것과 같이 샘플링 펄스 스위칭회로(17)는 제2샘플링 펄스 SP2를 샘플링 펄스 SP로서 선택한다. 하지만, 위상차가 17.5nsec내지 35nsec에 놓이게될때, JK-플립플롭(193)은 세트된다. 그래서 샘플링 펄스 스위칭 회로(17)는 제9(c)도에 점선으로 지시된 것과 같이 제1샘플링 펄스 SP1를 샘플링 펄스 SP로서 선택한다.

기준신호 S2의 위상이 35nsec씩 시프트되었을때, 제1도 및 제2샘플링 펄스 SP1 및 SP2는 각각 35nsec씩 시프트된다. 다시말하면, 제9(b)도에 도시된 제2샘플링 펄스 SP2와 제9(c)도에 도시된 제1샘플링 펄스 SP1와 같은 위상을 갖는다. 그러므로 기준신호 S2의 위상이 35nsec씩 시프트된다 할지라도 샘플링 펄스 SP의 위상은 17.5nsec만 시프트된다. 다시말하면, 클록 런-인 신호 CR는 수평주사가 존재하는 동안 위상시프트를 경험하기 때문에, 기준신호 S2의 위상은 보정되고 신호 S2는 어쩔 수 없이 진동한다. 기준호 S2가 35nsec만큼 진동한다 할지라도 샘플링 펄스 SP의 진동은 17.5nsec로 한정된다. 그래서 문자신호는 항상 적절한 샘플링 위상에서 샘플될 수 있다.

본 발명에 제2실시예에 따른 샘플링 펄스 발생기에 대해 이하 설명한다. 제1실시예는 클록런-인 신호 CR의 위상 시프트에 대처한 실시예이다. 하지만 실제에 있어서, 클록 런-인 신호 CR뿐만 아니라 제1클록 런-인 게이트신호 G1의 위상이 시프트된다. 제1클록 런-인 게이트신호 G1에 있어서 위상 시프트가 불변수라 할지라도, 그것은 클록 런-인 신호 CR의 위상 시프트에 관련될 것이다. 게다가, 클록 런-인 신호 CR가 미리 예정된 위상을 가졌다할지라도 제1클록 런-인 게이트 신호 G1는 클록 런-인 신호 CR의 위상과는 무관하게 시프트될 것이다. 이러한 방법에 있어서, 클록 런-인 게이트신호 G1의 위상이 시프트되었을때 기준 신호 S2의 위상을 35nsec보다 적게 제한하기 위해서, 제1클록 런-인 게이트신호 G1는 클록 런-인 신호 CR이 논리 "0"로 존재하는 동안 부의 값을 가져야한다. 하지만, 제1클록런-인 게이트신호 G1가 클록 런-인 신호 CR이 논리 "1"에 있을때 부의 값을 갖는다면, 기준신호 S2는 제10도에 도시된 바와같이 오차가 ±17.5nsec인 범위에서 클록 런-인 신호 CR에 동기된다. 이것은 클록런-인 신호 CR의 위상이 위상보정이 완성되기전 즉시 기준신호 S2의 위상에 매우 근접해서 나오기 때문이다. 그러므로, 기준신호 S2의 위상은 그것의 위상이 리딩 펄스 P1에 응답해서 55nsec앞선후에 즉시트레일링 펄스 P2에 응답해서 35nsec씩 지연된다. 하지만, 제1클록 턴-인 게이트 신호는 클록 런-인 신호 CR가 논리 "1"인 동안에 부의 값을 갖을때, 위상 보정은 기준신호 S2의 위상이 트레일링 펄스 P2에 응답해서 지연되기전에 완성된다. 그래서 기준신호 S2는 기준신호가 최대로 17.5nsec앞선 동안에 클록런인 신호 CR에 동기한다.

그러므로, 기준신호 S2는 클록 런-인 신호 CR와 제1클록 런-인 게이트신호 G1의 진동에 대한 영향을 받는다. 그 결과로, 기준신호 S2는 제11도에서 도시한 바와같이, 최대 위상 오차가 52.5nsec인 클록런-인 신호 CR의 위상에 응답해서 52.5nsec내에서 위상보정을 하기 쉽다.

일반적으로, 제1클록런-인 게이트신호 G1는 카운터가 제4도에 도시된 수평동기 신호에 의해서 리세트 되도록 미리 세트되고, 그리고 카운트는 클록 런-인 신호 CR의 5주기를 통해 논리 "1"에서 홀드된다. 허지면, 전술한 바와 같이, 클록 론-게이트신호 G1의 위상은 매수평주사주기마다 ±0.35μsec의 범위내에서 변한다. 그러므로, 클록 런-인 게이트신호 G1의 트레일링 에지를 미리 세트한다는 것은 어렸다.

제2실시예에 있어서는, 전술한 바와같이 제1런-인 게이트신호 G1의 위상 시프트 영향은 완전히 제거된다. 제12도는 제2실시예인 샘플링 펄스 발생기의 블록도이고, 제13도는 샘플링 펄스 발생기의 상세한 배열을 도시하는 회로도이다.

제2실시예에 따른 샘플링 펄스 발생회로의 배열과 동작에 대한 설명이 본 발명의 이해를 위해서 제13도를 참고해서 서술된다. 제1의 5단 링 카운터(25)는 JK-플립플롭 대신에 D-플립플롭(251)내지(256)을 갖고, 실질적으로 제2도에 도시한 제2의 5단 링카운터(14)와 같은 기능을 갖는다. 제1-제3샘플링 펄스 출력회로들(27)내지 (29)은 배타적 OR게이트(271),(281) 및 (291)을 각기 구비한다. 제1샘플링 펄스 출력회로는 D플립플롭(251) 및 (253)의 단자 Q로 부터 출력신호들을 수신하여 주파수(8/5)fc를 갖는 제1샘플링 펄스 SP1를 발생한다.제2샘플링 펄스 풀력회로(28)는 D-플립플롭(261)내지(263)의 단자 Q로 부터 출력신호르 수신하여 주파수(8/5)fsc를 갖는 제2샘플링 펄스 SP2를 발생한다. 제3샘플링 펄스 출력회로(29)는 D-플립플롭(252)내지(254)의 Q단자 출력으로부터 출력신호를 수신하여 주파수(8/5)fsc를 갖는 제3샘플링 펄스 SP3를 발생한다.

참조번호(30)은 제1내지 제3샘플링 펄스 SP1내지 SP3를 선택하기 위한 샘플링 펄스 스위치 회로를 지시한다. 샘플링 펄스 스위칭 회로(30)는 4개의 NAND게이트(301)내지 (404)를 구비한다. 위상 보정회로(31)는 클록 런-인 신호 CR의 위상과 기준신호 S2의 위상을 고정시킨다. 위상보정회로(31)는 NAND게이트(311) 및 (312)의 그리고 AND게이트(313)를 구비하고, 그리고 실제적으로 제1실시예의위상 보정회로와 같이 동일한 기능을 갖는다. 판별회로(32)는 NAND게이트(321) 및 (323)와, RS-플립플롭(324) 및 (325)를 구비한다. 판별회로(32)는 제1실시예의 판별회로(19)가 행했던 것과 같은 방법으로 기준신호 S2와 클록 런-인 신호 CR사이의 위상관계를 판별한다. 하지만, 기준신호 S2가 제1클록 런-인 게이트신호 G1와 클록 런-인 신호 CR의 위상 시프트때문에 클록 런-인 신호 CR의 위상에 응답해서 52.5nsec의 범위내에서 보정된 위상이라는 사실을 고려해볼때, 판별회로(32)는 판별회로(19)가 2개의 판별주기를 갖는 반면에 3개의 판별주기를 갖는다. AND게이트(33)가 클록 런-인 신호 CR의 전송선에 삽입되었다는 것을 주시하라.

제2실시예의 샘플링 펄스 발생회로의 동작을 이제 설명한다. 위상 보정은 제2도의 제1실시예에서와 같이 동일 방법으로 완성된다. 특히, 위상 보정회로(31)는 리딩 및 트레일링 펄스 P1 및 P2를 마련하여서 클록 런-인 신호 CR에 응답하여 선택적으로 게이트한다. 위상보정은 5단 링카운터의 5번째 D-플립플롭(255)이 게이트된 리딩 펄스 P1 또는 게이트된 트레일링 펄스 P2에 응답해서 세트될때 완성된다. 위상 보정이 완성되었을때, 제11도에 도시한 바와같이 기준신호 S2로 클록 런-인 신호 CR의 위상에 응답해서 -17.5∼+35nsec(52.5nsec)의 범위내에서 클록 런-인 신호 CR에 동기된다.

제11도 및 제12도에 도시한 회로에 있어서, 53.5nsec의 범위는 3개의 판별주기 ①, ②, ③ 즉 제14도에 도시한)것과 같이 각 17.5nsec로 분할된다. 위상보정이 완성되었을때, 판별회로(32)는 기준신호 S2출현의 리딩 에지 판별주기 ①, ②, 또는 ③중의 하나를 판별한다. 제15도에 도시한 바와같이, 판별회로(32)는 기준신호 S2의 리딩에지 부근에서 펄스 P3, P4, P5를 발생한다. 이들의 폭은 각 17.5nsec이다. 펄스 P3는 D-플립플롭(254)의 단자 Q로부터 출력신호와 D-플립플롭(264)의 단자

로 부터 출력신호가 NAND게이트(321)에 의해 NAND화 되도록 마련된다. 펄스 P4는 D-플립플롭(256)의 단자

로 부터의 출력신호와 D-플립플롭(264)의 단자 Q로 부터의 출력신호가 NAND게이트(332)에 의해 NAND화 되도록 마련된다. 펄스 P5는 D-플립플롭(266)단자 Q로 부터의 출력신호와 D-플립플롭(265)단자

로 부터의 출력신호가 NAND게이트(323)에 의해 NAND화 되도록 마련된다. 이런 경우에 있어서, 펄스 P4와 P5가 인버터(20)에 의해 클록 런-인 신호 CR을 반전해서 얻어진 신호 CR와 제2클록 런-인 게이트 신호 G2에 의해서 게이트되는 반면에, 펄스 P3는 제2클록 런-인 게이트신호 G2에 의해서 게이트된다. 펄스 P3는 RS-플립플롭(324) 및(325)의 세트단자에 인가되고, 펄스 P4는 RS-플립플롭(324)의 리세트단자에 인가된다. 그리고 펄스 P5는 RS-플립플롭(325)의 리세트단자에 인가된다. 그 결과로, 기준신호 S2의 리딩에지가 판별주기 ①에 나타났을때(예를들어, 기준신호 S2의 리딩 에지가 제16(a)도와 제16(b)도에서 각기 지지된상태를 사이의 범위내에 놓이게될때), 펄스 P3만이 NAND게이트(321)에 의해 게이트되고 RS-플립플롭(324) 및 (325)에 인가된다. RS-플립플롭(32) 및 (325)의 단자 Q로 부터의 출력신호들은 "하이"가 된다. 기준신호 S2의 리딩에지가 판별주기 ②에 놓일때(예들들어, 기준신호 S2의 리딩에지가 제17(b)도와 제17(c)도에 각기 지시된 상태들 사이의 범위내에 놓이게될때), 펄스 P3와 펄스 P4는 NAND게이트(321) 및 (322)에 의해 게이트된다. 그 결과로 펄스 P4가 RS-플립플롭(324)에 인가되는 반면에 펄스 P3는 RS-플립플롭(334) 및 (325)에 인가된다. RS-플립플롭(324) 및 (325)의 단자 Q로 부터의 출력신호는 각기 "로우"레벨 및 "하이" 레벨에서 세트된다. 기준신호 S2의 리딩에지가 판별주기 ③에 놓이게될때(예를들어, 기준신호 S2의 리딩에지가 제16(c)도 및 제16(d)도에서 각기 지시된 상태들 사이의 범위내에 놓이게 될때), 펄스 P3, P4, P5는 NAND게이트(321), (322), (323)에 의해서 각각 NAND게이트된다. 그 결과로, 펄스 P4와 P5가 RS-플립플롭(324) 및 (325)에 각기 인가되는 반면에 펄스 P3는 RS-플립플롭(324) 및 (325) 2개의 플립플롭에 인가된다. RS-플립플롭(324) 및 (325) 2개의 플립플롭에 인가된다. RS-플립플롭(324) 및 (325)의 단자 Q의 출력신호들은 "로우"레벨로 세트된다.

RS-플립플롭(324) 및 (325)의 Q단자로 부터의 출력신호들은 기준신호의 리딩에지가 판별주기 ①, ②, 또는 ④내의 어느 한곳에 놓이게되는 것에 따라("H","H"), ("L", "L"), ("L","L")로 세트된다. 17.5nsec의 서로 다른 위상 차를 갖는 제1내지 제3샘플링 펄스들 SP1, SP2 및 SP3은 배타적 OR게이트(271), (281) 및 (291)에 의해 각각 발생된다. 제1내지 제3셈플링 펄스 SP1, SP2 및 SP3중의 하나는 기준신호 S2의 리딩 에지가 판별주기 ①,② 및 ③중의 어느 하나에 놓이게 되는 것에 따라(예를들어, RS-플립플롭(324) 및 (325)의 출력상태에 따라)샘플링 펄스 스위칭 회로(30)에 의해서 제18(a)도에 도시한 바와같이 기준신호 S2의 리딩 에지가 판별주기 ①에 놓이게 될때, 기준신호 S2의 위상지연은 클록 런-인 신호 CR에 응답해서 훨씬 크며, 그리고 위상이 앞선 제1샘플 링 펄스 SP1가 샘플링 펄스 SP로 선택된다. 제18(b)도에 도시한 바와같이, 기준신호 S2의 리딩에지가 판별주기 ②에 놓이게 될때, 제2샘플링 펄스 SP2가 선택된다. 제18(c)도에 도시한 바와 같이, 기준신호 S2의 리딩에지가 판별주기 ③에 놓이게될때, 제3샘플링 펄스 SP3가 선택된다.

기준신호 S2의 위상이 52.5nsec씩 시프트될때, 제1내지 제3샘플링 펄스 SP1내지 SP3도 각각 52.5nsec씩 시프트된다. 단, 제18(a)도에 도시된 제1샘플링 펄스SP1, 제18(b)도에 도시된 제2샘플링 펄스 SP2와 제18(c)도에 도시된 제3샘플링 펄스 SP3는 동일한 위상을 갖는다. 그러므로, 제18(d)도에 도시한 바와같이, 기준신호 S2의 위상이 52.5nsec씩 시프트된다 해도, 샘플링펄스 SP1의 위상은 단지 17.5nsec씩 시프트된다. 다시말하면, 기준신호의 진동이 클록 런-인 신호 CR와 제1클록 런-인 게이트신호 G1의 위상시프트로인해 52.5nsec에 이른다. 해도, 샘플링 펄스 위 진동은 17.5nsec에 한정된다. 제2실시예의 샘플링 정확도는 제1실시예의 정확도에 비해 2배가 된다.

제2실시예에 따르면, 제1클록 런-인 게이트신호 G1는 클록 런-인 신호 CR가 논리 "0"에 놓일때만 굳이 판별주기에 동기할 필요가 없기 때문에, 회로의 배열이 간단해진다.

본 발명은 이러한 실시예들에 제한된 것은 아니다. 여러변형과 수정이 본 발명 범위내에서 이루어질 수 있다. 예를들어, 본 발명은 문자/TV신호 다중수신장치의 샘플링 펄스 발생기외에도 응용될 수 있다.

Claims

예정된 주파수를 갖는 제1신호를 발생하기 위한 신호 출력수단들과 ; 예정된 주파수 분할비로 제1신호의 주파수를 분할함으로써 얻어지는 제2신호를 발생하기 위해서 제1신호에 의해 구동되는 제1링 카운터와 ; 제1신호를 반전시키기 위한 반전수단과 ; 예정된 주파수분할비로 반전된 신호를 주파수-분할함으로서 얻어지는 제3신호를 발생하기 위해서 상기 반전수단에 의해 발생되는 반전신호에 의해 구동되는 제2링 카운터와 ; 제2신호 및 제3신호를 사용하여 제1신호의 반주기만큼 위상을 시프트시켜서 얻어지고 샘플된 펄스를 샘플링 하기 위한 다수의 샘플링 펄스들을 발생하기 위한 샘플링 펄스 출력 수단들과 ; 신호가 샘플되도록 예정된 주기동안에 예정된 레벨을 갖는 펄스를 발생하기 위한 펄스발생수단들과 ; 위상보정은 제2 및 제3신호의 위상이 그들 사이에 예정된 위상관계가 있는 제2신호와 신호가 샘플되도록 미리 예정된 위상을 갖는 제3신호를 위해서 제1신호의 주기를 단위로 해서 시프트 되는 것으로 실행되고, 상기 펄스 발생수단들의 펄스주기동안 신호가 샘플되도록 하는 것과 함께 상기 제1및 제2링 카운터 동장을 동기하기 위해서 위상보정을 실행하는 위상보정수단들과 ; 제2또는 제3신호와 상기 위상 보정수단들에 의해서 위상 보정이 완성되었을때 제1신호의 반주시만큼 샘플되는 신호 사이에 후에 예정된 관계에 대하여 최대 위상 오차로 분할함으로써 얻어지는 다수의 판별 주기를 세트하고, 위상이 보정된 제2신호 또는 위상이 보정된 제3신호에 일치하는 다수의 판별주기들중의 하나를 판별하기 위한 판별수단들과 ; 판별 결과에 따하 샘플되는 신호를 샘플하기 위해 적절한 위상을 갖는 다수의 샘플링 펄스들 사이에서 샘플링 펄스를 선택하기 위한 샘플링 펄스 선택수단들을 구비한다는 것을 특징으로 하는 샘플링 펄스 발생기.
제1항에 있어서, 제2신호 또는 제3신호의 에지부근에서 제1신호주기의 반주기 만큼 서로 시프트된 위상을 갖는 다수의 펄스들을 발생하기 위한 펄스 발생부와 ; 샘플된 신호에 응답해서 상기 펄스 발생부로부터 발생되는 다수의 펄스를 선택해서 게이트하기 위한 게이트부와 ; 제2신호 또는 제3신호에 해당하는 다수의 판별주기중의 하나를 지시하는 판별신호를 바생성하기 위해서 상기 게이트부로부터 게이트된 펄스에 의해서 선택적으로 셔트되고 리세트되는 플립 플롭부를 구비한다는 것을 특징으로하 로는 샘플링 펄스발생기.