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KR100242972B1 - 평판 디스플레이 장치의 트래킹 조정 회로 - Google Patents

평판 디스플레이 장치의 트래킹 조정 회로 Download PDF

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KR100242972B1
KR100242972B1 KR1019970066532A KR19970066532A KR100242972B1 KR 100242972 B1 KR100242972 B1 KR 100242972B1 KR 1019970066532 A KR1019970066532 A KR 1019970066532A KR 19970066532 A KR19970066532 A KR 19970066532A KR 100242972 B1 KR100242972 B1 KR 100242972B1
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Abstract

본 발명은 평판 디스플레이(Flat Panel Display) 장치에 관한 것으로서, 구체적으로는 트래킹 조정(Tracking Control)을 위한 평판 디스플레이 장치의 트래킹 조정 회로에 관한 것으로, 평판 디스플레이 장치는 클락 발생부(40)와, 증폭부(10)와, 아날로그-디지탈 변환부(20)와, 마이크로 컴퓨터(30)와, 고주파 클락 발생부(60)와, 트래킹 조정부(70)를 포함하여 구성된다. 상기 트래킹 조정부(70)는 상기 클락 발생부(40)로부터 제공되는 제 1 샘플링 클락 신호(CLK1)를 상기 트래킹 조정 데이터(TRACK_CTL)의 조정 값에 대응 되도록 지연된 제 2 샘플링 클락 신호(CLK2)를 상기 아날로그-디지탈 변환부(20)로 제공하되, 현재 지연 시간을 상기 고주파 클락 신호(CLK3)로 측정하여 상기 트래킹 조정 데이터(TRACK_CTL)의 조정 값에 대응되도록 지연 시간을 조정하게 된다. 그러므로 외부의 열(heat)등과 같은 영향에 따른 지연 시간의 변동이 발생되지 않아 상기 아날로그 비디오 신호의 디지탈 변환이 보다 정확히 이루어진다.

Description

평판 디스플레이 장치의 트래킹 조정 회로(TRACKING ARBITRATION CIRCUIT OF FLAT PANEL DISPLAY APPARATUS)
본 발명은 평판 디스플레이(Flat Panel Display) 장치에 관한 것으로서, 구체적으로는 트래킹 조정(Tracking Control)을 위한 평판 디스플레이 장치의 트래킹 조정 회로에 관한 것이다.
도 1은 종래의 평판 디스플레이 장치의 일부 회로 구성을 보여주는 블록도이고, 도 2는 도 1에 도시된 트래킹 조정부의 상세 회로도이다. 그리고 도 3은 도 2에 도시된 트래킹 조정부의 입력 신호에 대한 출력신호의 특성을 보여주는 타이밍도이다.
도 1에 도시된 바와 같이, 종래의 평판 디스플레이 장치는 개인용 컴퓨터 시스템(Personal Computer System)의 시스템 장치(System Unit)와 같은 호스트(Host)(미도시됨)로부터 아날로그 비디오 신호를 입력하여 디지탈 비디오 신호로 변환하여 디스플레이 하게 된다. 아날로그 비디오 신호를 디지탈 비디오 신호로 변환하는 과정은 다음과 같다.
먼저, 상기 호스트로부터 제공되는 아날로그 비디오 신호는 증폭부(10)를 통해 적합한 크기(amplitude)로 증폭된다. 그리고 증폭된 아날로그 비디오 신호는 아날로그-디지탈 변환부(Analog-to-Digital Converter)(20)로 입력되어 디지탈 비디오 신호로 변환된다. 이때 상기 아날로그-디지탈 변환부(20)는 제 2 샘플링 클락 신호(CLK2)를 입력받아 이에 동기하여 상기 아날로그 비디오 신호의 샘플링 동작을 수행한다. 상기 제 2 샘플링 클락 신호(CLK2)는 클락 발생부(40)로부터 제공된 제 1 샘플링 클락 신호(CLK1)가 지연된 신호로서, 트래킹 조정부(50)에 의해 그 지연 시간이 조정된다. 상기 트래킹 조정부(50)는 상기 마이크로 컴퓨터(30)로부터 트래킹 조정 신호(TRACK)_CTL)를 입력하여 이에 대응되게 상기 지연 시간을 조정하게 된다.
상기 트래킹 조정부(50)에 대한 상세 회로가 도 2에 도시되어 있다.
도 2를 참조하여, 상기 트래킹 조정부(50)는 상기 제 1 샘플링 클락 신호(CLK1)를 입력 받아 지연 시키기 위한 다수개의 버퍼들(54)과, 상기 버퍼들(54)의 각 출력을 입력받고 상기 트래킹 조정 신호(TRACK_CTL)의 입력에 따라 상기 각 버퍼들(54)의 출력 중 선택된 하나를 제 2 샘플링 클락 신호(CLK2)를 출력하는 멀티플렉서로 구성된다.
상기 마이크로 컴퓨터(30)는 상기 호스트로부터 입력되는 수평 동기 신호(Hsync)를 입력하여 이에 대응된 특정 극성을 갖는 수평 동기 신호(Hsync')를 상기 클락 발생부(40)로 제공한다. 예를 들어, 이 평판 디스플레이 장치가 음극성(Negative Polarity)의 동기 신호에 동기 되어 동작되는 특성을 갖는 경우라면 음극성의 동기 신호를 출력한다. 상기 클락 발생부(40)는 입력된 수평 동기 신호(Hsync')에 대응되는 주파수의 제 1 샘플링 클락 신호(CLK1)를 출력한다.
상기 호스트로부터 제공되는 수평 동기 신호(Hsync)는 디스플레이 모드(Display Mode) 즉, 해상도(Resolution)에 따라 그 주파수가 변화된다. 그리고 상기 아날로그 비디오 신호는 상기 수평 동기 신호(Hsync)에 동기하여 입력된다. 그러므로 디스플레이 모드가 변화되면 상기 클락 발생부(40)는 이에 대응된 주파수를 갖는 제 1 샘플링 클락 신호(CLK1)를 출력하게 된다. 상기 클락 발생부(40)는 일반적으로 PLL 회로(Phase Locked Loop Circuit)를 사용하여 구현되어 있다.
그런데, 상기 클락 발생부(40)가 현재의 디스플레이 모드에 적합한 주파수를 갖는 제 1 샘플링 클락 신호(CLK1)를 출력하더라도 상기 아날로그-디지탈 변환부(20)가 상기 아날로그 비디오 신호를 정확히 샘플링 하는 것은 대단히 어려운 일이다. 왜냐하면 상기 클락 발생부(40)가 각 디스플레이 모드에 적합한 샘플링 클락을 정확히 발생하는 것은 사실 어려운 일이기 때문이다. 이러한 이유로 인하여 트래킹 조정 기능이 제공되고 있다.
트래킹 조정 기능이란, 상기 아날로그-디지탈 변환부(20)가 상기 아날로그 비디오 신호를 정확히 샘플링하여 원래의 비디오 신호를 정확히 복원할 수 있도록 하는 기능을 말한다. 이러한 트래킹 조정 기능을 수행하는 것이 상기 트래킹 조정부(50)이다. 상기 트래킹 조정부(50)는 상기 트래킹 조정 신호(TRACK_CTL)의 입력에 응답하여 상기 클락 발생부(40)로부터 발생되는 제 1 샘플링 클락 신호(CLK1)를 지연시켜 상기 아날로그-디지탈 변환부(20)로 제공한다. 상기 마이크로 컴퓨터(30)는 사용자에 의해 조정되는 트래킹 조정 키(미도시됨)의 입력에 따라 대응된 상기 트래킹 조정 신호(TRACK_CTL)를 출력하게 된다.
이상과 같은 평판 디스플레이 장치의 트래킹 조정부(50)는 지연 기능을 수행하기 위해 다수개의 버퍼들(54)을 사용하고 있다. 그런데 이 버퍼들(54)은 평판 디스플레이 장치에서 발생되는 열(heat)과 같은 회로에 스트레스를 주는 요인이 발생되면 그 지연 시간이 변화되고, 이에 따라 상기 아날로그 비디오 신호의 디지탈 변환이 정확히 이루어지지 못하게 되는 문제점을 갖고 있었다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서 열(heat)등과 같은 외부 요인에 의해 샘플링 클락의 설정된 지연 시간이 변동되지 않는 평판 디스플레이 장치의 트래킹 조정 회로를 제공하는데 있다.
도 1은 종래의 평판 디스플레이 장치의 일부 회로 구성을 보여주는 블록도;
도 2는 도 1에 도시된 트래킹 조정부의 상세 회로도;
도 3은 도 2에 도시된 트래킹 조정부의 입력 신호에 대한 출력신호의 특성을 보여주는 타이밍도;
도 4는 본 발명의 실시예에 따른 평판 디스플레이 장치의 일부 회로 구성을 보여주는 블록도;
도 5는 도 4에 도시된 트래킹 조정부의 상세 회로도;
도 6은 도 5에 도시된 지연부의 상세 회로도; 그리고
도 7은 도 5에 도시된 트래킹 조정부의 동작을 설명하기 위한 타이밍도 이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 증폭부 20 : 아날로그-디지탈 변환부
30 : 마이크로 컴퓨터 40 : 클락 발생부
50, 70 : 트래킹 조정부 60 : 고주파 클락 발생부
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 호스트로부터 제공되는 아날로그 비디오 신호를 디지탈 비디오 신호로 변환하기 위한 제 1 샘플링 클락 신호를 발생하는 클락 발생부와, 상기 제 1 샘플링 클락 신호가 지연된 제 2 샘플링 클락 신호에 동기하여 상기 아날로그 비디오 신호를 디지탈 비디오 신호로 변환하는 아날로그-디지탈 변환부를 구비하는 평판 디스플레이 장치는: 트래킹 조정 키 입력에 대응된 트래킹 조정 데이터를 출력하는 트래킹 제어 수단과; 상기 제 1 샘플링 클락 신호보다 높은 주파수의 고주파 클락 신호를 발생하는 고주파 클락 발생 수단과; 상기 클락 발생부로부터 제공되는 제 1 샘플링 클락 신호를 상기 트래킹 조정 데이터의 조정 값에 대응 되도록 지연시켜 상기 제 2 샘플링 클락 신호를 상기 아날로그-디지탈 변환부로 제공하되, 현재 지연 시간을 상기 고주파 클락 신호로 측정하여 상기 트래킹 조정 데이터의 조정 값에 대응되도록 지연 시간을 조정하는 트래킹 조정 수단을 포함한다.
이 실시예에 있어서, 상기 트래킹 조정 수단은 상기 호스트로부터 제공되는 수평 동기 신호와 상기 제 2 샘플링 클락 신호와의 위상차를 상기 고주파 클락 신호로 측정하여 현재 지연 시간에 대응된 위상차 데이터를 출력하는 지연 측정 수단과; 상기 트래킹 조정 데이터와 상기 위상차 데이터를 비교하여 지연 시간의 증/감을 조정하기 위한 조정 신호 출력하는 비교 수단과; 상기 조정 신호의 입력에 따라 지연 시간을 증가/감소하여 이에 대응된 지연 데이터를 발생하는 지연 데이터 발생 수단과; 상기 지연 데이터를 입력받아 상기 제 1 샘플링 클락 신호를 상기 지연 데이터 값에 따라 지연된 제 2 샘플링 클락 신호를 출력하는 지연 수단을 포함한다.
이 실시예에 있어서, 상기 지연 측정 수단은 상기 수평 동기 신호를 J 입력으로, 상기 제 2 샘플링 클락 신호를 K 입력으로 각각 입력받는 JK 플립플롭과; 상기 JK 플립플롭의 출력을 입력하여 인에이블되어 상기 고주파 클락 신호에 동기하여 카운트하는 카운터와; 상기 JK 플립플롭의 출력에 의해 인에이블되어 상기 카운터의 카운트 값을 래치하여 상기 비교 수단으로 제공하는 래치부를 포함한다.
이 실시예에 있어서, 상기 지연 데이터 발생 수단은 상기 조정 신호의 전압 레벨에 따라 상기 수평 동기 신호에 동기하여 상기 지연 데이터의 지연 값을 증가/감소하여 출력하는 업/다운 카운터를 포함한다.
이 실시예에 있어서, 상기 지연 수단은 상기 고주파 클락 신호에 동기하여 상기 제 1 샘플링 클락 신호를 입력하여 쉬프트하는 쉬프트 레지스터와; 상기 지연 데이터를 선택 신호로하여 상기 쉬프트 레지스터의 비트별 출력 중 선택된 하나의 출력을 상기 제 2 샘플링 클락 신호로 출력하는 멀티플렉서를 포함한다.
이상과 같은 본 발명에 의하면, 상기 트래킹 조정 수단은 현재 지연 시간을 상기 고주파 클락 신호로 측정하고 이를 상기 트래킹 조정 데이터의 조정 값과 비교하여 대응되도록 지연 시간을 조정하여 상기 아날로그-디지탈 변환부로 제공되므로서 외부의 열(heat)등과 같은 영향에 따른 지연 시간의 변동이 발생되지 않아 상기 아날로그 비디오 신호의 디지탈 변환이 보다 정확히 이루어진다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 4는 본 발명의 실시예에 따른 평판 디스플레이 장치의 일부 회로 구성을 보여주는 블록도이고, 도 5는 도 4에 도시된 트래킹 조정부의 상세 회로도이며, 도 6은 도 5에 도시된 지연부의 상세 회로도이다. 그리고 도 7은 도 5에 도시된 트래킹 조정부의 동작을 설명하기 위한 타이밍도 이다. 상기 도 4에서 도 1에 도시된 구성 부분과 동일한 구성 부분에 대해서는 동일한 참조 번호를 병기하며 그 설명은 생략한다.
도 4에 도시된 바와 같이, 본 발명의 신규한 평판 디스플레이 장치는 클락 발생부(40)와, 증폭부(10)와, 아날로그-디지탈 변환부(20)와, 마이크로 컴퓨터(30)와, 고주파 클락 발생부(60)와, 트래킹 조정부(70)를 포함하고 있다. 상기 증폭부(10)와, 상기 아날로그-디지탈 변환부(20)와, 상기 마이크로 컴퓨터(30)와, 클락 발생부(40)는 도 1에 도시된 구성과 동일하다. 상기 고주파 클락 발생부(60)는 고주파 크리스탈 발진기를 사용하여 구성 할 수 있으며, 발생된 고주파 클락 신호(CLK3)는 상기 클락 발생부(40)에서 발생되는 제 1 샘플링 클락 신호(CLK1) 보다 높은 고주파의 클락 신호이다. 상기 트래킹 조정부(70)는 상기 클락 발생부(40)로부터 제공되는 제 1 샘플링 클락 신호(CLK1)를 상기 트래킹 조정 데이터(TRACK_CTL)의 조정 값에 대응 되도록 지연된 제 2 샘플링 클락 신호(CLK2)를 상기 아날로그-디지탈 변환부(20)로 제공하되, 현재 지연 시간을 상기 고주파 클락 신호(CLK3)로 측정하여 상기 트래킹 조정 데이터(TRACK_CTL)의 조정 값에 대응되도록 지연 시간을 조정하게 된다.
그럼 이하 상기 트래킹 조정부(70)에 대해서 첨부 도면 도 5 내지 도 7을 참조하여 상세히 설명한다.
도 5 및 도 7을 참조하면, 상기 트래킹 조정부(70)는 크게 지연 측정부(71)와, 비교부(73)와, 업/다운 카운터(Up/Down Counter)(75)와, 지연부(77)로 구성된다. 상기 지연 측정부(71)는 JK 플립플롭(71a)과, 카운터(71b)와, 래치부(71c)로 구서되며, 상기 지연부(77)는 쉬프트 레지스터(77a)와, 멀티플렉서(77b)로 구성된다.
상기 JK 플립플롭(71a)은 상기 마이크로 컴퓨터(30)를 통해 제공되는 수평 동기 신호(Hsync')를 J 입력으로, 상기 제 2 샘플링 클락 신호(CLK2)를 K 입력으로 각각 입력받는다. 상기 JK 플립플롭(71a)의 출력은 상기 카운터(71b)와 래치부(71c)의 인에이블 신호로 제공된다. 상기 카운터(71b)는 상기 수평 동기 신호(Hsync)가 입력되는 시점(82)부터 상기 고주파 클락 신호(CLK3)에 동기하여 카운트하게 되며, 상기 래치부(71c)는 상기 카운터(71b)의 출력을 래치한다. 그러므로 상기 제 1 샘플링 클락 신호(CLK1)와 상기 제 2 샘플링 클락 신호(CLK2)의 위상차를 검출하게 된다.
상기 검출된 위상차 데이터는 상기 비교부(73)로 제공되며, 상기 비교부(73)는 상기 마이크로 컴퓨터(30)로부터 제공되는 트래킹 조정 데이터(TRACK_CTL)와 비교하여 지연 시간의 증/감을 조정하기 위한 조정 신호 출력한다. 상기 업/다운 카운터(75)는 상기 조정 신호의 입력에 따라 업 카운트 또는 다운 카운트하여 지연 시간을 증가/감소하기 위한 지연 데이터를 발생하여 상기 지연부(77)로 출력한다. 상기 지연부(77)는 이에 응답하여 상기 제 1 샘플링 클락 신호(CLK1)를 지연시켜 상기 제 2 샘플링 클락 신호(CLK2)를 출력한다.
예를 들어, 현재 상기 업/다운 카운터(75)에 카운트된 값이 '3'이고, 상기 트래킹 조정 데이터(TRACK_CTL)의 값이 '5'인 경우에 다음과 같은 동작이 이루어진다.
상기 지연 측정부(71)에 의해 측정되는 값은 '3'이므로 상기 비교부(73)는 업 카운트를 위한 조정 신호를 상기 업/다운 카운터(75)로 제공한다. 따라서 상기 업/다운 카운터(75)는 상기 수평 동기 신호(Hsync')에 동기하여 업 카운트하여 '4'를 상기 지연부(77)로 제공하고 이는 상기 지연부(77)에 구성된 멀티플렉서(77b)에 입력된다. 따라서 상기 쉬프트 레지스터(77a)의 네 번째 비트의 출력이 선택되어 출력된다.
이상과 같은 동작이 반복되므로 상기 제 1 샘플링 클락 신호(CLK1)의 지연 시간이 상기 트래킹 조정 데이터(TRACK_CTL)에 대응되게 조정된다. 역으로, 상기 지연부(77)에 의한 지연 시간이 상기 트래킹 조정 데이터(TRACK_CTL)의 값보다 큰 경우에는 상기 업/다운 카운터(75)가 다운 카운트를 하므로서 조정이 가능하다.
이상과 같은 본 발명에 의하면, 종래에 평판 디스플레이 장치에 구비되던 트래킹 조정 회로와 같이 열(heat)등과 같은 외부 요인에 의해 샘플링 클락이 설정된 지연 시간과 다르게 변동되는 것을 방지하여 설정되는 지연 시간으로 일정하게 샘플링 클락이 지연되므로 아날로그 비디오 신호를 보다 정확히 디지탈 비디오 신호로 변환 할 수 있다.

Claims (5)

  1. 호스트로부터 제공되는 아날로그 비디오 신호를 디지탈 비디오 신호로 변환하기 위한 제 1 샘플링 클락 신호(CLK1)를 발생하는 클락 발생부(40)와, 상기 제 1 샘플링 클락 신호(CLK1)가 지연된 제 2 샘플링 클락 신호(CLK2)에 동기하여 상기 아날로그 비디오 신호를 디지탈 비디오 신호로 변환하는 아날로그-디지탈 변환부(20)를 구비하는 평판 디스플레이 장치에 있어서:
    트래킹 조정 키 입력에 대응된 트래킹 조정 데이터(TRACK_CTL)를 출력하는 트래킹 제어 수단(30)과;
    상기 제 1 샘플링 클락 신호(CLK1)보다 높은 주파수의 고주파 클락 신호(CLK3)를 발생하는 고주파 클락 발생 수단(60)과;
    상기 클락 발생부(40)로부터 제공되는 제 1 샘플링 클락 신호(CLK1)를 상기 트래킹 조정 데이터(TRACK_CTL)의 조정 값에 대응 되도록 지연시켜 상기 제 2 샘플링 클락 신호(CLK2)를 상기 아날로그-디지탈 변환부(20)로 제공하되, 현재 지연 시간을 상기 고주파 클락 신호(CLK3)로 측정하여 상기 트래킹 조정 데이터(TRACK_CTL)의 조정 값에 대응되도록 지연 시간을 조정하는 트래킹 조정 수단(70)을 포함하는 것을 특징으로 하는 평판 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 트래킹 조정 수단(70)은
    상기 호스트로부터 제공되는 수평 동기 신호와 상기 제 2 샘플링 클락 신호(CLK2)와의 위상차를 상기 고주파 클락 신호(CLK3)로 측정하여 현재 지연 시간에 대응된 위상차 데이터를 출력하는 지연 측정 수단(71)과;
    상기 트래킹 조정 데이터(TRACK_CTL)와 상기 위상차 데이터를 비교하여 지연 시간의 증/감을 조정하기 위한 조정 신호 출력하는 비교 수단(73)과;
    상기 조정 신호의 입력에 따라 지연 시간을 증가/감소하여 이에 대응된 지연 데이터를 발생하는 지연 데이터 발생 수단(75)과;
    상기 지연 데이터를 입력받아 상기 제 1 샘플링 클락 신호(CLK1)를 상기 지연 데이터 값에 따라 지연된 제 2 샘플링 클락 신호(CLK2)를 출력하는 지연 수단(77)을 포함하는 것을 특징으로 하는 평판 디스플레이 장치.
  3. 제 2 항에 있어서,
    상기 지연 측정 수단(71)은
    상기 수평 동기 신호를 J 입력으로, 상기 제 2 샘플링 클락 신호(CLK2)를 K 입력으로 각각 입력받는 JK 플립플롭(71a)과;
    상기 JK 플립플롭(71a)의 출력을 입력하여 인에이블되어 상기 고주파 클락 신호(CLK3)에 동기하여 카운트하는 카운터(71b)와;
    상기 JK 플립플롭(71a)의 출력에 의해 인에이블되어 상기 카운터(71b)의 카운트 값을 래치하여 상기 비교 수단(73)으로 제공하는 래치부(71c)를 포함하는 것을 특징으로 하는 평판 디스플레이 장치.
  4. 제 2 항에 있어서,
    상기 지연 데이터 발생 수단(75)은
    상기 조정 신호의 전압 레벨에 따라 상기 수평 동기 신호에 동기하여 상기 지연 데이터의 지연 값을 증가/감소하여 출력하는 업/다운 카운터를 포함하는 것을 특징으로 하는 평판 디스플레이 장치.
  5. 제 2 항에 있어서,
    상기 지연 수단(77)은
    상기 고주파 클락 신호(CLK3)에 동기하여 상기 제 1 샘플링 클락 신호(CLK1)를 입력하여 쉬프트하는 쉬프트 레지스터(77a)와;
    상기 지연 데이터를 선택 신호로하여 상기 쉬프트 레지스터(77a)의 비트별 출력 중 선택된 하나의 출력을 상기 제 2 샘플링 클락 신호(CLK2)로 출력하는 멀티플렉서(77b)를 포함하는 것을 특징으로 하는 평판 디스플레이 장치.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100259265B1 (ko) * 1998-02-09 2000-06-15 윤종용 자동 코오스 조정 기능을 갖는 평판 디스플레이 장치
US6326961B1 (en) * 1998-09-30 2001-12-04 Ctx Opto-Electronics Corp. Automatic detection method for tuning the frequency and phase of display and apparatus using the method
KR100596586B1 (ko) * 1999-07-20 2006-07-04 삼성전자주식회사 액정 디스플레이 장치의 화면상태 자동조정장치 및 그 방법
KR100481504B1 (ko) * 2002-11-12 2005-04-07 삼성전자주식회사 디지털 디스플레이 장치의 샘플링 위치 조정 장치 및 조정방법
US7356720B1 (en) * 2003-01-30 2008-04-08 Juniper Networks, Inc. Dynamic programmable delay selection circuit and method
JP3949081B2 (ja) * 2003-06-09 2007-07-25 株式会社東芝 サンプリング周波数変換装置
JP4182124B2 (ja) * 2006-06-30 2008-11-19 Ｎｅｃディスプレイソリューションズ株式会社 画像表示装置、ドットクロック位相調整回路及びクロック位相調整方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2379857A1 (fr) * 1977-02-07 1978-09-01 Cii Honeywell Bull Generateur de signaux d'horloges dans un systeme de traitement de l'information
US4290022A (en) * 1979-04-16 1981-09-15 General Electric Company Digitally programmable phase shifter
JPS5923983A (ja) * 1982-07-30 1984-02-07 Toshiba Corp サンプリングパルス発生回路
US4851910A (en) * 1985-03-19 1989-07-25 Canon Kabushiki Kaisha Synchronizing pulse signal generation device
JPS63132288A (ja) * 1986-11-21 1988-06-04 三菱電機株式会社 画像表示装置用サンプリングクロツク発生装置
JPS63224480A (ja) * 1987-03-13 1988-09-19 Nec Corp 同期信号発生装置
US4772937A (en) * 1987-03-31 1988-09-20 Rca Licensing Corporation Skew signal generating apparatus for digital TV
US4839726A (en) * 1987-07-31 1989-06-13 Fairchild Weston Systems, Inc. Video enhancement method and system
US4757264A (en) * 1987-10-08 1988-07-12 American Telephone And Telegraph Company, At&T Bell Laboratories Sample clock signal generator circuit
US5012239A (en) * 1989-08-21 1991-04-30 Visa-Trak Corporation High resolution position sensor circuit
US5610627A (en) * 1990-08-10 1997-03-11 Sharp Kabushiki Kaisha Clocking method and apparatus for display device with calculation operation
US5309168A (en) * 1990-10-31 1994-05-03 Yamaha Corporation Panel display control device
JP2718311B2 (ja) * 1991-12-27 1998-02-25 日本ビクター株式会社 時間軸補正装置
KR950003027B1 (ko) * 1992-02-29 1995-03-29 삼성전자 주식회사 위상 보상 회로
JP3183967B2 (ja) * 1992-10-16 2001-07-09 パイオニアビデオ株式会社 ディジタルタイムベースコレクタ
JP2889113B2 (ja) * 1994-04-26 1999-05-10 インターナショナル・ビジネス・マシーンズ・コーポレイション 遅延発生装置、デ−タ処理システム及びデ−タ伝送システム
JP3385811B2 (ja) * 1994-07-20 2003-03-10 セイコーエプソン株式会社 半導体装置、マイクロコンピュータおよび電子機器
JPH0863135A (ja) * 1994-08-26 1996-03-08 Hitachi Ltd 情報処理装置
WO1997008677A1 (fr) * 1995-08-30 1997-03-06 Seiko Epson Corporation Afficheur d'images, procede d'affichage d'images, dispositif de commande d'affichage et appareil electronique les utilisant
US5663767A (en) * 1995-10-25 1997-09-02 Thomson Consumer Electronics, Inc. Clock re-timing apparatus with cascaded delay stages
JP3516323B2 (ja) * 1996-05-23 2004-04-05 シャープ株式会社 シフトレジスタ回路および画像表示装置

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