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KR20240118897A - 촬상 장치 - Google Patents

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KR20240118897A
KR20240118897A KR1020247024835A KR20247024835A KR20240118897A KR 20240118897 A KR20240118897 A KR 20240118897A KR 1020247024835 A KR1020247024835 A KR 1020247024835A KR 20247024835 A KR20247024835 A KR 20247024835A KR 20240118897 A KR20240118897 A KR 20240118897A
Authority
KR
South Korea
Prior art keywords
transistor
additionally
semiconductor
film
semiconductor layer
Prior art date
Application number
KR1020247024835A
Other languages
English (en)
Inventor
유키 오카모토
요시유키 쿠로카와
히로키 이노우에
타쿠로 오마루
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

생산성이 양호하며 다이내믹 레인지가 향상된 고체 촬상 장치를 제공한다. i형 반도체층을 갖는 광전 변환 소자와, 기능 소자와, 배선을 갖는 촬상 장치에 있어서, 평면시에서의 기능 소자 및 배선과, i형 반도체층이 겹치는 면적을, 평면시에서의 i형 반도체층의 면적의 바람직하게는 35% 이하, 더 바람직하게는 15% 이하, 더욱 바람직하게는 10% 이하로 한다. 복수의 광전 변환 소자를 동일의 반도체층 중에 제공함으로써, 각각의 광전 변환 소자를 분리하는 공정을 삭감할 수 있다. 복수의 광전 변환 소자가 갖는 각각의 i형 반도체층은, p형 반도체층 또는 n형 반도체층에 의하여 분리된다.

Description

촬상 장치{IMAGING DEVICE}
본 발명의 일 형태는 촬상 장치에 관한 것이다. 구체적으로는, 포토 센서를 갖는 복수의 화소가 제공된 촬상 장치에 관한 것이다. 더욱이, 상기 촬상 장치를 갖는 전자 기기에 관한 것이다.
또한, 본 발명의 일 형태는, 상기의 기술 분야에 한정되지 않는다. 예를 들어, 본 발명의 일 형태는, 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명은, 프로세스(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 또는, 본 발명의 일 형태는, 기억 장치, 프로세서 이들의 구동 방법 또는 이들의 제조 방법에 관한 것이다.
본 명세서 등에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 것 전반을 가리킨다. 따라서, 트랜지스터나 다이오드 등의 반도체 소자나 반도체 회로는 반도체 장치다. 또한, 표시 장치, 발광 장치, 조명 장치, 전기 광학 장치, 촬상 장치, 및 전자 기기 등은, 반도체 소자나 반도체 회로를 포함하는 경우가 있다. 따라서, 표시 장치, 발광 장치, 조명 장치, 전기 광학 장치, 촬상 장치, 및 전자 기기 등도 반도체 장치를 갖는 경우가 있다.
촬상 장치는, 휴대 전화에 표준적으로 조합되고, 보급이 진행되고 있다(예를 들어, 특허문헌 1). 특히, CMOS 이미지 센서는, CCD 이미지 센서에 대하여 저가격, 고해상도, 저소비전력 등의 특징이 있고, 촬상 장치의 대부분은 CMOS 이미지 센서로 구성된다.
미국특허 제7046282호
CMOS 이미지 센서를 사용한 촬상 장치에서는, 다양한 환경하에서의 촬상을 가능하게 하기 위하여, 다이내믹 레인지의 향상이 요구되고 있다.
또한, 촬상 장치의 성능을 평가하는 데에 있어서, 저소비전력인 것도 요구되는 중요한 성능의 하나다. 특히, 휴대 전화 등의 휴대형의 전자 기기라면, 촬상 장치의 소비전력이 많으면, 연속 사용 시간이 짧게 된다.
본 발명의 일 형태는, 다이내믹 레인지가 향상된 촬상 장치 등을 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는, 촬상된 화상의 품질이 양호한 촬상 장치 등을 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는, 소비전력이 적은 촬상 장치 등을 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는, 생산성이 양호한 촬상 장치 등을 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는, 신규한 촬상 장치 또는 신규한 반도체 장치 등을 제공하는 것을 과제의 하나로 한다.
또한, 이들의 과제의 기재는, 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는, 이들의 과제의 모두를 해결할 필요는 없는 것으로 한다. 또한, 이들 이외의 과제는, 명세서, 도면, 청구항 등의 기재로부터, 저절로 명백해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터, 이들 이외의 과제를 추출하는 것이 가능하다.
본 발명의 일 형태는, 광전 변환 소자와, 제 1~제 4 트랜지스터와, 용량 소자와, 제 1~제 7 배선을 갖고, 광전 변환 소자는, n형 반도체와, p형 반도체를 갖고, 제 1 배선은, n형 반도체 또는 p형 반도체의 한쪽과 전기적으로 접속되고, n형 반도체 또는 p형 반도체의 다른 쪽은, 제 1 트랜지스터의 소스 또는 드레인의 한쪽과 전기적으로 접속되고, 제 1 트랜지스터의 게이트는 제 2 배선과 전기적으로 접속되고, 제 1 트랜지스터의 소스 또는 드레인의 다른 쪽은 제 1 노드와 전기적으로 접속되고, 제 2 트랜지스터의 소스 또는 드레인의 한쪽은 제 3 배선과 전기적으로 접속되고, 제 2 트랜지스터의 소스 또는 드레인의 다른 쪽은 제 1 노드와 전기적으로 접속되고, 제 2 트랜지스터의 게이트는 제 4 배선과 전기적으로 접속되고, 용량 소자의 한쪽의 전극은 제 1 노드와 전기적으로 접속되고, 용량 소자의 다른 쪽의 전극은 제 1 배선과 전기적으로 접속되고, 제 3 트랜지스터의 게이트는 제 1 노드와 전기적으로 접속되고, 제 3 트랜지스터의 소스 또는 드레인의 한쪽은 제 5 배선과 전기적으로 접속되고, 제 3 트랜지스터의 소스 또는 드레인의 다른 쪽은, 제 4 트랜지스터의 소스 또는 드레인의 한쪽과 전기적으로 접속되고, 제 4 트랜지스터의 소스 또는 드레인의 다른 쪽은, 제 6 배선과 전기적으로 접속되고, 제 4 트랜지스터의 게이트는 제 7 배선과 전기적으로 접속된 촬상 장치다.
광전 변환 소자는 i형 반도체를 갖고, 평면시에 있어서, 제 1~제 4 트랜지스터의 각각과 i형 반도체가 서로 겹치는 면적, 용량 소자와 i형 반도체가 서로 겹치는 면적, 및 제 1~제 7 배선의 각각과 i형 반도체가 서로 겹치는 면적의 합계 면적은, i형 반도체의 면적의 35% 이하인 것이 바람직하다.
제 1~제 4 트랜지스터는, 채널이 형성되는 반도체에 산화물 반도체를 사용하는 것이 바람직하다.
또한, 제 1~제 4 트랜지스터에 사용하는 반도체는, 광전 변환 소자가 갖는 i형 반도체와 상이한 금제대폭을 가져도 좋다.
또는, 본 발명의 일 형태는, 적어도 제 1 및 제 2 광전 변환 소자를 갖는 촬상 장치이며, 제 1 및 제 2 광전 변환 소자는 i형 반도체를 갖고, 제 1 광전 변환 소자가 갖는 i형 반도체와, 제 2 광전 변환 소자가 갖는 i형 반도체는, n형 반도체 또는 p형 반도체를 개재(介在)하여 인접하는 것을 특징으로 하는 촬상 장치다.
본 발명의 일 형태에 의하여, 다이내믹 레인지가 향상된 촬상 장치 등을 제공할 수 있다. 또는, 촬상된 화상의 품질이 향상된 촬상 장치 등을 제공할 수 있다. 또는, 촬상 간격이 짧은 촬상 장치 등을 제공할 수 있다. 또는, 소비전력이 적은 촬상 장치 등을 제공할 수 있다. 또는, 생산성이 양호한 촬상 장치 등을 제공하는 것을 과제의 하나로 한다. 또는, 신규한 촬상 장치 또는 신규한 반도체 장치 등을 제공할 수 있다.
또한, 이들의 효과의 기재는, 다른 효과의 존재를 방지하는 것이 아니다. 또한, 본 발명의 일 형태는, 반드시 이들의 효과의 모두를 가질 필요는 없다. 또한, 이들 이외의 효과는 명세서, 도면, 청구항 등의 기재로부터, 저절로 명백해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터, 이들 이외의 효과를 추출하는 것이 가능하다.
도 1은 본 발명의 일 형태의 촬상 장치의 구성예를 설명하는 도면.
도 2는 주변 회로의 구성예를 설명하는 도면.
도 3은 화소의 구성예를 설명하는 도면.
도 4는 화소 구동 회로의 평면 및 화소의 회로도.
도 5는 화소의 구성예를 설명하는 사시도.
도 6은 화소를 매트릭스상으로 배치한 예를 나타낸 도면.
도 7은 매트릭스상으로 배치한 화소의 회로 구성예를 설명하는 도면.
도 8은 광전 변환 소자를 매트릭스상으로 배치한 예를 나타낸 도면.
도 9는 화소의 구성예를 설명하는 도면.
도 10은 화소의 구성예를 설명하는 도면.
도 11은 촬상 장치의 구성예를 설명하는 도면.
도 12는 트랜지스터의 일례를 설명하는 도면.
도 13은 에너지 밴드 구조를 설명하는 도면.
도 14는 트랜지스터의 일례를 설명하는 도면.
도 15는 회로 구성의 일례를 설명하는 도면.
도 16은 회로 구성의 일례를 설명하는 도면.
도 17은 회로 구성의 일례를 설명하는 도면.
도 18은 트랜지스터의 일 형태를 설명하는 도면.
도 19는 트랜지스터의 일 형태를 설명하는 도면.
도 20은 트랜지스터의 일 형태를 설명하는 도면.
도 21은 트랜지스터의 일 형태를 설명하는 도면.
도 22는 트랜지스터의 일 형태를 설명하는 도면.
도 23은 용량 소자의 일 형태를 설명하는 도면.
도 24는 본 발명의 일 형태에 따른 전자 기기를 설명하는 도면.
이하에서는, 본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 자세한 것을 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해된다. 또한, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다. 또한, 실시형태를 설명하기 위한 모든 도면에 있어서, 동일 부분 또는 마찬가지의 기능을 갖는 부분에는 동일의 부호를 붙이고, 그 반복의 설명은 생략하는 경우가 있다.
또한, 본 명세서 등에 있어서 "전극"이나 "배선"의 용어는, 이들의 구성 요소를 기능적으로 한정하는 것이 아니다. 예를 들어, "전극"은 "배선"의 일부로서 사용될 수 있고, 그 역도 또한 마찬가지다. 또한, "전극"이나 "배선"의 용어는, 복수의 "전극"이나 "배선"이 일체가 되어 형성되는 경우 등도 포함한다.
또한, 본 명세서 등에 있어서, X와 Y가 접속된다고 명시적으로 기재되는 경우는, X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접 접속되는 경우가 본 명세서 등에 개시(開示)되는 것으로 한다. 따라서, 소정의 접속 관계, 예를 들어, 도면 또는 문장에 나타내어진 접속 관계에 한정되지 않고, 도면 또는 문장에 나타내어진 접속 관계 이외의 것도 도면 또는 문장에 기재되는 것으로 한다.
여기서, X, Y는, 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층, 등)인 것으로 한다.
X와 Y가 직접적으로 접속되는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가, X와 Y 사이에 접속되지 않는 경우이며, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)를 개재하지 않고, X와 Y가 접속되는 경우다.
X와 Y가 전기적으로 접속되는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가, X와 Y 사이에 1개 이상 접속되는 것이 가능하다. 또한, 스위치는, 온 오프가 제어되는 기능을 갖는다. 즉, 스위치는, 도통 상태(온 상태), 또는, 비도통 상태(오프 상태)가 되어, 전류를 흘릴지 여부를 제어하는 기능을 갖는다. 또는, 스위치는, 전류를 흘리는 경로를 선택하여 전환하는 기능을 갖는다. 또한, X와 Y가 전기적으로 접속되는 경우는, X와 Y가 직접적으로 접속되는 경우를 포함하는 것으로 한다.
X와 Y가 기능적으로 접속되는 경우의 일례로서는, X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어, 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(DA 변환 회로, AD 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 바꾸는 레벨시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가 X와 Y 사이에 하나 이상 접속되는 것이 가능하다. 또한, 일례로서 X와 Y 사이에 다른 회로를 끼워도, A로부터 출력된 신호가 B로 전달되는 경우는, X와 Y는 기능적으로 접속되는 것으로 한다. 또한, X와 Y가 기능적으로 접속되는 경우는, X와 Y가 직접적으로 접속되는 경우와, X와 Y가 전기적으로 접속되는 경우를 포함하는 것으로 한다.
또한, X와 Y가 전기적으로 접속된다고 명시적으로 기재되는 경우는, X와 Y가 전기적으로 접속되는 경우(즉, X와 Y 사이에 다른 소자 또는 다른 회로를 끼워 접속되는 경우)와, X와 Y가 기능적으로 접속되는 경우(즉, X와 Y 사이에 다른 회로를 끼워 기능적으로 접속되는 경우)와, X와 Y가 직접 접속되는 경우(즉, X와 Y 사이에 다른 소자 또는 다른 회로를 끼우지 않고 접속되는 경우)가, 본 명세서 등에 개시되는 것으로 한다. 즉, 전기적으로 접속된다고 명시적으로 기재되는 경우에는, 단순히 접속된다고만 명시적으로 기재되는 경우와 마찬가지의 내용이, 본 명세서 등에 개시되는 것으로 한다.
또한, 예를 들어, 트랜지스터의 소스(또는 제 1 단자 등)가, Z1을 개재하여(또는 개재하지 않고), X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이, Z2를 개재하여(또는 개재하지 않고), Y와 전기적으로 접속되는 경우나, 트랜지스터의 소스(또는 제 1 단자 등)가, Z1의 일부와 직접적으로 접속되고, Z1의 다른 일부가 X와 직접적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이, Z2의 일부와 직접적으로 접속되고, Z2의 다른 일부가 Y와 직접적으로 접속되는 경우에서는, 이하와 같이 표현할 수 있다.
예를 들어, "X와 Y와 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)은, 서로 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 순서로 전기적으로 접속된다."고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는, X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 순서대로 전기적으로 접속된다"고 표현할 수 있다. 또는, "X는 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 개재하여, Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는, 이 접속 순서로 제공된다"고 표현할 수 있다. 이들의 예와 마찬가지의 표현 방법을 사용하여, 회로 구성에서의 접속의 순서에 대하여 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와, 드레인(또는 제 2 단자 등)을 구별하여, 기술적 범위를 결정할 수 있다.
또는, 다른 표현 방법으로서, 예를 들어, "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로를 통하여 X와 전기적으로 접속되고, 제 1 접속 경로는 제 2 접속 경로를 갖지 않고, 제 2 접속 경로는 트랜지스터를 개재한 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등) 사이의 경로이고, 제 1 접속 경로는 Z1을 통한 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로를 통하여 Y와 전기적으로 접속되고, 제 3 접속 경로는 제 2 접속 경로를 갖지 않고, 제 3 접속 경로는 Z2를 통한 경로다"고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로에 의하여 Z1을 통하여 X와 전기적으로 접속되고, 제 1 접속 경로는 제 2 접속 경로를 갖지 않고, 제 2 접속 경로는 트랜지스터를 통한 접속 경로를 갖고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로에 의하여 Z2를 통하여 Y와 전기적으로 접속되고, 제 3 접속 경로는 제 2 접속 경로를 갖지 않는다"고 표현할 수 있다. 또는 "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 전기적 경로에 의하여 Z1을 통하여 X와 전기적으로 접속되고, 제 1 전기적 경로는 제 2 전기적 경로를 갖지 않고, 제 2 전기적 경로는 트랜지스터의 소스(또는 제 1 단자 등)로부터 트랜지스터의 드레인(또는 제 2 단자 등)으로의 전기적 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 전기적 경로에 의하여 Z2를 통하여 Y와 전기적으로 접속되고, 제 3 접속 경로는 제 4 접속 경로를 갖지 않고, 제 4 전기적 경로는 트랜지스터의 드레인(또는 제 2 단자 등)으로부터 트랜지스터의 소스(또는 제 1 단자 등)로의 전기적 경로다"고 표현할 수 있다. 이들의 예와 마찬가지의 표현 방법을 사용하여, 회로 구성에서의 접속 경로에 대하여 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여, 기술적 범위를 결정할 수 있다.
또한, 이들 표현 방법은 일례이며, 이들 표현 방법에 한정되지 않는다. 여기서, X, Y, Z1, Z2는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
또한, 회로도상에서는 독립되어 있는 구성 요소끼리가 전기적으로 접속되어 있는 것처럼 도시되어 있는 경우라도, 하나의 구성 요소가 복수의 구성 요소의 기능을 겸비하고 있는 경우도 있다. 예를 들어 배선의 일부가 전극으로서도 기능하는 경우에는 하나의 도전막이 배선의 기능 및 전극의 기능의 양쪽 구성 요소의 기능을 겸비한다. 따라서, 본 명세서에 있어서의 전기적으로 접속이란, 이러한 하나의 도전막이 복수의 구성 요소의 기능을 겸비하는 경우도 그 범주에 포함한다.
또한, 본 명세서 등에서 각종 기판을 사용하여 트랜지스터를 형성할 수 있다. 기판의 종류는 특정한 것에 한정되지 않는다. 그 기판의 일례로서는 반도체 기판(예를 들어 단결정 기판 또는 실리콘 기판), SOI 기판, 유리 기판, 석영 기판, 플라스틱 기판, 금속 기판, 스테인리스·스틸 기판, 스테인리스·스틸·포일을 갖는 기판, 텅스텐 기판, 텅스텐·포일을 갖는 기판, 가요성 기판, 접합 필름, 섬유상 재료를 포함한 종이 또는 기재 필름(base material film) 등이 있다. 유리 기판의 일례로서는, 바륨보로실리케이트 유리, 알루미노보로실리케이트 유리, 또는 소다 석회 유리 등이 있다. 가요성 기판의 일례로서는, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에터설폰(PES)으로 대표되는 플라스틱, 또는 아크릴 등 가요성을 갖는 합성 수지 등이 있다. 접합 필름의 일례로서는 폴리플루오린화바이닐 또는 염화 바이닐 등의 바이닐, 폴리프로필렌, 폴리에스터 등이 있다. 기재 필름의 일례로서는, 폴리에스터, 폴리아마이드, 폴리이미드, 무기 증착 필름, 또는 종이류 등이 있다. 특히 반도체 기판, 단결정 기판, 또는 SOI 기판 등을 사용하여 트랜지스터를 제조함으로써, 특성, 사이즈, 또는 형상 등의 편차가 적고, 전류 능력이 높고, 사이즈가 작은 트랜지스터를 제조할 수 있다. 이러한 트랜지스터에 의하여 회로를 구성하면, 회로의 저소비전력화 또는 회로의 고집적화를 도모할 수 있다.
또한, 어떤 기판을 사용하여 트랜지스터를 형성하고 나서 다른 기판에 트랜지스터를 전치하여, 다른 기판 위에 트랜지스터를 배치하여도 좋다. 트랜지스터가 전치되는 기판의 일례로서는, 상술한 트랜지스터를 형성할 수 있는 기판에 더하여, 종이 기판, 셀로판 기판, 석재 기판, 목재 기판, 천 기판(천연 섬유(비단, 면, 삼), 합성 섬유(나일론, 폴리우레탄, 폴리에스터) 또는 재생 섬유(아세테이트, 큐프라, 레이온, 재생 폴리에스터) 등을 포함함), 피혁 기판, 또는 고무 기판 등이 있다. 이들 기판을 사용함으로써, 특성이 양호한 트랜지스터의 형성, 소비전력이 작은 트랜지스터의 형성, 깨지기 어려운 장치의 제조, 내열성의 부여, 경량화, 또는 박형화를 도모할 수 있다.
또한, 도면 등에 있어서 나타내는 각 구성의 위치, 크기, 범위 등은 발명의 이해를 용이하게 하기 위하여 실제의 위치, 크기, 범위 등을 나타내지 않는 경우가 있다. 그러므로, 개시된 발명은 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되지 않는다. 예를 들어, 실제의 제조 공정에서 에칭 등의 처리에 의하여 레지스트 마스크 등이 의도하지 않게 감소되는 경우가 있지만, 이해하기 쉽게 하기 위하여 생략하여 나타내는 경우가 있다.
또한, 특히 상면도("평면도"라고도 함)에 있어서, 도면을 이해하기 쉽게 하기 위하여, 일부의 구성 요소의 기재를 생략하는 경우가 있다. 또한, 일부의 숨은선 등의 기재를 생략하는 경우가 있다.
또한, 본 명세서 등에 있어서 "위"나 "아래"의 용어는 구성 요소의 위치 관계가 바로 위 또는 바로 아래이며, 또한 직접 접촉되는 것에 한정되는 것이 아니다. 예를 들어, "절연층 A 위의 전극 B"의 표현이면, 절연층 A 위에 전극 B가 직접 접촉하여 형성되어 있을 필요는 없고, 절연층 A와 전극 B 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
또한, 소스 및 드레인의 기능은 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화하는 경우 등, 동작 조건 등에 따라 서로 바뀌기 때문에, 어느 쪽이 소스 또는 드레인인지를 한정하기가 어렵다. 그러므로, 본 명세서에서는 소스 및 드레인이라는 용어는 서로 바꿔서 사용할 수 있는 것으로 한다.
또한, 본 명세서에 있어서, "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한, "대략 평행"이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치된 상태를 말한다. 또한, "수직" 및 "직교"란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다. 또한, "대략 수직"이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치된 상태를 말한다.
또한, 전압은 어느 전위와 기준 전위(예를 들어, 접지 전위(GND 전위) 또는 소스 전위)의 전위차를 가리키는 경우가 많다. 따라서, 전압을 전위로 바꿔 말할 수 있다.
또한, 반도체의 불순물이란, 예를 들어 반도체를 구성하는 주성분 이외를 말한다. 예를 들어, 농도가 0.1atomic% 미만인 원소는 불순물이라고 할 수 있다. 불순물이 포함되면, 예를 들어, 반도체의 DOS(Density of State)가 높게 되거나, 캐리어 이동도가 저하되거나, 결정성이 저하되는 등이 일어나는 경우가 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 제 1족 원소, 제 2족 원소, 제 13족 원소, 제 14족 원소, 제 15족 원소, 주성분 이외의 전이 금속 등이 있고, 특히 예를 들어 수소(물에도 포함됨), 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 질소 등이 있다. 산화물 반도체의 경우, 예를 들어, 수소 등 불순물이 혼입됨으로써 산소 결손이 형성되는 경우가 있다. 또한, 반도체가 실리콘막인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 산소, 수소를 제외한 제 1족 원소, 제 2족 원소, 제 13족 원소, 제 15족 원소 등이 있다.
또한, 본 명세서 등에서 "제 1", "제 2" 등의 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이며, 공정 순서 또는 적층 순서 등 어떤 순서나 순위를 가리키는 것이 아니다. 또한, 본 명세서 등에서 서수사가 붙어 있지 않은 용어라도, 구성 요소의 혼동을 피하기 위하여 청구범위에서 서수사가 붙는 경우가 있다. 또한, 본 명세서 등에서 서수사가 붙어 있는 용어라도 청구범위에서 상이한 서수사가 붙는 경우가 있다. 또한, 본 명세서 등에서 서수사가 붙어 있는 용어라도 청구범위 등에서 서수사가 생략되는 경우가 있다.
또한, "채널 길이"란, 예를 들어 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 겹치는 영역, 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 또한, 하나의 트랜지스터에 있어서 채널 길이가 모든 영역에서 같은 값이 된다고 한정할 수는 없다. 즉, 하나의 트랜지스터의 채널 길이는 하나의 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서는 채널 길이란, 채널이 형성되는 영역에서의 어느 한 값, 최대값, 최소값, 또는 평균값으로 한다.
또한, "채널 폭"이란, 예를 들어 반도체(또는 트랜지스터가 온 상태일 때에 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 겹치는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인이 마주하는 부분의 길이를 말한다. 또한, 하나의 트랜지스터에 있어서, 채널 폭이 모든 영역에서 같은 값이 된다고 한정할 수는 없다. 즉, 하나의 트랜지스터의 채널 폭은 하나의 값으로 정해지지 않는 경우가 있다. 그러므로 본 명세서에서는 채널 폭이란, 채널이 형성되는 영역에서의 어느 한 값, 최대값, 최소값, 또는 평균값으로 한다.
또한, 트랜지스터의 구조에 따라서는 실제로 채널이 형성되는 영역에서의 채널 폭(이하, 실효적인 채널 폭이라고 부름)과, 트랜지스터의 상면도에서 나타내어지는 채널 폭(이하, 외견상의 채널 폭이라고 부름)이 상이한 경우가 있다. 예를 들어, 입체적인 구조를 갖는 트랜지스터에서는 실효적인 채널 폭이 트랜지스터의 상면도에 나타내어지는 외견상의 채널 폭보다 크게 되어, 이로 인한 영향을 무시할 수 없는 경우가 있다. 예를 들어, 미세하고 입체적인 구조를 갖는 트랜지스터에서는 반도체 상면에 형성되는 채널 영역의 비율에 대하여 반도체 측면에 형성되는 채널 영역의 비율이 크게 되는 경우가 있다. 이 경우에는 상면도에 나타내어지는 외견상의 채널 폭보다 실제로 채널이 형성되는 실효적인 채널 폭이 크게 된다.
그런데, 입체적인 구조를 갖는 트랜지스터에서는 실효적인 채널 폭을 실측하여 어림잡기 어려운 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 어림잡기 위해서는 반도체의 형상을 미리 알고 있다는 가정이 필요하다. 따라서, 반도체의 형상을 정확히 알 수 없는 경우에는 실효적인 채널 폭을 정확히 측정하기 어렵다.
그래서, 본 명세서에서는 트랜지스터의 상면도에서 반도체와 게이트 전극이 겹치는 영역에서의, 소스와 드레인이 마주하는 부분의 길이인 외견상의 채널 폭을 "서라운드 채널 폭(SCW: Surrounded Channel Width)"이라고 부르는 경우가 있다. 또한, 본 명세서에서는 단순히 채널 폭이라고 기재한 경우에는 서라운드 채널 폭 또는 외견상의 채널 폭을 가리키는 경우가 있다. 또는, 본 명세서에서는 단순히 채널 폭이라고 기재된 경우에는 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상의 채널 폭, 서라운드 채널 폭 등은 단면 TEM상 등을 취득하여 이 화상을 해석하는 것 등에 의하여 값을 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도나 채널 폭당 전류값 등을 계산하여 산출하는 경우, 서라운드 채널 폭을 사용하여 계산하는 경우가 있다. 이 경우에는 실효적인 채널 폭을 사용하여 계산하는 경우와는 상이한 값이 되는 경우가 있다.
또한, 본 명세서 등에 있어서, 고전원 전위 V DD(이하, 단순히 "V DD" 또는 "H전위"라고도 함)란 저전원 전위 V SS보다 높은 전위의 전원 전위를 나타낸다. 또한 저전원 전위 V SS(이하, 단순히 "V SS" 또는 "L전위"라고도 함)는 고전원 전위 V DD보다 낮은 전위의 전원 전위를 나타낸다. 또한, 접지 전위를 V DD 또는 V SS로서 사용할 수도 있다. 예를 들어 V DD가 접지 전위인 경우에는 V SS는 접지 전위보다 낮은 전위이고, V SS가 접지 전위인 경우에는 V DD는 접지 전위보다 높은 전위다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태의 촬상 장치에 대하여, 도면을 참조하여 설명한다.
<촬상 장치(100)의 구성예>
도 1의 (A)는, 본 발명의 일 형태의 촬상 장치(100)의 구성예를 나타낸 평면도다. 촬상 장치(100)는, 화소부(110)와, 제 1 회로(260), 제 2 회로(270), 제 3 회로(280), 및 제 4 회로(290)를 갖는다. 화소부(110)는, p행 q열(p 및 q는 2 이상의 자연수)의 매트릭스상으로 배치된 복수의 화소(111)(촬상 소자)를 갖는다. 제 1 회로(260)~제 4 회로(290)는 복수의 화소(111)에 접속되고, 복수의 화소(111)를 구동하기 위한 신호를 공급하는 기능을 갖는다. 또한, 본 명세서 등에 있어서, 제 1 회로(260)~제 4 회로(290) 등을 "주변 회로" 또는 "구동 회로"라고 부르는 경우가 있다. 예를 들어, 제 1 회로(260)는 주변 회로의 일부라고 말할 수 있다.
예를 들어, 제 1 회로(260) 또는 제 4 회로(290)는, 화소(111)로부터 출력된 아날로그 신호를 처리하는 기능을 갖는다. 예를 들어, 도 2에 나타낸 바와 같이, 제 1 회로(260)에 신호 처리 회로(261), 열 구동 회로(262), 출력 회로(263) 등을 제공하여도 좋다.
또한, 도 2에 나타낸 신호 처리 회로(261)는, 열마다 제공된 회로(264)를 갖는다. 회로(264)는, 노이즈의 제거, 아날로그-디지털 변환 등의 신호 처리를 행하는 기능을 가질 수 있다. 도 2에 나타낸 회로(264)는 아날로그-디지털 변환의 기능을 갖는다. 신호 처리 회로(261)는 열 병렬형(칼럼형) 아날로그-디지털 변환 장치로서 기능할 수 있다.
회로(264)는, 콤퍼레이터(264a)와 카운터 회로(264b)를 갖는다. 콤퍼레이터(264a)는, 열마다 제공된 배선(123)으로부터 입력되는 아날로그 신호와, 배선(267)으로부터 입력되는 참조용 전위 신호(예를 들어, 램프파 신호)의 전위를 비교하는 기능을 갖는다. 카운터 회로(264b)는, 배선(268)으로부터 클록 신호가 입력된다. 카운터 회로(264b)는, 콤퍼레이터(264a)에서의 비교 동작에 의하여 제 1 값이 출력되는 기간을 계측하여, 계측 결과를 N 비트 디지털 값으로서 유지하는 기능을 갖는다.
열 구동 회로(262)는, 열 선택 회로, 수평 구동 회로 등으로도 불린다. 열 구동 회로(262)는, 신호를 판독하는 열을 선택하는 선택 신호를 생성한다. 열 구동 회로(262)는, 시프트 레지스터 등으로 구성할 수 있다. 열 구동 회로(262)에 의하여 열이 순차적으로 선택되어, 선택된 열의 회로(264)로부터 출력된 신호가 배선(269)을 개재하여 출력 회로(263)에 입력된다. 배선(269)은 수평 전송선으로서 기능할 수 있다.
출력 회로(263)에 입력된 신호는, 출력 회로(263)에서 처리되어, 촬상 장치(100)의 외부에 출력된다. 출력 회로(263)는, 예를 들어 버퍼 회로로 구성할 수 있다. 또한, 출력 회로(263)는, 촬상 장치(100)의 외부에 신호를 출력하는 타이밍을 제어할 수 있는 기능을 가져도 좋다.
또한, 예를 들어, 제 2 회로(270) 또는 제 3 회로(280)는 신호를 판독하는 화소(111)를 선택하는 선택 신호를 생성하여 출력하는 기능을 갖는다. 또한, 제 2 회로(270) 또는 제 3 회로(280)를 행 선택 회로, 또는 수직 구동 회로라고 부르는 경우가 있다.
주변 회로는, 적어도, 논리 회로, 스위치, 버퍼, 증폭 회로, 또는 변환 회로의 하나를 갖는다. 주변 회로에 사용되는 트랜지스터 등은, 후술하는 광전 변환 소자(136)를 형성하는 반도체의 다른 일부를 사용하여 형성되어도 좋다. 또한, 주변 회로에 사용하는 트랜지스터 등은, 후술하는 화소 구동 회로(112)를 형성하는 반도체의 다른 일부를 사용하여 형성하여도 좋다. 또한, 주변 회로에 사용하는 트랜지스터 등은, 이들의 트랜지스터 등을 조합하여 사용하여도 좋다. 또한, 주변 회로의 일부 또는 전부를 IC 등의 반도체 장치로 실장하여도 좋다.
또한, 주변 회로는, 제 1 회로(260)~제 4 회로(290) 중, 적어도 하나를 생략하여도 좋다. 예를 들어, 제 1 회로(260) 또는 제 4 회로(290)의 한쪽의 기능을, 제 1 회로(260) 또는 제 4 회로(290)의 다른 쪽에 부가하여, 제 1 회로(260) 또는 제 4 회로(290)의 한쪽을 생략하여도 좋다. 또한, 예를 들어, 제 2 회로(270) 또는 제 3 회로(280)의 한쪽의 기능을, 제 2 회로(270) 또는 제 3 회로(280)의 다른 쪽에 부가하여, 제 2 회로(270) 또는 제 3 회로(280)의 한쪽을 생략하여도 좋다. 또한, 예를 들어, 제 1 회로(260)~제 4 회로(290) 중 어느 하나에, 다른 회로의 기능을 부가하여, 제 1 회로(260)~제 4 회로(290) 중 어느 하나 이외를 생략하여도 좋다.
또한, 도 1의 (B)에 나타낸 바와 같이, 촬상 장치(100)가 갖는 화소부(110)에 있어서 화소(111)를 기울여, 비스듬히 배치하여도 좋다. 화소(111)를 기울여 배치함으로써, 행 방향 및 열 방향의 화소 간격(피치)을 짧게 할 수 있다. 이에 의하여, 촬상 장치(100)로 촬상된 화상의 품질을 더 높일 수 있다.
［화소(111)의 구성예]
화소(111)의 구성예에 대하여, 도 3~도 5를 사용하여 설명한다. 화소(111)는, 트랜지스터(131), 트랜지스터(132), 트랜지스터(133), 트랜지스터(134), 용량 소자(135), 및 광전 변환 소자(136) 등의 기능 소자를 갖는다. 또한, 화소(111)를 구성하는 기능 소자 중, 광전 변환 소자(136) 이외의 기능 소자로 구성한 회로를 화소 구동 회로(112)라고 부른다. 또한, 화소 구동 회로(112)는 광전 변환 소자(136)와 전기적으로 접속된다. 화소 구동 회로(112)는, 광전 변환 소자(136)의 수광량에 따른 아날로그 신호를 생성하는 기능을 갖는다.
도 3의 (A)는, 화소(111)의 평면도다. 도 3의 (B)는, 광전 변환 소자(136)의 평면도다. 도 4의 (A)는, 화소 구동 회로(112)의 평면도다. 도 4의 (B)는, 화소(111)의 회로도다. 도 5는, 화소(111)의 구성을 설명하는 사시도다. 화소(111)는, 광전 변환 소자(136)의 위에 화소 구동 회로(112)를 갖는다.
광전 변환 소자(136)는, p형 반도체(221), i형 반도체(222), 및 n형 반도체(223)를 갖는다. 광전 변환 소자(136)는, 평면시에 있어서, p형 반도체(221)와 n형 반도체(223) 사이에 i형 반도체(222)를 끼워 형성된다. 또한, 광전 변환 소자(136)는 i형 반도체(222)를 제공하지 않고 p형 반도체(221)와 n형 반도체(223)로 구성할 수도 있지만, 광전 변환 소자(136)에 i형 반도체(222)를 제공함으로써 수광 감도를 높일 수 있다.
또한, 진성 반도체(i형 반도체)는, 이상적으로는, 불순물을 포함하지 않고 페르미 레벨이 금제대의 거의 중앙에 위치하는 반도체이지만, 본 명세서 등에서는, 도너가 되는 불순물 또는 억셉터가 되는 불순물을 첨가하여, 페르미 레벨이 금제대의 거의 중앙에 위치하도록 한 반도체도 진성 반도체에 포함한다. 또한, 도너가 되는 불순물 또는 억셉터가 되는 불순물을 포함하는 반도체라도, 진성 반도체로서 기능할 수 있는 상태의 반도체라면 상기 반도체는 진성 반도체에 포함된다.
p형 반도체(221) 및 n형 반도체(223)는 평면시에 있어서 빗살 형상으로 형성되고, i형 반도체(222)를 개재하여 맞물리도록 형성되는 것이 바람직하다. p형 반도체(221) 및 n형 반도체(223)를 빗살 형상으로 함으로써, p형 반도체(221)와 n형 반도체(223)가 마주하는 거리(D)를 길게 할 수 있다. 또한, 거리(D)는, 평면시에 있어서 p형 반도체(221)와 n형 반도체(223)에 끼워진 i형 반도체(222)의 중앙을 통하는 선의 길이라고도 할 수 있다. 거리(D)를 길게 함으로써, 광전 변환 소자(136)의 검출 감도를 높일 수 있다. 따라서 검출 감도가 높은 촬상 장치(100)를 제공할 수 있다. 도 3의 (B)에, 거리(D)의 위치를 파선으로 나타낸다. 또한, 화소(111)에서 가시광을 검출하는 경우, 평면시에서의 p형 반도체(221)로부터 n형 반도체(223)까지의 거리(E)(i형 반도체(222)의 폭)는, 800nm 이상으로 하는 것이 바람직하다(도 3의 (B) 참조).
트랜지스터(131)의 소스 또는 드레인의 한쪽은 배선(123)과 전기적으로 접속되고, 소스 또는 드레인의 다른 쪽은, 트랜지스터(132)의 소스 또는 드레인의 한쪽과 전기적으로 접속된다. 트랜지스터(131)의 게이트는 배선(125)과 전기적으로 접속된다. 트랜지스터(132)의 소스 또는 드레인의 다른 쪽은 배선(124)과 전기적으로 접속되고, 트랜지스터(132)의 게이트는 노드(152)와 전기적으로 접속된다. 트랜지스터(133)의 소스 또는 드레인의 한쪽은 배선(122)과 전기적으로 접속되고, 소스 또는 드레인의 다른 쪽은 노드(152)와 전기적으로 접속된다. 트랜지스터(133)의 게이트는 배선(126)과 전기적으로 접속된다. 트랜지스터(134)의 소스 또는 드레인의 한쪽은 노드(151)와 전기적으로 접속되고, 소스 또는 드레인의 다른 쪽은 노드(152)와 전기적으로 접속된다. 트랜지스터(134)의 게이트는 배선(127)과 전기적으로 접속된다. 광전 변환 소자(136)(포토다이오드)의 한쪽의 전극(예를 들어, 캐소드)은 노드(151)와 전기적으로 접속되고, 다른 쪽의 전극(예를 들어, 애노드)은 배선(121)과 전기적으로 접속된다(도 4의 (A), 도 4의 (B) 참조).
노드(152)는 전하 축적부로서 기능한다. 또한, 트랜지스터(134)는 광전 변환 소자(136)의 수광량에 따른 전하를 노드(152)에 전송하기 위한 전송 트랜지스터로서 기능할 수 있다. 또한, 트랜지스터(133)는 노드(152)의 전위를 리셋하기 위한 리셋 트랜지스터로서 기능할 수 있다. 또한, 트랜지스터(132)는 노드(152)에 축적된 전하를 증폭하는 증폭 트랜지스터로서 기능할 수 있다. 또한, 트랜지스터(131)는 트랜지스터(132)로 증폭된 신호를 판독하기 위한 판독 트랜지스터로서 기능할 수 있다.
광전 변환 소자(136) 및 화소 구동 회로(112)에 의하여 생성된 아날로그 신호는 배선(123)에 공급된다. 또한, 예를 들어, 배선(121)은 전위(VPD)를 공급하는 기능을 갖는다. 예를 들어, 배선(122)은 전위(VRS)를 공급하는 기능을 갖는다. 예를 들어, 배선(124)은 전위(VPI)를 공급하는 기능을 갖는다. 예를 들어, 배선(125)은 전위(SEL)를 공급하는 기능을 갖는다. 예를 들어, 배선(126)은 전위(PR)를 공급하는 기능을 갖는다. 예를 들어, 배선(127)은 전위(TX)를 공급하는 기능을 갖는다. 예를 들어, 배선(128)은 전위(VPI)를 공급하는 기능을 갖는다.
또한, 본 실시형태에서는 배선(121)은 화소(111)의 외주부를 둘러싸도록, 망상으로 제공된다. 배선(121)은 p형 반도체(221)와 전기적으로 접속된다. 배선(121)을 망상으로 제공함으로써 화소부(110) 내의 배선(121)의 전위 편차를 저감하여, 촬상 장치(100)의 동작을 안정시켜, 촬상 장치(100)의 신뢰성을 높일 수 있다. 또한, 트랜지스터(134)의 소스 또는 드레인의 한쪽을 배선(129)과 전기적으로 접속하고, 배선(129)을 n형 반도체(223)와 전기적으로 접속하여도 좋다(도 5 참조). 또한, 트랜지스터(131)의 소스 또는 드레인의 한쪽을 배선(141)과 전기적으로 접속하고, 배선(141)을 배선(123)과 전기적으로 접속하여도 좋다. 또한, 트랜지스터(132)의 소스 또는 드레인의 다른 쪽을 배선(142)과 전기적으로 접속하고, 배선(142)을 배선(124)과 전기적으로 접속하여도 좋다. 또한, 트랜지스터(133)의 소스 또는 드레인의 한쪽을 배선(143)과 전기적으로 접속하고, 배선(143)을 배선(122)과 전기적으로 접속하여도 좋다. 또한, 용량 소자(135)의 다른 쪽의 전극을 배선(144)과 전기적으로 접속하고, 배선(144)을 배선(145)과 전기적으로 접속하고, 배선(145)을 배선(121)과 전기적으로 접속하여도 좋다. 또한, 본 실시형태에서는 배선(124)과 교차하며, 또한, 전기적으로 접속하는 배선(128)을 제공하는 예를 나타낸다. 배선(128)을 제공함으로써, 화소부(110) 내의 배선(124)의 전위 편차를 저감하여, 촬상 장치(100)의 동작을 안정시켜, 촬상 장치(100)의 신뢰성을 높일 수 있다. 또한, 용량 소자(135)로서 트랜지스터의 기생 용량을 사용하여도 좋다.
또한, 화소(111)를 구성하는 기능 소자, 배선(전극)은, 가능한 한 p형 반도체(221) 및/또는 n형 반도체(223)의 위에 형성하여, 가능한 한 i형 반도체(222)와 겹치지 않도록 하는 것이 바람직하다. 구체적으로는, 평면시에서의 i형 반도체(222)와 기능 소자 및 배선이 겹치는 면적을, 평면시에서의 i형 반도체(222)의 면적의 바람직하게는 35% 이하, 더 바람직하게는 20% 이하, 더욱 바람직하게는 10% 이하로 하면 좋다. 바꿔 말하면, 평면시에 있어서, i형 반도체(222) 전체의 면적에 대한 실제로 수광 가능한 면적의 비율("유효 개구율"이라고도 함)이 바람직하게는 65% 이상, 더 바람직하게는 80% 이상, 더욱 바람직하게는 90% 이상으로 하면 좋다. 유효 개구율을 높여서 i형 반도체(222)의 노출 면적을 늘림으로써, 촬상 장치(100)의 검출 감도를 높일 수 있다. 또한, 촬상 장치(100)의 다이내믹 레인지를 높일 수 있다.
복수의 화소(111)를 매트릭스상으로 배치하는 예를 도 6 및 도 7에 나타낸다. 도 6은, 화소(111)를, 3행(n~n+2행) 2열(m 및 m+1열)의 매트릭스상으로 배치한 예를 나타낸 평면도다. 도 7은, 도 6에 대응하는 회로도다. 도 6 및 도 7에서는, m열과 m+1열(예를 들어 홀수 열과 짝수 열)에서 화소(111)의 구성을 좌우 바꿔서 경면대칭으로 하는 예를 나타낸다.
또한, n행째의 배선(128)을, 전위(VPI)를 공급하는 기능을 갖는 배선(124)과 전기적으로 접속하고, n+1행째의 배선(128)을, 전위(VRS)를 공급하는 기능을 갖는 배선(122)과 전기적으로 접속한다. 이와 같이, 배선(128)과 전기적으로 접속하는 배선(122) 또는 배선(124)을 일정 주기마다 바꿈으로써, 화소부(110) 내의 전위(VPI) 및 전위(VRS)의 전위 편차를 저감하여, 촬상 장치(100)의 동작을 안정시켜, 촬상 장치(100)의 신뢰성을 높일 수 있다.
도 8은, 화소(111)가 갖는 광전 변환 소자(136)를, 3행(n~n+2행) 2열(m 및 m+1열)의 매트릭스상으로 배치한 예를 나타낸 평면도다. 광전 변환 소자(136)는, 화소(111)마다 반도체층을 분리하지 않고 형성할 수 있다. 구체적으로는, 화소부(110) 내 전체에 반도체층을 형성하여, 이온 주입법이나, 이온 도핑법 등을 사용하여 상기 반도체층 내에 p형 반도체(221), n형 반도체(223), 및 i형 반도체(222)로서 기능하는 영역을 형성할 수 있다. 또한, 화소마다 i형 반도체(222)를 p형 반도체(221)로 둘러쌈으로써, 인접 화소 사이의 i형 반도체(222)와의 전기적인 간섭을 방지할 수 있다. 광전 변환 소자(136)를 구성하는 반도체층을 화소마다 분리할 필요가 없기 때문에, 광전 변환 소자(136)를 효율 좋게 화소(111) 내에 제공할 수 있다. 따라서 촬상 장치(100)의 수광 감도를 높일 수 있다.
또한, p형 반도체(221)를, 전원 공급을 공급하는 배선의 일부로서 사용하여도 좋다. p형 반도체(221)를, 전원 공급을 공급하는 배선의 일부로서 사용함으로써, 화소부(110) 내의 전원 전위의 편차를 경감할 수 있다. 또한, p형 반도체(221)와 n형 반도체(223)를, 서로 바꿔서 사용하여도 좋다.
［컬러 필터 등]
촬상 장치(100)가 갖는 화소(111)를 부화소로서 사용하여, 복수의 화소(111) 각각에 상이한 파장역의 광을 투과하는 필터(컬러 필터)를 제공함으로써, 컬러 화상 표시를 실현하기 위한 정보를 취득할 수 있다.
도 9의 (E)는, 컬러 화상을 취득하기 위한 화소(111)의 일례를 나타낸 평면도다. 도 9의 (E)는, 적(R)의 파장역을 투과하는 컬러 필터가 제공된 화소(111)(이하, "화소(111R)"라고도 함), 녹(G)의 파장역을 투과하는 컬러 필터가 제공된 화소(111)(이하, "화소(111G)"라고도 함) 및 청(B)의 파장역을 투과하는 컬러 필터가 제공된 화소(111)(이하, "화소(111B)"라고도 함)를 갖는다. 화소(111R), 화소(111G), 화소(111B)를 합쳐서 하나의 화소(113)로서 기능시킨다.
또한, 화소(111)에 사용되는 컬러 필터는, 적(R), 녹(G), 청(B)에 한정되지 않고, 도 9의 (A)에 나타낸 바와 같이, 각각 시안(C), 황(Y) 및 마젠타(M)의 광을 투과하는 컬러 필터를 사용하여도 좋다. 하나의 화소(113)에 3종류의 상이한 파장역의 광을 검출하는 화소(111)를 제공함으로써 풀 컬러 화상을 취득할 수 있다.
도 9의 (B)는, 각각 적(R), 녹(G) 및 청(B)의 광을 투과하는 컬러 필터가 제공된 화소(111)에 더하여, 황(Y)의 광을 투과하는 컬러 필터가 제공된 화소(111)를 갖는 화소(113)를 예시한다. 도 9의 (C)는, 각각 시안(C), 황(Y) 및 마젠타(M)의 광을 투과하는 컬러 필터가 제공된 화소(111)에 더하여, 청(B)의 광을 투과하는 컬러 필터가 제공된 화소(111)를 갖는 화소(113)를 예시한다. 하나의 화소(113)에 4종류의 상이한 파장역의 광을 검출하는 화소(111)를 제공함으로써, 취득한 화상의 색의 재현성을 더 높일 수 있다.
또한, 예를 들어, 화소(111R), 화소(111G), 및 화소(111B)의 화소수비(또는 수광 면적비)는, 반드시 1:1:1일 필요는 없다. 도 9의 (D)에 나타낸 바와 같이, 화소수비(수광 면적비)를 적:녹:청=1:2:1로 하는 Bayer 배열로 하여도 좋다. 또한, 화소수비(수광 면적비)를 적:녹:청=1:6:1로 하여도 좋다.
또한, 화소(113)에 제공하는 화소(111)는 하나라도 좋지만, 2개 이상이 바람직하다. 예를 들어, 같은 파장역을 검출하는 화소(111)를 2개 이상 제공함으로써, 용장(冗長)성을 높이고, 촬상 장치(100)의 신뢰성을 높일 수 있다.
또한, 필터로서 가시광의 파장 이하의 파장을 갖는 광을 흡수 또는 반사하여, 적외광을 투과하는 IR(IR: Infrared) 필터를 사용함으로써, 적외광을 검출하는 촬상 장치(100)를 실현할 수 있다. 또한, 필터로서 가시광의 파장 이상의 파장을 갖는 광을 흡수 또는 반사하여, 자외광을 투과하는 UV(UV: Ultra Violet) 필터를 사용함으로써, 자외광을 검출하는 촬상 장치(100)를 실현할 수 있다. 또한, 필터로서 방사선을 자외광이나 가시광으로 변환하는 신틸레이터를 사용함으로써, 촬상 장치(100)를 X선이나 γ선 등을 검출하는 방사선 검출기로서 기능시킬 수도 있다.
또한, 필터(602)로서 ND(ND: Neutral Density) 필터(감광 필터)를 사용하면, 광전 변환 소자(수광 소자)에 많은 광량의 광이 입사할 때에 생기는, 출력이 포화하는 현상(이하, "출력포화"라고도 함)을 방지할 수 있다. 감광량이 상이한 ND 필터를 조합하여 사용함으로써, 촬상 장치의 다이내믹 레인지를 크게 할 수 있다.
또한, 상술한 필터 이외에, 화소(113)에 렌즈를 제공하여도 좋다. 여기서, 도 10의 단면도를 사용하여, 화소(113), 필터(602), 렌즈(600)의 배치예를 설명한다. 렌즈(600)를 제공함으로써 입사광을 광전 변환 소자에 효율 좋게 수광시킬 수 있다. 구체적으로는, 도 10의 (A)에 나타낸 바와 같이, 화소(113)에 형성한 렌즈(600), 필터(602)(필터(602R), 필터(602G), 필터(602B)), 및 화소 구동 회로(112) 등을 통하여 광(660)을 광전 변환 소자(136)에 입사시키는 구조로 할 수 있다.
다만, 2점 쇄선으로 둘러싸인 영역에 나타낸 바와 같이, 화살표로 나타낸 광(660)의 일부가 배선층(604)의 일부에 의하여 차광되는 경우가 있다. 따라서, 도 10의 (B)에 나타낸 바와 같이 광전 변환 소자(136) 측에 렌즈(600) 및 필터(602)를 형성하여 입사광을 광전 변환 소자(136)에 효율 좋게 수광시키는 구조로 하여도 좋다. 광전 변환 소자(136) 측으로부터 광(660)을 입사시킴으로써 검출 감도가 높은 촬상 장치(100)를 제공할 수 있다.
본 실시형태는, 다른 실시형태에 기재된 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 2)
본 실시형태에서는 상기 실시형태에 나타낸 촬상 장치(100)를 고체 촬상 소자의 1종인 CMOS 이미지 센서로 구성하는 경우의 일례에 대하여, 도 11~도 15를 사용하여 설명한다. 도 11에 나타낸 화소 영역(251)은, 촬상 장치(100)가 갖는 화소(111)의 일부의 단면도다. 도 11에 나타낸 주변 회로 영역(252)은, 촬상 장치(100)가 갖는 주변 회로의 일부의 단면도다. 또한, 도 11에 나타낸 트랜지스터(134)의 확대도를 도 12의 (A)에 나타낸다. 또한, 도 11에 나타낸 용량 소자(135)의 확대도를 도 12의 (B)에 나타낸다. 또한, 도 11에 나타낸 트랜지스터(281)의 확대도를 도 14의 (A)에 나타낸다. 또한, 도 11에 나타낸 트랜지스터(282)의 확대도를 도 14의 (B)에 나타낸다.
본 실시형태에서 예시하는 촬상 장치(100)는, 기판(101) 위에 절연층(102)을 갖고, 절연층(102) 위에 pin형 접합이 형성된 광전 변환 소자(136)를 갖는다. 상기 실시형태에서 설명한 바와 같이, 광전 변환 소자(136)는 p형 반도체(221), i형 반도체(222), 및 n형 반도체(223)를 갖는다.
기판(101)으로서는, 유리 기판, 석영 기판, 사파이어 기판, 세라믹 기판, 금속 기판, 반도체 기판 등을 사용할 수 있다. 또한, 본 실시형태의 처리 온도에 견딜 수 있는 내열성을 갖는 플라스틱 기판을 사용하여도 좋다. 그 기판의 일례로서는, 반도체 기판(예를 들어 단결정 기판 또는 실리콘 기판), SOI(SOI: Silicon on Insulator) 기판, 유리 기판, 석영 기판, 플라스틱 기판, 금속 기판, 스테인리스·스틸 기판, 스테인리스·스틸·포일을 갖는 기판, 텅스텐 기판, 텅스텐·포일을 갖는 기판, 등이 있다. 유리 기판의 일례로서는, 바륨보로실리케이트 유리, 알루미노보로실리케이트 유리, 또는 소다 석회 유리 등이 있다.
또한, 광전 변환 소자(136) 및 화소 구동 회로(112)의 형성 후에, 기계 연마법이나 에칭법 등을 사용하여 기판(101)을 제거하여도 좋다. 기판(101)으로서 광전 변환 소자(136)에서 검출하는 광을 투과할 수 있는 재료를 사용하면, 기판(101) 측으로부터 광전 변환 소자(136)에 광을 입사할 수 있다.
절연층(102)은, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄 및 산화 탄탈럼 등의 산화물 재료나, 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등의 질화물 재료 등을, 단층 또는 다층으로 형성할 수 있다. 절연층(102)은, 스퍼터링법이나 CVD법, 열산화법, 도포법, 인쇄법 등을 사용하여 형성하는 것이 가능하다.
p형 반도체(221), i형 반도체(222), 및 n형 반도체(223)의 형성은, 예를 들어, 절연층(102) 위에 섬 형상의 i형 반도체(222)를 형성한 후에, i형 반도체(222)의 위에 마스크를 형성하여, i형 반도체(222)의 일부에 선택적으로 불순물 원소를 도입하여 실현할 수 있다. 불순물 원소의 도입은, 예를 들어, 이온 주입법이나, 이온 도핑법 등을 사용하여 행할 수 있다. 불순물 원소의 도입 후, 마스크를 제거한다.
p형 반도체(221), i형 반도체(222), 및 n형 반도체(223)는, 단결정 반도체, 다결정 반도체, 미결정 반도체, 나노크리스털 반도체, 세미 어모퍼스 반도체, 비정질 반도체, 등을 사용하여 형성할 수 있다. 예를 들어, 비정질 실리콘이나, 미결정 저마늄 등을 사용할 수 있다. 또한, 탄소화 실리콘이나 갈륨비소 등의 화합물 반도체를 사용할 수 있다.
p형 반도체(221), i형 반도체(222), 및 n형 반도체(223)를 형성하기 위한 재료로서 실리콘을 사용하는 경우, p형의 불순물 원소로서는, 예를 들어 제 13족 원소를 사용할 수 있다. 또한, n형의 불순물 원소로서는, 예를 들어 제 15족 원소를 사용할 수 있다.
또한, 예를 들어, 상기 반도체를 SOI에 의하여 형성하는 경우, 절연층(102)은 BOX층(BOX: Buried Oxide)이라도 좋다.
또한, 본 실시형태에 나타낸 촬상 장치(100)는, p형 반도체(221), i형 반도체(222), 및 n형 반도체(223) 위에 절연층(103)과 절연층(104)을 갖는다. 절연층(103) 및 절연층(104)은, 절연층(102)과 마찬가지의 재료 및 방법으로 형성할 수 있다. 또한, 절연층(103)과 절연층(104) 중 어느 한쪽을 생략하여도 좋고, 절연층을 더 적층하여도 좋다.
또한, 본 실시형태에 나타내는 촬상 장치(100)는, 절연층(104) 위에 평탄한 표면을 갖는 절연층(105)을 형성한다. 절연층(105)은, 절연층(102)과 마찬가지의 재료 및 방법으로 형성할 수 있다. 또한, 절연층(105)으로서, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인보론 유리) 등을 사용하여도 좋다. 또한, 절연층(105) 표면에 화학적 기계 연마(CMP: Chemical Mechanical Polishing) 처리(이하, "CMP 처리"라고도 함)를 행하여도 좋다. CMP 처리를 행함으로써 시료 표면의 요철을 저감하고, 이 후 형성되는 절연층이나 도전층의 피복성을 높일 수 있다.
또한, 절연층(103)~절연층(105)의 p형 반도체(221)와 겹치는 영역에 개구(224)가 형성되고, 절연층(103)~절연층(105)의 n형 반도체(223)와 겹치는 영역에 개구(225)가 형성된다. 또한, 개구(224) 및 개구(225) 중에, 콘택트 플러그(106)가 형성된다. 콘택트 플러그(106)는 절연층에 제공된 개구 내에 도전성 재료를 매몰시킴으로써 형성된다. 도전성 재료로서 예를 들어, 텅스텐, 폴리 실리콘 등의 매몰성이 높은 도전성 재료를 사용할 수 있다. 또한, 도시하지 않지만, 상기 재료의 측면 및 저면을 타이타늄층, 질화 타이타늄층 또는 이들의 적층 등으로 이루어지는 배리어층(확산 방지층)으로 덮을 수 있다. 이 경우, 배리어막도 포함하여 콘택트 플러그라고 하는 경우가 있다. 또한, 개구(224) 및 개구(225)는 그 수나 배치에 특별한 제약은 없다. 따라서 레이아웃의 자유도가 높은 촬상 장치를 실현할 수 있다.
또한, 절연층(105) 위에, 배선(121) 및 배선(129)이 형성된다. 배선(121)은, 개구(224)에 있어서, 콘택트 플러그(106)를 개재하여 p형 반도체(221)와 전기적으로 접속된다. 또한, 배선(129)은 개구(225)에 있어서, 콘택트 플러그(106)를 개재하여 n형 반도체(223)와 전기적으로 접속된다.
또한, 배선(121) 및 배선(129)을 덮고 절연층(107)이 형성된다. 절연층(107)은, 절연층(105)과 마찬가지의 재료 및 방법으로 형성할 수 있다. 또한, 절연층(107) 표면에 CMP 처리를 행하여도 좋다. CMP 처리를 행함으로써, 시료 표면의 요철을 저감하고, 이 후 형성되는 절연층이나 도전층의 피복성을 높일 수 있다.
배선(121) 및 배선(129)은, 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 망가니즈, 은, 탄탈럼, 또는 텅스텐으로 이루어지는 단체 금속, 또는 이들을 주성분으로 하는 합금을 단층 구조 또는 적층 구조로서 사용할 수 있다. 예를 들어, 망가니즈를 포함하는 구리막의 단층 구조, 타이타늄막 위에 알루미늄막을 적층하는 2층 구조, 텅스텐막 위에 알루미늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 타이타늄막 위에 구리막을 적층하는 2층 구조, 텅스텐막 위에 구리막을 적층하는 2층 구조, 타이타늄막 또는 질화 타이타늄막과, 그 타이타늄막 또는 질화 타이타늄막 위에 겹쳐서 알루미늄막 또는 구리막을 적층하여, 그 위에 타이타늄막 또는 질화 타이타늄막을 더 형성하는 3층 구조, 몰리브데넘막 또는 질화 몰리브데넘막과, 그 몰리브데넘막 또는 질화 몰리브데넘막 위에 겹쳐서 알루미늄막 또는 구리막을 적층하고, 그 위에 몰리브데넘막 또는 질화 몰리브데넘막을 더 형성하는 3층 구조, 텅스텐막 위에 구리막을 적층하여, 그 위에 텅스텐막을 더 형성하는 3층 구조 등이 있다. 또한, 알루미늄에, 타이타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크로뮴, 네오디뮴, 스칸듐으로부터 선택된 원소의 막 또는 복수를 조합한, 합금막 또는 질화막을 사용하여도 좋다.
또한, 인듐 주석 산화물, 아연 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 산소를 포함하는 도전성 재료, 질화 타이타늄, 질화 탄탈럼 등의 질소를 포함하는 도전성 재료를 사용하여도 좋다. 또한, 상술한 금속 원소를 포함하는 재료와, 산소를 포함하는 도전성 재료를 조합한 적층 구조로 할 수도 있다. 또한, 상술한 금속 원소를 포함하는 재료와, 질소를 포함하는 도전성 재료를 조합한 적층 구조로 할 수도 있다. 또한, 상술한 금속 원소를 포함하는 재료, 산소를 포함하는 도전성 재료, 및 질소를 포함하는 도전성 재료를 조합한 적층 구조로 할 수도 있다.
트랜지스터(134), 트랜지스터(289), 및 용량 소자(135)는, 절연층(108) 및 절연층(109)을 개재하여 절연층(107) 위에 형성된다. 도 11에 도시하지 않지만, 트랜지스터(131), 트랜지스터(132), 및 트랜지스터(133) 등도 절연층(108) 및 절연층(109)을 개재하여 절연층(107) 위에 형성된다. 또한, 본 실시형태에서는 트랜지스터(134), 및 트랜지스터(289)를 톱 게이트 구조의 트랜지스터로서 예시하였지만, 보텀 게이트 구조의 트랜지스터로 하여도 좋다. 도 11에 도시하지 않은 다른 트랜지스터도 마찬가지다.
또한, 상기 트랜지스터로서, 역스테거형의 트랜지스터나, 순스테거형의 트랜지스터를 사용하는 것도 가능하다. 또한, 채널이 형성되는 반도체층이 2개의 게이트 전극에 끼워진 구조의, 듀얼 게이트형 트랜지스터를 사용하는 것도 가능하다. 또한, 싱글 게이트 구조의 트랜지스터에 한정되지 않고, 복수의 채널 형성 영역을 갖는 멀티 게이트형 트랜지스터, 예를 들어 더블 게이트형 트랜지스터로 하여도 좋다.
또한, 상기 트랜지스터로서, 플레이너형, FIN형(핀형), TRI-GATE형(트라이 게이트형) 등의, 다양한 구성의 트랜지스터를 사용할 수 있다.
상기 트랜지스터는, 각각이 마찬가지인 구조를 가져도 좋고, 상이한 구조를 가져도 좋다. 트랜지스터의 사이즈(예를 들어, 채널 길이, 및 채널 폭) 등은, 각 트랜지스터로 적절히 조정하면 좋다. 촬상 장치(100)가 갖는 복수의 트랜지스터를 모두 같은 구조로 하는 경우는, 각각의 트랜지스터를 같은 공정으로 동시에 제작할 수 있다.
트랜지스터(134)는, 게이트 전극으로서 기능할 수 있는 전극(243)과, 소스 전극 또는 드레인 전극의 한쪽으로서 기능할 수 있는 전극(244)과, 소스 전극 또는 드레인 전극의 다른 쪽으로서 기능할 수 있는 전극(245)과, 게이트 절연층으로서 기능할 수 있는 절연층(117)과, 반도체층(242)을 갖는다.
또한, 도 11에서는 트랜지스터(134)의 소스 전극 또는 드레인 전극의 다른 쪽으로서 기능하는 전극(245)과, 용량 소자(135)의 한쪽의 전극으로서 기능할 수 있는 전극을, 양쪽 모두 전극(245)을 사용하여 형성한다. 다만, 본 발명의 일 형태는 이에 한정되지 않는다. 트랜지스터(134)의 소스 전극 또는 드레인 전극의 다른 쪽으로서 기능하는 전극과, 용량 소자(135)의 한쪽의 전극으로서 기능할 수 있는 전극을, 각각 상이한 전극을 사용하여 형성하여도 좋다.
또한, 용량 소자(135)는, 용량 소자(135)의 한쪽의 전극으로서 기능할 수 있는 전극(245)과, 다른 쪽의 전극으로서 기능할 수 있는 전극(273)이, 절연층(277) 및 반도체층(272c)을 개재하여 겹치는 구성을 갖는다. 또한, 전극(273)은 전극(243)과 동시에 형성할 수 있다. 또한, 절연층(277) 및 반도체층(272c)은 유전체로서 기능할 수 있다. 또한, 절연층(277)은 절연층(177)과 동시에 형성할 수 있다. 또한, 반도체층(272c)은 반도체층(242c)과 동시에 형성할 수 있다. 또한, 절연층(277)과 반도체층(272c)의 한쪽은 생략하여도 좋다.
절연층(108)은, 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등의 불순물의 확산을 방지하는 기능을 갖는 절연막을 사용하여 형성하는 것이 바람직하다. 상기 절연막으로서는, 산화 실리콘, 산화질화 실리콘, 질화 실리콘, 질화산화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 산화 알루미늄, 산화질화 알루미늄 등이 있다. 또한, 상기 절연막으로서, 질화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 산화 알루미늄 등을 사용함으로써, 광전 변환 소자(136) 측으로부터 확산되는 불순물이, 반도체층(242)으로 도달하는 것을 억제할 수 있다. 또한, 절연층(108)은, 스퍼터링법, CVD법, 증착법, 열 산화법 등에 의하여 형성할 수 있다. 절연층(108)은, 이들의 재료를 단층으로, 또는 적층하여 사용할 수 있다.
절연층(109)은 절연층(102)과 마찬가지의 재료 및 방법으로 형성할 수 있다. 또한, 반도체층(242)으로서 산화물 반도체를 사용하는 경우, 절연층(108)에 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 절연층을 사용하여 형성하는 것이 바람직하다. 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 절연층은, 가열에 의하여 산소의 일부가 이탈된다. 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 절연층은, 층의 표면 온도가 100℃ 이상 700℃ 이하, 바람직하게는 100℃ 이상 500℃ 이하의 가열 처리로 행해지는 TDS 분석에서, 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 바람직하게는3.0×1020atoms/cm3 이상인 절연층이다.
또한, 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 절연층은, 절연층에 산소를 첨가하는 처리를 수행하여 형성할 수도 있다. 산소를 첨가하는 처리는 산소 분위기하에 의한 가열 처리나, 이온 주입 장치, 이온 도핑 장치 또는 플라스마 처리 장치를 사용하여 행할 수 있다. 산소를 첨가하기 위한 가스로서는, 16O2 또는 18O2 등의 산소 가스, 아산화 질소 가스 또는 오존 가스 등을 사용할 수 있다. 또한, 본 명세서에서는 산소를 첨가하는 처리를 "산소 도핑 처리"라고도 한다.
트랜지스터(134), 트랜지스터(289) 등의 반도체층은, 단결정 반도체, 다결정 반도체, 미결정 반도체, 나노크리스털 반도체, 세미어모퍼스 반도체, 비정질 반도체 등을 사용하여 형성할 수 있다. 예를 들어, 비정질 실리콘이나, 미결정 저마늄 등을 사용할 수 있다. 또한, 탄소화 실리콘, 갈륨비소, 산화물 반도체, 질화물 반도체 등의 화합물 반도체나, 유기 반도체 등을 사용할 수 있다.
본 실시형태에서는 반도체층(242)으로서 산화물 반도체를 사용하는 예에 대하여 설명한다. 또한, 본 실시형태에서는 반도체층(242)을, 반도체층(242a), 반도체층(242b), 및 반도체층(242c)의 적층으로 하는 경우에 대하여 설명한다.
반도체층(242a), 반도체층(242b), 및 반도체층(242c)은, In 또는 Ga의 한쪽, 또는 양쪽을 포함하는 재료로 형성한다. 대표적으로는, In-Ga 산화물(In과 Ga을 포함하는 산화물), In-Zn 산화물(In과 Zn을 포함하는 산화물), In-M-Zn 산화물(In과, 원소 M과, Zn을 포함하는 산화물. 원소 M은, Al, Ti, Ga, Y, Zr, La, Ce, Nd 또는 Hf으로부터 선택된 1종류 이상의 원소이며, In보다 산소와의 결합력이 강한 금속 원소다)이 있다.
반도체층(242a) 및 반도체층(242c)은, 반도체층(242b)을 구성하는 금속 원소 중 1종류 이상의 같은 금속 원소를 포함하는 재료에 의하여 형성되는 것이 바람직하다. 이와 같은 재료를 사용하면 반도체층(242a)과 반도체층(242b)의 계면, 및 반도체층(242c)과 반도체층(242b)의 계면에 계면 준위가 생기기 어렵게 할 수 있다. 따라서 계면에서의 캐리어의 산란이나 포획이 생기기 어렵고, 트랜지스터의 전계 효과 이동도를 향상시키는 것이 가능해진다. 또한, 트랜지스터의 문턱 전압의 편차를 저감하는 것이 가능해진다. 따라서 양호한 전기 특성을 갖는 반도체 장치를 실현하는 것이 가능해진다.
반도체층(242a) 및 반도체층(242c)의 두께는, 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하로 한다. 또한, 반도체층(242b)의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하로 한다.
또한, 반도체층(242b)이 In-M-Zn 산화물이며, 반도체층(242a) 및 반도체층(242c)도 In-M-Zn 산화물일 때, 반도체층(242a) 및 반도체층(242c)을 In:M:Zn=x1:y1:z1[원자수비］, 반도체층(242b)을 In:M:Zn=x2:y2:z2[원자수비]로 하면, y1/x1이 y2/x2보다 크게 되도록 반도체층(242a), 반도체층(242c), 및 반도체층(242b)을 선택한다. 바람직하게는, y1/x1이 y2/x2보다 1.5배 이상 크게 되도록 반도체층(242a), 반도체층(242c), 및 반도체층(242b)을 선택한다. 더 바람직하게는, y1/x1이 y2/x2보다 2배 이상 크게 되도록 반도체층(242a), 반도체층(242c), 및 반도체층(242b)을 선택한다. 더 바람직하게는, y1/x1이 y2/x2보다 3배 이상 크게 되도록 반도체층(242a), 반도체층(242c) 및 반도체층(242b)을 선택한다. 이때, 반도체층(242b)에 있어서, y1이 x1 이상이면 트랜지스터에 안정된 전기 특성을 부여할 수 있기 때문에 바람직하다. 다만, y1이 x1의 3배 이상이 되면, 트랜지스터의 전계 효과 이동도가 저하되기 때문에, y1은 x1의 3배 미만이면 바람직하다. 반도체층(242a) 및 반도체층(242c)을 상기 구성으로 함으로써, 반도체층(242a) 및 반도체층(242c)을, 반도체층(242b)보다 산소 결손이 생기기 어려운 층으로 할 수 있다.
또한, 반도체층(242a) 및 반도체층(242c)이 In-M-Zn 산화물일 때, In과 원소 M의 함유율은, 바람직하게는 In이 50atomic% 미만, 원소 M이 50atomic% 이상, 더 바람직하게는 In이 25atomic% 미만, 원소 M이 75atomic% 이상으로 한다. 또한, 반도체층(242b)이 In-M-Zn 산화물일 때, In과 원소 M의 함유율은 바람직하게는 In이 25atomic% 이상, 원소 M이 75atomic% 미만, 더욱 바람직하게는 In이 34atomic% 이상, 원소 M이 66atomic% 미만으로 한다.
예를 들어, In 또는 Ga을 포함하는 반도체층(242a), 및 In 또는 Ga을 포함하는 반도체층(242c)으로서 In:Ga:Zn=1:3:2, 1:3:4, 1:3:6, 1:6:4, 또는 1:9:6 등의 원자수비의 타깃을 사용하여 형성한 In-Ga-Zn 산화물이나, In:Ga=1:9 등의 원자수비의 타깃을 사용하여 형성한 In-Ga 산화물이나, 산화 갈륨 등을 사용할 수 있다. 또한, 반도체층(242b)으로서 In:Ga:Zn=3:1:2, 1:1:1, 5:5:6, 또는 4:2:4.1 등의 원자수비의 타깃을 사용하여 형성한 In-Ga-Zn 산화물을 사용할 수 있다. 또한, 반도체층(242a) 및 반도체층(242b)의 원자수비는 각각, 오차로서 상기 원자수비의 플러스마이너스 20%의 변동을 포함한다.
반도체층(242b)을 사용한 트랜지스터에 안정된 전기 특성을 부여하기 위해서는 반도체층(242b) 중의 불순물 및 산소 결손을 저감하여 고순도 진성화하여, 반도체층(242b)을 진성 또는 실질적으로 진성으로 볼 수 있는 산화물 반도체층으로 하는 것이 바람직하다. 또한, 적어도 반도체층(242b) 중의 채널 형성 영역이 진성 또는 실질적으로 진성으로 볼 수 있는 반도체층으로 하는 것이 바람직하다.
또한, 실질적으로 진성으로 볼 수 있는 산화물 반도체층이란, 산화물 반도체층 중의 캐리어 밀도가, 1×1017/cm3 미만, 1×1015/cm3 미만, 또는 1×1013/cm3 미만인 산화물 반도체층을 말한다.
[산화물 반도체의 에너지 밴드 구조]
여기서, 반도체층(242a), 반도체층(242b), 및 반도체층(242c)의 적층에 의하여 구성되는 반도체층(242)의 기능 및 그 효과에 대하여, 도 13에 나타낸 에너지 밴드 구조도를 사용하여 설명한다. 도 13은 도 12의 (A)에 C1-C2의 일점쇄선으로 나타낸 부위의 에너지 밴드 구조도다. 도 13은 트랜지스터(134)의 채널 형성 영역의 에너지 밴드 구조를 나타내고 있다.
도 13 중, Ec(382), Ec(383a), Ec(383b), Ec(383c), Ec(386)는, 각각, 절연층(109), 반도체층(242a), 반도체층(242b), 반도체층(242c), 절연층(117)의 전도대 하단의 에너지를 나타낸다.
여기서, 진공준위와 전도대 하단의 에너지의 차이("전자 친화력"이라고도 함)는, 진공준위와 가전자대 상단의 에너지의 차이(이온화 퍼텐셜이라고도 함)로부터 에너지 갭을 뺀 값이 된다. 또한, 에너지 갭은, 분광 엘립소미터(HORIBA JOBIN YVON사 UT-300)를 사용하여 측정할 수 있다. 또한, 진공준위와 가전자대 상단의 에너지 차이는 자외선광 전자 분광 분석(UPS: Ultraviolet Photoelectron Spectroscopy) 장치(PHI사 VersaProbe)를 사용하여 측정할 수 있다.
또한, 원자수비가 In:Ga:Zn=1:3:2의 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.5eV, 전자 친화력은 약 4.5eV다. 또한, 원자수비가 In:Ga:Zn=1:3:4의 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.4eV, 전자 친화력은 약 4.5eV다. 또한, 원자수비가 In:Ga:Zn=1:3:6의 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.3eV, 전자 친화력은 약 4.5eV다. 또한, 원자수비가 In:Ga:Zn=1:6:2의 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.9eV, 전자 친화력은 약 4.3eV다. 또한, 원자수비가 In:Ga:Zn=1:6:8의 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.5eV, 전자 친화력은 약 4.4eV다. 또한, 원자수비가 In:Ga:Zn=1:6:10의 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.5eV, 전자 친화력은 약 4.5eV다. 또한, 원자수비가 In:Ga:Zn=1:1:1의 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.2eV, 전자 친화력은 약 4.7eV다. 또한, 원자수비가 In:Ga:Zn=3:1:2의 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 2.8eV, 전자 친화력은 약 5.0eV다.
절연층(109)과 절연층(117)은 절연물이기 때문에, Ec(382)와 Ec(386)는, Ec(383a), Ec(383b), 및 Ec(383c)보다 진공준위에 가깝다(전자 친화력이 작다).
또한, Ec(383a)는, Ec(383b)보다 진공준위에 가깝다. 구체적으로는, Ec(383a)는, Ec(383b)보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상 또는 0.15eV 이상, 또한 2eV 이하, 1eV 이하, 0.5eV 이하 또는 0.4eV 이하 진공준위에 가까운 것이 바람직하다.
또한, Ec(383c)는 Ec(383b)보다 진공준위에 가깝다. 구체적으로는, Ec(383c)는 Ec(383b)보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상 또는 0.15eV 이상, 또한 2eV 이하, 1eV 이하, 0.5eV 이하 또는 0.4eV 이하 진공준위에 가까운 것이 바람직하다.
또한, 반도체층(242a)과 반도체층(242b)의 계면 근방, 및 반도체층(242b)과 반도체층(242c)의 계면 근방에서는, 혼합 영역이 형성되므로, 전도대 하단의 에너지는 연속적으로 변화한다. 즉, 이들의 계면에 있어서, 준위는 존재하지 않거나, 거의 없다.
따라서, 상기 에너지 밴드 구조를 갖는 적층 구조에 있어서, 전자는 반도체층(242b)을 주로 이동하는 것이 된다. 그러므로, 반도체층(242a)과 절연층(107)의 계면, 또는 반도체층(242c)과 절연층(117)의 계면에 준위가 존재한다고 하여도, 상기 준위는 전자의 이동에 거의 영향을 미치지 않는다. 또한, 반도체층(242a)과 반도체층(242b)의 계면, 및 반도체층(242c)과 반도체층(242b)의 계면에 준위가 존재하지 않거나, 거의 없기 때문에, 상기 영역에 있어서 전자의 이동을 저해하는 것도 없다. 따라서, 상기 산화물 반도체의 적층 구조를 갖는 트랜지스터(134)는, 높은 전계 효과 이동도를 실현할 수 있다.
또한, 도 13에 나타낸 바와 같이, 반도체층(242a)과 절연층(109)의 계면, 및 반도체층(242c)과 절연층(117)의 계면 근방에는 불순물이나 결함에 기인한 트랩 준위(390)가 형성될 수 있지만, 반도체층(242a), 및 반도체층(242c)이 있는 것에 의하여, 반도체층(242b)과 상기 트랩 준위를 멀리할 수 있다.
특히, 본 실시형태에 예시하는 트랜지스터(134)는, 반도체층(242b)의 상면과 측면이 반도체층(242c)과 접촉하여, 반도체층(242b)의 하면이 반도체층(242a)과 접촉하여 형성된다. 이와 같이, 반도체층(242b)을 반도체층(242a)과 반도체층(242c)으로 덮는 구성으로 함으로써, 상기 트랩 준위의 영향을 더욱 저감할 수 있다.
다만, Ec(383a) 또는 Ec(383c)와, Ec(383b)의 에너지 차이가 작은 경우, 반도체층(242b)의 전자가 상기 에너지 차이를 넘어 트랩 준위에 도달하는 것이 있다. 트랩 준위에 전자가 포획됨으로써, 절연층의 계면에 마이너스의 고정 전하가 생겨, 트랜지스터의 문턱 전압은 플러스 방향으로 시프트된다.
따라서, Ec(383a), 및 Ec(383c)와, Ec(383b)의 에너지 차이를, 각각 0.1eV 이상, 바람직하게는 0.15eV 이상으로 하면, 트랜지스터의 문턱 전압의 변동이 저감되어, 트랜지스터의 전기 특성을 양호한 것으로 할 수 있기 때문에 바람직하다.
또한, 반도체층(242a), 및 반도체층(242c)의 밴드갭은 반도체층(242b)의 밴드갭보다 넓은 것이 바람직하다.
본 발명의 일 형태에 따르면, 전기 특성의 편차가 적은 트랜지스터를 실현할 수 있다. 따라서 전기 특성의 편차가 적은 반도체 장치를 실현할 수 있다. 본 발명의 일 형태에 따르면, 신뢰성이 양호한 트랜지스터를 실현할 수 있다. 따라서 신뢰성이 양호한 반도체 장치를 실현할 수 있다.
또한, 산화물 반도체의 밴드갭은 2eV 이상이기 때문에, 채널이 형성되는 반도체층에 산화물 반도체를 사용한 트랜지스터는, 오프 전류를 매우 작게 할 수 있다. 구체적으로는, 채널 폭 1μm당 오프 전류를 실온 하에서 1×10-20A 미만, 바람직하게는 1×10-22A 미만, 더 바람직하게는 1×10-24A 미만으로 할 수 있다. 즉, 온 오프비를 20자릿수 이상 150자릿수 이하로 할 수 있다.
본 발명의 일 형태에 따르면, 소비전력이 적은 트랜지스터를 실현할 수 있다. 따라서 소비전력이 적은 촬상 장치나 반도체 장치를 실현할 수 있다.
또한, 반도체층에 산화물 반도체를 사용한 트랜지스터("OS 트랜지스터"라고도 함)는 오프 전류가 현저하게 낮기 때문에 트랜지스터(133) 및 트랜지스터(134)에 OS 트랜지스터를 사용함으로써, 용량 소자(135)를 작게 할 수 있다. 또는, 용량 소자(135)를 제공하지 않고, 트랜지스터 등의 기생 용량을 용량 소자(135) 대신에 사용할 수 있다. 따라서 광전 변환 소자(136)의 수광 가능 면적을 크게 할 수 있다.
본 발명의 일 형태에 따르면, 수광 감도가 높은 촬상 장치나 반도체 장치를 실현할 수 있다. 또한, 본 발명의 일 형태에 따르면, 다이내믹 레인지의 넓은 촬상 장치나 반도체 장치를 실현할 수 있다.
또한, 산화물 반도체는 밴드갭이 넓기 때문에, 산화물 반도체를 사용한 반도체 장치는 사용할 수 있는 환경의 온도 범위가 넓다. 본 발명의 일 형태에 따르면, 동작 온도 범위가 넓은 촬상 장치나 반도체 장치를 실현할 수 있다.
또한, 상술한 3층 구조는 일례다. 예를 들어, 반도체층(242a) 또는 반도체층(242c)의 한쪽을 형성하지 않는 2층 구조로 하여도 상관없다.
［산화물 반도체에 대하여]
여기서, 반도체층(242)에 적용 가능한 산화물 반도체막에 대하여 자세히 설명한다.
산화물 반도체막은, 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 대별된다. 비단결정 산화물 반도체막이란, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 비정질 산화물 반도체막 등을 말한다.
먼저, CAAC-OS막에 대하여 설명한다.
CAAC-OS막은 c축 배향된 복수의 결정부를 갖는 산화물 반도체막 중 하나다.
투과 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 CAAC-OS막의 명시야상 및 회절 패턴의 복합 해석상(고분해능 TEM상이라고도 함)을 관찰함으로써 복수의 결정부를 확인할 수 있다. 한편, 고분해능 TEM상에 의해서도 결정부끼리의 명확한 경계, 즉 결정립계(그레인 바운더리라고도 함)를 확인할 수 없다. 그러므로 CAAC-OS막은 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
시료면에 실질적으로 평행한 방향으로부터 CAAC-OS막의 단면의 고분해능 TEM상을 관찰하면, 결정부에서 금속 원자가 층상으로 배열된 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면에 평행하게 배열된다.
한편, 시료면과 대략 수직인 방향으로부터 CAAC-OS막의 평면의 고분해능 TEM상을 관찰하면, 결정부에서 금속 원자가 삼각 형상 또는 육각 형상으로 배열되는 것을 확인할 수 있다. 그러나, 상이한 결정부들 사이에서 금속 원자의 배열에 규칙성은 보이지 않는다.
CAAC-OS막에 대하여 X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조 해석을 행하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31° 근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하는 것을 확인할 수 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방의 피크에 더하여, 2θ가 36° 근방에도 피크가 나타나는 경우가 있다. 2θ가 36° 근방의 피크는 CAAC-OS막 중의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 가리킨다. CAAC-OS막은 2θ가 31° 근방에 피크를 나타내고, 2θ가 36° 근방에 피크를 나타내지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 전이 금속 원소 등, 산화물 반도체막의 주성분 이외의 원소다. 특히 실리콘 등의, 산화물 반도체막을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는, 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에 산화물 반도체막 내부에 포함되면 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체막에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
또한, CAAC-OS막은 결함 준위 밀도가 낮은 산화물 반도체막이다. 예를 들어, 산화물 반도체막 내의 산소 결손은 캐리어 트랩이 되거나, 수소를 포획함으로써 캐리어 발생원이 될 경우가 있다.
불순물 농도가 낮으며 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터는, 문턱 전압이 마이너스가 되는 전기 특성(노멀리 온이라고도 함)이 될 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터는 전기 특성의 변동이 작으며 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는, 방출할 때까지 걸리는 시간이 길어 마치 고정 전하처럼 행동하는 경우가 있다. 그러므로 불순물 농도가 높으며 결함 준위 밀도가 높은 산화물 반도체막을 사용한 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.
또한, CAAC-OS막을 사용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다.
다음에 미결정 산화물 반도체막에 대하여 설명한다.
미결정 산화물 반도체막은, 고분해능 TEM상에 있어서, 결정부를 확인할 수 있는 영역과, 명확한 결정부를 확인할 수 없는 영역을 갖는다. 미결정 산화물 반도체막에 포함되는 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 크기인 경우가 많다. 특히, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 갖는 산화물 반도체막을 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 부른다. 또한, nc-OS막은 예를 들어, 고분해능 TEM상에서는 결정립계를 명확하게 확인할 수 없는 경우가 있다.
nc-OS막은, 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS막은 상이한 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, 막 전체에서 배향성을 볼 수 없다. 따라서, nc-OS막은, 분석 방법에 따라서는 비정질 산화물 반도체막과 구별할 수 없는 경우가 있다. 예를 들어 nc-OS막에 대하여 결정부보다 큰 직경의 X선을 사용하는 XRD 장치를 사용하여 구조 해석을 행하면, out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또한, nc-OS막에 대하여, 결정부보다 큰 프로브 직경(예를 들어 50nm 이상)의 전자빔을 사용하는 전자 회절(제한 시야 전자 회절이라고도 함)을 행하면, 헤일로 패턴(halo pattern)과 같은 회절 패턴이 관측된다. 한편, nc-OS막에 대하여, 결정부의 크기와 가깝거나 결정부보다 작은 프로브 직경의 전자 빔을 사용하는 나노빔 전자 회절을 행하면, 스폿이 관측된다. 또한, nc-OS막에 대하여 나노빔 전자 회절을 행하면, 원을 그리듯이(고리 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, nc-OS막에 대하여 나노빔 전자 회절을 행하면, 고리 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
nc-OS막은 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 그러므로, nc-OS막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮게 된다. 다만, nc-OS막은 상이한 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, nc-OS막은 CAAC-OS막에 비하여 결함 준위 밀도가 높게 된다.
다음에 비정질 산화물 반도체막에 대하여 설명한다.
비정질 산화물 반도체막은, 막 내에서의 원자 배열이 불규칙하며, 결정부를 갖지 않는 산화물 반도체막이다. 석영과 같은 무정형 상태를 갖는 산화물 반도체막이 일례다.
비정질 산화물 반도체막은, 고분해능 TEM상에서 결정부를 확인할 수 없다.
비정질 산화물 반도체막에 대하여 XRD 장치를 사용한 구조 해석을 행하면, out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또한, 비정질 산화물 반도체막에 대하여 전자 회절을 행하면, 헤일로 패턴이 관측된다. 또한, 비정질 산화물 반도체막에 대하여 나노빔 전자 회절을 행하면, 스폿이 관측되지 않고 헤일로 패턴이 관측된다.
또한, 산화물 반도체막은 nc-OS막과 비정질 산화물 반도체막 사이의 물성을 나타내는 구조를 갖는 경우가 있다. 이러한 구조를 갖는 산화물 반도체막을 특히 a-like OS(amorphous-like Oxide Semiconductor)막이라고 부른다.
a-like OS막은 고분해능 TEM상에서 공동(보이드(void)라고도 함)이 관찰되는 경우가 있다. 또한, 고분해능 TEM상에 있어서, 결정부를 명확히 확인할 수 있는 영역과 결정부를 확인할 수 없는 영역을 갖는다. a-like OS막은 TEM에 의한 관찰 정도의 미량의 전자 조사에 의하여 결정화가 일어나서 결정부의 성장이 보이는 경우가 있다. 한편, 양질의 nc-OS막이라면, TEM에 의한 관찰 정도의 미량의 전자 조사에 의한 결정화는 거의 보이지 않는다.
또한, a-like OS막 및 nc-OS막의 결정부의 크기의 계측은 고분해능 TEM상을 사용하여 행할 수 있다. 예를 들어, InGaZnO4의 결정은 층상 구조를 가지며, In-O층 사이에 Ga-Zn-O층을 2층 갖는다. InGaZnO4의 결정의 단위 격자는 In-O층을 3층 갖고, 또한 Ga-Zn-O층을 6층 갖는, 총 9층이 c축 방향으로 층상으로 겹쳐진 구조를 갖는다. 따라서, 이들 근접하는 층끼리의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이며, 결정 구조 해석으로부터 그 값은 0.29nm라고 산출된다. 그러므로, 고분해능 TEM상에서의 격자 줄무늬에 주목하여, 격자 줄무늬의 간격이 0.28nm 이상 0.30nm 이하인 개소에서는 각각의 격자 줄무늬가 InGaZnO4의 결정의 a-b면에 대응한다.
또한, 산화물 반도체막은 구조마다 밀도가 상이한 경우가 있다. 예를 들어, 어떤 산화물 반도체막의 조성을 알 수 있으면, 이 조성과 같은 조성의 단결정의 밀도와 비교함으로써, 그 산화물 반도체막의 구조를 추정할 수 있다. 예를 들어, 단결정의 밀도에 대하여, a-like OS막의 밀도는 78.6% 이상 92.3% 미만이다. 또한, 예를 들어, 단결정의 밀도에 대하여, nc-OS막의 밀도 및 CAAC-OS막의 밀도는 92.3% 이상 100% 미만이다. 또한, 단결정의 밀도에 대하여 밀도가 78% 미만이 되는 산화물 반도체막은 성막하는 것 자체가 어렵다.
상기에 대하여 구체적인 예를 사용하여 설명한다. 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체막에서 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3이 된다. 따라서, 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체막에 있어서, a-like OS막의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이 된다. 또한, 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체막에서 nc-OS막의 밀도 및 CAAC-OS막의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이 된다.
또한, 같은 조성의 단결정이 존재하지 않는 경우가 있다. 이 경우, 조성이 상이한 단결정을 임의의 비율로 조합함으로써, 원하는 조성의 단결정에 상당하는 밀도를 산출할 수 있다. 원하는 조성의 단결정의 밀도는 조성이 상이한 단결정을 조합하는 비율에 대하여, 가중 평균을 사용하여 산출하면 좋다. 다만, 밀도는, 가능한 한 적은 종류의 단결정을 조합하여 산출되는 것이 바람직하다.
또한, 산화물 반도체막은 예를 들어, 비정질 산화물 반도체막, a-like OS막, 미결정 산화물 반도체막, CAAC-OS막 중 2종 이상을 갖는 적층막이라도 좋다.
그런데, 산화물 반도체막이 CAAC-OS막이더라도 부분적으로 nc-OS막 등과 마찬가지의 회절 패턴이 관측되는 경우가 있다. 따라서, CAAC-OS막의 양부는, 일정 범위에서의 CAAC-OS막의 회절 패턴이 관측되는 영역의 비율(CAAC화율이라고도 함)로 나타낼 수 있는 경우가 있다. 예를 들어, 양질의 CAAC-OS막이면, CAAC화율은 50% 이상, 바람직하게는 80% 이상, 더 바람직하게는 90% 이상, 더욱 바람직하게는 95% 이상이 되다. 또한 CAAC-OS막과 상이한 회절 패턴이 관측되는 영역을 비(非)CAAC화율이라고 표기한다.
반도체층(242a), 반도체층(242b), 및 반도체층(108c)에 적용 가능한 산화물 반도체의 일례로서, 인듐을 포함한 산화물을 들 수 있다. 산화물은 예를 들어 인듐을 포함하면, 캐리어 이동도(전자 이동도)가 높아진다. 또한, 산화물 반도체는 원소 M을 포함하는 것이 바람직하다. 원소 M은 바람직하게는 알루미늄, 갈륨, 이트륨 또는 주석 등으로 한다. 그 밖의 원소 M에 적용 가능한 원소로서는, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 이트륨, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등이 있다. 다만, 원소 M으로서 상술한 원소를 복수 조합하여도 좋은 경우가 있다. 원소 M은, 예를 들어 산소와의 결합 에너지가 높은 원소다. 원소 M은 예를 들어 산화물의 에너지 갭을 크게 하는 기능을 갖는 원소다. 또한, 산화물 반도체는 아연을 포함하면 바람직하다. 산화물이 아연을 포함하면, 예를 들어 산화물을 결정화시키기 쉬워진다.
다만, 산화물 반도체는 인듐을 포함하는 산화물에 한정되지 않는다. 산화물 반도체는 예를 들어, 아연 주석 산화물, 갈륨 주석 산화물, 갈륨 산화물이라도 좋다.
또한, 산화물 반도체는 에너지 갭이 큰 산화물을 사용한다. 산화물 반도체의 에너지 갭은 예를 들어 2.5eV 이상 4.2eV 이하, 바람직하게는 2.8eV 이상 3.8eV 이하, 더 바람직하게는 3eV 이상 3.5eV 이하로 한다.
아래에서는 산화물 반도체 중에서의 불순물의 영향에 대하여 설명한다. 또한, 트랜지스터의 전기 특성을 안정시키기 위해서는 산화물 반도체 내의 불순물 농도를 저감하여, 저캐리어 밀도화 및 고순도화시키는 것이 유효하다. 또한, 산화물 반도체의 캐리어 밀도는 1×1017개/cm3 미만, 1×1015개/cm3 미만, 또는 1×1013개/cm3 미만으로 한다. 산화물 반도체 중의 불순물 농도를 저감하기 위해서는 근접하는 막 중의 불순물 농도도 저감되는 것이 바람직하다.
예를 들어, 산화물 반도체 중의 실리콘은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다. 그러므로, 산화물 반도체 중의 실리콘 농도를, 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에서, 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 2×1018atoms/cm3 미만으로 한다.
또한, 산화물 반도체 중에 수소가 포함되면, 캐리어 밀도를 증대시키는 경우가 있다. 산화물 반도체의 수소 농도는 SIMS에 있어서 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 보다 바람직하게는 5×1018atoms/cm3 이하로 한다. 또한, 산화물 반도체 중에 질소가 포함되면 캐리어 밀도를 증대시키는 경우가 있다. 산화물 반도체의 질소 농도는 SIMS에 있어서, 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체의 수소 농도를 저감하기 위해서, 반도체층(242)과 접촉하는 절연층(109) 및 절연층(117)의 수소 농도를 저감하는 것이 바람직하다. 절연층(109) 및 절연층(117)의 수소 농도는 SIMS에 있어서, 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 보다 바람직하게는 5×1018atoms/cm3 이하로 한다. 또한, 산화물 반도체의 질소 농도를 저감하기 위하여 절연층(109) 및 절연층(117)의 질소 농도를 저감하는 것이 바람직하다. 절연층(109) 및 절연층(117)의 질소 농도는 SIMS에 있어서, 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하로 한다.
본 실시형태에서는, 먼저 절연층(109) 위에 반도체층(242a)을 형성하고, 반도체층(242a) 위에 반도체층(242b)을 형성한다.
또한, 산화물 반도체층의 성막에는 스퍼터링법을 사용하는 것이 바람직하다. 스퍼터링법으로서는 RF 스퍼터링법, DC 스퍼터링법, AC 스퍼터링법 등을 사용할 수 있다. DC 스퍼터링법 또는 AC 스퍼터링법은 RF 스퍼터링법보다 균일성 높게 성막할 수 있다.
본 실시형태에서는 반도체층(242a)으로서, In-Ga-Zn 산화물 타깃(In:Ga:Zn=1:3:2)을 사용하여 스퍼터링법에 의하여 두께 20nm의 In-Ga-Zn 산화물을 형성한다. 또한, 반도체층(242a)에 적용 가능한 구성 원소 및 조성은 이에 한정되지 않는다.
또한, 반도체층(242a) 형성 후에 산소 도핑 처리를 행하여도 좋다.
다음에, 반도체층(242a) 위에 반도체층(242b)을 형성한다. 본 실시형태에서는 반도체층(242b)으로서, In-Ga-Zn 산화물 타깃(In:Ga:Zn=1:1:1)을 사용하여 스퍼터링법에 의하여 두께 30nm의 In-Ga-Zn 산화물을 형성한다. 또한, 반도체층(242b)에 적용 가능한 구성 원소 및 조성은 이에 한정되지 않는다.
또한, 반도체층(242b) 형성 후에 산소 도핑 처리를 수행하여도 좋다.
다음에, 반도체층(242a) 및 반도체층(242b)에 포함되는 수분 또는 수소 등의 불순물을 더 저감하여 반도체층(242a) 및 반도체층(242b)을 고순도화하기 위하여 가열 처리를 수행하여도 좋다.
예를 들어 감압 분위기하, 질소나 희가스 등의 불활성 분위기하, 산화성 분위기하, 또는 초건조 에어(CRDS(캐비티 링 다운 레이저 분광법) 방식의 노점계를 사용하여 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기) 분위기하에서 반도체층(242a) 및 반도체층(242b)에 가열 처리를 수행한다. 또한, 산화성 분위기란, 산소, 오존 또는 질화 산소 등의 산화성 가스를 10ppm 이상 함유하는 분위기를 말한다. 또한, 불활성 분위기란, 상술한 산화성 가스가 10ppm 미만이고, 이 외에 질소 또는 희가스로 충전된 분위기를 말한다.
또한, 가열 처리를 행함으로써, 불순물의 방출과 동시에 절연층(109)에 포함되는 산소를 반도체층(242a) 및 반도체층(242b)으로 확산시켜, 반도체층(242a) 및 반도체층(242b)의 산소 결손을 저감할 수 있다. 또한, 불활성 가스 분위기에서 가열 처리한 후에, 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 가열 처리를 행하여도 좋다. 또한, 가열 처리는 반도체층(242b)의 형성 후라면, 언제 수행하여도 좋다. 예를 들어, 반도체층(242b)의 선택적인 에칭 후에 가열 처리를 행하여도 좋다.
가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하로 행하면 좋다. 처리 시간은 24시간 이내로 한다. 24시간을 초과하는 가열 처리는 생산성의 저하를 초래하므로 바람직하지 않다.
다음에, 반도체층(242b) 위에 레지스트 마스크를 형성하고, 이 레지스트 마스크를 이용하여 반도체층(242a) 및 반도체층(242b)의 일부를 선택적으로 에칭한다. 이때, 절연층(109)의 일부가 에칭되어, 절연층(109)에 볼록부가 형성되는 경우가 있다.
반도체층(242a) 및 반도체층(242b)의 에칭은 드라이 에칭법이라도 좋고 웨트 에칭법이라도 좋고, 양쪽 모두를 사용하여도 좋다. 에칭이 종료된 후, 레지스트 마스크를 제거한다.
또한, 트랜지스터(134)는 반도체층(242b) 위에 반도체층(242b)의 일부와 접촉하여 전극(244) 및 전극(245)을 갖는다. 전극(244) 및 전극(245)(이들과 같은 층으로 형성되는 다른 전극 또는 배선을 포함함)은 배선(121)과 마찬가지의 재료 및 방법으로 형성할 수 있다.
또한, 트랜지스터(134)는 반도체층(242b), 전극(244), 및 전극(245) 위에 반도체층(242c)을 갖는다. 반도체층(242c)은 반도체층(242b), 전극(244), 및 전극(245) 각각의 일부와 접촉된다.
본 실시형태에서는 반도체층(242c)을 In-Ga-Zn 산화물 타깃(In:Ga:Zn=1:3:2)을 사용한 스퍼터링법에 의하여 형성한다. 또한, 반도체층(242c)에 적용 가능한 구성 원소 및 조성은 이에 한정되지 않는다. 예를 들어, 반도체층(242c)으로서 산화 갈륨을 사용하여도 좋다. 또한, 반도체층(242c)에 산소 도핑 처리를 수행하여도 좋다.
또한, 트랜지스터(241)는 반도체층(242c) 위에 절연층(117)을 갖는다. 절연층(117)은 게이트 절연층으로서 기능할 수 있다. 절연층(117)은 절연층(102)과 같은 재료 및 방법으로 형성할 수 있다. 또한, 절연층(117)에 산소 도핑 처리를 수행하여도 좋다.
반도체층(242c) 및 절연층(117)의 형성 후, 절연층(117) 위에 마스크를 형성하고, 반도체층(242c) 및 절연층(117)의 일부를 선택적으로 에칭하여 섬 형상의 반도체층(242c) 및 섬 형상의 절연층(117)으로 하여도 좋다.
또한, 트랜지스터(134)는 절연층(117) 위에 전극(243)을 갖는다. 전극(243)(이들과 같은 층으로 형성되는 다른 전극 또는 배선을 포함함)은 배선(121)과 같은 재료 및 방법으로 형성할 수 있다.
본 실시형태에서는 전극(243)을 전극(243a)과 전극(243b)의 적층으로 하는 예를 나타낸다. 예를 들어, 전극(243a)을 질화 탄탈럼으로 형성하고, 전극(243b)을 구리로 형성한다. 전극(243a)이 배리어층으로서 기능하여, 구리 원소의 확산을 방지할 수 있다. 따라서, 신뢰성이 높은 반도체 장치를 실현할 수 있다.
또한, 트랜지스터(241)는 전극(243)을 덮는 절연층(118)을 갖는다. 절연층(118)은 절연층(102)과 같은 재료 및 방법으로 형성할 수 있다. 또한, 절연층(118)에 산소 도핑 처리를 수행하여도 좋다. 또한, 절연층(118) 표면에 CMP 처리를 수행하여도 좋다.
또한, 절연층(118) 위에 절연층(119)을 갖는다. 절연층(119)은 절연층(105)과 같은 재료 및 방법으로 형성할 수 있다. 또한, 절연층(119) 표면에 CMP 처리를 수행하여도 좋다. CMP 처리를 수행함으로써, 시료 표면의 요철이 저감되어, 이 후에 형성되는 절연층이나 도전층의 피복성을 높일 수 있다. 또한, 절연층(119) 및 절연층(118)의 일부에 개구가 형성된다. 또한, 상기 개구 내에 콘택트 플러그가 형성된다.
또한, 절연층(119) 위에 배선(127), 및 배선(144)(이들과 같은 층으로 형성되는 다른 전극 또는 배선을 포함함)이 형성된다. 배선(144)은 절연층(119) 및 절연층(118)에 제공된 개구에서 콘택트 플러그를 통하여 전극(273)과 전기적으로 접속된다. 또한, 배선(127)은 절연층(119) 및 절연층(118)에 제공된 개구에서 콘택트 플러그를 통하여 전극(243)과 전기적으로 접속된다.
또한, 촬상 장치(100)는 배선(127), 및 배선(144)(이들과 같은 층으로 형성되는 다른 전극 또는 배선을 포함함)을 덮어 절연층(115)을 갖는다. 절연층(115)은 절연층(105)과 마찬가지의 재료 및 방법으로 형성할 수 있다. 또한, 절연층(115) 표면에 CMP 처리를 행하여도 좋다. CMP 처리를 행함으로써, 시료 표면의 요철이 저감되고, 이 후에 형성되는 절연층이나 도전층의 피복성을 높일 수 있다. 또한, 절연층(115)의 일부에 개구가 형성된다.
또한, 절연층(115) 위에 배선(122), 배선(123), 및 배선(266)(이들과 같은 층으로 형성되는 다른 전극 또는 배선을 포함함)이 형성된다.
또한, 배선(122), 배선(123), 및 배선(266)(이들과 같은 층으로 형성되는 다른 전극 또는 배선을 포함함)은 각각이 절연층 내에 형성된 개구 및 콘택트 플러그를 통하여, 다른 층의 배선 또는 다른 층의 전극과 전기적으로 접속될 수 있다.
또한, 배선(122), 배선(123), 및 배선(266)을 덮는 절연층(116)을 갖는다. 절연층(116)은 절연층(105)과 같은 재료 및 방법으로 형성할 수 있다. 또한, 절연층(116) 표면에 CMP 처리를 수행하여도 좋다.
주변 회로를 구성하는 트랜지스터의 일례로서, 도 11에 나타낸 트랜지스터(281)의 확대 단면도를 도 14의 (A)에 나타냈다. 또한, 도 11에 나타낸 트랜지스터(282)의 확대 단면도를 도 14의 (B)에 나타냈다. 본 실시형태에서는 일례로서 트랜지스터(281)가 p채널형 트랜지스터, 트랜지스터(282)가 n채널형 트랜지스터인 경우에 대하여 설명한다.
트랜지스터(281)는 채널이 형성되는 i형 반도체(283), p형 반도체(285), 절연층(286), 전극(287), 측벽(288)을 갖는다. 또한, i형 반도체(283) 중의 측벽(288)과 겹치는 영역에 저농도 p형 불순물 영역(284)을 갖는다.
트랜지스터(281)가 갖는 i형 반도체(283)는 광전 변환 소자(136)가 갖는 i형 반도체(222)와 동일 공정으로 동시에 형성할 수 있다. 또한, 트랜지스터(281)가 갖는 p형 반도체(285)는 광전 변환 소자(136)가 갖는 p형 반도체(221)와 동일 공정으로 동시에 형성할 수 있다.
절연층(286)은 게이트 절연층으로서 기능할 수 있다. 또한, 전극(287)은 게이트 전극으로서 기능할 수 있다. 저농도 p형 불순물 영역(284)은 전극(287) 형성 후, 측벽(288) 형성 전에, 전극(287)을 마스크로서 사용하여 불순물 원소를 도입함으로써 형성할 수 있다. 즉, 저농도 p형 불순물 영역(284)은 자기 정합 방식으로 형성할 수 있다. 또한, 저농도 p형 불순물 영역(284)은 p형 반도체(285)와 같은 도전형을 갖고, 도전형을 부여하는 불순물의 농도가 p형 반도체(285)보다 적다.
트랜지스터(282)는 트랜지스터(281)와 같은 구성을 갖지만, 저농도 p형 불순물 영역(284)과 p형 반도체(285) 대신에 저농도 n형 불순물 영역(294)과 n형 반도체(295)를 갖는 점이 상이하다.
또한, 트랜지스터(282)가 갖는 n형 반도체(295)는 광전 변환 소자(136)가 갖는 n형 반도체(223)와 동일 공정으로 동시에 형성할 수 있다. 또한, 트랜지스터(281)와 마찬가지로, 저농도 n형 불순물 영역(294)은 자기 정합 방식으로 형성할 수 있다. 또한, 저농도 n형 불순물 영역(294)은 n형 반도체(295)와 같은 도전형을 갖고, 도전형을 부여하는 불순물의 농도가 n형 반도체(295)보다 적다.
또한, 본 명세서 등에 개시된, 금속막, 반도체막, 무기 절연막 등 다양한 막은 스퍼터링법이나 플라스마 CVD법으로 형성할 수 있지만, 다른 방법, 예를 들어 열 CVD(Chemical Vapor Deposition)법에 의하여 형성하여도 좋다. 열 CVD법의 예로서 MOCVD(Metal Organic Chemical Vapor Deposition)법이나 ALD(Atomic Layer Deposition)법을 사용하여도 좋다.
열 CVD법은 플라스마를 사용하지 않는 성막 방법이기 때문에 플라스마 대미지로 인하여 결함이 생성되는 것이 없다는 이점을 갖는다.
열 CVD법은, 원료 가스와 산화제를 동시에 체임버 내에 공급하고, 체임버 내를 대기압 또는 감압하로 하고, 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 성막을 행하여도 좋다.
또한, ALD법은 체임버 내를 대기압 또는 감압하로 하고, 반응을 위한 원료 가스를 순차적으로 체임버에 도입하고, 이 가스 도입 절차를 반복함으로써 성막을 행하여도 좋다. 예를 들어, 각 스위칭 밸브(고속 밸브라고도 부름)를 전환하여 2종류 이상의 원료 가스를 순차적으로 체임버에 공급하고, 복수종의 원료 가스가 혼합되지 않도록 제 1 원료 가스와 동시 또는 그 후에 불활성 가스(아르곤 또는 질소 등) 등을 도입하고 제 2 원료 가스를 도입한다. 또한, 불활성 가스를 동시에 도입하는 경우에는 불활성 가스는 캐리어 가스가 되고, 또한, 제 2 원료 가스를 도입할 때에도 불활성 가스를 동시에 도입하여도 좋다. 또한, 불활성 가스를 도입하는 대신에 진공 배기에 의하여 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판 표면에 흡착되어 제 1 층이 성막되고, 나중에 도입되는 제 2 원료 가스와 반응하여 제 1 층 위에 제 2 층이 적층되어, 박막이 형성된다. 이 가스 도입 절차를 제어하면서 원하는 두께가 될 때까지 여러 번 반복함으로써, 단차 피복성이 뛰어난 박막을 형성할 수 있다. 박막의 두께는 가스 도입 절차를 반복하는 횟수에 따라 조절할 수 있기 때문에, 막 두께를 정밀하게 조절할 수 있어, 미세한 FET(Field Effect Transistor)를 제작하는 경우에 적합하다.
MOCVD법이나 ALD법 등의 열 CVD법은 여기까지 기재한 실시형태에 개시된 금속막, 반도체막, 무기 절연막 등 다양한 막을 형성할 수 있어, 예를 들어 In-Ga-Zn-O막을 성막하는 경우에는, 트라이메틸인듐, 트라이메틸갈륨, 및 다이메틸아연을 사용한다. 트라이메틸인듐의 화학식은 In(CH3)3이다. 또한 트라이메틸갈륨의 화학식은 Ga(CH3)3이다. 또한 다이메틸아연의 화학식은 Zn(CH3)2다. 또한, 이들 조합에 한정되지 않으며 트라이메틸갈륨 대신에 트라이에틸갈륨(화학식 Ga(C2H5)3)을 사용할 수도 있고, 다이메틸아연 대신에 다이에틸아연(화학식 Zn(C2H5)2)을 사용할 수도 있다.
예를 들어, ALD를 이용하는 성막 장치에 의하여 산화 하프늄막을 형성하는 경우에는 용매와 하프늄 전구체 화합물을 포함하는 액체(하프늄알콕사이드 용액, 대표적으로는 테트라키스다이메틸아마이드하프늄(TDMAH))를 기화시킨 원료 가스와, 산화제로서 오존(O3)의 2종류의 가스를 사용한다. 또한, 테트라키스다이메틸아마이드하프늄의 화학식은 Hf[N(CH3)2]4다. 또한, 다른 재료액으로서 테트라키스(에틸메틸아마이드)하프늄 등이 있다.
예를 들어, ALD를 이용하는 성막 장치에 의하여 산화 알루미늄막을 형성하는 경우에는, 용매와 알루미늄 전구체 화합물을 포함하는 액체(트라이메틸알루미늄(TMA) 등)를 기화시킨 원료 가스와, 산화제로서 H2O의 2종류의 가스를 사용한다. 또한, 트라이메틸알루미늄의 화학식은 Al(CH3)3이다. 또한, 다른 재료액으로서는 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵테인다이오네이트) 등이 있다.
예를 들어, ALD를 이용하는 성막 장치에 의하여 산화 실리콘막을 형성하는 경우에는, 헥사클로로다이실레인을 피형성면에 흡착시켜, 흡착물에 포함되는 염소를 제거하고, 산화성 가스(O2, 일산화이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들어, ALD를 이용하는 성막 장치에 의하여 텅스텐막을 성막하는 경우에는 WF6 가스와 B2H6 가스를 순차적으로 반복하여 도입함으로써 초기 텅스텐막을 형성하고 나서, WF6 가스와 H2 가스를 순차적으로 반복하여 도입함으로써 텅스텐막을 형성한다. 또한, B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
예를 들어, ALD를 이용하는 성막 장치에 의하여 산화물 반도체막, 예를 들어 In-Ga-Zn-O막을 성막하는 경우에는 In(CH3)3 가스와 O3 가스를 순차적으로 반복하여 도입하여 In-O층을 형성하고 나서, Ga(CH3)3 가스와 O3 가스를 순차적으로 반복하여 도입하여 GaO층을 형성하고, 더구나 이 후 Zn(CH3)2 가스와 O3 가스를 순차적으로 반복하여 도입하여 ZnO층을 형성한다. 또한, 이들 층의 순서는 이 예에 한정되지 않는다. 또한, 이들 가스를 사용하여 In-Ga-O층이나 In-Zn-O층, Ga-Zn-O층 등의 혼합 화합물층을 형성하여도 좋다. 또한, O3 가스 대신에 Ar 등의 불활성 가스를 물로 버블링하여 얻어진 H2O 가스를 사용하여도 좋지만 H를 포함하지 않는 O3 가스를 사용하는 것이 바람직하다. 또한, In(CH3)3 가스 대신에 In(C2H5)3 가스를 사용하여도 좋다. 또한, Ga(CH3)3 가스 대신에 Ga(C2H5)3 가스를 사용하여도 좋다. 또한, In(CH3)3 가스 대신에 In(C2H5)3 가스를 사용하여도 좋다. 또한, Zn(CH3)2 가스를 사용하여도 좋다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 3)
주변 회로 및 화소 회로에, OR 회로, AND 회로, NAND 회로, 및 NOR 회로 등의 논리 회로나, 인버터 회로, 버퍼 회로, 시프트 레지스터 회로, 플립플롭 회로, 인코더 회로, 디코더 회로, 증폭 회로, 아날로그 스위치 회로, 적분 회로, 미분 회로, 및 메모리 소자 등을 적절히 제공할 수 있다.
본 실시형태에서는 도 15의 (A)~도 15의 (E)를 사용하여, 주변 회로 및 화소 회로에 사용할 수 있는 CMOS 회로 등의 일례를 나타낸다. 또한, 도 15의 (A)~도 15의 (E)에 나타낸 회로도에서 산화물 반도체를 사용한 트랜지스터임을 명시하기 위하여 산화물 반도체를 사용한 트랜지스터의 회로 기호에 "OS"라는 기재를 부여하였다.
도 15의 (A)에 나타낸 CMOS 회로는 p채널형 트랜지스터(281)와 n채널형 트랜지스터(282)를 직렬로 접속하며, 또한 각각의 게이트를 접속한, 소위 인버터 회로의 구성예를 나타낸다.
도 15의 (B)에 나타낸 CMOS 회로는 p채널형 트랜지스터(281)와 n채널형 트랜지스터(282)를 병렬로 접속한, 소위 아날로그 스위치 회로의 구성예를 나타낸다.
도 15의 (C)에 나타낸 회로는 n채널형 트랜지스터(289)의 소스 또는 드레인의 한쪽을, p채널형 트랜지스터의 게이트 및 용량 소자(257)의 한쪽 전극에 접속한, 소위 메모리 소자의 구성예를 도시한 것이다. 또한, 도 15의 (D)에 나타낸 회로는 n채널형 트랜지스터(289)의 소스 또는 드레인의 한쪽을 용량 소자(257)의 한쪽 전극에 접속한, 소위 메모리 소자의 구성예를 나타낸다.
도 15의 (C) 및 도 15의 (D)에 나타낸 회로는 트랜지스터(289)의 소스 또는 드레인의 다른 쪽으로부터 입력된 전하를 노드(256)에 유지할 수 있다. 트랜지스터(289)에 산화물 반도체를 사용한 트랜지스터를 사용함으로써, 장기간에 걸쳐 노드(256)의 전하를 유지할 수 있다. 또한, 트랜지스터(281)를, 채널이 형성되는 반도체층에 산화물 반도체를 사용한 트랜지스터로 하여도 좋다.
도 15의 (E)에 나타낸 회로는 광 센서의 구성예를 나타낸 것이다. 도 15의 (E)에 있어서, 채널이 형성되는 반도체층에 산화물 반도체를 사용한 트랜지스터(292)의 소스 또는 드레인의 한쪽은 포토다이오드(291)와 전기적으로 접속되고, 트랜지스터(292)의 소스 또는 드레인의 다른 쪽은 노드(254)를 개재하여 트랜지스터(293)의 게이트와 전기적으로 접속된다. 채널이 형성되는 반도체층에 산화물 반도체를 사용한 트랜지스터(292)는 오프 전류를 매우 작게 할 수 있기 때문에, 수광한 광량에 따라 결정되는 노드(254)의 전위가 변동되기 어렵다. 따라서, 노이즈의 영향을 받기 어려운 촬상 장치를 실현할 수 있다. 또한 선형성(linearity)이 높은 촬상 장치를 실현할 수 있다.
또한, 주변 회로에, 도 16의 (A)에 나타낸 시프트 레지스터 회로(1800)와 버퍼 회로(1900)를 조합한 회로를 제공하여도 좋다. 또한, 주변 회로에, 도 16의 (B)에 나타낸 시프트 레지스터 회로(1810)와 버퍼 회로(1910)와 아날로그 스위치 회로(2100)를 조합한 회로를 제공하여도 좋다. 각 수직 출력선(2110)은 아날로그 스위치 회로(2100)에 의하여 선택되어, 출력 신호를 출력선(2200)에 출력한다. 아날로그 스위치 회로(2100)는 시프트 레지스터 회로(1810)와 버퍼 회로(1910)로 순차적으로 선택할 수 있다.
또한, 상기 실시형태에 나타낸 회로도에 있어서, 배선(137)(OUT)에 도 17의 (A), 도 17의 (B), 도 17의 (C)에 나타낸 바와 같은 적분 회로가 접속되어도 좋다. 상기 회로에 의하여, 판독 신호의 S/N비를 높일 수 있어, 더 미약한 광을 검출할 수 있다. 즉, 촬상 장치의 감도를 높일 수 있다.
도 17의 (A)는, 연산 증폭 회로(OP 앰프라고도 함)를 사용한 적분 회로다. 연산 증폭 회로의 반전 입력 단자는 저항 소자 R을 개재하여 배선(137)에 접속된다. 연산 증폭 회로의 비반전 입력 단자는, 접지 전위에 접속된다. 연산 증폭 회로의 출력 단자는, 용량 소자 C를 개재하여 연산 증폭 회로의 반전 입력 단자에 접속된다.
도 17의 (B)는, 도 17의 (A)와 상이한 구성의 연산 증폭 회로를 사용한 적분 회로다. 연산 증폭 회로의 반전 입력 단자는, 저항 소자 R과 용량 소자 C1을 개재하여 배선(137)(OUT)에 접속된다. 연산 증폭 회로의 비반전 입력 단자는, 접지 전위에 접속된다. 연산 증폭 회로의 출력 단자는, 용량 소자 C2를 개재하여 연산 증폭 회로의 반전 입력 단자에 접속된다.
도 17의 (C)는 도 17의 (A) 및 도 17의 (B)와 상이한 구성의 연산 증폭 회로를 사용한 적분 회로다. 연산 증폭 회로의 비반전 입력 단자는 저항 소자 R을 개재하여 배선(137)에 접속된다. 연산 증폭 회로의 반전 입력 단자는, 연산 증폭 회로의 반전 입력 단자에 접속된다. 또한, 저항 소자 R과 용량 소자 C는 CR 적분 회로를 구성한다. 또한, 연산 증폭 회로는 유니티 게인 버퍼(unity gain buffer)를 구성한다.
본 실시형태는, 다른 실시형태에 기재된 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 4)
본 실시형태에서는, 상기 실시형태에 나타낸 트랜지스터와 치환하여 사용할 수 있는 트랜지스터의 구성예에 대하여 도 18~도 22를 사용하여 설명한다.
[보텀 게이트형 트랜지스터]
도 18의 (A1)에 예시된 트랜지스터(410)는, 보텀 게이트형 트랜지스터의 일종인 채널 보호형 트랜지스터다. 트랜지스터(410)는 절연층(109) 위에 게이트 전극으로서 기능할 수 있는 전극(246)을 갖는다. 또한, 전극(246) 위에 절연층(117)을 개재하여 반도체층(242)을 갖는다. 전극(246)은 배선(121)과 마찬가지의 재료 및 방법으로 형성할 수 있다.
또한, 트랜지스터(410)는, 반도체층(242)의 채널 형성 영역 위에 채널 보호층으로서 기능할 수 있는 절연층(209)을 갖는다. 절연층(209)은 절연층(117)과 마찬가지의 재료 및 방법에 의하여 형성할 수 있다. 전극(244)의 일부 및 전극(249)의 일부는, 절연층(209) 위에 형성된다.
채널 형성 영역 위에 절연층(209)을 제공함으로써, 전극(244) 및 전극(249)의 형성 시에 생기는 반도체층(242)의 노출을 방지할 수 있다. 따라서, 전극(244) 및 전극(249)의 형성 시에 반도체층(242)의 박막화를 방지할 수 있다. 본 발명의 일 형태에 따르면, 전기 특성이 양호한 트랜지스터를 실현할 수 있다.
도 18의 (A2)에 나타낸 트랜지스터(411)는, 절연층(118) 위에 백 게이트 전극으로서 기능할 수 있는 전극(213)을 갖는 점이 트랜지스터(410)와 상이하다. 전극(213)은 배선(121)과 마찬가지의 재료 및 방법으로 형성할 수 있다.
일반적으로, 백 게이트 전극은 도전층으로 형성되고, 게이트 전극과 백 게이트 전극으로 반도체층의 채널 형성 영역을 끼우도록 배치된다. 따라서, 백 게이트 전극은 게이트 전극과 마찬가지로 기능시킬 수 있다. 백 게이트 전극의 전위는 게이트 전극과 같은 전위로 하여도 좋고, GND 전위나 임의의 전위로 하여도 좋다. 또한, 백 게이트 전극의 전위를 게이트 전극과 연동시키지 않으며 독립적으로 변화시킴으로써, 트랜지스터의 문턱 전압을 변화시킬 수 있다.
전극(246) 및 전극(213)은 양쪽 모두 게이트 전극으로서 기능할 수 있다. 따라서, 절연층(117), 절연층(209), 및 절연층(118)은 게이트 절연층으로서 기능할 수 있다.
또한, 전극(246) 또는 전극(213)의 한쪽을 "게이트 전극"이라고 하는 경우, 다른 쪽을 "백 게이트 전극"이라고 하는 경우가 있다. 예를 들어, 트랜지스터(411)에서 전극(213)을 "게이트 전극"이라고 하는 경우, 전극(246)을 "백 게이트 전극"이라고 하는 경우가 있다. 또한, 전극(213)을 "게이트 전극"으로서 사용하는 경우, 트랜지스터(411)를 톱 게이트형 트랜지스터의 일종이라고 생각할 수 있다. 또한, 전극(246) 및 전극(213) 중 어느 한쪽을 "제 1 게이트 전극"이라고 하고, 다른 쪽을 "제 2 게이트 전극"이라고 하는 경우가 있다.
반도체층(242)을 끼워 전극(246) 및 전극(213)을 제공함으로써, 또한 전극(246) 및 전극(213)을 같은 전위로 함으로써, 반도체층(242)에서 캐리어가 흐르는 영역이 막 두께 방향에서 더 커지기 때문에, 캐리어의 이동량이 증가된다. 이 결과, 트랜지스터(411)의 온 전류가 크게 됨과 함께, 전계 효과 이동도가 높게 된다.
따라서, 트랜지스터(411)는 점유 면적에 대하여 큰 온 전류를 갖는 트랜지스터다. 즉, 요구되는 온 전류에 대하여 트랜지스터(411)의 점유 면적을 작게 할 수 있다. 본 발명의 일 형태에 따르면, 트랜지스터의 점유 면적을 작게 할 수 있다. 따라서, 본 발명의 일 형태에 따르면, 집적도가 높은 반도체 장치를 실현할 수 있다.
또한, 게이트 전극과 백 게이트 전극은 도전층으로 형성되므로 트랜지스터의 외부에서 생기는 전계가, 채널이 형성되는 반도체층에 작용되지 않도록 하는 기능(특히, 정전기 등에 대한 전계 차폐 기능)을 갖는다. 또한, 백 게이트 전극을 반도체층보다 크게 형성하고, 백 게이트 전극으로 반도체층을 덮음으로써, 전계 차폐 기능을 높일 수 있다.
또한, 전극(246) 및 전극(213)은 각각 외부로부터의 전계를 차폐하는 기능을 갖기 때문에, 절연층(109) 측 또는 전극(213) 위쪽에 생기는 하전 입자 등의 전하가 반도체층(242)의 채널 형성 영역에 영향을 미치지 않는다. 이 결과, 스트레스 시험(예를 들어, 게이트에 음의 전하를 인가하는 -GBT(Gate Bias-Temperature) 스트레스 시험)의 열화가 억제됨과 함께, 상이한 드레인 전압에서의 온 전류의 상승 전압의 변동을 억제할 수 있다. 또한, 이 효과는 전극(246) 및 전극(213)이 동전위 또는 상이한 전위인 경우에 생긴다.
또한, BT 스트레스 시험은 가속 시험의 일종이며, 장기간 사용함으로써 일어나는 트랜지스터의 특성 변화(즉, 경년 변화)를 단시간에 평가할 수 있다. 특히, BT 스트레스 시험 전후에서의 트랜지스터의 문턱 전압의 변동량은, 신뢰성을 조사하기 위한 중요한 지표가 된다. BT 스트레스 시험 전후에서, 문턱 전압의 변동량이 적을수록, 신뢰성이 높은 트랜지스터라고 할 수 있다.
또한, 전극(246) 및 전극(213)을 갖고, 또한 전극(246) 및 전극(213)을 동전위로 함으로써, 문턱 전압의 변동량이 저감된다. 이로써, 복수의 트랜지스터에서의 전기 특성의 편차도 동시에 저감된다.
또한, 백 게이트 전극을 갖는 트랜지스터는, 게이트에 양의 전하를 인가하는 ＋GBT 스트레스 시험 전후에서의 문턱 전압의 변동도 백 게이트 전극을 갖지 않는 트랜지스터보다 작다.
또한, 백 게이트 전극 측에서 광이 입사하는 경우에 백 게이트 전극을 차광성을 갖는 도전막으로 형성함으로써, 백 게이트 전극 측에서 반도체층으로 광이 입사하는 것을 방지할 수 있다. 따라서, 반도체층의 광 열화를 방지하고, 트랜지스터의 문턱 전압이 시프트되는 등의 전기 특성의 열화를 방지할 수 있다.
본 발명의 일 형태에 따르면, 신뢰성이 양호한 트랜지스터를 실현할 수 있다. 또한, 신뢰성이 양호한 반도체 장치를 실현할 수 있다.
도 18의 (B1)에 예시된 트랜지스터(420)는, 보텀 게이트형 트랜지스터의 하나인 채널 보호형 트랜지스터다. 트랜지스터(420)는, 트랜지스터(410)와 거의 같은 구조를 갖지만 절연층(209)이 반도체층(242)을 덮는 점이 상이하다. 또한, 반도체층(242)과 겹치는 절연층(209)의 일부를 선택적으로 제거하여 형성한 개구부에서, 반도체층(242)과 전극(244)이 전기적으로 접속된다. 또한, 반도체층(242)과 겹치는 절연층(209)의 일부를 선택적으로 제거하여 형성한 개구부에 있어서, 반도체층(242)과 전극(249)이 전기적으로 접속된다. 절연층(209) 중 채널 형성 영역과 겹치는 영역은, 채널 보호층으로서 기능할 수 있다.
도 18의 (B2)에 나타낸 트랜지스터(421)는, 절연층(118) 위에 백 게이트 전극으로서 기능할 수 있는 전극(213)을 갖는 점이 트랜지스터(420)와 상이하다.
절연층(209)을 제공함으로써, 전극(244) 및 전극(249)의 형성 시에 생기는 반도체층(242)의 노출을 방지할 수 있다. 따라서, 전극(244) 및 전극(249)의 형성 시에 반도체층(242)의 박막화를 방지할 수 있다.
또한, 트랜지스터(420) 및 트랜지스터(421)는, 트랜지스터(410) 및 트랜지스터(411)보다, 전극(244)과 전극(246) 사이의 거리와, 전극(249)과 전극(246) 사이의 거리가 길어진다. 따라서, 전극(244)과 전극(246) 사이에 생기는 기생 용량을 작게 할 수 있다. 또한, 전극(249)과 전극(246) 사이에 생기는 기생 용량을 작게 할 수 있다. 본 발명의 일 형태에 따르면, 전기 특성이 양호한 트랜지스터를 실현할 수 있다.
[톱 게이트형 트랜지스터]
도 19의 (A1)에 예시된 트랜지스터(430)는, 톱 게이트형 트랜지스터의 일종이다. 트랜지스터(430)는 절연층(109) 위에 반도체층(242)을 갖고, 반도체층(242) 및 절연층(109) 위에, 반도체층(242)의 일부에 접촉되는 전극(244) 및 반도체층(242)의 일부에 접촉되는 전극(249)을 갖고, 반도체층(242), 전극(244), 및 전극(249) 위에 절연층(117)을 갖고, 절연층(117) 위에 전극(246)을 갖는다.
트랜지스터(430)는 전극(246)과 전극(244), 및 전극(246)과 전극(249)이 겹치지 않기 때문에, 전극(246)과 전극(244) 사이에 생기는 기생 용량, 및 전극(246)과 전극(249) 사이에 생기는 기생 용량을 작게 할 수 있다. 또한, 전극(246)을 형성한 후에, 전극(246)을 마스크로서 사용하여 불순물 원소(255)를 반도체층(242)으로 도입함으로써, 반도체층(242) 중에 자기 정합(셀프얼라인먼트)적으로 불순물 영역을 형성할 수 있다(도 19의 (A3) 참조). 본 발명의 일 형태에 따르면, 전기 특성이 양호한 트랜지스터를 실현할 수 있다.
또한, 불순물 원소(255)의 도입은 이온 주입 장치, 이온 도핑 장치 또는 플라스마 처리 장치를 사용하여 행할 수 있다.
불순물 원소(255)로서는, 예를 들어 제 13족 원소 또는 제 15족 원소 중 적어도 1종류의 원소를 사용할 수 있다. 또한, 반도체층(242)에 산화물 반도체를 사용하는 경우에는, 불순물 원소(255)로서, 희가스, 수소, 및 질소 중 적어도 1종류의 원소를 사용하는 것도 가능하다.
도 19의 (A2)에 나타낸 트랜지스터(431)는 전극(213) 및 절연층(217)을 갖는 점이 트랜지스터(430)와 상이하다. 트랜지스터(431)는 절연층(109) 위에 형성된 전극(213)을 갖고, 전극(213) 위에 형성된 절연층(217)을 갖는다. 상술한 바와 같이, 전극(213)은 백 게이트 전극으로서 기능할 수 있다. 따라서, 절연층(217)은 게이트 절연층으로서 기능할 수 있다. 절연층(217)은 절연층(205)과 같은 재료 및 방법에 의하여 형성할 수 있다.
트랜지스터(411)와 마찬가지로 트랜지스터(431)는, 점유 면적에 대하여 큰 온 전류를 갖는 트랜지스터다. 즉, 요구되는 온 전류에 대하여 트랜지스터(431)의 점유 면적을 작게 할 수 있다. 본 발명의 일 형태에 따르면, 트랜지스터의 점유 면적을 작게 할 수 있다. 따라서, 본 발명의 일 형태에 따르면, 집적도가 높은 반도체 장치를 실현할 수 있다.
도 19의 (B1)에 예시된 트랜지스터(440)는, 톱 게이트형 트랜지스터 중 하나다. 트랜지스터(440)는 전극(244) 및 전극(249)을 형성한 후에 반도체층(242)을 형성하는 점이 트랜지스터(430)와 상이하다. 또한, 도 19의 (B2)에 예시된 트랜지스터(441)는 전극(213) 및 절연층(217)을 갖는 점이 트랜지스터(440)와 상이하다. 트랜지스터(440) 및 트랜지스터(441)에서, 반도체층(242)의 일부는 전극(244) 위에 형성되고, 반도체층(242)의 다른 일부는 전극(249) 위에 형성된다.
트랜지스터(411)와 마찬가지로, 트랜지스터(441)는 점유 면적에 대하여 큰 온 전류를 갖는 트랜지스터다. 즉, 요구되는 온 전류에 대하여 트랜지스터(441)의 점유 면적을 작게 할 수 있다. 본 발명의 일 형태에 따르면, 트랜지스터의 점유 면적을 작게 할 수 있다. 따라서, 본 발명의 일 형태에 따르면, 집적도가 높은 반도체 장치를 실현할 수 있다.
트랜지스터(440) 및 트랜지스터(441)도, 전극(246)을 형성한 후에 전극(246)을 마스크로서 사용하여 불순물 원소(255)를 반도체층(242)에 도입함으로써, 반도체층(242) 내에 자기 정합적으로 불순물 영역을 형성할 수 있다. 본 발명의 일 형태에 따르면, 전기 특성이 양호한 트랜지스터를 실현할 수 있다. 또한, 본 발명의 일 형태에 따르면, 집적도가 높은 반도체 장치를 실현할 수 있다.
[s-channel형 트랜지스터]
도 20에 예시된 트랜지스터(450)는, 반도체층(242b)의 상면 및 측면이 반도체층(242c)에 덮인 구조를 갖는다. 도 20의 (A)는 트랜지스터(450)의 상면도다. 도 20의 (B)는, 도 20의 (A) 중의 X1-X2의 일점쇄선으로 나타낸 부위의 단면도(채널 길이 방향의 단면도)다. 도 20의 (C)는 도 20의 (A) 중의 Y1-Y2의 일점쇄선으로 나타낸 부위의 단면도(채널 폭 방향의 단면도)다.
절연층(109)에 제공된 볼록부 위에 반도체층(242b)을 제공함으로써 반도체층(242b)의 측면을 전극(243)으로 완전히 덮을 수 있다. 즉, 트랜지스터(450)는 전극(243)의 전계에 의하여 반도체층(242b)을 전기적으로 둘러쌀 수 있는 구조를 갖는다. 이와 같이, 도전막의 전계에 의하여, 채널이 형성되는 반도체층을 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(s-channel) 구조라고 부른다. 또한, s-channel 구조를 갖는 트랜지스터를 "s-channel형 트랜지스터" 또는 "s-channel 트랜지스터"라고도 한다.
s-channel 구조에서는 반도체층(242b)의 전체(벌크)에 채널이 형성되는 경우가 있다. s-channel 구조에서는 트랜지스터의 드레인 전류를 크게 할 수 있어, 더 큰 온 전류를 얻을 수 있다. 또한, 전극(243)의 전계에 의하여, 반도체층(242b)에 형성되는 채널 형성 영역의 모든 영역을 공핍화할 수 있다. 따라서, s-channel 구조는, 트랜지스터의 오프 전류를 더 작게 할 수 있다.
또한, 절연층(109)의 볼록부를 높게 하고, 또한 채널 폭을 작게 함으로써, s-channel 구조에 의한 온 전류의 증대 효과, 오프 전류의 저감 효과 등을 더 높일 수 있다. 또한, 반도체층(242b)을 형성할 때, 노출되는 반도체층(242a)을 제거하여도 좋다. 이 경우, 반도체층(242a)과 반도체층(242b)의 측면이 일치하는 경우가 있다.
또한, 도 21에 나타낸 트랜지스터(451)와 같이, 반도체층(242) 아래쪽에, 절연층을 개재하여 전극(213)을 제공하여도 좋다. 도 21의 (A)는 트랜지스터(451)의 상면도다. 도 21의 (B)는 도 21의 (A) 중의 X1-X2의 일점쇄선으로 나타낸 부위의 단면도다. 도 21의 (C)는 도 21의 (A) 중의 Y1-Y2의 일점쇄선으로 나타낸 부위의 단면도다.
또한, 도 22에 나타낸 트랜지스터(452)와 같이 전극(243) 위쪽에 층(214)을 제공하여도 좋다. 도 22의 (A)는 트랜지스터(452)의 상면도다. 도 22의 (B)는 도 22의 (A) 중의 X1-X2의 일점쇄선으로 나타낸 부위의 단면도다. 도 22의 (C)는 도 22의 (A) 중의 Y1-Y2의 일점쇄선으로 나타낸 부위의 단면도다.
도 22는 층(214)을 절연층(119) 위에 제공하지만, 절연층(118) 위에 제공하여도 좋다. 층(214)을 차광성을 갖는 재료로 형성함으로써, 광 조사로 인한 트랜지스터의 특성 변동이나 신뢰성의 저하 등을 방지할 수 있다. 또한, 층(214)을 적어도 반도체층(242b)보다 크게 형성하여 층(214)으로 반도체층(242b)을 덮음으로써, 상기 효과를 높일 수 있다. 층(214)은 유기물 재료, 무기물 재료, 또는 금속 재료를 사용하여 제작할 수 있다. 또한, 층(214)을 도전성 재료로 제작한 경우, 층(214)에 전압을 공급하여도 좋고, 전기적으로 부유된(플로팅) 상태로 하여도 좋다.
또한, 상기 실시형태에 나타낸 용량 소자(135)는, 트랜지스터(134)가 오프 상태가 되면 전극(245)이 플로팅 상태가 되어, 노이즈 등의 주위의 전위 변동의 영향을 받기 쉽게 된다. 즉, 트랜지스터(134)가 오프 상태가 되면, 노이즈 등의 주위의 전계의 영향에 의하여, 노드(152)로서 기능할 수 있는 전극(245)의 전위가 변동하는 경우가 있다.
도 23의 단면도에 나타낸 바와 같이, 전극(245)보다 아래층에 절연층을 개재하여 전극(212)을 제공함으로써, 노드(152)로서 기능할 수 있는 전극(245)의 전위 변동을 억제할 수 있다. 전극(212)은, 배선(121)과 마찬가지의 재료 및 방법으로 형성할 수 있다.
본 실시형태는, 다른 실시형태에 기재된 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 5)
본 실시형태에서는 본 발명의 일 형태에 따른 촬상 장치를 사용한 전자 기기의 일례에 대하여 설명한다.
본 발명의 일 형태에 따른 촬상 장치를 사용한 전자 기기로서, 텔레비전, 모니터 등의 표시 장치, 조명 장치, 데스크톱형 또는 노트북형 퍼스널 컴퓨터, 워드 프로세서, DVD(Digital Versatile Disc) 등의 기록 매체에 기억된 정지 화상 또는 동영상을 재생하는 화상 재생 장치, 포터블 CD 플레이어, 라디오, 테이프 리코더, 헤드폰 스테레오, 스테레오, 내비게이션 시스템, 탁상 시계, 벽걸이 시계, 코드리스 전화 자기, 트랜스시버, 휴대 전화, 자동차 전화, 휴대형 게임기, 태블릿형 단말, 파친코기 등의 대형 게임기, 계산기, 휴대 정보 단말, 전자 수첩, 전자 서적, 전자 번역기, 음성 입력 기기, 비디오 카메라, 디지털 스틸 카메라, 전기 면도기, 전자 레인지 등의 고주파 가열 장치, 전기 밥솥, 전기 세탁기, 전기 청소기, 온수기, 선풍기, 모발 건조기, 에어컨디셔너, 가습기, 제습기 등의 공기 조절 설비, 식기 세척기, 식기 건조기, 의류 건조기, 이불 건조기, 전기 냉장고, 전기 냉동고, 전기 냉동 냉장고, DNA 보존용 냉동고, 손전등, 체인 톱 등의 공구, 연기 감지기, 투석 장치 등의 의료 기기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 또한, 유도등, 신호기, 벨트 컨베이어, 엘리베이터, 에스컬레이터, 산업용 로봇, 전력 저장 시스템, 전력의 평준화나 스마트 그리드를 위한 축전 장치 등의 산업 기기를 들 수 있다. 또한, 연료를 사용한 엔진이나, 비수계 2차 전지로부터의 전력을 사용하여 전동기에 의하여 추진하는 이동체 등도 전자 기기의 범주에 포함되는 것으로 한다. 상기 이동체로서 예를 들어, 전기 자동차(EV), 내연 기관과 전동기를 아울러 갖는 하이브리드 자동차(HEV), 플러그-인 하이브리드 자동차(PHEV), 이들의 타이어 차륜이 무한 궤도로 바뀐 장궤(裝軌) 차량, 전동 어시스트 자전거를 포함한 원동기가 달린 자전거, 자동 이륜차, 전동 휠체어, 골프용 카트, 소형 또는 대형 선박, 잠수함, 헬리콥터, 항공기, 로켓, 인공 위성, 우주 탐사기나, 혹성 탐사기, 우주선 등을 들 수 있다.
도 24의 (A)는 비디오 카메라이며, 제 1 하우징(941), 제 2 하우징(942), 표시부(943), 조작 키(944), 렌즈(945), 접속부(946) 등을 갖는다. 조작 키(944) 및 렌즈(945)는 제 1 하우징(941)에 제공되고, 표시부(943)는 제 2 하우징(942)에 제공된다. 그리고, 제 1 하우징(941)과 제 2 하우징(942)은 접속부(946)에 의하여 접속되고, 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도는 접속부(946)에 의하여 변경이 가능하다. 표시부(943)에서의 영상을 접속부(946)에서의 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도에 따라 전환하는 구성으로 하여도 좋다. 렌즈(945)의 초점이 되는 위치에는 본 발명의 일 형태의 촬상 장치를 구비할 수 있다.
도 24의 (B)는 휴대 전화이며, 하우징(951)에 표시부(952), 마이크로폰(957), 스피커(954), 카메라(959), 입출력 단자(956), 조작용 버튼(955) 등을 갖는다. 카메라(959)에는 본 발명의 일 형태의 촬상 장치를 사용할 수 있다.
도 24의 (C)는 디지털 카메라이며, 하우징(921), 셔터 버튼(922), 마이크로폰(923), 발광부(927), 렌즈(925) 등을 갖는다. 렌즈(925)의 초점이 되는 위치에는 본 발명의 일 형태의 촬상 장치를 구비할 수 있다.
도 24의 (D)는 휴대형 게임기이며, 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 스타일러스(908), 카메라(909) 등을 갖는다. 또한, 도 23의 (A)에 나타낸 휴대형 게임기는 2개의 표시부(903)와 표시부(904)를 갖고 있지만, 휴대형 게임기가 갖는 표시부의 개수는 이에 한정되지 않는다. 카메라(909)에는 본 발명의 일 형태의 촬상 장치를 사용할 수 있다.
도 24의 (E)는 손목시계형 정보 단말이며 하우징(931), 표시부(932), 리스트밴드(933), 카메라(939) 등을 갖는다. 표시부(932)는 터치 패널이 되어 있어도 좋다. 카메라(909)에는 본 발명의 일 형태의 촬상 장치를 사용할 수 있다.
도 24의 (F)는 휴대 데이터 단말이며 제 1 하우징(911), 표시부(912), 카메라(919) 등을 갖는다. 표시부(912)가 갖는 터치 패널 기능에 의하여 정보의 입출력을 수행할 수 있다. 카메라(909)에는 본 발명의 일 형태의 촬상 장치를 사용할 수 있다.
또한, 본 발명의 일 형태의 촬상 장치를 구비하면, 상술한 전자 기기에 특별히 한정되지 않는 것은 말할 나위도 없다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시하는 것이 가능하다.
100: 촬상 장치
101: 기판
102: 절연층
103: 절연층
104: 절연층
105: 절연층
106: 콘택트 플러그
107: 절연층
108: 절연층
109: 절연층
110: 화소부
111: 화소
112: 화소 구동 회로
113: 화소
115: 절연층
116: 절연층
117: 절연층
118: 절연층
119: 절연층
121: 배선
122: 배선
123: 배선
124: 배선
125: 배선
126: 배선
127: 배선
128: 배선
129: 배선
131: 트랜지스터
132: 트랜지스터
133: 트랜지스터
134: 트랜지스터
135: 용량 소자
136: 광전 변환 소자
137: 배선
141: 배선
142: 배선
143: 배선
144: 배선
145: 배선
151: 노드
152: 노드
177: 절연층
205: 절연층
209: 절연층
212: 전극
213: 전극
214: 층
217: 절연층
221: p형 반도체
222: i형 반도체
223: n형 반도체
224: 개구
225: 개구
241: 트랜지스터
242: 반도체층
243: 전극
244: 전극
245: 전극
246: 전극
249: 전극
251: 화소 영역
252: 주변 회로 영역
254: 노드
255: 불순물 원소
256: 노드
257: 용량 소자
260: 회로
261: 신호 처리 회로
262: 열 구동 회로
263: 출력 회로
264: 회로
266: 배선
267: 배선
268: 배선
269: 배선
270: 회로
273: 전극
277: 절연층
280: 회로
281: 트랜지스터
282: 트랜지스터
283: i형 반도체
284: 저농도 p형 불순물 영역
285: p형 반도체
286: 절연층
287: 전극
288: 측벽
289: 트랜지스터
290: 회로
291: 포토다이오드
292: 트랜지스터
293: 트랜지스터
294: 저농도 n형 불순물 영역
295: n형 반도체
382: Ec
386: Ec
390: 트랩 준위
410: 트랜지스터
411: 트랜지스터
420: 트랜지스터
421 트랜지스터
430: 트랜지스터
431: 트랜지스터
440: 트랜지스터
441: 트랜지스터
450: 트랜지스터
451: 트랜지스터
452: 트랜지스터
600: 렌즈
602: 필터
604: 배선층
660: 광
901: 하우징
902: 하우징
903: 표시부
904: 표시부
905: 마이크로폰
906: 스피커
907: 조작 키
908: 스타일러스
909: 카메라
911: 하우징
912: 표시부
919: 카메라
921: 하우징
922: 셔터 버튼
923: 마이크로폰
925: 렌즈
927: 발광부
931: 하우징
932: 표시부
933: 리스트밴드
939: 카메라
941: 하우징
942: 하우징
943: 표시부
944: 조작 키
945: 렌즈
946: 접속부
951: 하우징
952: 표시부
954: 스피커
955: 버튼
956: 입출력 단자
957: 마이크로폰
959: 카메라
1800: 시프트 레지스터 회로
1810: 시프트 레지스터 회로
1900: 버퍼 회로
1910: 버퍼 회로
2100: 아날로그 스위치 회로
2110: 수직 출력선
2200: 출력선
108c: 반도체층
111B: 화소
111G: 화소
111R: 화소
242a: 반도체층
242b: 반도체층
242c: 반도체층
243a: 전극
243b: 전극
264a: 콤퍼레이터
264b: 카운터 회로
272c: 반도체층
383a: Ec
383b: Ec
383c: Ec
602B: 필터
602G: 필터
602R: 필터

Claims (1)

  1. 복수의 개구부를 갖는 망상의 배선층과,
    상기 배선층과 콘택트 플러그를 통하여 접속되고, 또한, 용량 소자의 전극의 한쪽으로서의 기능을 갖는 도전층과,
    마이크로렌즈 어레이와 컬러 필터와 상기 복수의 개구부 내의 하나의 개구부를 통하여 광이 입사하는 포토다이오드와,
    소스 및 드레인의 한쪽이 상기 포토다이오드와 접속되는 전송 트랜지스터와,
    게이트가 상기 전송 트랜지스터의 소스 및 드레인의 다른 쪽과 접속되는 증폭 트랜지스터와,
    소스 및 드레인의 한쪽이 상기 증폭 트랜지스터의 소스 및 드레인의 한쪽과 접속되는 판독 트랜지스터와,
    소스 및 드레인의 한쪽이 상기 증폭 트랜지스터의 게이트와 접속되는 리셋 트랜지스터를 갖고,
    상기 증폭 트랜지스터의 소스 및 드레인의 다른 쪽과 접속되는 제 1 배선은, 제 1 방향으로 연장한 제 1 영역을 갖고,
    상기 제 1 영역은, 상기 하나의 개구부의 상기 제 1 방향을 따른 변의 한쪽에 대응하는 상기 망상의 배선층의 일부와 상기 제 1 방향을 따라 겹치는 영역을 갖고,
    상기 판독 트랜지스터의 소스 및 드레인의 다른 쪽과 접속되는 제 3 배선과, 상기 제 1 배선은, 같은 층에 제공되어 있는, 촬상 장치.
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