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KR20160101211A - 박막 트랜지스터 어레이 기판 및 그의 제조 방법 - Google Patents

박막 트랜지스터 어레이 기판 및 그의 제조 방법 Download PDF

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KR20160101211A
KR20160101211A KR1020167022350A KR20167022350A KR20160101211A KR 20160101211 A KR20160101211 A KR 20160101211A KR 1020167022350 A KR1020167022350 A KR 1020167022350A KR 20167022350 A KR20167022350 A KR 20167022350A KR 20160101211 A KR20160101211 A KR 20160101211A
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KR
South Korea
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thin film
source
electrode
drain electrode
active layer
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KR1020167022350A
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English (en)
Inventor
처 닝
즈쥔 뤼
Original Assignee
보에 테크놀로지 그룹 컴퍼니 리미티드
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Publication date
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Abstract

본 발명의 실시예들에는 박막 트랜지스터 어레이 기판 및 그의 생산 방법이 개시되어 있는데, 생산 방법은: 기판상에 활성층 박막과 도전층 박막을 형성하는 단계; 박막 트랜지스터(TFT)의 적어도 두 개의 데이터 라인, 화소 전극 및 소스/드레인 전극을 형성하기 위해, 도전층 박막 상에 소스/드레인 전극층 박막을 피착하고, 그레이 톤 또는 하프 톤 마스킹 프로세스를 사용하여 도전층 박막과 소스/드레인 전극층 박막을 처리하는 단계; TFT의 활성층을 형성하기 위해, 활성층 박막, 소스/드레인 전극, 데이터 라인들 및 화소 전극을 덮는 절연층 박막을 피착한 후에, 절연층 상에 TFT의 게이트 절연층 및 관통홀을 형성하는 단계; 및 TFT의 게이트 전극, 및 데이터 라인들과 교차하는 적어도 두 개의 게이트 스캔 라인을 형성하는 단계를 포함한다.

Description

박막 트랜지스터 어레이 기판 및 그의 제조 방법{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND PRODUCING METHOD THEREOF}
본 발명은 박막 트랜지스터 어레이 기판 및 그의 제조 방법에 관한 것이다.
현재, 디스플레이 분야에서는 보통 평판 디스플레이가 사용되고 있고, 평판 디스플레이의 대부분은 AMLCD(Active Matrix Liquid Crystal Display)이다. 기존의 AMLCD가 포함하는 TFT(thin film transistor) 어레이 기판에서, a-Si는, 쉽게 저온에서 대면적 생산이 실현될 수 있고 생산 기술이 상대적으로 충분히 발달하여 있으므로, 현재 TFT 어레이 기판을 제조하는데 널리 사용되는 재료이다. 그러나, a-Si 재료는 밴드 갭이 단지 1.7eV이고, 가시광에 불투명하며, 가시광의 범위 내에서 광 민감성이므로, 광을 차단하기 위해 불투명한 금속 마스크 판(블랙 매트릭스)이 추가될 필요가 있고, 이에 따라, TFT 어레이 기판의 생산 프로세스의 복잡도가 증가되어, 비용이 증가하고, 신뢰도 및 개구율이 저하된다. 한편, 충분한 휘도를 획득하기 위해, 광원의 광 강도가 강화될 필요가 있고, 그에 따라, 전력 소비가 증가된다. 또한, a-Si 재료의 이동도는 거의 1cm2·V-1·s- 1를 초과할 수 없으므로, 현재의 TFT 어레이 기판은 더 나은 성능의 구동 회로들 및 지속적으로 증가하는 크기를 갖는 액정 텔레비전의 요구를 거의 충족시킬 수 없다.
a-Si TFT 어레이 기판은 위의 단점들을 가지므로, 산화물 반도체 TFT가 그의 다양한 장점으로 인해 광범위하게 관심을 받게 되었고, 최근 몇 년 동안 빠르게 발전하고 있다. 투명하고, 높은 이동도, 우수한 균일성 및 간단한 제조 프로세스를 갖는 산화물 반도체는 대형 액정 디스플레이의 요구를 더 잘 충족시킬 수 있다. 또한, 산화물 TFT의 제조는 현재의 LCD 생산 라인으로도 만족스럽게 매치될 수 있어, 트랜지션이 쉬우므로, 최근에 뜨거운 연구 주제인 산화물 TFT에 대해 사람들이 더 많은 관심을 갖게 되었다.
그러나, 종래 기술은 산화물 TFT 어레이 기판을 제조하는 동안 적어도 4개의 마스킹 노광 프로세스를 사용해야할 필요가 있어, 제조 프로세스가 매우 복잡하고, 마스크판의 비용이 높아, 그에 따라, 제품의 생산 비용이 증가하고, 제품의 수율이 저하되며, 설비 생산 능력이 감소된다.
본 발명의 하나의 실시예는 박막 트랜지스터 어레이 기판의 제조 방법을 제공하는데, 이 방법은: 기판상에 활성층 박막과 도전층 박막을 형성하는 단계; 도전층 박막 상에 소스/드레인 전극층 박막을 피착하고, 그레이 톤 또는 하프 톤 마스킹 프로세스를 사용하여 도전층 박막과 소스/드레인 전극층 박막을 처리하여, 적어도 두 개의 데이터 라인, 화소 전극 및 박막 트랜지스터의 소스/드레인 전극을 형성하는 단계 - 박막 트랜지스터의 소스 전극은 데이터 라인들과 접속됨 - ; 활성층 박막, 소스/드레인 전극, 데이터 라인들 및 화소 전극을 덮는 절연층 박막을 피착한 후에, 절연층 박막내의 관통홀 및 게이트 절연층을 형성하여, 박막 트랜지스터의 활성층을 획득하는 단계 - 각각의 데이터 라인들에 대응하는 구역의 선택된 위치에 관통홀이 제공됨 - ; 및 절연층 상에서 데이터 라인들과 교차하는 적어도 두 개의 게이트 스캔 라인 및 박막 트랜지스터의 게이트 전극을 형성하는 단계 - 박막 트랜지스터의 게이트 전극은 게이트 스캔 라인들에 접속됨 - 를 포함한다.
본 발명의 또 다른 실시예는 박막 트랜지스터 어레이 기판을 제공하는데, 이는, 기판, 및 서로 교차하는 데이터 라인들과 게이트 스캔 라인들에 의해 분리되는 화소 유닛 어레이를 포함하고, 각각의 화소 유닛은: 기판상의 박막 트랜지스터의 활성층; 박막 트랜지스터의 활성층 위의 화소 전극; 상기 박막 트랜지스터의 소스/드레인 전극 - 상기 드레인 전극은 상기 화소 전극 위에 위치하고, 상기 데이터 라인들은 상기 소스 전극과 접속됨 - ; 데이터 라인들, 박막 트랜지스터의 소스/드레인 전극 및 활성층을 덮는 박막 트랜지스터의 게이트 절연층; 및 박막 트랜지스터의 게이트 절연층 상의 박막 트랜지스터의 게이트 전극을 포함하며, 각각의 데이터 라인들은 일 컬럼(column)의 박막 트랜지스터들의 소스 전극들에 접속되고, 각각의 데이터 라인들에 대응하는 구역의 선택된 위치에 관통홀이 제공되고, 각각의 게이트 스캔 라인들은 일 로우(row)의 박막 트랜지스터들의 게이트 전극들에 접속된다.
본 발명의 실시예들에 대한 기술적 해결책을 명확히 설명하기 위해, 실시예들의 도면들이 다음에서 간략하게 설명될 것이고; 설명된 도면들은 단지 본 발명의 일부 실시예에 관한 것이므로, 본 발명을 제한하는 것이 아님은 자명하다.
도 1은 본 발명의 일 실시예에서 TFT 어레이 기판의 화소 유닛에 대한 평면도이고;
도 2는 본 발명의 실시예에서 도전층 박막이 준비된 후에 위치 A-A'의 단면도이고;
도 3은 본 발명의 실시예에서 그레이 톤 마스크 판으로 포토레지스트를 노광 및 현상한 후에 위치 A-A'의 단면도이고;
도 4는 본 발명의 실시예에서 도전층 박막과 소스/드레인 전극층 박막을 에칭한 후에 위치 A-A'의 단면도이고;
도 5는 본 발명의 실시예에서 포토레지스트에 애싱 처리를 수행한 후에 위치 A-A'의 단면도이고;
도 6은 본 발명의 실시예에서 에칭에 의해 TFT 디바이스의 소스 전극을 형성한 후에 위치 A-A'의 단면도이고;
도 7은 본 발명의 실시예에서 TFT 디바이스의 게이트 절연층을 형성한 후에 위치 A-A'의 단면도이고;
도 8은 본 발명의 실시예에서 TFT 디바이스의 게이트 전극을 형성한 후에 위치 A-A'의 단면도이다.
본 발명의 실시예들의 목적, 기술적 상세 및 장점을 명백히 하기 위해, 실시예의 기술적 해결책은 본 발명의 실시예들에 관련된 도면들과 연계하여 명확하고 완전하게 이해가능한 방식으로 설명될 것이다. 설명된 실시예들은 단지 일부로서, 본 발명의 실시예들의 전부가 아님은 자명하다. 본원에 설명된 실시예에 기초하여, 당업자가 임의의 발명적인 작업 없이 획득한 실시예(들)은 본 발명의 범위 내에 속해야 한다.
TFT 어레이 기판을 제조하는 동안 너무 많은 횟수의 마스킹 및 노광으로 인해 높은 생산 비용, 낮은 수율 및 낮은 설비 생산 능력을 갖는다는 종래의 문제점을 감안하여, 본 발명의 실시예는:
기판상에 활성층 박막과 도전층 박막을 형성하는 단계 S10;
도전층 박막 상에 소스/드레인 전극층 박막을 피착하고, 그레이 톤 또는 하프 톤 마스킹 프로세스를 사용하여 도전층 박막과 소스/드레인 전극층 박막을 처리하여, 적어도 두 개의 데이터 라인, 화소 전극, 및 TFT의 소스/드레인 전극을 형성하는 단계 S11 - 하나의 컬럼(column)의 TFT들의 소스 전극들은 하나의 데이터 라인에 접속되고, 예를 들어, 소스 전극과 드레인 전극 사이의 활성층 박막의 부분에는 채널이 형성됨 - ;
활성층 박막, 소스/드레인 전극 및 화소 전극을 덮는 절연층 박막을 피착한 후에, TFT의 게이트 절연층과 절연층 박막 내에 관통홀을 형성하여, TFT의 활성층을 형성하는 단계 S12 - 관통홀은 데이터 라인들 각각에 대응하는 구역 내에서 선택된 위치에 제공됨 - ; 및
절연층 상에서 데이터 라인들과 교차하는 적어도 두 개의 게이트 스캔 라인들 및 TFT의 게이트 전극을 형성하는 단계 S13 - 하나의 로우(row)의 TFT들의 게이트 전극들은 하나의 게이트 스캔 라인과 접속됨 -
를 포함하는 TFT 어레이 기판의 제조 방법을 제공한다.
위의 네 개의 단계를 거친 후에, TFT 어레이 기판이 형성된다. TFT 어레이 기판을 액정 디스플레이로 조립할 때, 모든 게이트 스캔 라인의 일단은 패드를 통해 스캔 구동 회로에 접속되고, 모든 데이터 라인의 일단은 관통홀을 통해 데이터 구동 회로에 접속된다. 명확하게 하기 위해, 본 발명의 도면들은 주로 TFT 근처의 단면도들을 나타낸다. 따라서, 데이터 라인들과 데이터 구동 회로 사이의 접속을 위한 관통홀은 도시되지 않는다. 그러나, 관통홀의 위치는 종래 기술과 같은 임의의 위치일 수 있고, 본 발명의 실시예들에서 이에 제한되지 않는다.
형성된 TFT 어레이 기판은 복수의 화소 유닛을 포함할 수 있고, 도 1은 TFT 어레이 기판의 화소 유닛의 평면도이고, 병렬 게이트 스캔 라인들(20)은 수평으로 배열되고, 데이터 라인들(21)은 게이트 스캔 라인들(20)과 교차로 배열(예를 들어, 서로 수직)되며, 게이트 스캔 라인들(20)과 데이터 라인들(21)에 의해 분리되는 구역이 화소 유닛이다. 3개의 마스크 판으로 본 발명의 TFT 어레이 기판을 제조하는 단계들은 도 2 내지 8을 조합하여 이후에 설명될 것이고, 도 1에서 위치 A-A'에서의 단면도는 TFT 디바이스의 구조를 도시하는 것으로, 여기서, TFT 디바이스의 소스 전극(331), 드레인 전극(332) 및 게이트 전극(337)이 도시되고, 위치 A-A'에서의 단면도는 이후에 각각의 단계에서 설명될 것이다.
도 2에 도시된 바와 같이, TFT 어레이 기판을 제조하기 위해 제공되는 기판(30)은 석영 유리, 일반 유리, 플라스틱 기판 등일 수 있다. 산화물 박막이 기판(30)상에 피착되고, ZnO, In2O3, IGZO 등을 피착하도록 마그네트론 스퍼터링과 같은 방법들이 사용될 수 있으며, 피착된 산화물 박막의 두께는, 예를 들어, 100-150㎚이고; 산화물 박막에 표면 처리가 수행되고, 그 처리 후에, 도전층 박막(31)의 층이 산화물 박막의 표면상에 형성되며, 처리되지 않은 도전층 박막 아래의 산화물 박막은 활성층 박막(32)이다. 표면 처리는 이온 주입 및 플라즈마법과 같은 방법들일 수 있다. 예를 들어, 이온 주입법은 ZnO 박막에 Al 및 In과 같은 금속을 주입하는데 사용될 수 있고, 금속 Sn이 In2O3 박막에 주입될 수 있으며, 물론, 다른 금속들 또한 주입될 수 있다. 플라즈마법은 또한 H2 또는 N2를 이온화시켜 플라즈마로 사용할 수 있고, 그 다음 ZnO 박막, IGZO 박막 등이 처리된다. 표면 처리 이후에 형성된 투명한 도전층 박막(31)의 두께는, 예를 들어, 50-100㎚이다.
따라서, 위의 단계 S10에서 활성층 박막 및 도전층 박막을 제조하는 프로세스가 완료된다.
제1 마스킹 프로세스:
도전층 박막(31) 상에 소스/드레인 전극층 박막(33)을 피착한 후에, 포토레지스트가 소스/드레인 전극층 박막(33) 상에 코팅되고, 그레이 톤 또는 하프 톤 마스크 판(예로서, 그레이 톤 마스크 판을 취하는 것이 이후에 설명됨), 즉, 제1 마스크 판을 사용하여 포토레지스트에 노광 및 현상을 수행한다. 데이터 라인들, TFT의 소스 전극, 및 드레인 전극에 대응하는 위치들은 노광되지 않고, TFT의 드레인 전극에 오버랩(overlap)되는 영역 이외의 화소 전극의 일부와 대응하는 위치는 부분적으로 노광되고, 다른 위치들은 완전히 노광되므로, 도전층 박막과 소스/드레인 전극층 박막이 에칭되어 적어도 두 개의 데이터 라인(21), 화소 전극(311) 및 TFT의 소스 전극(331)을 획득한다. 데이터 라인들 및 TFT의 소스 전극은 소스/드레인 전극층 박막으로부터 획득되고, 서로 접속된다. 피착된 소스/드레인 전극층 박막의 두께는, 예를 들어, 200-300㎚이고, 사용된 재료는 Cr, Mo, Ti, Cu 또는 Al와 같은 금속들 중 하나, 또는 이러한 금속들의 복수의 합금, 예를 들어, Mo과 Al의 합금일 수 있다. 도 3은 현상 후에 위치 A-A'에서의 단면도이고; 도 4는 에칭 후에 위치 A-A'에서의 단면도이며, 적어도 두 개의 데이터 라인(21), 화소 전극(311) 및 TFT의 소스 전극(331)은 에칭된 소스/드레인 전극층 박막(33)으로부터 획득된다. 도 4에 도시된 바와 같이, 화소 전극(311)은 소스/드레인 전극층 박막(33)으로 여전히 덮여 있다. 노광 및 현상된 포토레지스트(34)에 애싱 처리가 수행되고, 도 5는 애싱 후에 위치 A-A'에서의 단면도를 도시한다.
애싱 처리 후에 노출된 소스/드레인 전극층 박막(33)을 에칭하여 TFT의 드레인 전극(332)을 획득하고, 도 6은 에칭하고 나서 애싱 처리를 거쳐 포토레지스트를 제거한 후에 위치 A-A'의 단면도를 도시한다. 도 6에 도시된 바와 같이, 상기 단계에서, 화소 전극(311) 상의 소스/드레인 전극층 박막(33)이 부분적으로 제거되고, 화소 전극(311) 상의 남은 소스/드레인 전극층은 드레인 전극(332)으로 형성된다. 활성층 박막에서 소스 전극(331)과 드레인 전극(332) 사이에 있는 부분이 채널(35)을 형성한다.
따라서, 위의 단계 S11에서 두 개의 데이터 라인, 화소 전극 및 TFT의 소스/드레인 전극을 제조하는 프로세스가 완료된다.
제2 마스킹 프로세스:
활성층 박막(32), 소스 전극(331), 드레인 전극(332), 데이터 라인(21) 및 화소 전극(311)을 덮는 절연층 박막이 피착되고, 피착된 절연층 박막 상에 포토레지스트가 코팅되며, 마스크로 노광한 후에, 제2 마스크 판으로 포토레지스트에 대한 현상이 수행되고, 절연층 박막과 활성층 박막(32)이 에칭되어 TFT의 활성층(321)과 게이트 절연층(36) 및 관통홀을 형성한다. 여기에서, 전체 활성층 박막은 여러 개로 분할되어, 이들 각각은 하나의 화소 유닛에서 TFT 디바이스의 활성층을 형성한다. 각각의 데이터 라인에 대응하는 구역에서 선택된 위치에 관통홀이 제공되며, 데이터 라인은 데이터 구동 회로를 접속하기 위해 관통홀의 위치에서 노출되고; 선택된 위치는, 예를 들어, 데이터 라인 구역 내에 있고, 데이터 라인 구역의 가장자리 위치나 중심 위치에 위치할 수도 있으며, 바람직한 것은 데이터 라인 구역의 가장자리 위치이다. 도 7은 TFT 디바이스의 절연층을 제조한 후에 위치 A-A'의 단면도를 도시한다.
절연층 박막을 피착하기 위한 많은 방법이 존재할 수 있으며, 다음에서 두 가지 방법이 열거된다: 첫번째는, 예를 들어, 300-500㎚의 절연층 박막을 피착하는데 PECVD(Plasma Enhanced Chemical Vapor Deposition)법이 사용되고, 그 재료는 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 등이고; 두번째는, 예를 들어, 300-500㎚의 절연층 박막을 피착하는데 물리적 스퍼터링법이 사용되고, 그 재료는 알루미늄 산화물(Al2O3) 등일 수 있다.
위의 단계 S12에서 TFT의 활성층과 게이트 절연층 및 관통홀을 제조하는 프로세스는 제2 마스크 판으로 완성된다.
제3 마스킹 프로세스:
절연층(36) 상에 게이트층 박막이 피착되고, 포토레지스트가 게이트층 박막 상에 코팅되며, 마스크로 노광한 후에 제3 마스크 판으로 포토레지스트에 대해 현상을 수행하고, 게이트층 박막을 에칭하여 TFT의 게이트 전극(37), 및 데이터 라인들(21)과 교차하는 적어도 두 개의 게이트 스캔 라인(20)을 형성한다. 예를 들면, 200-300㎚의 게이트층 박막을 피착하는데 마그네트론 스퍼터링과 같은 방법들을 사용할 수 있고, 사용하는 재료는 Cr, Mo, Ti, Cu 또는 Al과 같은 금속들 중 하나 또는 이러한 금속들의 복수의 합금, 예를 들어, Mo 및 Al의 합금일 수 있다. 도 8은 TFT 디바이스이의 게이트 전극 및 게이트 스캔 라인들을 형성한 후에 위치 A-A'의 단면도이다.
위의 단계 S13에서 TFT 디바이스의 게이트 스캔 라인들 및 게이트 전극을 제조하는 프로세스는 제3 마스크 판으로 완성된다.
종래 기술과 비교하면, 본 발명의 실시예들에서 TFT 어레이 기판은 데이터 라인들, 화소 전극, 및 TFT의 소스/드레인 전극과 채널을 제조하는데 있어서 하나의 마스크 판을 사용하고, 관통홀, 및 TFT의 게이트 절연층과 활성층을 제조하는데 있어서 하나의 마스크 판을 사용하며, TFT의 게이트 스캔 라인들과 게이트 전극을 제조하는데 있어서 하나의 마스크 판을 사용하며, 이러한 방법으로 생산된 TFT 어레이 기판은 3개의 마스크 판을 필요로 한다. 마스크 판은 그 비용이 높기 때문에, 이러한 방법은 적어도 4개의 마스크 판을 필요로 하는 종래 기술에서의 어레이 기판과 비교할 때 제조 비용을 낮춘다. 마스크 판의 개수의 감소로 인해, 대응하는 처리 프로세스들 또한 감소되어, 제품 손상 가능성의 감소, 즉, 제품 불량률이 저하되므로, 수율 및 설비 생산 능력이 향상된다.
동일한 발명적인 개념에 기초하여, 본 발명의 실시예들은 기판 및 서로 교차하는 데이터 라인들과 게이트 스캔 라인들에 의해 분리되는 화소 유닛 어레이를 포함하는 TFT 어레이 기판을 제공하고, 각각의 데이터 라인은 일 컬럼의 TFT들의 소스 전극들에 접속되고, 각각의 데이터 라인에 대응하는 구역에서 선택된 위치에 관통홀이 제공되며, 각각의 게이트 스캔 라인은 일 로우의 TFT들의 게이트 전극들에 접속된다.
각각의 화소 유닛의 구조는 도 1 및 8에 도시되는데, 도 1은 화소 유닛의 평면도이고, 도 8은 위치 A-A'에서의 화소 유닛의 단면도이다. 각각의 화소 유닛은: 기판(30)상의 TFT의 활성층(321); TFT의 활성층(321)과 TFT의 채널(35)상의 화소 전극(311); 화소 전극 위의 데이터 라인들(21) 및 TFT의 소스 전극(331)과 드레인 전극(332); 데이터 라인들(21), 채널(35), 및 TFT의 소스 전극(331), 드레인 전극(332) 및 활성층(321)을 덮는 TFT의 게이트 절연층(36); 및 TFT의 게이트 절연층(36) 상의 TFT의 게이트 전극(37)을 포함한다.
도 8에 도시된 바와 같이, 예를 들어, 게이트 전극(37)은 그 아래 있는 소스 전극(332) 및 화소 전극(311)과 부분적으로 오버랩(overlap)된다. 예를 들어, 데이터 라인(21) 및 소스 전극(331)은 통합되어 형성된다. 하지만, 쉬운 이해를 위해, 데이터 라인(21) 및 소스 전극(331)을 각각 나타내기 위해 점선이 도시된다.
본 발명에 따른 실시예들은 적어도 다음과 같은 구조들 및 방법들을 제공할 수 있다:
(1) 박막 트랜지스터 어레이 기판의 제조 방법은:
기판상에 활성층 박막과 도전층 박막을 형성하는 단계;
도전층 박막 상에 소스/드레인 전극층 박막을 피착하고, 그레이 톤 또는 하프 톤 마스킹 프로세스를 사용하여 도전층 박막과 소스/드레인 전극층 박막을 처리하여, 적어도 두 개의 데이터 라인, 화소 전극, 및 박막 트랜지스터의 소스/드레인 전극을 형성하는 단계 - 박막 트랜지스터의 소스 전극은 데이터 라인들과 접속됨 - ;
활성층 박막, 소스/드레인 전극, 데이터 라인들 및 화소 전극을 덮는 절연층 박막을 피착한 후에, 절연층 박막 상에 관통홀과 박막 트랜지스터의 게이트 절연층을 형성하여 박막 트랜지스터의 활성층을 획득하는 단계 - 각각의 데이터 라인들에 대응하는 구역 내의 선택된 위치에 관통홀이 제공됨 - ; 및
박막 트랜지스터의 게이트 전극, 및 절연층 상에서 데이터 라인들과 교차하는 적어도 두 개의 게이트 스캔 라인을 형성하는 단계 - 박막 트랜지스터의 게이트 전극은 게이트 주사 라인들과 접속됨 -
를 포함한다.
(2) 상기 (1)에 따른 방법에서, 기판상에 활성층 박막과 도전층 박막을 형성하는 단계는:
기판상에 산화물 박막을 피착하는 단계; 및
산화물 박막에 표면 처리를 수행하여, 산화물 박막의 표면상에 도전층 박막의 층을 형성하는 단계 - 도전층 박막 아래의 처리되지 않은 산화물 박막은 활성층 박막임 -
를 포함한다.
(3) 상기 (2)에 따른 방법에서, 산화물 박막에 표면 처리를 수행하는 단계는:
산화물 박막에 표면 처리를 수행하기 위해 이온 주입법 또는 플라즈마법을 사용하는 단계
를 포함한다.
(4) 상기 (2) 또는 (3)에 따른 방법에서, 피착된 산화물 박막의 두께는 100-150㎚이고; 및/또는 처리 이후에 형성된 도전층 박막의 두께는 50-100㎚이다.
(5) 상기 (1) 내지 (4) 중 어느 하나에 따른 방법에서, 그레이 톤 또는 하프 톤 마스킹 프로세스를 사용하여 도전층 박막과 소스/드레인 전극층 박막을 처리하여 적어도 두 개의 데이터 라인, 화소 전극 및 박막 트랜지스터의 소스/드레인 전극을 형성하는 단계는:
소스/드레인 전극층 박막 상에 포토레지스트를 코팅하고, 포토레지스트를 그레이 톤 또는 하프 톤 마스크 판으로 노광 및 현상한 후에, 도전층 박막과 소스/드레인 전극층 박막을 에칭하여 적어도 두 개의 상기 데이터 라인, 화소 전극, 및 박막 트랜지스터의 소스 전극을 획득하는 단계;
노광 및 현상된 포토레지스트에 애싱 처리를 수행하는 단계; 및
애싱 처리 후에 노출된 소스/드레인 전극층 박막을 에칭하여 박막 트랜지스터의 드레인 전극을 획득하는 단계
를 포함한다.
(6) 상기 (1) 내지 (5) 중 어느 하나에 따른 방법에서, 박막 트랜지스터의 게이트 절연층과 절연층 박막 내에 관통홀을 형성하여 박막 트랜지스터의 활성층을 형성하는 단계는:
피착된 절연층 박막 상에 포토레지스트를 코팅하고, 포토레지스트를 노광 및 현상한 후에, 절연층 박막과 활성층 박막을 에칭하여 박막 트랜지스터의 게이트 절연층과 활성층 및 관통홀을 획득하는 단계
를 포함한다.
(7) 상기 (1) 내지 (6) 중 어느 하나에 따른 방법에서, 피착된 절연층 박막의 두께는 300-500㎚이다.
(8) 상기 (1) 내지 (7) 중 어느 하나에 따른 방법에서, 박막 트랜지스터의 게이트 전극과 절연층 상에서 데이터 라인들과 교차하는 적어도 두 개의 게이트 스캔 라인을 형성하는 단계는:
절연층 상에 게이트층 박막을 피착하는 단계; 및
게이트층 박막 상에 포토레지스트를 코팅하고, 포토레지스트를 노광 및 현상한 후에, 게이트층 박막을 에칭하여, 데이터 라인들과 교차하는 적어도 두 개의 게이트 스캔 라인 및 박막 트랜지스터의 게이트 전극을 획득하는 단계
를 포함한다.
(9) 상기 (8)에 따른 방법에서, 피착된 소스/드레인 전극층 박막 및/또는 게이트층 박막의 두께는 200-300㎚이다.
(10) 상기 (1) 내지 (9) 중 어느 하나에 따른 방법에서, 박막 트랜지스터는 어레이의 형태로 배열되고, 일 컬럼의 박막 트랜지스터들의 소스 전극들은 데이터 라인들 중 하나에 접속되고, 일 로우의 박막 트랜지스터들의 게이트 전극들은 게이트 스캔 라인들 중 하나에 접속된다.
(11) 상기 (1) 내지 (10) 중 어느 하나에 따른 방법에서, 활성층 박막은 산화물 반도체 박막이다.
(12) 상기 (11)에 따른 방법에서, 산화물 반도체 박막의 재료는 산화 아연, 산화 인듐 및 인듐 갈륨 아연 산화물을 포함한다.
(13) 기판, 및 서로 교차하는 데이터 라인들과 게이트 스캔 라인들에 의해 분리되는 화소 유닛 어레이를 포함하는 박막 트랜지스터 어레이 기판으로서,
각각의 화소 유닛은:
기판상의 박막 트랜지스터의 활성층;
박막 트랜지스터의 활성층 위의 화소 전극;
화소 전극 위의 데이터 라인들과 박막 트랜지스터의 소스/드레인 전극;
데이터 라인들 및 박막 트랜지스터의 소스/드레인 전극과 활성층을 덮는 박막 트랜지스터의 게이트 절연층; 및
박막 트랜지스터의 게이트 절연층 상의 박막 트랜지스터의 게이트 전극
을 포함하고,
각각의 데이터 라인들은 일 컬럼의 박막 트랜지스터들의 소스 전극들과 접속하고, 각각의 데이터 라인들에 대응하는 구역 내의 선택된 위치에 관통홀이 제공되며, 각각의 게이트 스캔 라인들은 일 로우의 박막 트랜지스터들의 게이트 전극들과 접속한다.
(14) 상기 (13)에 따른 어레이 기판에서, 활성층 박막은 산화물 반도체 박막이다.
전술한 것은 단순히 본 발명의 예시적인 실시예들로서, 본 발명의 보호 범위를 제한하기 위해 사용되는 것이 아니다. 본 발명의 보호 범위는 첨부된 청구항들에 의해 정의되어야 한다.

Claims (12)

  1. 박막 트랜지스터 어레이 기판의 제조 방법으로서,
    상기 기판상에 산화물 박막을 피착하는 단계;
    상기 산화물 박막에 대해 표면 처리를 하여, 상기 산화물 박막의 표면 상에 도전층 박막의 층을 형성하는 단계 - 상기 도전층 박막 아래에서 처리가 되지 않았던 상기 산화물 박막은 활성층 박막으로 형성됨 -;
    상기 도전층 박막 상에 소스/드레인 전극층 박막을 피착하는 단계;
    상기 도전층 박막 및 상기 소스/드레인 전극층 박막을 패턴화(patterning)하는 단계 - 상기 소스/드레인 전극층 박막은 데이터 라인, 상기 데이터 라인과 통합된 소스 전극 및 드레인 전극으로 패턴화되고, 상기 도전층 박막은 패턴화되어 화소 전극을 형성하며, 상기 화소 전극의 일부는 상기 드레인 전극 아래에 위치하여 상기 드레인 전극과 연결되고, 상기 도전층 박막의 일부는 상기 데이터 라인 및 상기 소스 전극 아래에서 유지됨 -;
    상기 활성층 박막, 상기 소스 전극, 상기 드레인 전극, 상기 데이터 라인 및 상기 화소 전극을 덮는 절연층 박막을 피착하는 단계;
    상기 절연층 박막 및 상기 활성층 박막을 패턴화하여 절연층 및 활성층을 형성하는 단계 - 상기 활성층의 일부는 상기 데이터 라인, 상기 소스 전극, 상기 드레인 전극 및 상기 화소 전극의 아래에서 유지됨 -; 및
    게이트 라인 및 상기 게이트 라인과 통합된 게이트 전극을 형성하는 단계
    를 포함하는, 박막 트랜지스터 어레이 기판의 제조 방법.
  2. 제1항에 있어서,
    상기 절연층을 패턴화하는 동안, 상기 절연층 박막 내에 관통홀을 형성하여 상기 데이터 라인을 노출하는, 박막 트랜지스터 어레이 기판의 제조 방법.
  3. 제1항에 있어서,
    상기 기판 상에서의 상기 데이터 라인의 직각 투영은 상기 기판 상에서의 상기 활성층의 직각 투영의 영역에 포함되고, 상기 활성층은 상기 데이터 라인의 일측으로 돌출되고 상기 데이터 라인의 일측은 상기 소스 전극의 반대편 측이며, 상기 활성층의 돌출된 부분은 상기 절연층에 의해 덮여 있는, 박막 트랜지스터 어레이 기판의 제조 방법.
  4. 제1항에 있어서,
    상기 산화물 박막에 대해 표면 처리하는 단계는,
    이온 주입법 또는 플라즈마법을 사용하여 상기 산화물 박막에 대해 상기 표면 처리하는 단계를 포함하는, 박막 트랜지스터 어레이 기판의 제조 방법.
  5. 제1항에 있어서,
    상기 피착된 산화물 박막의 두께는 100~150nm이고; 및/또는 상기 처리 이후에 형성된 상기 도전층 박막의 두께는 50~100nm인, 박막 트랜지스터 어레이 기판의 제조 방법.
  6. 제1항에 있어서,
    상기 도전층 박막 및 상기 소스/드레인 전극층 박막을 패턴화하는 단계는,
    상기 소스/드레인 전극층 박막 상에 포토레지스트를 코팅하고, 그레이 톤 또는 하프 톤 마스크 판으로 상기 포토레지스트를 노광 및 현상한 후에, 상기 도전층 박막과 상기 소스/드레인 전극층 박막을 에칭하여, 상기 데이터 라인, 상기 화소 전극 및 상기 박막 트랜지스터의 상기 소스 전극을 획득하는 단계;
    상기 노광 및 현상된 포토레지스트에 애싱 처리를 수행하는 단계; 및
    상기 애싱 처리 후에 노출된 상기 소스/드레인 전극층 박막을 에칭하여, 상기 화소 전극 상에 상기 소스/드레인 전극층 박막의 일부를 제거하고 상기 박막 트랜지스터의 상기 드레인 전극을 획득하는 단계
    를 포함하는, 박막 트랜지스터 어레이 기판의 제조 방법.
  7. 제1항에 있어서,
    상기 피착된 절연층 박막의 두께는 300~500nm인, 박막 트랜지스터 어레이 기판의 제조 방법.
  8. 제1항에 있어서,
    상기 산화물 박막은 금속 산화물 반도체인, 박막 트랜지스터 어레이 기판의 제조 방법.
  9. 제8항에 있어서,
    상기 산화물 박막의 재료는 산화 아연, 산화 인듐 및 인듐 갈륨 아연 산화물로 구성된 그룹에서 선택된 적어도 하나를 포함하는, 박막 트랜지스터 어레이 기판의 제조 방법.
  10. 제1항에 있어서,
    상기 데이터 라인 및 상기 게이트 라인은 상기 박막 트랜지스터가 위치한 화소 유닛의 영역을 정의하고, 상기 활성층은 상기 박막 트랜지스터의 상기 소스 전극과 연결된 상기 데이터 라인의 일측으로부터 상기 화소 유닛의 상기 영역 밖으로 돌출되고, 상기 활성층의 돌출된 부분은 상기 절연층에 의해 덮여 있는, 박막 트랜지스터 어레이 기판의 제조 방법.
  11. 박막 트랜지스터 어레이 기판으로서,
    기판; 및
    서로 교차하는 데이터 라인 및 게이트 라인에 의해 정의되는 화소 유닛 어레이
    를 포함하고,
    상기 화소 유닛은,
    상기 기판 상에 박막 트랜지스터의 활성층;
    상기 박막 트랜지스터의 상기 활성층 상에 화소 전극;
    상기 화소 전극 위에 위치하고 상기 화소 전극과 연결되는 상기 박막 트랜지스터의 드레인 전극;
    상기 데이터 라인과 통합된 소스 전극 - 상기 활성층의 일부는 상기 소스 전극, 상기 드레인 전극 및 상기 데이터 라인의 아래에 위치함 -;
    상기 데이터 라인 및 상기 박막 트랜지스터의 상기 활성층, 상기 소스 전극 및 상기 드레인 전극을 덮는 상기 박막 트랜지스터의 게이트 절연층; 및
    상기 박막 트랜지스터의 상기 게이트 절연층 상에 상기 박막 트랜지스터의 게이트 전극
    을 포함하고,
    상기 화소 전극은 상기 활성층을 형성하기 위해 산화물 반도체 박막을 표면 처리하는 것에 의해 획득된 도전층에 의해 형성되는, 박막 트랜지스터 어레이 기판.
  12. 제11항에 있어서,
    상기 기판 상에서의 상기 데이터 라인의 직각 투영은 상기 기판 상에서의 상기 활성층의 직각 투영의 영역에 포함되고, 상기 활성층은 상기 데이터 라인의 일측으로 돌출되고 상기 데이터 라인의 일측은 상기 소스 전극의 반대편 측이며, 상기 활성층의 돌출된 부분은 상기 게이트 절연층에 의해 덮여 있는, 박막 트랜지스터 어레이 기판.
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