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KR101621635B1 - 어레이 기판과 그 제조 방법 및 디스플레이 디바이스 - Google Patents

어레이 기판과 그 제조 방법 및 디스플레이 디바이스 Download PDF

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KR101621635B1
KR101621635B1 KR1020147018128A KR20147018128A KR101621635B1 KR 101621635 B1 KR101621635 B1 KR 101621635B1 KR 1020147018128 A KR1020147018128 A KR 1020147018128A KR 20147018128 A KR20147018128 A KR 20147018128A KR 101621635 B1 KR101621635 B1 KR 101621635B1
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layer
common electrode
forming
line
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KR1020147018128A
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지엔 순
쳥 리
? 리
성준 안
봉열 류
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보에 테크놀로지 그룹 컴퍼니 리미티드
오르도스 위엔셩 옵토일렉트로닉스 컴퍼니 리미티드
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Abstract

본 발명은 종래 기술에서 복잡하고, 비용이 높고, 시간 소모적인 프로세스와 같은 문제점들을 해결하고, 저장 커패시턴스를 증가시킬 수 있는, 어레이 기판, 그 제조 방법, 및 디스플레이 디바이스를 개시한다. 어레이 기판에서, 데이터 라인들 및 공통 전극 라인은 베이스 기판 상의 동일한 층에서 활성층 아래 제공되고, 데이터 라인들 및 공통 전극 라인은 별도 제공되고, 공통 전극에는 정투영 방향으로 공통 전극 라인과 부분적으로 중첩되는 연결부가 제공되고, 공통 전극은 연결부와 공통 전극 라인 사이의 제1 비아를 통해 공통 전극 라인에 전기적으로 연결된다.

Description

어레이 기판과 그 제조 방법 및 디스플레이 디바이스{ARRAY SUBSTRATE AND MANUFACTURING METHOD THEREOF AND DISPLAY DEVICE}
본 발명은 디스플레이 기술 분야에 관한 것으로서, 더 구체적으로는 어레이 기판 및 그 제조 방법, 및 디스플레이 디바이스에 관한 것이다.
낮은 온-상태 전류, 낮은 이동성(Mobility), 및 자체 결함으로 인한 좋지 않은 안정성으로 인해 비정질 실리콘이 여러 분야에서 제한되고 있으며, 관련 분야에서 널리 사용되도록 자체 비정질 실리콘의 결합을 보상하기 위해 저온 폴리실리콘(LTPS)이 제안되고 있다.
박막 트랜지스터 액정 디스플레이(TFT-LCD) 기술의 개발과 함께, 저온 폴리 실리콘에 기반한 디스플레이 기술이 주요 흐름이 되고 있다. 도 1에 도시된 바와 같이, 종래 기술에서, 저온 폴리 실리콘으로 형성된 박막 트랜지스터에 기반한 어레이 기판은: 베이스 기판(101), 버퍼층(102), 활성 영역(103), 게이트 전극(106), 소스 전극(105), 드레인 전극(104), 데이터 라인(107), 투명 공통 전극(108), 픽셀 전극(109), 게이트 절연층(111), 중간 유전층(intermediate dielectric layer; 112), 평탄층(flattening layer; 113), 및 보호층(passivation layer; 114)을 포함한다.
픽셀 기술의 개발에 대한 요건들을 충족시키기 위해, 저장 커패시턴스를 증가시키는 방법이 주목 받고 있다. 종래 기술에서, 저장 커패시턴스의 증가는 다음과 같이 실현된다: 도 2에 도시된 바와 같이, 공통 전극 라인(201)이 어레이 기판에 제공되는데, 여기서 공통 전극 라인(201)은 게이트 전극(106)과 동일한 층에 제공되고, 그 위에 픽셀 전극(109)을 갖는 저장 커패시터를 형성한다.
도 2에 도시된 바와 같은 저온 폴리 실리콘으로 형성된 박막 트랜지스터에 기반하여 어레이 기판을 제조하는 프로세스는,
도 3에 도시된 바와 같이, 베이스 기판(101) 상에 버퍼층(102)을 형성하는 제1 단계;
도 3에 도시된 바와 같이, 패턴화 프로세스를 사용하여 제1 단계에서 처리된 베이스 기판 상에 활성 영역(103)을 형성하는 제2 단계;
도 4에 도시된 바와 같이, 제3 단계에서 처리된 베이스 기판 상에 실리콘 산화물 또는 실리콘 질화물 층을 증착함으로써 게이트 절연층(111)을 형성하는 제3 단계;
도 4에 도시된 바와 같이, 패턴화 프로세스를 사용하여 제3 단계에서 처리된 베이스 기판 상에 게이트 전극(106) 및 공통 전극 라인(201)을 형성하는 제4 단계;
도 4에 도시된 바와 같이, 이온 주입에 의해 활성 영역(103)의 양 측에 고농도 도핑 n-타입 불순물 이온들을 도핑하여 활성 영역(103)의 대향 측면(opposite sides)에 소스 전극(105) 및 드레인 전극(104)을 각각 형성하는 제5 단계;
도 5에 도시된 바와 같이, 제5 단계에서 처리된 베이스 기판 상에 실리콘 산화물 또는 실리콘 질화물 층을 증착함으로써 중간 유전층(112)을 형성하고, 패턴화 프로세스를 사용하여 게이트 절연층(111) 및 중간 유전층(112)을 관통하는 비아(V1)를 형성하는 제6 단계;
도 6에 도시된 바와 같이, 데이터 라인(107)이 비아(V1)를 통해 소스 전극(105)에 전기적으로 연결되도록 제6 단계에서 처리된 베이스 기판 상에 데이터 라인(107)을 형성하는 제7 단계;
도 7에 도시된 바와 같이, 제7 단계에서 처리된 베이스 기판 상에 평탄층(113)을 형성하고, 패턴화 프로세스를 사용하여 평탄층(113)을 관통하는 비아(V2)를 형성하는 제8 단계;
도 8에 도시된 바와 같이, 마그네트론 스퍼터링(magnetron sputtering)에 의해 제8 단계에서 처리된 베이스 기판 상에 투명 전도 박막층을 증착한 후 패턴화 프로세스를 사용하여 투명 공통 전극(108)을 형성하는 제9 단계;
도 9에 도시된 바와 같이, 제9 단계에서 처리된 베이스 기판 상에 보호층(114)을 형성하고, 패턴화 프로세스를 사용하여 보호층(114)을 관통하는 비아(V3)를 형성하는 제10 단계; 및
도 10에 도시된 바와 같이, 마그네트론 스퍼터링에 의해 제10 단계에서 처리된 베이스 기판 상에 산화인듐주석(ITO) 투명 전도 박막층을 증착한 후, 픽셀 전극(109)이 비아들(V1, V2, 및 V3)을 통해 드레인 전극(104)에 전기적으로 연결되도록 패턴화 프로세스를 사용하여 픽셀 전극(109)을 형성하는 제11 단계를 포함한다.
종래 기술에서 저온 폴리 실리콘으로 형성된 박막 트랜지스터들에 기반하여 어레이 기판을 제조하는 방법에 관한 전술한 설명으로부터, 공통 전극 라인(201) 및 게이트 전극(106)이 단일 노광 프로세스를 사용하여 형성됨에도 불구하고, 노광, 식각 등을 포함하는 적어도 8개의 패턴화 프로세스가 어레이 기판을 제조하는 방법에서 요구된다는 것을 알 수 있으며, 이로써 어레이 기판을 제조하는 방법은 복잡한 제조 프로세스, 많은 개수의 프로세스, 높은 비용, 및 더 많은 소비 시간과 같은 결함들을 갖는다.
본 발명의 실시예들은 종래 기술에서 어레이 기판을 제조할 때 제조 프로세스가 복잡하고, 프로세스가 다수이고, 비용이 높고, 더 많은 시간을 소모하는 것과 같은 문제점들을 해결하면서 저장 커패시턴스를 증가시키기 위한 목적을 실현할 수 있는 어레이 기판 및 그 제조 방법 및 디스플레이 디바이스를 제공한다.
본 발명의 어레이 기판은 베이스 기판 및 베이스 기판 상에 제공된 데이터 라인들 및 스캔 라인들을 포함하고, 데이터 라인들 및 스캔 라인들은 픽셀 영역들을 구획하고, 픽셀 영역들 각각에는 그 안에 박막 트랜지스터, 공통 전극, 및 공통 전극 라인이 제공되고, 박막 트랜지스터는 게이트 전극, 소스 전극, 드레인 전극, 및 활성층(active layer)을 포함하고, 게이트 전극은 활성층 위에 제공되고, 소스 전극 및 드레인 전극은 활성층의 대향 측면에 각각 제공되고, 여기서 데이터 라인 및 공통 전극 라인은 베이스 기판 상의 동일한 층에서 활성층 아래 제공되고, 데이터 라인 및 공통 전극 라인은 별도로 제공되고, 공통 전극에는 정투영 방향(orthographic projection direction)으로 공통 전극 라인과 적어도 부분적으로 중첩되는 연결부가 제공되고, 공통 전극은 연결부와 공통 전극 라인 사이의 제1 비아를 통해 공통 전극 라인에 전기적으로 연결된다. 어레이 기판에서, 공통 전극 라인 및 그 위의 픽셀 전극이 저장 커패시터를 형성함으로써 저장 커패시턴스가 증가하는 한편, 공통 전극 라인과 데이터 라인이 동일한 층에 제공됨에 따라 단일 노광 프로세스에 의해 형성될 수 있고, 따라서 제조 절차가 줄어들고, 제조 프로세스가 간략화되고, 제조 비용이 절감되고, 제조 시간이 단축된다.
예를 들어, 데이터 라인은 공통 전극 라인과 동일한 전도성 물질로 형성되며, 이로써 데이터 라인 및 공통 전극 라인은 단일 프로세스에 의해 형성될 수 있는 한편, 제조 비용이 절감된다.
예를 들어, 활성층은 저온 폴리 실리콘 물질로 형성되고, 소스 전극 및 드레인 전극은 이온 주입에 의해 활성층의 대향 측면 상에 형성되어 전도성 채널이 소스 전극과 드레인 전극 사이에 형성될 것이고, 공통 전극 라인은 드레인 전극 아래 형성된다.
예를 들어, 어레이 기판은 활성 층 아래 및 베이스 기판 상에 제공되어 데이터 라인 및 공통 전극 라인을 커버하는 버퍼층을 더 포함한다. 버퍼층은 베이스 기판에 포함된 불순물들이 후속 프로세스에서 박막 트랜지스터의 활성층으로 확산되는 것을 방지하는데 사용되며, 이로써 박막 트랜지스터의 품질을 개선하기 위해 박막 트랜지스터의 임계 전압 및 누설 전류와 같은 특징들에 대한 영향을 피한다.
예를 들어, 어레이 기판은 활성층 위 게이트 전극 아래에 제공되어 게이트 전극으로부터 활성층을 절연시키기 위한 게이트 절연층을 더 포함한다.
예를 들어, 어레이 기판은 게이트 전극 위에 제공되어 중간 유전층 상의 다른 전극들로부터 게이트 전극을 절연하는 중간 유전층을 더 포함한다.
예를 들어, 데이터 라인에 대응하는 버퍼층, 게이트 절연층, 및 중간 유전층의 위치에 제2 비아가 제공되고, 소스 전극에 대응하는 게이트 절연층 및 중간 유전층의 위치에 제3 비아가 제공되고, 데이터 라인은 제2 비아 및 제3 비아를 통해 소스 전극에 전기적으로 연결된다.
예를 들어, 어레이 기판은 중간 유전층 상에 제공되는 픽셀 전극 및 픽셀 전극과 공통 전극 사이에 제공되는 보호층을 더 포함하고, 픽셀 전극은 정투영 방향(orthographic projection direction)으로 공통 전극과 부분적으로 중첩되고;
공통 전극은 보호층 위에 제공되고, 픽셀 전극은 보호층 아래 제공되고, 드레인 전극에 대응하는 게이트 절연층 및 중간 유전층의 위치에 제4 비아가 제공되고, 픽셀 전극은 제4 비아를 통해 드레인 전극에 전기적으로 연결되고, 공통 전극은 슬릿 형상으로 형성되고, 픽셀 전극은 판 형상 또는 슬릿 형상으로 형성되고, 연결부와 공통 전극 라인 사이의 제1 비아는 버퍼층, 게이트 절연층, 중간 유전층, 및 보호층을 관통하거나; 또는 공통 전극은 보호층 아래 제공되고, 픽셀 전극은 보호층 위에 제공되고, 드레인 전극에 대응하는 게이트 절연층과 중간 유전층의 위치에 제4 비아가 제공되고, 드레인 전극에 대응하는 보호층의 위치에 제5 비아가 제공되고, 픽셀 전극은 제4 비아 및 제5 비아를 통해 드레인 전극에 전기적으로 연결되고, 공통 전극은 판 형상 또는 슬릿 형상으로 형성되고, 픽셀 전극은 슬릿 형상으로 형성되고, 연결부와 공통 전극 라인 사이의 제1 비아는 버퍼층, 게이트 절연층, 및 중간 유전층을 관통한다.
예를 들어, 어레이 기판은 베이스 기판 상의 데이터 라인 및 공통 전극 라인과 동일한 층에서 제공되고, 활성층 아래 제공되고, 정투영 방향으로 활성층과 적어도 부분적으로 중첩되는 광 차단 금속층을 더 포함한다.
광 차단 금속층은 소스 전극 및 드레인 전극에 대응하는 영역 사이에 제공되고, 정투영 방향으로 게이트 전극과 적어도 부분적으로 중첩되며, 광 차단 금속층은 드레인 전극과 드레인 전극 사이의 영역을 향해 방사된 광을 부분적으로 차단하는데 사용되어 박막 트랜지스터의 누설 전류가 감소된다.
예를 들어, 활성층에는 소스 전극과 드레인 전극 사이에서 게이트 전극에 대응하는 영역의 대향 측면들에 제공되는 저농도 도핑 드레인 전극들(lightly doped drain electrodes)이 제공된다. 저농도 도핑 드레인 전극들은 또한 박막 트랜지스터의 누설 전류를 감소시키는데 사용될 수 있다.
본 발명의 실시예들은 전술한 어레이 기판 중 어느 하나를 포함하는 디스플레이 디바이스를 제공한다.
본 발명의 실시예들은 데이터 라인들, 스캔 라인들, 공통 전극들, 및 공통 전극 라인들을 형성하는 단계 및 박막 트랜지스터들을 형성하는 단계를 포함하는 어레이 기판의 제조 방법을 제공하는데, 박막 트랜지스터를 형성하는 단계는 게이트 전극, 소스 전극, 드레인 전극, 및 활성층을 형성하는 단계를 포함하고, 스캔 라인들 및 공통 전극 라인들에 의해 구획되는 픽셀 영역들 각각은 공통 전극, 공통 전극 라인, 및 박막 트랜지스터를 갖고, 데이터 라인 및 공통 전극 라인은 베이스 기판 상의 동일한 층에서 활성층 아래 제공되고, 연결부가 공통 전극과 동일한 층에 제공되고 공통 전극 상에 제공되고, 정투영 방향으로 공통 전극 라인과 적어도 부분적으로 중첩되고, 공통 전극은 연결부와 공통 전극 라인 사이의 제1 비아를 통해 공통 전극 라인에 전기적으로 연결된다.
예를 들어, 어레이 기판의 제조 방법은, 특히:
패턴화 프로세스를 사용하여 베이스 기판 상에 별도로 제공된 데이터 라인 및 공통 전극 라인을 포함하는 패턴을 형성하는 단계;
버퍼층, 및 활성층을 포함하는 패턴을 형성하는 단계 - 버퍼층은 데이터 라인 및 공통 전극 라인를 커버하고, 활성층을 포함하는 패턴은 버퍼층 상에 형성됨 -;
게이트 절연층, 및 게이트 전극을 포함하는 패턴을 형성하는 단계; 및
소스 전극 및 드레인 전극을 포함하는 패턴을 형성하는 단계 - 소스 전극 및 드레인 전극은 이온 주입에 의해 활성층의 대향 측면들에 형성됨 - 를 포함한다.
예를 들어, 제조 방법은 공통 전극, 연결부, 및 픽셀 전극을 형성하는 다음의 단계들:
중간 유전층, 및 제1 비아, 제2 비아, 제3 비아, 및 제4 비아를 포함하는 패턴을 형성하는 단계 - 제1 비아는 연결부와 공통 전극 라인 사이에 형성되어 버퍼층, 게이트 절연층, 및 중간 유전층을 관통하고, 제2 비아는 데이터 라인에 대응하는 위치에 형성되어 버퍼층, 게이트 절연층, 및 중간 유전층을 관통하고, 제3 비아는 소스 전극에 대응하는 위치에 형성되어 게이트 절연층 및 중간 유전층을 관통하고, 제4 비아는 드레인 전극에 대응하는 위치에 형성되어 게이트 절연층 및 중간 유전층을 관통함 -;
공통 전극 및 연결부를 포함하는 패턴을 형성하는 단계 - 제1 비아, 제2 비아, 제3 비아, 및 제4 비아는 공통 전극을 형성하는데 사용되는 전도성 물질로 채워지고, 연결부는 제1 비아를 통해 공통 전극 라인에 전기적으로 연결되고, 데이터 라인은 제2 비아와 제3 비아를 통해 소스 전극에 전기적으로 연결됨 -;
보호층을 형성하고, 보호층에 제5 비아를 포함하는 패턴을 형성하는 단계 - 제5 비아는 드레인 전극에 대응하는 위치에 형성되고, 제5 비아의 위치는 제4 비아의 위치에 대응함 -; 및
픽셀 전극을 포함하는 패턴을 형성하는 단계 - 제5 비아는 픽셀 전극을 형성하는데 사용되는 전도성 물질로 채워지고, 픽셀 전극은 제4 비아 및 제5 비아를 통해 드레인 전극에 전기적으로 연결됨 - 를 더 포함한다.
공통 전극, 연결부 및 픽셀 전극을 형성하기 위한 전술한 단계들은 공통 전극이 픽셀 전극 아래 제공되는 어레이 기판에 적용될 수 있다. 공통 전극이 픽셀 전극 위에 제공되는 어레이 기판의 경우, 제조 방법은 공통 전극, 연결부, 및 픽셀 전극을 형성하는 다음 단계들:
중간 유전층, 및 제2 비아, 제3 비아, 및 제4 비아를 포함하는 패턴을 형성하는 단계 - 제2 비아는 데이터 라인에 대응하는 위치에 형성되어 버퍼층, 게이트 절연층, 및 중간 유전층을 관통하고, 제3 비아는 소스 전극에 대응하는 위치에 형성되어 게이트 절연층 및 중간 유전층을 관통하고, 제4 비아는 드레인 전극에 대응하는 위치에 형성되어 게이트 절연층 및 중간 유전층을 관통함 -;
픽셀 전극을 포함하는 패턴을 형성하는 단계 - 제2 비아, 제3 비아, 및 제4 비아가 공통 전극을 형성하는데 사용되는 전도성 물질로 채워지고, 데이터 라인은 제2 비아와 제3 비아를 통해 소스 전극에 전기적으로 연결되고, 픽셀 전극은 제4 비아를 통해 드레인 전극에 전기적으로 연결됨 -;
보호층, 및 공통 전극 및 연결부를 포함하는 패턴을 형성하는 단계 - 보호층은 픽셀 전극을 완전히 커버하고, 공통 전극 및 연결부를 포함하는 패턴은 보호층 위에 형성됨 -; 및
연결부와 공통 전극 라인 사이에 제1 비아를 형성하는 단계 - 제1 비아는 버퍼층, 게이트 절연층, 중간 유전층, 및 보호층을 관통함 - 를 더 포함한다.
예를 들어, 소스 전극 및 드레인 전극을 형성하는 단계는 이온 주입에 의해 활성층에서 저농도 도핑 드레인 전극들을 형성하는 단계를 포함하고, 저농도 도핑 드레인 전극들은 소스 전극과 드레인 전극 사이에서 게이트 전극에 대응하는 영역의 대향 측면들에 형성된다. 저농도 도핑 드레인 전극들은 박막 트랜지스터의 누설 전류를 감소시키는데 사용될 수 있다.
예를 들어, 데이터 라인 및 공통 전극 라인을 포함하는 패턴을 형성하는 단계는: 베이스 기판 상에 광 차단 금속층을 형성하는 단계를 포함하여, 광 차단 금속층은 데이터 라인 및 공통 전극 라인과 동일한 층에 제공되고, 활성층 아래 제공되고, 정투영 방향으로 활성층과 적어도 부분적으로 중첩된다.
예를 들어, 적어도 하나의 광 차단 금속층이 데이터 라인 및 공통 전극 라인을 포함하는 패턴을 형성하는 단계에서 형성되고, 적어도 하나의 게이트 전극이 게이트 절연층, 및 게이트 전극을 포함하는 패턴을 형성하는 단계에서 형성되고, 광 차단 금속층이 게이트 전극의 위치에 대응하는 위치에 형성되어 박막 트랜지스터의 누설 전류를 감소시킨다.
도 1은 종래 기술에서 어레이 기판의 구조의 단면도이다.
도 2는 종래 기술에서 다른 어레이 기판의 구조의 단면도이다.
도 3 내지 도 10은 도 2에 도시된 어레이 기판의 제조 방법의 각 단계에서 형성되는 구조들의 단면도이다.
도 11은 본 발명의 일 실시예에 따른 어레이 기판의 구조의 평면도이다.
도 12는 도 11의 A-A1 방향을 따라 절취된 어레이 기판의 구조의 단면도이다.
도 13은 본 발명의 다른 실시예에 따른 어레이 기판의 구조의 단면도이다.
도 14 내지 도 18은 본 발명의 제1 실시예에서 제공되는 어레이 기판의 제조 방법의 각 단계에서 형성되는 구조의 단면도이다.
도 19는 본 발명의 제2 실시예에서 제공되는 어레이 기판의, 중간 유전층이 형성된 구조의 단면도이다.
도 20은 본 발명의 제2 실시예에서 제공되는 어레이 기판의, 픽셀 전극이 형성된 구조의 단면도이다.
본 발명의 실시예들은 종래 기술에서 어레이 기판을 제조할 때 제조 프로세스가 복잡하고, 프로세스가 다수이고, 비용이 높고, 더 많은 시간을 소모하는 것과 같은 문제점들을 해결하면서 저장 커패시턴스를 증가시키기 위한 목적을 실현할 수 있는 어레이 기판 및 그 제조 방법 및 디스플레이 디바이스를 제공한다.
본 발명의 실시예들에서의 기술적 해결방안들은 본 발명의 실시예들의 도면들과 함께 명확하고 완전히 설명될 것이다. 자명하게, 여기에 설명된 실시예들은 본 발명의 실시예들의 전부가 아니라 단지 일부이다. 임의의 창조적인 작업 없이 본 발명의 실시예들의 측면에서 당업자에 의해 획득되는 다른 실시예들 전부는 본 발명의 보호 범위 내에 있다.
본 발명의 어레이 기판은 베이스 기판 및 베이스 기판 상에 제공되는 데이터 라인들 및 스캔 라인들을 포함하고, 데이터 라인들 및 스캔 라인들은 픽셀 영역을 구획하고, 픽셀 영역 각각에는 그 안에 박막 트랜지스터, 공통 전극, 및 공통 전극 라인이 제공되고, 박막 트랜지스터는 게이트 전극, 소스 전극, 드레인 전극, 및 활성층을 포함하고, 게이트 전극은 활성층 위에 제공되고, 소스 전극 및 드레인 전극은 활성층의 대향 측면에 각각 제공되고, 여기서 데이터 라인 및 공통 전극 라인은 베이스 기판 상의 동일한 층에서 제공되고 활성층 아래에 제공되고, 데이터 라인 및 공통 전극 라인은 별도 제공되고, 공통 전극 상에는 정투영 방향으로 공통 전극 라인과 적어도 부분적으로 중첩되는 연결부가 제공되고, 공통 전극은 연결부와 공통 전극 라인 사이의 제1 비아를 통해 공통 전극 라인에 전기적으로 연결된다.
동일한 층에 제공되는 데이터 라인 및 공통 전극 라인은 동일한 전도성 물질로 형성된다.
활성층은 저온 폴리 실리콘 물질로 형성되고, 소스 전극 및 드레인 전극은 이온 주입에 의해 활성층의 대향 측면에 형성되고, 공통 전극 라인은 드레인 전극 아래에 형성된다.
또한, 어레이 기판은 활성 층 아래 및 베이스 기판 상에 제공되어 데이터 라인 및 공통 전극 라인을 커버하는 버퍼층을 포함한다. 당연히, 버퍼층이 제공되는 위치는 이로 제한되지 않으며, 예를 들어, 버퍼층은 베이스 기판 상에서 데이터 라인 및 공통 전극 라인 아래 제공될 수 있다.
또한, 어레이 기판은 활성층 위에 제공되고 게이트 전극 아래에 제공되는 게이트 절연층을 포함한다.
또한, 어레이 기판은 게이트 전극 위에 제공되는 중간 유전층을 포함한다.
데이터 라인에 대응하는 버퍼층, 게이트 절연층, 및 중간 유전층의 위치에 제2 비아가 제공되고, 소스 전극에 대응하는 게이트 절연층 및 중간 유전층의 위치에 제3 비아가 제공되고, 데이터 라인은 제2 비아 및 제3 비아를 통해 소스 전극으로 전기적으로 연결된다.
또한, 어레이 기판은 픽셀 전극과 공통 전극 사이에 제공되는 중간 유전층 및 보호층 상에 제공되는 픽셀 전극을 포함하는데, 픽셀 전극은 정투영 방향으로 공통 전극과 부분적으로 중첩된다.
공통 전극이 보호층 위에 제공되고, 픽셀 전극이 보호층 아래에 제공되는 경우, 드레인 전극에 대응하는 게이트 절연층 및 중간 유전층의 위치에 제4 비아가 제공되고, 픽셀 전극은 제4 비아를 통해 드레인 전극에 전기적으로 연결되고, 공통 전극은 슬릿 형상으로 형성되고, 픽셀 전극은 판 형상 또는 슬릿 형상으로 형성되고, 연결부와 공통 전극 라인 사이의 제1 비아는 버퍼층, 게이트 절연층, 중간 유전층, 및 보호층을 관통한다.
공통 전극이 보호층 아래에 제공되고, 픽셀 전극이 보호층 위에 제공되는 경우, 드레인 전극에 대응하는 게이트 절연층 및 중간 유전층의 위치에 제4 비아가 제공되고, 드레인 전극에 대응하는 보호층의 위치에 제5 비아가 제공되고, 픽셀 전극은 제4 비아 및 제5 비아를 통해 드레인 전극에 전기적으로 연결되고, 공통 전극은 판 형상 또는 슬릿 형상으로 형성되고, 픽셀 전극은 슬릿 형상으로 형성되고, 연결부와 공통 전극 라인 사이의 제1 비아는 버퍼층, 게이트 절연층, 및 중간 유전층을 관통한다.
또한, 어레이 기판은 베이스 기판 상의 데이터 라인 및 공통 전극 라인과 동일한 층에서 제공되고, 활성층 아래 제공되고, 정투영 방향으로 활성층과 적어도 부분적으로 중첩되는 광 차단 금속층을 포함한다.
또한, 광 차단 금속층은 소스 전극과 드레인 전극에 대응하는 영역 사이에 제공되고, 정투영 방향으로 게이트 전극과 적어도 부분적으로 중첩된다.
또한, 활성층에는 소스 전극과 드레인 전극 사이에서 게이트 전극에 대응하는 영역의 대향 측면에 제공되는 저농도 도핑 드레인 전극들이 제공된다.
어레이 기판은 도 11 및 도 12를 참조하여 제1 실시예에 제공되고, 도 11은 본 발명의 제1 실시예에 따른 어레이 기판의 구조의 평면도이고, 도 12는 도 11에서의 A-A1 방향을 따라 절취된 어레이 기판의 구조의 단면도이다. 도 11 및 도 12를 참조하면, 어레이 기판은 베이스 기판(101), 공통 전극 라인(201), 데이터 라인들(107), 버퍼층(102), 활성층(103), 드레인 전극(104), 소스 전극(105), 게이트 전극(106), 공통 전극(108), 픽셀 전극(109), 데이터 라인들(107)과 교차하는 스캔 라인들(110), 활성층(103)과 게이트 전극(106) 사이의 게이트 절연층(111), 게이트 전극(106)과 공통 전극(108) 사이의 중간 유전층(112), 공통 전극(108)과 픽셀 전극(109) 사이의 보호층(114), 및 공통 전극 상에 제공되는 연결부(115)를 포함한다.
구체적으로, 공통 전극 라인(201) 및 데이터 라인들(107)은 동일한 층에 제공되고, 베이스 기판(101)와 버퍼층(102) 사이에 위치된다. 또한, 공통 전극 라인(201) 및 데이터 라인들(107)은 동일한 물질로 형성된다. 또한, 공통 전극 라인(201) 및 데이터 라인들(107)은 단일 패턴화 프로세스에서 형성될 수 있다.
버퍼층(102)은 공통 전극 라인(201) 및 데이터 라인들(107) 위에 있고, 활성층(103) 아래에 있고, 버퍼층(102)은 그 아래에서 공통 전극 라인(201) 및 데이터 라인들(107)을 커버한다.
이 실시예에서, 버퍼층(102)은 베이스 기판에 포함된 불순물들이 후속 프로세스에서 박막 트랜지스터의 활성층(103)으로 확산되는 것을 방지하는데 사용되며, 이로써 박막 트랜지스터의 임계 전압 및 누설 전류와 같은 특징들에 대한 영향을 피한다. 한편, 활성층(103)이 엑시머 레이저 어닐 방법(excimer laser anneal method)을 사용하여 정상적으로 형성되는 저온 폴리 실리콘 물질로 형성됨에 따라, 버퍼층(102)은 엑시머 레이저 어닐로 인한 불순물들이 활성층(103)을 형성하기 위한 후속 프로세스에서 활성층(103)으로 확산되는 것을 방지하기 위해 제공되고, 이로써 저온 폴리 실리콘 물질로 형성된 박막 트랜지스터의 품질이 개선될 수 있다.
활성층(103)은 버퍼층(102) 위 및 게이트 절연층(111) 아래에 있고, 활성층(103)은 저온 폴리 실리콘 물질로 형성된다.
드레인 전극(104) 및 소스 전극(105)은 활성층(103)의 대향 측면에 각각 위치하고, 드레인 전극(104) 및 소스 전극(105)은 이온 주입에 의해 형성된다.
게이트 전극(106) 및 스캔 라인들(110)은 동일한 층에 제공되고, 게이트 절연층(111)과 중간 유전층(112) 사이에 위치한다. 또한, 게이트 전극(106) 및 스캔 라인들(110)은 동일한 물질로 형성되고, 단일 패턴화 프로세스에서 형성될 수 있다.
공통 전극(108)은 중간 유전층(112) 위 및 보호층(114) 아래에 있고, 공통 전극(108)은 산화인듐주석(ITO)과 같은 투명 전도성 물질로 형성될 수 있고, 판 형상 또는 슬릿 형상으로 형성될 수 있다.
공통 전극(108)과 동일한 층에서 제공되는 연결부(115)는 공통 전극(108)와 동일한 투명 전도성 물질로 형성될 수 있고, 정투영 방향으로 공통 전극 라인(201)과 적어도 부분적으로 중첩될 수 있다.
픽셀 전극(109)은 보호층(114) 위에 있고, 산화인듐주석과 같은 투명 전도성 물질로 형성될 수 있고, 픽셀 전극(109)은 슬릿 형상으로 형성될 수 있다. 픽셀 전극(109)은 정투영 방향으로 공통 전극(108)과 적어도 부분적으로 중첩된다.
어레이 기판에는 제1 비아(401), 제2 비아(402), 제3 비아(403), 제4 비아(404), 및 제5 비아(405)가 더 제공된다.
구체적으로, 제1 비아(401)는 중간 유전층(112), 게이트 절연층(111), 및 버퍼층(102)을 순차적으로 관통하며, 이로써 공통 전극 라인(201)은 공통 전극(108)에 공통 전압 신호를 인가하기 위해 공통 전극(108)에 전기적으로 연결된다.
제2 비아(402)는 데이터 라인(107)에 대응하는 버퍼층(102), 게이트 절연층(111), 및 중간 유전층(112)의 위치에 제공된다.
제3 비아(403)는 소스 전극(105)에 대응하는 게이트 절연층(111) 및 중간 유전층(112)의 위치에 제공되고, 이로써 소스 전극(105)은 제2 비아(402) 및 제3 비아(403)를 통해 데이터 라인(107)에 전기적으로 연결될 수 있다.
제4 비아(404)는 드레인 전극(104)에 대응하는 게이트 절연층(111)과 중간 유전층(112)의 위치에 제공된다.
제5 비아(405)는 드레인 전극(104)에 대응하는 보호층(114)의 위치에 제공되고, 이로써 드레인 전극(104)은 제4 비아(404) 및 제5 비아(405)를 통해 픽셀 전극(109)에 전기적으로 연결될 수 있다.
제1 비아(401), 제2 비아(402), 제3 비아(403), 제4 비아(404), 및 제5 비아(405)는 공통 전극(108)을 형성하기 위한 투명 전도성 물질로 채워지고, 제5 비아(405)는 픽셀 전극(109)을 형성하기 위한 투명 전도 물질로 채워진다.
이 실시예에서, 어레이 기판은 베이스 기판(101) 상의 데이터 라인(107) 및 공통 전극 라인(201)과 동일한 층에 제공되고 활성층(103) 아래에 제공되고, 정투영 방향으로 활성층(103)과 적어도 부분적으로 중첩되는 광 차단 금속층(116)을 포함할 수도 있다. 광 차단 금속층(116)은 소스 전극(105)와 드레인 전극(104)에 대응하는 영역 사이에 제공되고, 정투영 방향으로 게이트 전극(106)과 적어도 부분적으로 중첩된다. 광 차단 금속층(116)은 활성층(103)의 채널 영역을 위한 광을 차단할 수 있으며, 이로써 활성층(103)을 향해 방사되는 광이 부분적으로 차단될 수 있으며, 이로써 활성층(103)의 누설 전류가 감소된다. 당연히, 광 차단 금속층(116)은 활성층(103)과 완전히 중첩되고, 이로써 광 차단 금속층(116)은 전체 활성층(103)을 차단할 수 있어, 활성층(103)을 향해 방사되는 광은 완벽하게 차단될 수 있고, 따라서 활성층(103)의 누설 전류는 더 감소된다.
광 차단 금속층(116), 공통 전극 라인(201), 및 데이터 라인들(107)은 동일한 전도성 물질로 형성되며, 이로써 동일한 층에 제공되는 광 차단 금속층(116), 공통 전극 라인(201), 및 데이터 라인들(107)은 단일 패턴화 프로세스에서 형성될 수 있다. 또한, 전도성 물질이 불투명 전도성 물질이기 때문에, 광 차단 금속층(116)은 활성층(103)을 향해 방사되는 광을 부분적으로 차단할 수 있으며, 이로써 박막 트랜지스터의 누설 전류는 감소될 수 있다.
이 실시예에서의 어레이 기판은 또한 활성층(103)에서 제공되는 저농도 도핑 드레인 전극들(117)을 포함할 수 있는데, 이들은 소스 전극(105)과 드레인 전극(104) 사이에 제공되고, 게이트 전극(106)에 대응하는 영역의 대향 측면에 제공된다. 이 실시예에서의 저농도 도핑 드레인 전극들(117)은 또한 박막 트랜지스터의 누설 전류를 감소시키는데 사용될 수 있다.
이 실시예에서, 적어도 하나의 게이트 전극(106)이 형성될 수 있고, 적어도 하나의 광 차단 금속층(116)이 형성될 수 있다. 더 구체적으로, 이 실시예에서, 2개의 게이트 전극(106)이 제공되는데, 이는 박막 트랜지스터의 누설 전류를 감소시킬 수 있는 한편 2개의 광 차단 금속층(116)이 제공될 수 있다.
중간 유전층(112)과 공통 전극(108) 사이에 평탄층이 제공되어 중간 유전층(112)을 계속 평탄하게 유지할 수 있다는 점에 유의해야 한다. 당연히, 대안적으로, 이 실시예에서와 같이 중간 유전층(112)과 공통 전극(108) 사이에 평탄층이 제공되지 않아, 어레이 기판을 상대적으로 얇게 만들 수도 있다.
본 발명의 제2 실시예는 또한 어레이 기판을 제공하는데, 이 어레이 기판의 구조의 단면이 도 13에 도시되어 있으며, 도 13으로부터 이 어레이 기판은 다음의 차이점을 제외하고 구조에 있어서 도 2에 도시된 어레이 기판과 거의 동일하다는 점을 알 수 있다: 첫째, 도 12에 도시된 어레이 기판에서, 픽셀 전극(109)은 보호층(114) 위에 있고, 공통 전극(108)은 보호층(114) 아래 있지만, 도 13에 도시된 어레이 기판에서, 픽셀 전극(109)은 보호층(114) 아래 있고, 공통 전극(108)은 보호층(114) 위에 있으며; 둘째, 도 13에 도시된 어레이 기판에서는 제5 비아를 제공하는 것이 요구되지 않으며; 셋째, 도 12에 도시된 어레이 기판에서, 공통 전극을 공통 전극 라인과 연결하기 위한 제1 비아는 중간 유전층(112), 게이트 절연층(111), 및 버퍼층(102)을 순차적으로 관통하지만, 도 13에 도시된 어레이 기판에서, 공통 전극을 공통 전극 라인과 연결하기 위한 제1 비아는 보호층(114), 중간 유전층(112), 게이트 절연층(111), 및 버퍼층(102)을 순차적으로 관통한다. 본 발명의 제2 실시예에서의 어레이 기판은 더 간단한 구조를 갖고, 그 제조 방법이 더 간략화되고, 프로세스 시간이 단축되고, 제조 비용이 감소된다.
본 발명의 제3 실시예는 어레이 기판의 제조 방법을 제공하는데, 이 방법은 데이터 라인들, 스캔 라인들, 공통 전극들, 및 공통 전극 라인들을 형성하는 단계 및 박막 트랜지스터들을 형성하는 단계를 포함하고, 박막 트랜지스터를 형성하는 단계는 게이트 전극, 소스 전극, 드레인 전극, 및 활성층을 형성하는 단계를 포함하는데, 스캔 라인들 및 데이터 라인들에 의해 구획되는 픽셀 영역들 각각은 공통 전극, 공통 전극 라인, 및 박막 트랜지스터를 갖고, 여기서 데이터 라인 및 공통 전극 라인은 베이스 기판 상의 동일한 층에서 활성층 아래에 형성되며, 공통 전극과 동일한 층에 정투영 방향으로 공통 전극 라인과 적어도 부분적으로 중첩되는 연결부가 제공되고, 공통 전극은 연결부와 공통 전극 라인 사이에 형성된 제1 비아를 통해 공통 전극 라인에 전기적으로 연결된다.
실제 제조 프로세스에서, 어레이 기판의 제조 방법은, 특히:
패턴화 프로세스를 사용하여 베이스 기판 상에 별도 제공되는 데이터 라인 및 공통 전극 라인을 포함하는 패턴을 형성하는 제1 단계;
제1 단계에서 처리된 베이스 기판 상에 버퍼층, 및 활성층을 포함하는 패턴을 형성하는 제2 단계 - 버퍼층은 데이터 라인 및 공통 전극 라인을 커버하고, 활성층을 포함하는 패턴을 버퍼층 상에 형성됨 -;
제2 단계에서 처리된 베이스 기판 상에 게이트 절연층, 및 게이트 전극을 포함하는 패턴을 형성하는 제3 단계;
제3 단계에서 처리된 베이스 기판 상에 소스 전극 및 드레인 전극을 포함하는 패턴을 형성하는 제4 단계 - 여기서 소스 전극 및 드레인 전극은 이온 주입에 의해 활성층의 대향 측면들에 형성됨 -;
제4 단계에서 처리된 베이스 기판 상에 중간 유전층, 및 제1 비아, 제2 비아, 제3 비아, 및 제4 비아를 포함하는 패턴을 형성하는 제5 단계 - 제1 비아는 연결부와 공통 전극 라인 사이에 형성되어 버퍼층, 게이트 절연층, 및 중간 유전층을 관통하고, 제2 비아는 데이터 라인에 대응하는 위치에 형성되어 버퍼층, 게이트 절연층, 및 중간 유전층을 관통하고, 제3 비아는 소스 전극에 대응하는 위치에 형성되어 게이트 절연층과 중간 유전층을 관통하고, 제4 비아는 드레인 전극에 대응하는 위치에 형성되어 게이트 절연층과 중간 유전층을 관통함 -;
제5 단계에서 처리된 베이스 기판 상에 공통 전극 및 그 연결부를 포함하는 패턴을 형성하는 제6 단계 - 제1 비아, 제2 비아, 제3 비아, 및 제4 비아는 공통 전극을 형성하는데 사용되는 전도성 물질로 채워지고, 연결부는 제1 비아를 통해 공통 전극 라인에 전기적으로 연결되고, 데이터 라인은 제2 비아 및 제3 비아를 통해 소스 전극에 전기적으로 연결됨 -;
제6 단계에서 처리된 베이스 기판 상에 보호층을 형성하고, 보호층에서 제5 비아를 포함하는 패턴을 형성하는 제7 단계 - 제5 비아는 드레인 전극에 대응하는 위치에 형성되고, 제5 비아의 위치는 제4 비아의 위치에 대응함 -; 및
제7 단계에서 처리된 베이스 기판 상에 픽셀 전극을 포함하는 패턴을 형성하는 제8 단계 - 제5 비아는 픽셀 전극을 형성하는데 사용되는 전도성 물질로 채워지고, 픽셀 전극은 제4 비아 및 제5 비아를 통해 드레인 전극에 전기적으로 연결됨 -
를 포함한다.
제5 단계 내지 제8 단계는 공통 전극이 픽셀 전극 아래 있는 어레이 기판에 적용될 수 있다. 그러나, 공통 전극이 픽셀 전극 위에 있는 어레이 기판의 경우, 제조 방법은 공통 전극과 그 연결부 및 픽셀 전극을 형성하는 다음 단계들:
제4 단계에서 처리된 베이스 기판 상에 중간 유전층, 및 제2 비아, 제3 비아, 및 제4 비아를 포함하는 패턴을 형성하는 제5 단계 - 제2 비아는 데이터 라인에 대응하는 위치에 형성되어 버퍼층, 게이트 절연층, 및 중간 유전층을 관통하고, 제3 비아는 소스 전극에 대응하는 위치에 형성되어 게이트 절연층과 중간 유전층을 관통하고, 제4 비아는 드레인 전극에 대응하는 위치에 형성되어 게이트 절연층과 중간 유전층을 관통함 -;
제5 단계에서 처리된 베이스 기판 상에 픽셀 전극을 포함하는 패턴을 형성하는 제6 단계 - 제2 비아, 제3 비아, 및 제4 비아는 픽셀 전극을 형성하는데 사용되는 전도성 물질로 채워지고, 데이터 라인은 제2 비아 및 제3 비아를 통해 소스 전극에 전기적으로 연결되고, 픽셀 전극은 제4 비아를 통해 드레인 전극에 전기적으로 연결됨 -; 및
제6 단계에서 처리된 베이스 기판 상에 보호층, 및 공통 전극과 그 연결부를 포함하는 패턴을 형성하고 - 보호층은 픽셀 전극을 완벽히 커버하고, 공통 전극 및 연결부를 포함하는 패턴은 보호층 위에 형성됨 - ; 연결부와 공통 전극 라인 사이의 제1 비아를 형성하는 제7 단계 - 제1 비아는 버퍼층, 게이트 절연층, 중간 유전층, 및 보호층을 관통함 - 를 더 포함한다.
제4 단계는 이온 주입에 의해 활성층에서 저농도 도핑 드레인 전극들을 형성하는 단계를 더 포함하는데, 여기서 저농도 도핑 드레인 전극들은 소스 전극과 드레인 전극 사이에 형성되고, 게이트 전극에 대응하는 영역의 대향 측면들에 형성되고, 저농도 도핑 드레인 전극들은 박막 트랜지스터의 누설 전류를 감소하는데 사용될 수 있다.
또한, 제1 단계는 베이스 기판 위의 데이터 라인 및 공통 전극 라인과 동일한 층에 광 차단 금속층을 형성하는 단계를 포함하는데, 여기서 광 차단 금속층은 활성층 아래 제공되고, 정투영 방향으로 활성층과 적어도 부분적으로 중첩된다.
예를 들어, 적어도 하나의 광 차단 금속층은 제1 단계에서 형성되고, 적어도 하나의 게이트 전극은 제3 단계에서 형성되고, 광 차단 금속층은 박막 트랜지스터의 누설 전류를 감소시키기 위한 게이트 전극의 위치에 대응하는 위치에 형성된다.
이후, 본 발명의 제3 실시예에 제공되는 어레이 기판의 제조 방법은 첨부 도면들을 참조하여 상세히 설명될 것이고, 일례로서 제1 실시예에서 어레이 기판의 구조를 취하는 경우, 어레이 기판의 제조 방법은 특히 다음의 단계들을 포함한다:
도 14에 도시된 바와 같은, 베이스 기판(101) 상에 금속 박막층을 증착한 다음, 데이터 라인(107), 광 차단 금속층(116), 및 공통 전극 라인(201)을 포함하는 패턴을 제1 패턴화 프로세스를 통해 형성하는 제1 단계 - 여기서 데이터 라인(107), 광 차단 금속층(116), 및 공통 전극 라인(201)은 별도 제공됨 - .
본 발명에서, 사용된 패턴화 프로세스는 리소그래피 프로세스만을 포함하거나, 리소그래피 프로세스 및 식각 프로세스를 포함할 수 있고, 또한 프린팅(printing) 및 잉크젯팅(inkjetting)과 같은 소정의 패턴을 형성하기 위한 다른 프로세스를 포함할 수 있다. 리소그래피 프로세스는 포토레지스터, 마스크 플레이트, 및 노광 머신 등을 사용하여 패턴을 형성하기 위한 막 형성, 노광, 및 현상 등을 포함하는 프로세스를 지칭한다. 대응 패턴화 프로세스는 본 발명에서 형성될 구조에 따라 선택될 수 있다.
이 실시예에서, 패턴화 프로세스는: 우선, 데이터 라인들(107), 광 차단 금속층(116), 및 공통 전극 라인(201)을 형성하기 위한 금속 박막층을 베이스 기판(101) 상에 형성(예를 들어, 스퍼터링 또는 코딩)하는 단계; 다음으로, 금속 박막 상에 포토레지스트층을 코팅하는 단계; 그 다음에, 데이터 라인들(107), 광 차단 금속층(116), 및 공통 전극 라인(201)을 포함하는 패턴이 제공되는 마스크 플레이트를 사용하여 포토레지스트를 노광하는 단계; 마지막으로, 현상 및 식각을 사용하여 데이터 라인들(107), 광 차단 금속층(116), 및 공통 전극 라인(201)을 포함하는 패턴을 형성하는 단계를 포함한다. 어레이 기판의 제조 방법에서, 패턴화 프로세스를 사용하여 다른 막층들을 제조하는 프로세스는 전술한 바와 동일하며, 이로써 이에 대한 설명은 하지 않을 것이다.
도 15를 참조하면, 플라즈마 강화 화학 증기 증착(PEVCD)을 통해 제1 단계에서 처리된 베이스 기판 상에 실리콘 산화물 또는 실리콘 질화물 층을 증착하여 버퍼층(102)을 형성하는 제2 단계 - 제2 버퍼층(102)은 데이터 라인들(107), 광 차단 금속층(116), 및 공통 전극 라인(201)을 커버함 - .
도 15를 참조하면, 제2 단계에서 처리된 베이스 기판(101) 상에, PECVD 또는 다른 유사 기법들을 통해 버퍼층(102) 상에 비정질 실리콘 박막층을 형성한 다음, 레이저 어닐링 프로세스 또는 고상 결정화 프로세스(solid phase crystallization process)를 사용하여 폴리 실리콘 박막층을 형성함으로써 비정질 실리콘을 결정화하고, 다음에, 제2 패턴화 프로세스를 사용하여 저온 폴리 실리콘 활성층(103)을 포함하는 패턴을 형성하는 제3 단계 - 활성층(103)은 버퍼층(102) 상에 형성되고, 활성층(103)의 패턴은 정투영 방향으로 공통 전극 라인(201)과 중첩됨 - .
도 16을 참조하면, 제3 단계에서 처리된 베이스 기판(101) 상에 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx) 층을 증착하여 게이트 절연층(111)을 형성하는 제4 단계 - 게이트 절연층(111)은 활성층(103) 위에 제공되고 게이트 전극(106) 아래에 제공됨 - .
도 16을 참조하면, 제4 단계에서 처리된 베이스 기판(101) 상에 Mo, Al, 또는 Cr 등의 금속층을 증착한 다음, 제3 패턴화 프로세스를 사용하여 게이트 전극(106) 및 스캔 라인들을 형성하는 제5 단계.
도 16을 참조하면, 제5 단계에서 처리된 베이스 기판(101) 상에서, 이온 주입에 의해 활성층의 대향 측면들에 고농도 도핑을 수행하여 드레인 전극(104) 및 소스 전극(105)을 형성한 다음, 드레인 전극(104)과 소스 전극(105) 사이의 활성층의 영역 상에 저농도 도핑을 수행하여 저농도 도핑 드레인 전극들(117)을 형성하는 제6 단계 - 여기서 저농도 도핑 드레인 전극들(117)은 드레인 전극(104)과 소스 전극(105) 사이에 형성되고, 게이트 전극(106)에 대응하는 영역의 대향 측면들에 위치함 - .
도 17을 참조하면, 제6 단계에서 처리된 베이스 기판(101) 상에 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx) 층을 증착하여 중간 유전층(112)을 형성한 다음, 제4 패턴화 프로세스를 사용하여 제1 비아(401), 제2 비아(402), 제3 비아(403), 및 제4 비아(404)를 형성하는 제7 단계.
제1 비아(401)는 연결부(115)와 공통 전극 라인(201) 사이에 형성되고, 버퍼층(102), 게이트 절연층(111), 및 중간 유전층(112)을 관통한다. 제2 비아(402)는 데이터 라인(107)에 대응하는 버퍼층(102), 게이트 절연층(111), 및 중간 유전층(112)의 위치에 제공된다. 제3 비아(403)는 소스 전극(105)에 대응하는 게이트 절연층(111) 및 중간 유전층(112)의 위치에 제공되고, 이로써 소스 전극(105)은 제2 비아(402) 및 제3 비아(403)를 통해 데이터 라인(107)에 전기적으로 연결될 수 있다. 제4 비아(404)는 드레인 전극(104)에 대응하는 게이트 절연층(111)과 중간 유전층(112)의 위치에 제공된다.
도 17을 참조하면, 제7 단계에서 처리된 베이스 기판 상에서, 마그네트론 스퍼터링에 의해 중간 유전층(112) 상에 산화인듐주석(ITO) 투명 전도성 박막층을 증착한 다음, 제5 패턴화 프로세스를 사용하여 공통 전극(108) 및 그 연결부(115)를 형성하는 제8 단계 - 제1 비아(401), 제2 비아(402), 제3 비아(403), 및 제4 비아(404)는 공통 전극(108)을 형성하는데 사용되는 전도성 물질로 채워지고, 연결부(115)는 제1 비아(401)를 통해 공통 전극 라인(201)에 전기적으로 연결되고, 데이터 라인(107)은 제2 비아(402) 및 제3 비아(403)를 통해 소스 전극(105)에 전기적으로 연결됨 - .
도 18을 참조하면, 제8 단계에서 처리된 베이스 기판 상에 보호층(114)을 형성하고, 제6 패턴화 프로세스를 사용하여 제5 비아(405)를 형성하는 제9 단계 - 여기서, 제5 비아(405)는 보호층(114)을 관통하고, 드레인 전극(104)에 대응하며, 이로써 픽셀 전극은 제4 비아(404) 및 제5 비아(405)를 통해 드레인 전극(104)에 전기적으로 연결될 수 있음 - .
도 20을 참조하면, 제9 단계에서 처리된 베이스 기판 상에서, 마그네트론 스퍼터링에 의해 보호층(114) 상에 산화인듐주석(ITO) 투명 전도성 박막층을 증착한 다음, (즉, 포토 레지스트를 코팅하고, 노광 및 현상하고, 식각 및 필링(peeling)을 수행한 후) 제7 패턴화 프로세스를 사용하여 픽셀 전극(109)을 포함하는 패턴을 형성하는 제10 단계 - . 제5 비아(405)는 픽셀 전극(109)을 형성하기 위한 전도성 물질로 채워진다. 픽셀 전극(109)은 제4 비아(404) 및 제5 비아(405)를 통해 드레인 전극(104)에 전기적으로 연결될 수 있다.
전술한 단계들을 통해, 본 발명의 제1 실시예에서 제공되는 것으로, 그 구조는 도 12에 도시된 바와 같은 어레이 기판이 제조될 수 있다.
본 발명의 제2 실시예에서의 어레이 기판을 제조하는 방법은 다음의 단계들을 포함한다:
도 14에 도시된 바와 같이, 베이스 기판(101) 상에 금속 박막층을 증착한 다음, 데이터 라인들(107), 광 차단 금속층(116), 및 공통 전극 라인(201)을 포함하는 패턴을 제1 패턴화 프로세스를 통해 형성하는 제1 단계 - 여기서 데이터 라인들(107), 광 차단 금속층(116), 및 공통 전극 라인(201)은 별도 제공됨 - .
도 15를 참조하면, 제1 단계에서 처리된 베이스 기판 상에 버퍼층(102)을 형성하는 제2 단계 - 여기서 버퍼층(102)은 데이터 라인들(107), 광 차단 금속층(116), 및 공통 전극 라인(201)을 완벽하게 커버함 - .
도 15를 참조하면, 제2 단계에서 처리된 베이스 기판(101) 상에, 제2 패턴화 프로세스를 사용하여 저온 폴리 실리콘 활성층(103)을 포함하는 패턴을 형성하는 제3 단계 - 활성층(103)은 버퍼층(102) 상에 형성되고, 활성층(103)의 패턴은 정투영 방향으로 공통 전극 라인(201)과 중첩됨 - .
도 16을 참조하면, 제3 단계에서 처리된 베이스 기판(101) 상에 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx) 층을 증착하여 게이트 절연층(111)을 형성하는 제4 단계 - 게이트 절연층(111)은 활성층(103) 위에 제공되고 게이트 전극(106) 아래에 제공됨 - .
도 16을 참조하면, 제4 단계에서 처리된 베이스 기판(101) 상에 Mo, Al, 또는 Cr 등의 금속층을 증착한 다음, 제3 패턴화 프로세스를 사용하여 게이트 전극(106) 및 스캔 라인들을 형성하는 제5 단계.
도 16을 참조하면, 제5 단계에서 처리된 베이스 기판(101) 상에서, 이온 주입에 의해 활성층의 대향 측면들에 고농도 도핑을 수행하여 드레인 전극(104) 및 소스 전극(105)을 형성한 다음, 드레인 전극(104)과 소스 전극(105) 사이의 활성층의 영역 상에 저농도 도핑을 수행하여 저농도 도핑 드레인 전극들(117)을 형성하는 제6 단계 - 여기서 저농도 도핑 드레인 전극들(117)은 드레인 전극(104)과 소스 전극(105) 사이에 형성되고, 게이트 전극(106)에 대응하는 영역의 대향 측면들에 위치함 - .
도 19를 참조하면, 제6 단계에서 처리된 베이스 기판(101) 상에 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx) 층을 증착하여 중간 유전층(112)을 형성한 다음, 제4 패턴화 프로세스를 사용하여 제2 비아(402), 제3 비아(403), 및 제4 비아(404)를 형성하는 제7 단계.
제2 비아(402)는 데이터 라인(107)에 대응하는 버퍼층(102), 게이트 절연층(111), 및 중간 유전층(112)의 위치에 제공된다. 제3 비아(403)는 소스 전극(105)에 대응하는 게이트 절연층(111) 및 중간 유전층(112)의 위치에 제공되고, 이로써 소스 전극(105)은 제2 비아(402) 및 제3 비아(403)를 통해 데이터 라인(107)에 전기적으로 연결될 수 있다. 제4 비아(404)는 드레인 전극(104)에 대응하는 게이트 절연층(111)과 중간 유전층(112)의 위치에 제공된다.
도 20을 참조하면, 제7 단계에서 처리된 베이스 기판에서, 마그네트론 스퍼터링에 의해 중간 유전층(112) 상에 산화인듐주석(ITO) 투명 전도성 박막층을 증착한 다음, 제5 패턴화 프로세스를 사용하여 픽셀 전극(109)을 형성하는 제8 단계 - 제2 비아(402), 제3 비아(403), 및 제4 비아(404)는 픽셀 전극을 형성하는데 사용되는 투명 전도성 물질로 채워지고, 픽셀 전극(109)은 제4 비아(404)를 통해 드레인 전극(104)에 전기적으로 연결됨 - .
도 13을 참조하면, 제8 단계에서 처리된 베이스 기판 상에 보호층(114)을 형성하고, 제6 패턴화 프로세스를 사용하여 제1 비아(401)를 형성하는 제9 단계 - 여기서 제1 비아(401)는 보호층(114), 중간 유전층(112), 게이트 절연층(111), 및 버퍼층(102)을 관통하며, 이로써 공통 전극 상의 연결부(115)는 제1 비아(401)를 통해 공통 전극 라인(201)에 전기적으로 연결될 수 있음 - .
도 13을 참조하면, 제9 단계에서 처리된 베이스 기판에서, 마그네트론 스퍼터링에 의해 보호층(114) 상에 산화인듐주석(ITO) 투명 전도성 박막층을 증착한 다음, (즉, 포토 레지스트를 코팅하고, 노광 및 현상하고, 식각 및 필링(peeling)을 수행한 후) 제7 패턴화 프로세스를 사용함으로써 공통 전극(108) 및 그 연결부(15)를 포함하는 패턴을 형성하는 제10 단계 - 제1 비아(401)는 공통 전극(108)을 형성하기 위한 투명 전도성 물질로 채워지고, 공통 전극(108)은 제1 비아(401)를 통해 공통 전극 라인(201)에 전기적으로 연결될 수 있음 - .
전술한 단계들을 통해, 본 발명의 제2 실시예에서 제공되는 것으로, 그 구조는 도 13에 도시된 바와 같은 어레이 기판이 제조될 수 있다. 앞서 예시된 바와 같은 순서로 전술한 단계들이 수행될 수 있지만, 다른 상이한 순서로 수행될 수 있다는 점에 유의해야 한다.
요약하면, 본 발명의 실시예들에서의 어레이 기판에서, 공통 전극 라인이 버퍼층과 베이스 기판 사이에 제공되고, 이에 따라 공통 전극 라인과 그 위의 픽셀 전극은 함께 저장 커패시터를 형성하며, 이로써 저장 커패시턴스가 증가된다. 또한, 공통 전극 라인이 데이터 라인들 및 광 차단 금속층과 동일한 층에 제공되어 공통 전극 라인, 데이터 라인들, 및 광 차단 금속층이 단일 노광 프로세스에 의해 형성될 수 있어, 제조 절차가 감소되고, 제조 프로세스가 간략화되면서, 제조 비용이 감소되고 제조 시간이 단축된다.
본 발명의 사상 및 범위에서 벗어나지 않고, 당업자에 의해 다양한 변형 및 변경이 이루어질 수 있음은 자명하다. 이러한 변형 및 변경이 본 발명의 청구항 및 그 균등물의 범위에 속하면 본 발명의 사상 및 범위 내에 있는 것으로 간주되어야 한다.

Claims (19)

  1. 어레이 기판으로서,
    베이스 기판; 및
    상기 베이스 기판 상에 제공되는 데이터 라인들 및 스캔 라인들
    을 포함하고,
    상기 데이터 라인들 및 상기 스캔 라인들은 픽셀 영역들을 구획하고, 상기 픽셀 영역들 각각의 내측에는 박막 트랜지스터, 픽셀 전극, 공통 전극 및 공통 전극 라인이 제공되고, 상기 박막 트랜지스터는 게이트 전극, 소스 전극, 드레인 전극 및 활성층을 포함하고, 상기 게이트 전극은 상기 활성층 위에 제공되고, 상기 소스 전극 및 상기 드레인 전극은 상기 활성층의 대향 측면들에 각각 제공되고,
    상기 데이터 라인 및 상기 공통 전극 라인은 상기 베이스 기판 상의 동일한 층에서 상기 활성층 아래 제공되고, 상기 데이터 라인 및 상기 공통 전극 라인은 개별적으로 제공되고, 상기 공통 전극에는 정투영 방향(orthographic projection direction)으로 상기 공통 전극 라인과 적어도 부분적으로 중첩되는 연결부가 제공되고, 상기 연결부와 상기 공통 전극 라인 사이의 제1 비아를 통해 상기 공통 전극은 상기 공통 전극 라인에 전기적으로 연결되고,
    상기 어레이 기판은, 상기 활성층 아래 및 상기 베이스 기판 위에 제공되어 상기 데이터 라인 및 상기 공통 전극 라인을 커버하는 버퍼층;
    상기 게이트 전극 위에 제공되는 중간 유전층; 및
    상기 공통 전극 및 상기 픽셀 전극 사이에 제공된 보호층을 더 포함하고,
    상기 픽셀 전극은 상기 중간 유전층 위에 제공되고, 상기 픽셀 전극은 정투영 방향으로 상기 공통 전극과 부분적으로 중첩되는, 어레이 기판.
  2. 제1항에 있어서, 상기 데이터 라인은 상기 공통 전극 라인과 동일한 전도성 물질로 형성되는, 어레이 기판.
  3. 제1항에 있어서, 상기 활성층은 저온 폴리 실리콘 물질로 형성되고, 상기 소스 전극 및 상기 드레인 전극은 이온 주입에 의해 상기 활성층의 대향 측면들에 형성되고, 상기 공통 전극 라인은 상기 드레인 전극 아래에 형성되는, 어레이 기판.
  4. 삭제
  5. 제1항에 있어서, 상기 활성층 위 및 상기 게이트 전극 아래에 제공되는 게이트 절연층을 더 포함하는, 어레이 기판.
  6. 삭제
  7. 제5항에 있어서, 상기 데이터 라인에 대응하는 상기 버퍼층, 상기 게이트 절연층, 및 상기 중간 유전층의 위치에 제2 비아가 제공되고, 상기 소스 전극에 대응하는 상기 게이트 절연층 및 상기 중간 유전층의 위치에 제3 비아가 제공되고, 상기 데이터 라인은 상기 제2 비아 및 상기 제3 비아를 통해 상기 소스 전극에 전기적으로 연결되는, 어레이 기판.
  8. 제7항에 있어서,
    상기 공통 전극은 상기 보호층 위에 제공되고, 상기 픽셀 전극은 상기 보호층 아래 제공되고, 상기 드레인 전극에 대응하는 상기 게이트 절연층 및 상기 중간 유전층의 위치에 제4 비아가 제공되고, 상기 픽셀 전극은 상기 제4 비아를 통해 상기 드레인 전극에 전기적으로 연결되고, 상기 공통 전극은 슬릿 형상으로 형성되고, 상기 픽셀 전극은 판 형상 또는 슬릿 형상으로 형성되고, 상기 연결부와 상기 공통 전극 라인 사이의 상기 제1 비아는 상기 버퍼층, 상기 게이트 절연층, 상기 중간 유전층, 및 상기 보호층을 관통하거나; 또는 상기 공통 전극은 상기 보호층 아래 제공되고, 상기 픽셀 전극은 상기 보호층 위에 제공되고, 상기 드레인 전극에 대응하는 상기 게이트 절연층과 상기 중간 유전층의 위치에 제4 비아가 제공되고, 상기 드레인 전극에 대응하는 보호층의 위치에 제5 비아가 제공되고, 상기 픽셀 전극은 상기 제4 비아 및 상기 제5 비아를 통해 상기 드레인 전극에 전기적으로 연결되고, 상기 공통 전극은 판 형상 또는 슬릿 형상으로 형성되고, 상기 픽셀 전극은 슬릿 형상으로 형성되고, 상기 연결부와 상기 공통 전극 라인 사이의 상기 제1 비아는 상기 버퍼층, 상기 게이트 절연층, 및 상기 중간 유전층을 관통하는, 어레이 기판.
  9. 제5항에 있어서, 상기 베이스 기판 상의 상기 데이터 라인 및 상기 공통 전극 라인과 동일한 층에 제공되고, 상기 활성층 아래에 제공되어 정투영 방향으로 상기 활성층과 적어도 부분적으로 중첩되는 광 차단 금속층을 더 포함하는, 어레이 기판.
  10. 제9항에 있어서, 상기 광 차단 금속층은 상기 소스 전극과 상기 드레인 전극에 대응하는 영역들 사이에 제공되고, 정투영 방향으로 상기 게이트 전극과 적어도 부분적으로 중첩되는, 어레이 기판.
  11. 제1항에 있어서, 상기 활성층에는 소스 전극과 드레인 전극 사이에 및 상기 게이트 전극에 대응하는 영역의 대향 측면들에 제공되는 저농도 도핑 드레인 전극들이 제공되는, 어레이 기판.
  12. 디스플레이 디바이스로서,
    제1항 내지 제3항 또는 제5항 또는 제7항 내지 제11항 중 어느 한 항에 따른 어레이 기판
    을 포함하는, 디스플레이 디바이스.
  13. 어레이 기판의 제조 방법으로서,
    데이터 라인들, 스캔 라인들, 공통 전극들, 및 공통 전극 라인들을 형성하는 단계;
    박막 트랜지스터들을 형성하는 단계;
    버퍼층을 형성하는 단계;
    중간 유전층을 형성하는 단계;
    보호층을 형성하는 단계; 및
    픽셀 전극을 형성하는 단계
    를 포함하고,
    상기 박막 트랜지스터를 형성하는 단계는 게이트 전극, 소스 전극, 드레인 전극, 및 활성층을 형성하는 단계를 포함하고, 상기 스캔 라인들 및 상기 데이터 라인들에 의해 구획되는 픽셀 영역들 각각은 공통 전극, 공통 전극 라인, 및 박막 트랜지스터를 갖고,
    상기 데이터 라인 및 상기 공통 전극 라인은 베이스 기판 상의 동일한 층에서 상기 활성층 아래 제공되고, 상기 공통 전극에는 정투영 방향으로 상기 공통 전극 라인과 적어도 부분적으로 중첩되는 연결부가 제공되며, 상기 공통 전극은 상기 연결부와 상기 공통 전극 라인 사이의 제1 비아를 통해 상기 공통 전극 라인에 전기적으로 연결되고,
    상기 버퍼층은 상기 활성층 아래 및 상기 베이스 기판 위에 제공되어 상기 데이터 라인 및 상기 공통 전극 라인을 커버하고;
    상기 중간 유전층은 상기 게이트 전극 위에 제공되고;
    상기 보호층은 상기 공통 전극 및 상기 픽셀 전극 사이에 제공되고,
    상기 픽셀 전극은 상기 중간 유전층 위에 제공되고, 상기 픽셀 전극은 정투영 방향으로 상기 공통 전극과 부분적으로 중첩되는, 어레이 기판 제조 방법.
  14. 제13항에 있어서,
    패턴화 프로세스를 사용하여 상기 베이스 기판 상에, 개별적으로 제공되는, 상기 데이터 라인 및 상기 공통 전극 라인을 포함하는 패턴을 형성하는 단계;
    상기 버퍼층, 및 상기 활성층을 포함하는 패턴을 형성하는 단계 - 상기 활성층을 포함하는 패턴은 상기 버퍼층 상에 형성됨 -;
    게이트 절연층, 및 상기 게이트 전극을 포함하는 패턴을 형성하는 단계; 및
    상기 소스 전극 및 상기 드레인 전극을 포함하는 패턴을 형성하는 단계 - 상기 소스 전극 및 상기 드레인 전극은 이온 주입에 의해 상기 활성층의 대향 측면들에 형성됨 - 를 더 포함하는, 어레이 기판 제조 방법.
  15. 제14항에 있어서, 상기 공통 전극, 상기 연결부, 및 픽셀 전극을 형성하는 단계를 더 포함하고,
    상기 공통 전극, 상기 연결부, 및 상기 픽셀 전극을 형성하는 단계는,
    상기 제1 비아, 제2 비아, 제3 비아, 및 제4 비아를 포함하는 패턴 및 상기 중간 유전층을 형성하는 단계 - 상기 제1 비아는 상기 연결부와 상기 공통 전극 라인 사이에 형성되어 상기 버퍼층, 상기 게이트 절연층, 및 상기 중간 유전층을 관통하고, 상기 제2 비아는 상기 데이터 라인에 대응하는 위치에 형성되어 상기 버퍼층, 상기 게이트 절연층, 및 상기 중간 유전층을 관통하고, 상기 제3 비아는 상기 소스 전극에 대응하는 위치에 형성되어 상기 게이트 절연층 및 상기 중간 유전층을 관통하고, 상기 제4 비아는 상기 드레인 전극에 대응하는 위치에 형성되어 상기 게이트 절연층 및 상기 중간 유전층을 관통함 -;
    상기 공통 전극 및 상기 연결부를 포함하는 패턴을 형성하는 단계 - 상기 제1 비아, 상기 제2 비아, 상기 제3 비아, 및 상기 제4 비아는 상기 공통 전극을 형성하는데 사용되는 전도성 물질로 채워지고, 상기 연결부는 상기 제1 비아를 통해 상기 공통 전극 라인에 전기적으로 연결되고, 상기 데이터 라인은 상기 제2 비아와 상기 제3 비아를 통해 상기 소스 전극에 전기적으로 연결됨 -;
    상기 보호층을 형성하고 상기 보호층에 제5 비아를 포함하는 패턴을 형성하는 단계 - 상기 제5 비아는 상기 드레인 전극에 대응하는 위치에 형성되고, 상기 제5 비아의 위치는 상기 제4 비아의 위치에 대응함 -; 및
    상기 픽셀 전극을 포함하는 패턴을 형성하는 단계 - 상기 제5 비아는 상기 픽셀 전극을 형성하는데 사용되는 전도성 물질로 채워지고, 상기 픽셀 전극은 상기 제4 비아 및 상기 제5 비아를 통해 상기 드레인 전극에 전기적으로 연결됨 - 를 포함하는, 어레이 기판 제조 방법.
  16. 제14항에 있어서, 상기 공통 전극, 상기 연결부, 및 픽셀 전극을 형성하는 단계를 더 포함하고,
    상기 공통 전극, 상기 연결부, 및 상기 픽셀 전극을 형성하는 단계는,
    제2 비아, 제3 비아, 및 제4 비아를 포함하는 패턴 및 상기 중간 유전층을 형성하는 단계 - 상기 제2 비아는 상기 데이터 라인에 대응하는 위치에 형성되어 상기 버퍼층, 상기 게이트 절연층, 및 상기 중간 유전층을 관통하고, 상기 제3 비아는 상기 소스 전극에 대응하는 위치에 형성되어 상기 게이트 절연층 및 상기 중간 유전층을 관통하고, 상기 제4 비아는 상기 드레인 전극에 대응하는 위치에 형성되어 상기 게이트 절연층 및 상기 중간 유전층을 관통함 -;
    상기 픽셀 전극을 포함하는 패턴을 형성하는 단계 - 상기 제2 비아, 상기 제3 비아, 및 상기 제4 비아는 상기 공통 전극을 형성하는데 사용되는 전도성 물질로 채워지고, 상기 데이터 라인은 상기 제2 비아와 상기 제3 비아를 통해 상기 소스 전극에 전기적으로 연결되고, 상기 픽셀 전극은 상기 제4 비아를 통해 상기 드레인 전극에 전기적으로 연결됨 -;
    상기 공통 전극 및 상기 연결부를 포함하는 패턴 및 상기 보호층을 형성하는 단계 - 상기 보호층은 상기 픽셀 전극을 커버하고, 상기 공통 전극 및 상기 연결부를 포함하는 패턴은 상기 보호층 위에 형성됨 -; 및
    상기 연결부와 상기 공통 전극 라인 사이에 상기 제1 비아를 형성하는 단계 - 상기 제1 비아는 상기 버퍼층, 상기 게이트 절연층, 상기 중간 유전층, 및 상기 보호층을 관통함 - 를 포함하는, 어레이 기판 제조 방법.
  17. 제14항 내지 제16항 중 어느 한 항에 있어서, 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계는 이온 주입에 의해 상기 활성층에서 저농도 도핑 드레인 전극들을 형성하는 단계를 포함하고, 상기 저농도 도핑 드레인 전극들은 상기 소스 전극과 상기 드레인 전극 사이에, 및 상기 게이트 전극에 대응하는 영역의 대향 측면들에 형성되는, 어레이 기판 제조 방법.
  18. 제14항 내지 제16항 중 어느 한 항에 있어서, 상기 데이터 라인 및 상기 공통 전극 라인을 포함하는 패턴을 형성하는 단계는, 광 차단 금속층이 상기 데이터 라인 및 상기 공통 전극 라인과 동일한 층에 제공되고, 상기 활성층 아래 제공되며, 및 정투영 방향으로 상기 활성층과 적어도 부분적으로 중첩되도록, 상기 베이스 기판 상에 광 차단 금속층을 형성하는 단계를 포함하는, 어레이 기판 제조 방법.
  19. 제18항에 있어서, 적어도 하나의 광 차단 금속층이 상기 데이터 라인 및 상기 공통 전극 라인을 포함하는 패턴을 형성하는 단계에서 형성되고, 적어도 하나의 게이트 전극이 상기 게이트 전극을 포함하는 패턴 및 상기 게이트 절연층을 형성하는 단계에서 형성되고, 상기 광 차단 금속층은 상기 게이트 전극의 위치에 대응하는 위치에 형성되는, 어레이 기판 제조 방법.
KR1020147018128A 2013-08-30 2013-11-28 어레이 기판과 그 제조 방법 및 디스플레이 디바이스 KR101621635B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180047607A (ko) * 2016-10-31 2018-05-10 엘지디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103474437B (zh) * 2013-09-22 2015-11-18 京东方科技集团股份有限公司 一种阵列基板及其制备方法与显示装置
WO2015076121A1 (ja) * 2013-11-20 2015-05-28 株式会社村田製作所 多層配線基板およびこれを備えるプローブカード
CN103715138B (zh) 2013-12-31 2017-01-25 京东方科技集团股份有限公司 一种阵列基板及其制造方法、显示装置
CN103915449B (zh) * 2014-03-24 2017-06-09 京东方科技集团股份有限公司 阵列基板及其制备方法、显示面板及其制备方法
CN104466020B (zh) * 2014-12-12 2017-12-15 深圳市华星光电技术有限公司 一种ltps像素单元及其制造方法
CN104393026A (zh) * 2014-12-12 2015-03-04 京东方科技集团股份有限公司 Oled显示基板及其制作方法、显示装置
CN104538400B (zh) * 2014-12-16 2017-08-04 深圳市华星光电技术有限公司 一种ltps阵列基板
CN104617102B (zh) * 2014-12-31 2017-11-03 深圳市华星光电技术有限公司 阵列基板及阵列基板制造方法
CN104656332B (zh) * 2015-01-28 2018-11-06 上海天马微电子有限公司 阵列基板及其制备方法和显示装置
CN104834139A (zh) 2015-05-25 2015-08-12 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示面板和显示装置
TWI578509B (zh) * 2015-07-23 2017-04-11 友達光電股份有限公司 畫素結構
CN105118808A (zh) * 2015-08-10 2015-12-02 深圳市华星光电技术有限公司 一种阵列基板及其制作方法
TWI638206B (zh) * 2015-09-01 2018-10-11 友達光電股份有限公司 主動元件陣列基板
CN105206565B (zh) * 2015-09-09 2018-06-19 京东方科技集团股份有限公司 一种阵列基板的制作方法、阵列基板及显示装置
CN105097675B (zh) * 2015-09-22 2018-01-30 深圳市华星光电技术有限公司 阵列基板及其制备方法
KR102490891B1 (ko) * 2015-12-04 2023-01-25 삼성디스플레이 주식회사 표시 장치
US9965122B2 (en) * 2015-12-28 2018-05-08 Lg Display Co., Ltd. Display device with light shield
CN105702684A (zh) * 2016-02-02 2016-06-22 武汉华星光电技术有限公司 阵列基板及阵列基板的制备方法
CN105514126B (zh) * 2016-02-19 2019-01-22 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置
CN105742240B (zh) * 2016-04-05 2019-09-13 武汉华星光电技术有限公司 一种ltps阵列基板的制造方法
CN105785679A (zh) * 2016-05-16 2016-07-20 上海天马微电子有限公司 一种阵列基板、显示面板和显示装置
CN105842904B (zh) * 2016-05-25 2024-02-06 京东方科技集团股份有限公司 阵列基板、显示装置及制备方法
CN105932031A (zh) * 2016-06-15 2016-09-07 京东方科技集团股份有限公司 阵列基板及其制造方法、触控面板、触控显示装置
CN105974699B (zh) * 2016-06-29 2019-05-28 深圳市华星光电技术有限公司 阵列基板及其制造方法、液晶显示面板
CN105929610B (zh) * 2016-07-01 2019-05-24 上海中航光电子有限公司 一种阵列基板和包括其的液晶显示面板
CN106200170A (zh) * 2016-07-08 2016-12-07 深圳市华星光电技术有限公司 Tft液晶显示器件及其制作方法
KR102553976B1 (ko) * 2016-08-01 2023-07-12 삼성디스플레이 주식회사 표시 패널 및 이의 제조 방법
CN106252356B (zh) * 2016-08-12 2019-01-04 武汉华星光电技术有限公司 一种阵列基板及显示面板
CN108133932B (zh) * 2016-12-01 2020-04-10 京东方科技集团股份有限公司 阵列基板及其制作方法、显示面板
CN106444179A (zh) * 2016-12-01 2017-02-22 武汉华星光电技术有限公司 液晶面板、阵列基板及其制作方法
CN106886111A (zh) * 2017-03-31 2017-06-23 厦门天马微电子有限公司 一种阵列基板、显示面板及显示装置
CN106920804B (zh) * 2017-04-28 2020-03-24 厦门天马微电子有限公司 一种阵列基板、其驱动方法、显示面板及显示装置
CN109270754B (zh) * 2017-07-17 2021-04-27 京东方科技集团股份有限公司 阵列基板和显示装置
CN109427243A (zh) * 2017-08-22 2019-03-05 上海和辉光电有限公司 一种显示面板、装置及制作方法
CN107490917A (zh) * 2017-09-27 2017-12-19 武汉华星光电技术有限公司 一种薄膜晶体管阵列基板及显示装置
CN207265054U (zh) * 2017-10-24 2018-04-20 京东方科技集团股份有限公司 一种阵列基板、显示面板及显示装置
CN108281574B (zh) * 2018-01-18 2020-07-10 华南理工大学 一种有机发光显示面板及其制备方法
KR102603872B1 (ko) * 2018-04-20 2023-11-21 삼성디스플레이 주식회사 디스플레이 장치 및 그 제조방법
CN108732840A (zh) * 2018-05-31 2018-11-02 深圳市华星光电技术有限公司 阵列基板及其制作方法
CN109300917B (zh) * 2018-09-30 2021-01-26 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示面板
CN109638079A (zh) * 2018-11-30 2019-04-16 武汉华星光电技术有限公司 一种阵列基板及显示面板
CN114784115A (zh) * 2019-01-29 2022-07-22 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、阵列基板和显示装置
CN111613637B (zh) * 2019-02-26 2022-10-28 京东方科技集团股份有限公司 一种显示基板及其不良调整方法和显示装置
KR20200110573A (ko) * 2019-03-15 2020-09-24 삼성디스플레이 주식회사 표시 장치
JP7284613B2 (ja) * 2019-03-29 2023-05-31 シャープ株式会社 アクティブマトリクス基板およびその製造方法
KR102694613B1 (ko) * 2019-06-17 2024-08-14 삼성디스플레이 주식회사 표시 장치
CN112654917B (zh) * 2019-07-26 2023-10-13 京东方科技集团股份有限公司 显示基板、显示装置、显示基板的制作方法及驱动方法
CN110609407B (zh) * 2019-08-27 2021-01-01 深圳市华星光电技术有限公司 液晶显示面板及制备方法
KR20210074562A (ko) * 2019-12-12 2021-06-22 엘지디스플레이 주식회사 박막 트랜지스터를 포함하는 표시장치 및 그 제조방법
CN111370496B (zh) * 2020-03-18 2021-10-26 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、显示装置
CN113497067B (zh) * 2020-03-20 2024-03-15 京东方科技集团股份有限公司 光电探测基板及其制作方法、光电探测装置
CN212783450U (zh) * 2020-09-15 2021-03-23 信利半导体有限公司 一种显示基板及显示装置
CN112420745A (zh) * 2020-11-10 2021-02-26 深圳市华星光电半导体显示技术有限公司 显示基板及制备方法
CN112735281A (zh) * 2021-01-15 2021-04-30 武汉华星光电技术有限公司 显示面板
CN113658912B (zh) * 2021-07-09 2024-04-16 深圳莱宝高科技股份有限公司 阵列基板制造方法、阵列基板、电子纸器件及其制造方法
CN113805394A (zh) * 2021-09-26 2021-12-17 Tcl华星光电技术有限公司 阵列基板、液晶显示面板以及液晶显示装置
CN114428426B (zh) * 2022-02-24 2023-12-19 深圳市华星光电半导体显示技术有限公司 阵列基板及显示面板
CN114690493B (zh) * 2022-03-18 2024-04-09 武汉华星光电技术有限公司 显示面板
CN118471982A (zh) * 2023-02-01 2024-08-09 北京视延科技有限公司 显示基板及其制备方法和显示装置
WO2024197878A1 (zh) * 2023-03-31 2024-10-03 京东方科技集团股份有限公司 阵列基板及其制备方法、显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5719424A (en) 1995-10-05 1998-02-17 Micron Technology, Inc. Graded LDD implant process for sub-half-micron MOS devices
US20040266040A1 (en) 2003-06-27 2004-12-30 Lg. Philips Lcd Co., Ltd. In-plane switching mode liquid crystal display device and method for fabricating the same
CN102636927A (zh) * 2011-12-23 2012-08-15 京东方科技集团股份有限公司 阵列基板及其制造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2661163B2 (ja) * 1988-07-28 1997-10-08 カシオ計算機株式会社 Ｔｆｔパネル
JP3345756B2 (ja) * 1991-08-28 2002-11-18 セイコーエプソン株式会社 半導体装置の製造方法
US6486933B1 (en) * 1998-03-12 2002-11-26 Samsung Electronics Co., Ltd. Liquid crystal display with preventing vertical cross-talk having overlapping data lines
JP3830361B2 (ja) * 2000-08-11 2006-10-04 セイコーエプソン株式会社 Ｔｆｔアレイ基板、電気光学装置及び投射型表示装置
US6636284B2 (en) * 2000-08-11 2003-10-21 Seiko Epson Corporation System and method for providing an electro-optical device having light shield layers
JP3880568B2 (ja) * 2002-10-25 2007-02-14 鹿児島日本電気株式会社 液晶表示装置の製造方法
US8208102B2 (en) * 2006-07-21 2012-06-26 Sharp Kabushiki Kaisha Display device having reflective region and transmissive region
JP2008241978A (ja) * 2007-03-27 2008-10-09 Seiko Epson Corp 電気光学装置及びその製造方法並びに電子機器
KR101458914B1 (ko) * 2008-08-20 2014-11-07 삼성디스플레이 주식회사 액정 표시 장치
KR101500680B1 (ko) * 2008-08-29 2015-03-10 삼성디스플레이 주식회사 표시 장치
JP5532568B2 (ja) * 2008-09-26 2014-06-25 セイコーエプソン株式会社 電気光学装置及び電子機器
CN102236179B (zh) * 2010-05-07 2014-03-19 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造方法
JP5451516B2 (ja) * 2010-05-07 2014-03-26 株式会社ジャパンディスプレイ 液晶パネルおよび液晶表示装置
CN101840865B (zh) * 2010-05-12 2012-02-15 深圳丹邦投资集团有限公司 一种薄膜晶体管的制造方法及用该方法制造的晶体管
KR20110133251A (ko) * 2010-06-04 2011-12-12 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
CN102135691B (zh) * 2010-09-17 2012-05-23 京东方科技集团股份有限公司 阵列基板及其制造方法和液晶显示器
CN102156368A (zh) * 2011-01-18 2011-08-17 京东方科技集团股份有限公司 薄膜晶体管液晶显示阵列基板及其制造方法
TWI514556B (zh) * 2011-08-09 2015-12-21 Innolux Corp 畫素陣列基板及檢測模組
CN102569187B (zh) * 2011-12-21 2014-08-06 深圳市华星光电技术有限公司 一种低温多晶硅显示装置及其制作方法
CN102629059B (zh) * 2012-01-31 2015-05-27 京东方科技集团股份有限公司 阵列基板及制造方法、液晶面板和液晶显示器
CN102681276B (zh) * 2012-02-28 2014-07-09 京东方科技集团股份有限公司 阵列基板及其制造方法以及包括该阵列基板的显示装置
CN103296030B (zh) * 2012-07-25 2015-12-09 上海天马微电子有限公司 Tft-lcd阵列基板
CN102938394B (zh) * 2012-11-16 2015-01-07 京东方科技集团股份有限公司 显示装置、透反式薄膜晶体管阵列基板及其制作方法
WO2014171524A1 (ja) * 2013-04-17 2014-10-23 京セラ株式会社 サーマルヘッドおよびサーマルプリンタ
CN203480182U (zh) * 2013-08-30 2014-03-12 京东方科技集团股份有限公司 一种阵列基板和显示装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5719424A (en) 1995-10-05 1998-02-17 Micron Technology, Inc. Graded LDD implant process for sub-half-micron MOS devices
US20040266040A1 (en) 2003-06-27 2004-12-30 Lg. Philips Lcd Co., Ltd. In-plane switching mode liquid crystal display device and method for fabricating the same
CN102636927A (zh) * 2011-12-23 2012-08-15 京东方科技集团股份有限公司 阵列基板及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180047607A (ko) * 2016-10-31 2018-05-10 엘지디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법

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