KR20140092145A - 반도체 메모리 소자 및 이의 제조 방법 - Google Patents

Abstract

반도체 메모리 소자 및 이의 제조 방법이 개시된다. 반도체 메모리 소자는, 복수의 제1 및 제2 하부 전극들을 포함하되, 상기 복수의 제1 및 제2 하부 전극들이 서로 상이한 수평 단면 형상을 갖는 것을 특징으로 한다.

Description

반도체 메모리 소자 및 이의 제조 방법 {Semiconductor memory device and method of manufacturing the same}

본 발명의 기술적 사상은 반도체 메모리 소자 및 이의 제조 방법에 관한 것으로, 특히 커패시터를 구비하는 반도체 메모리 소자에 관한 것이다.

반도체 메모리 소자, 예컨대 DRAM(dynamic random access memory)에서 디자인 룰(design rule)의 축소로 인해 단위 메모리 셀들이 형성되는 영역의 면적이 감소됨에 따라, 단위 메모리 셀에서 큰 면적을 차지하는 커패시터를 형성하는 데 어려움을 겪고 있다. 특히, 공정 기술의 한계, 예컨대 포토리소그래피 공정과 식각 공정의 기술적인 한계로 인하여, 제한된 면적에서 고밀도로 형성되는 각 커패시터의 하부 전극의 형성 및 분리에 어려움을 겪고 있으며, 이로 인해 반도체 메모리 소자의 특성 및 신뢰성이 저하되는 문제가 발생하고 있다.

본 발명이 이루고자 하는 기술적 과제는, 공정 기술의 한계를 극복하여 매우 작은 디자인 룰을 만족시킬 수 있으며, 특성 및 신뢰성을 향상시킬 수 있는 새로운 구조의 하부 전극을 포함하는 반도체 메모리 소자 및 이의 제조 방법을 제공하는 것이다.

본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 메모리 소자는, 복수의 제1 및 제2 하부 전극들을 포함하되, 상기 복수의 제1 및 제2 하부 전극들은, 서로 상이한 수평 단면 형상을 갖는 것을 특징으로 한다.

일부 실시예에서, 상기 복수의 제1 및 제2 하부 전극들은, 제1 평면 상에서 행 방향 및 열 방향을 따라 각각 1개씩 교호적으로 배열되어 매트릭스 형상을 이룰 수 있다.

일부 실시예에서, 상기 복수의 제1 하부 전극들의 수평 단면 형상은, 외측에서 볼록한 곡면을 구비할 수 있고, 상기 복수의 제2 하부 전극들의 수평 단면 형상은, 적어도 네 개의 꼭지점을 가지며 외측에서 오목한 곡면을 구비할 수 있다.

일부 실시예에서, 상기 복수의 제1 및 제2 하부 전극들과 동일 평면 상에 위치하는 복수의 제3 하부 전극들을 더 포함할 수 있고, 상기 복수의 제3 하부 전극들은, 상기 복수의 제1 및 제2 하부 전극들과 상이한 수평 단면 형상을 가질 수 있다.

일부 실시예에서, 상기 복수의 제1 내지 제3 하부 전극들은, 제1 평면 상에서 행 방향 및 열 방향을 따라 배열되어 매트릭스 형상을 이룰 수 있되, 제1 행 및 제1 열에서는 상기 복수의 제1 및 제2 하부 전극들이 각각 1개씩 교호적으로 배열될 수 있고, 상기 제1 행에 이웃하는 제2 행 및 상기 제1 열에 이웃하는 제2 열에서는 상기 복수의 제2 및 제3 하부 전극들이 각각 1개씩 교호적으로 배열될 수 있다.

일부 실시예에서, 상기 복수의 제1 하부 전극들의 수평 단면 형상은, 외측에서 볼록한 곡면을 구비할 수 있고, 상기 복수의 제2 및 제3 하부 전극들의 수평 단면 형상은, 각각 적어도 네 개의 꼭지점을 가지며 외측에서 오목한 곡면을 구비하고 대향하는 꼭지점들을 연결하는 선의 방향이 서로 상이할 수 있다.

일부 실시예에서, 행 방향 및 열 방향을 따라 각각 1개의 상기 제1 하부 전극과 2개의 상기 제2 하부 전극들이 교호적으로 배열될 수 있다.

일부 실시예에서, 상기 복수의 제1 하부 전극들의 수평 단면 형상은, 외측에서 볼록한 곡면을 구비할 수 있고, 상기 복수의 제2 하부 전극들의 수평 단면 형상은, 적어도 세 개의 꼭지점을 가지며 외측에서 오목한 곡면을 구비할 수 있다.

본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 메모리 소자의 제조 방법은, 복수의 도전 영역들을 가지는 기판 상의 몰드층 내에, 상기 몰드층을 관통하고 제1 평면상에서 행 및 열을 이루는 복수의 제1 홀들을 형성하는 단계와, 상기 복수의 제1 홀들 각각의 내측벽 상에 복수의 제1 스페이서들을 형성하고 상기 도전 영역들을 노출시켜 제1 수평 단면 형상을 갖는 복수의 제1 하부 전극 영역들을 정의하는 단계와, 상기 복수의 제1 하부 전극 영역들을 도전성 물질로 채워 복수의 제1 하부 전극들을 형성하는 단계와, 상기 몰드층을 제거하여 상기 복수의 제1 스페이서들의 외측벽을 노출시키는 단계와, 상기 복수의 제1 스페이서들의 외측벽 상에 복수의 제2 스페이서들을 형성하되 인접한 상기 복수의 제2 스페이서들이 서로 접하도록 하고, 상기 도전 영역들을 노출시켜 제2 수평 단면 형상을 갖는 복수의 제2 하부 전극 영역들을 정의하는 단계, 및 상기 복수의 제2 하부 전극 영역들을 도전성 물질로 채워 복수의 제2 하부 전극들을 형성하는 단계를 포함한다.

일부 실시예에서, 상기 복수의 제1 및 제2 스페이서들을 제거하여 상기 복수의 제1 및 제2 하부 전극들의 외측벽을 노출시키는 단계와, 상기 복수의 제1 및 제2 하부 전극들의 외측벽 상에 복수의 제3 스페이서들을 형성하되 인접한 상기 복수의 제3 스페이서들이 서로 접하도록 하고, 상기 도전 영역들을 노출시켜 제3 수평 단면 형상을 갖는 복수의 제3 하부 전극 영역들을 형성하는 단계, 및 상기 복수의 제3 하부 전극 영역들을 도전성 물질로 채워 복수의 제3 하부 전극들을 형성하는 단계를 더 포함할 수 있다.

상술한 본 발명에 따른 반도체 메모리 소자 및 이의 제조 방법에 따르면, 다양한 수평 단면 형상을 갖는 하부 전극들을 커패시터의 저장 전극으로 채용함으로써, 공정 기술의 한계를 극복할 수 있어 매우 작은 디자인 룰을 만족시킬 수 있고, 초고집적화되는 경우에도 특성 및 신뢰성이 확보될 수 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 기술적 사상에 의한 제1 실시예에 따른 반도체 메모리 소자의 일부 구성을 나타내는 사시도이다.
도 2a 및 도 2b 내지 도 7a 및 7b는 본 발명의 기술적 사상에 의한 제1 실시예에 따른 반도체 모리 소자의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 2a, 도 3a, …, 및 도 7a는 각각 일부 구성 요소들의 평면 형상을 예시한 평면도이고, 도 2b, 도 3b, …, 및 도 7b는 각각 도 2a, 도 3a, …, 및 도 7a에서의 AA - AA' 선 단면, AX - AX' 선 단면의 구조를 예시한 단면도이다.
도 8은 본 발명의 기술적 사상에 의한 제2 실시예에 따른 반도체 메모리 소자의 일부 구성을 나타내는 사시도이다.
도 9 내지 도 15는 본 발명의 기술적 사상에 의한 제2 실시예에 따른 반도체 메모리 소자의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 각각 일부 구성 요소들의 평면 형상을 예시한 평면도이다.
도 16은 본 발명의 기술적 사상에 의한 제3 실시예에 따른 반도체 메모리 소자의 일부 구성을 나타내는 사시도이다.
도 17 내지 도 21은 본 발명의 기술적 사상에 의한 제3 실시예에 따른 반도체 메모리 소자의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 각각 일부 구성 요소들의 평면 형상을 예시한 평면도이다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들에 대해 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.

본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 교시로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.

달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.

어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.

첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.

도 1은 본 발명의 기술적 사상에 의한 제1 실시예에 따른 반도체 메모리 소자의 일부 구성을 나타내는 사시도이다.

도 1을 참조하면, 반도체 메모리 소자(100)는 소정의 하부 구조물이 형성된 반도체 기판(101), 복수의 도전 영역(102)들 및 절연층(103), 복수의 제1 하부 전극(110)들 및 복수의 제2 하부 전극(120)들을 포함할 수 있다.

상기 반도체 기판(101)에는 상기 복수의 제1 하부 전극(110)들 또는 상기 복수의 제2 하부 전극(120)들과 함께 단위 메모리 셀들을 구성하는 복수의 트랜지스터구조물들(미도시), 제1 방향(도 1에서 X 방향)으로 연장되는 복수의 워드라인들(미도시), 및 상기 제1 방향과 소정의 각, 예컨대 직각을 이루는 제2 방향(도 1에서 Y 방향)으로 연장되는 복수의 비트라인들(미도시)이 형성될 수 있다. 이하에서는 설명의 편의를 위해, 상기 복수의 트랜지스터 구조물들, 상기 복수의 워드라인들, 및 상기 복수의 비트라인들을 포함하는 구조물들을 통칭하여 하부 구조물이라고 칭하고, 상기 하부 구조물에 대한 구체적인 설명은 생략함을 알려둔다.

상기 반도체 기판(101) 위에는 상기 복수의 제1 하부 전극(110)들 및 상기 복수의 제2 하부 전극(120)들을 상기 하부 구조물의 대응하는 트랜지스터 구조물들과 연결하는 복수의 도전 영역(102)들, 및 상기 복수의 도전 영역(102)들을 상호 분리하는 절연층(103)이 형성될 수 있다. 상기 복수의 도전 영역(102)들 및 상기 절연층(103) 위에는 식각 정지층(104)이 형성될 수 있다. 이들에 대해서는, 이하에서 도 2a 및 도 2b 내지 도 7a 및 도 7b를 참조하여 더 상세히 설명한다.

상기 식각 정지층(104) 위에는 복수의 제1 하부 전극(110)들과 복수의 제2 하부 전극(120)들이 형성될 수 있다. 상기 복수의 제1 하부 전극(110)들과 복수의 제2 하부 전극(120)들은 상기 식각 정지층(104) 상의 제1 평면(예컨대, 도 1에서 XY 평면) 상에서 서로 직교하는 행 방향(예컨대, 도 1의 X 방향) 및 열 방향(예컨대, 도 1의 Y 방향)을 따라 각각 1개씩 교호적으로 배열되어 전체적으로 복수개의 행 및 열을 구비하는 매트릭스 형상을 이룰 수 있다. 도 1에서는, 도시의 편의를 위해 제1 행(Row1) 및 제1 열(Col1)을 포함하여 각각 세 개의 행과 열만을 도시하였음을 알려둔다.

상기 복수의 제1 하부 전극(110)들과 상기 복수의 제2 하부 전극(120)들은 각기 상기 식각 정지층(104)을 관통하여 하면이 상기 복수의 도전 영역(102)들과 접하고, 상기 복수의 도전 영역(102)들로부터 수직 방향인 제3 방향(도 1의 Z 방향)으로 연장되는 기둥(pillar) 형상을 가질 수 있다. 도 1에는 상기 복수의 제1 하부 전극(110)들과 상기 복수의 제2 하부 전극(120)들이 각각 일정한 폭을 가지고 상기 제3 방향으로 연장되는 예가 도시되고 있으나 이에 한정되는 것은 아니다. 상기 복수의 제1 하부 전극(110)들과 상기 복수의 제2 하부 전극(120)들은 상기 제3 방향으로 폭이 점차 증가하거나, 폭이 점차 감소하도록 연장되는 기둥형상을 가질 수도 있다. 또한, 도 1에서는 상기 복수의 제1 하부 전극(110)들과 상기 복수의 제2 하부 전극(120)들이 동일한 수직길이를 가지는 것으로 도시되고 있으나 이에 한정되는 것은 아니다. 후술되는 바와 같이, 상기 복수의 제1 하부 전극(110)들과 상기 복수의 제2 하부 전극(120)들이 서로 상이한 수평 단면 형상을 가질 수 있어, 균일한 정전 용량의 확보를 위해 상기 복수의 제1 하부 전극(110)들과 상기 복수의 제2 하부 전극(120)들은 서로 상이한 수직길이를 가질 수도 있다.

상기 복수의 제1 하부 전극(110)들과 상기 복수의 제2 하부 전극(120)들은 서로 상이한 수평 단면 형상을 가질 수 있다. 상기 복수의 제1 하부 전극(110)들은 외측에서 볼록한 곡면을 포함하는 측벽을 가질 수 있고, 상기 복수의 제2 하부 전극(120)들은 외측에서 오목한 곡면을 포함하는 측벽을 가질 수 있다. 단, 상기 복수의 제1 하부 전극(110)들과 상기 복수의 제2 하부 전극(120)들의 수평 단면 형상들은, 균일한 정전 용량의 확보를 위해 실질적으로 면적이 동일할 수 있다.

상기 복수의 제1 하부 전극(110)들은 예컨대, 도 1에 도시된 바와 같이 원형의 수평 단면 형상을 가질 수 있지만, 서로 다른 길이의 장축과 단축을 갖는 타원형의 수편 단면 형상을 가질 수도 있다. 또한, 상기 복수의 제1 하부 전극(110)들은 3각형, 4각형, 5각형 등과 같은 다각형 중 어느 하나의 수평 단면 형상을 가질 수도 있다. 상기 복수의 제2 하부 전극(120)들은 예컨대, 도 1에 도시된 바와 같이 네 개의 꼭지점들을 가지는 다각형의 수평 단면 형상을 가질 수 있다. 한편 도 1에는, 상기 복수의 제2 하부 전극(120)들은 상기 네 개의 꼭지점들 중 서로 이웃하는 꼭지점들을 연결하는 면들이 모두 외측에서 오목한 곡면을 갖는 구성이 도시되고 있으나 이에 한정되는 것은 아니며, 적어도 하나의 면이 외측에서 볼록한 곡면을 가질 수도 있다.

상기 복수의 제1 하부 전극(110)들과 상기 복수의 제2 하부 전극(120)들은 동일한 도전성 물질로 구성될 수 있지만, 이에 한정되는 것은 아니며 서로 상이한 도전성 물질로 구성될 수도 있다.

상기 복수의 제1 하부 전극(110)들과 상기 복수의 제2 하부 전극(120)들 각각의 표면에는 유전막(미도시)이 형성될 수 있고, 상기 유전막 상에는 상기 유전막을 사이에 두고 상기 복수의 제1 하부 전극(110)들과 상기 복수의 제2 하부 전극(120)들 각각에 대면하는 상부 전극(미도시)이 형성될 수 있다.

도 2a 및 도 2b 내지 도 7a 및 도 7b는 본 발명의 기술적 사상에 의한 제1 실시예에 따른 반도체 메모리 소자(100, 도 1 참조)의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 2a, 도 3a, …, 및 도 7a는 각각 일부 구성 요소들의 평면 형상을 예시한 평면도이고, 도 2b, 도 3b, …, 및 도 7b는 각각 도 2a, 도 3a, …, 및 도 7a에서의 AA - AA' 선 단면, AX - AX' 선 단면의 구조를 예시한 단면도이다. 도 2a 및 도 2b 내지 도 7a 및 도 7b에 있어서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 설명의 간략화를 위하여 중복되는 상세한 설명은 생략한다.

도 2a 및 도 2b를 참조하면, 반도체 기판(101)에 전술된 바와 같은 단위 메모리 셀들을 구성하는 복수의 워드라인들(미도시), 복수의 비트라인들(미도시), 트랜지스터 구조물들(미도시)을 포함하는 소정의 하부 구조물을 형성한다.

상기 하부 구조물 위에 도전성 물질로 이루어지는 복수의 도전 영역(102)들과 상기 복수의 도전 영역(102)들을 전기적으로 분리하는 절연층(103)을 형성한다. 상기 복수의 도전 영역(102)들은 복수의 제1 하부 전극(110)들과 복수의 제2 하부 전극(120)들을 상기 트랜지스터 구조물들의 활성 영역(미도시)과 전기적으로 연결시킬 수 있다. 이 경우 상기 복수의 도전 영역(102)들과 상기 트랜지스터 구조물들의 활성 영역 사이에 개재되는 층들에는 다양한 콘택, 예컨대 베리드 콘택(buried contact)들이 포함되어 상기 복수의 도전 영역(102)들과 상기 트랜지스터 구조물들의 활성 영역을 전기적으로 연결시킬 수 있다.

상기 복수의 도전 영역(102)들과 상기 절연층(103)을 덮는 식각 정지층(104)을 형성하고, 상기 식각 정지층(104) 위에 몰드층(140)을 차례로 형성한다. 일부 실시예에서, 상기 식각 정지층(104)은 실리콘 질화막으로 이루어질 수 있다. 일부 실시예에서, 상기 몰드층(140)은 실리콘 산화막으로 이루어질 수 있다. 그러나, 상기 식각 정지층(104) 및 상기 몰드층(140) 각각의 구성 물질은 위에서 예시한 것에만 한정되는 것은 아니며, 필요에 따라 다양한 물질들 중에서 선택되는 단일 물질을 사용하거나 또는 복수의 물질들을 조합하여 사용할 수 있다.

한편, 도 2a 및 도 2b에 도시되지는 않았으나, 상기 몰드층(140)에는 후속 공정에서 형성되는 복수의 제1 하부 전극(110)들과 복수의 제2 하부 전극(120)들 각각의 측벽에 접촉되어, 형성 공정 중에 쓰러지거나 기울어지지 않도록 이들을 지지하기 위한 서포터(supporter, 미도시)층이 형성될 수도 있다. 상기 서포터층은 상기 복수의 제1 하부 전극(110)들 및 상기 복수의 제2 하부 전극(120)들의 수직 길이에 따라 서로 수직 방향으로 이격되는 적어도 두개의 층 이상으로 구성될 수도 있다.

상기 몰드층(140) 위에 하드 마스크층(미도시)을 형성한 후 포토리소그래피 공정을 이용하여 상기 하드 마스크층을 패터닝함으로써, 상기 식각 정지층(104)을 노출시키는 복수의 제1 홀(150H)들을 형성한다. 도 2a에 예시된 바와 같이, 복수의 제1 홀(150H)들은 X 방향 및 Y 방향을 따라 각각 일렬로 배열되되 지그재그 형상, 즉 C 방향을 따라서도 각각 일렬로 배치될 수 있으며, 후속 공정에서 형성하고자 하는 복수의 제1 하부 전극(110)들의 위치에 대응하여 형성될 수 있다.

상기 몰드층(140)에서, 도 2a에서 사선 방향인 C 방향을 따라 일렬로 정렬되는 복수의 제1 홀(150H)들은 이들 각각의 사이에 제1 간격(D1)을 유지하고, X 또는 Y 방향을 따라 일렬로 정렬되는 복수의 제1 홀(150H)들은 이들 각각의 사이에 제2 간격(D2)을 유지하도록 배치될 수 있다. 상기 제1 간격(D1) 및 제2 간격(D2)은 각각 후속 공정에서 형성되는 복수의 제2 스페이서(162)들과 복수의 제2 하부 전극(120)들이 형성될 수 있는 거리를 확보하도록 설정될 수 있다.

복수의 제1 홀(150H)들은 수평 단면 형상이 대략 원형일 수 있다. 그러나, 상기 복수의 제1 홀(150H)들의 수평 단면 형상은 도 2a에 예시된 바에 한정되는 것은 아니며, 필요에 따라 다양한 기하학적인 형상을 가지도록 형성될 수 있다. 일부 실시예에서, 상기 복수의 제1 홀(150H)들의 수평 단면 형상은 3각형, 4각형, 5각형 등과 같은 다각형, 또는 타원형 중에서 선택되는 어느 하나의 형상을 가질 수도 있다.

복수의 제1 홀(150H)들은 각각 제1 폭(W1)의 직경을 가질 수 있다. 상기 제1 폭(W1)의 크기는, 후속 공정에서 형성되는 복수의 제1 스페이서(161)들(도 3a 및 도 3b 참조) 및 복수의 제1 하부 전극(110)들의 폭을 고려하여 설정될 수 있다. 상기 제1 폭(W1)의 크기는, 후술되는 바와 같이 제한된 면적에서 동일한 수평 단면 형상을 갖는 하부 전극들을 복수의 제1 하부 전극(110)들 및 복수의 제2 하부 전극(120)들과 동일 또는 유사한 밀도로 형성하기 위해, 몰드층에 복수의 관통홀들을 형성하는 경우의 폭의 크기보다 클 수 있다. 이에 따라, 복수의 제1 홀(150H)들을 형성하기 위한 포토리소그래피 공정 및 식각 공정이 보다 용이해질 수 있다.

도 3a 및 도 3b를 참조하면, 복수의 제1 홀(150H)들 내에 각각 1개씩 위치되는 복수의 제1 스페이서(161)들을 형성하고 식각 정지층(104)을 제거하여 도전 영역(102)을 노출시킴으로써 복수의 제1 하부 전극 영역(110H)들을 정의한다.

일부 실시예에서, 상기 복수의 제1 홀(150H)들의 내측벽을 균일한 두께로 덮는 절연막(미도시)을 형성한 후, 상기 복수의 제1 홀(150H)들의 상면을 덮는 상기 절연막을 에치백하여 상기 복수의 제1 홀(150H)들의 원형 윤곽에 대응하여 원형의 평면 형상을 가지는 상기 복수의 제1 스페이서(161)들을 형성할 수 있다. 상기 복수의 제1 스페이서(161)는 몰드층(140)과 식각 선택비를 가지는 물질로 이루어질 수 있다. 예컨대, 몰드층(140)이 실리콘 산화막으로 이루어지는 경우, 상기 복수의 제1 스페이서(161)는 실리콘 질화막으로 이루어질 수 있다. 상기 복수의 제1 스페이서(161)들을 형성하기 위하여 에치백한 후, 식각 정지층(140)을 추가적으로 식각하여 식각 정지층(140)을 제거할 수 있다.

상기 복수의 제1 스페이서(161)들을 형성하고 상기 복수의 제1 스페이서(161)들의 내측 영역에서 노출되는 식각 정지층(140)을 제거함으로써, 상기 복수의 제1 하부 전극 영역(110H)들을 정의할 수 있다. 상기 복수의 제1 하부 전극 영역(110H)들은 상기 복수의 제1 홀(150H)들 및 상기 복수의 제1 스페이서(161)들과 같이 원형의 평면 형상을 가질 수 있다.

상기 복수의 제1 하부 전극 영역(110H)들은 제3 폭(W3)의 직경을 가질 수 있다. 상기 제3 폭(W3)의 크기는 상기 도전 영역(102)들의 폭의 크기를 고려하여 설정될 수 있으며, 상기 복수의 제1 스페이서(161)들의 제2 폭(W2)의 크기를 조절함으로써 그 크기가 결정될 수 있다. 예컨대, 도 3b에서와 같이 상기 복수의 제1 하부 전극 영역(110H)들이 상기 도전 영역(102)들의 크기에 대응되는 제3 폭(W3)의 크기를 가지도록 하는 경우에는 상기 복수의 제1 스페이서(161)들을 상기 도전 영역(102)들을 덮지 않는 폭의 크기로 형성할 수 있다. 상기 복수의 제1 하부 전극 영역(110H)들의 제3 폭(W3)이 상기 도전 영역(102)들의 폭의 크기보다 작도록 하는 경우, 상기 복수의 제1 스페이서(161)들을 상기 도전 영역(102)들을 일부 덮는 폭의 크기로 형성할 수도 있다.

도 4a 및 도 4b를 참조하면, 복수의 제1 하부 전극 영역(110H)들을 도전성 물질로 채워 복수의 제1 하부 전극(110)들을 형성하고, 몰드층(140)을 제거하여 복수의 제1 스페이서(161)들의 외측벽을 노출시킨다.

일부 실시예에서, 복수의 제1 하부 전극(110)들은 상기 도전성 물질, 예컨대 TiN, Ti, TaN, Ta, 또는 이들의 조합으로 이루어질 수 있다. 그리고 상기 복수의 제1 하부 전극(110)들은 ALD(atomic layer deposition), CVD(chemical vapor deposition), 또는 PVD(physical vapor deposition) 공정을 이용하여 상기 도전성 물질을 상기 복수의 제1 하부 전극 영역(110H)들 및 상기 몰드층(140)의 상면을 덮도록 형성하고, CMP 공정을 이용하여 노드 분리함으로써 형성될 수 있다.

복수의 제1 하부 전극(110)들을 형성한 후 상기 몰드층(110)을 제거, 예컨대 리프트 오프(lift-off)하여 상기 복수의 제1 스페이서(161)들의 외측벽을 노출시킬 수 있고, 이로 인해 식각 정지층(104)의 상면이 노출될 수 있다.

도 5a 및 도 5b를 참조하면, 복수의 제1 스페이서(161)들의 외측벽에 각각 1개씩 위치하되 서로 접하도록 복수의 제2 스페이서(162)들을 형성하여 서로 이웃하는 2개의 제1 하부 전극(110) 사이에 고립된 섬(island) 형상을 한정하고, 상기 섬 형상에 대응되는 영역의 식각 정지층(140)을 제거하여 도전 영역(102)을 노출시킴으로써 복수의 제2 하부 전극 영역(120H)들을 정의한다.

일부 실시예에서, 상기 복수의 제1 스페이서(161)들의 외측벽과 상면, 및 복수의 제1 하부 전극(110)들의 상면을 균일한 두께로 덮는 절연막(미도시)을 형성한 후, 상기 복수의 제1 스페이서(161) 및 상기 복수의 제1 하부 전극(110)들의 상면을 덮는 상기 절연막을 에치백하여 상기 복수의 제1 스페이서(161)들의 원형 윤곽에 대응하여 원형의 평면 형상을 가지는 상기 복수의 제2 스페이서(162)들을 형성할 수 있다.

특히, 하나의 제1 스페이서(161)의 외측벽에 형성되는 제2 스페이서(162)가 그 주위의 네 개의 제2 스페이서(162)들과 서로 접하거나 일부분이 겹치도록 제4 폭(W5)의 크기로 상기 복수의 제2 스페이서(162)들을 형성함으로써, 고립된 섬 형상의 수평 단면 형상을 갖는 영역을 한정할 수 있다. 그리고, 상기 고립된 섬 형상의 수평 단면 형상을 갖는 영역에서 노출되는 상기 식각 정지층(104)을 제거함으로써, 상기 복수의 제2 하부 전극 영역(120H)들을 정의할 수 있다. 상기 복수의 제2 하부 전극 영역(120H)들은 네 개의 꼭지점들을 가지는 다각형의 수평 단면 형상으로, 그 내부에서 볼 때 볼록한 측벽이 있는 수평 단면 형상을 가질 수 있다.

상기 복수의 제2 하부 전극 영역(120H)들의 폭의 크기(D2-(2*W5))는 상기 도전 영역(102)들의 폭의 크기를 고려하여 설정될 수 있으며, 상기 복수의 제2 스페이서(162)들의 제4 폭(W5)의 크기를 조절함으로써 그 크기가 결정될 수 있다. 예컨대, 도 5b에서와 같이 상기 복수의 제2 하부 전극 영역(120H)들이 상기 도전 영역(102)들의 크기에 대응되는 폭의 크기를 가지도록 하는 경우에는 상기 복수의 제2 스페이서(162)들을 상기 도전 영역(102)들을 덮지 않는 크기로 형성할 수 있다. 상기 복수의 제2 하부 전극 영역(120H)들의 폭이 상기 도전 영역(102)들의 폭의 크기보다 작도록 하는 경우, 상기 복수의 제2 스페이서(162)들을 상기 도전 영역(102)들을 일부 덮는 폭의 크기로 형성할 수도 있다.

도 6a 및 도 6b를 참조하면, 복수의 제2 하부 전극 영역(120H)들을 도전성 물질로 채워 복수의 제2 하부 전극(120)들을 형성한다.

일부 실시예에서, 상기 복수의 제2 하부 전극(120)들은 상기 도전성 물질, 예컨대 TiN, Ti, TaN, Ta, 또는 이들의 조합으로 이루어질 수 있다. 상기 복수의 제2 하부 전극(120)들은 복수의 제1 하부 전극(110)들과 동일한 물질로 구성되거나, 서로 상이한 물질로 구성될 수 있다. 상기 복수의 제2 하부 전극(120)들은 전술된 상기 복수의 제1 하부 전극(110)들의 형성 공정과 실질적으로 동일한 공정을 통해 형성될 수 있다.

도 7a 및 도 7b를 참조하면, 복수의 제1 스페이서(161)들 및 복수의 제2 스페이서(162)들을 제거, 예컨대 리프트 오프하여 복수의 제1 하부 전극(110)들 및 복수의 제2 하부 전극(120)들의 외측벽을 노출시킨다. 이로 인해, 식각 정지층(104)의 상면도 노출되고, 도 1에서 도시된 바와 같이 서로 상이한 수평 단면 형상을 갖는 기둥형상의 복수의 제1 하부 전극(110)들 및 복수의 제2 하부 전극(120)들이 형성될 수 있다.

이와 같이, 복수의 제1 하부 전극(110)들을 먼저 형성하고 상기 복수의 제1 하부 전극(110)들의 패턴을 이용하여 자기 정렬 방식에 의해 상기 복수의 제1 하부 전극(110)들의 수평 단면 형상과 상이한 수평 단면 형상을 갖는 복수의 제2 하부 전극(120)들을 형성하는 경우, 동일한 수평 단면 형상을 갖는 복수의 하부 전극들을 하나의 마스크를 통해 형성하는 경우에 비하여 디자인 룰이 감소되더라도 포토리소그래피 공정 및 식각 공정이 용이할 수 있어, 상기 공정들의 기술적 한계로 인한 반도체 메모리 소자의 특성 변화 및 신뢰성 저하의 문제를 해결할 수 있다.

도 8은 본 발명의 기술적 사상에 의한 제2 실시예에 따른 반도체 메모리 소자(200)의 일부 구성을 나타내는 사시도이다. 도 8은 도 1의 제1 실시예에 따른 반도체 메모리 소자(100)와 달리, 세 종류의 서로 다른 수평 단면 형상을 갖는 하부 전극들을 구비하는 반도체 메모리 소자(200)를 나타낸다. 도 8에 있어서, 반도체 기판(201), 복수의 도전 영역(202)들 및 절연층(203), 식각 정지층(204), 복수의 제1 하부 전극(210)들, 및 복수의 제2 하부 전극(220)들은 도 1에 도시된 구성과 실질적으로 동일하므로 이에 대한 자세한 설명은 생략하고, 차이점 위주로 설명한다.

상기 식각 정지층(204) 위에는 복수의 제1 하부 전극(210)들, 복수의 제2 하부 전극(220)들, 및 복수의 제3 하부 전극(230)들이 형성될 수 있다. 상기 복수의 제1 내지 제3 하부 전극들(210, 220, 230)은 상기 식각 정지층(204) 상의 제1 평면(예컨대, 도 8에서 XY 평면) 상에서 서로 직교하는 행 방향(예컨대, 도 8의 X 방향) 및 열 방향(예컨대, 도 8의 Y 방향)을 따라 배열되어 전체적으로 복수개의 행 및 열을 구비하는 매트릭스 형상을 이룰 수 있다. 구체적으로, 상기 제1 행(Row1) 및 제1 열(Col1)에서는 상기 복수의 제1 하부 전극(210)들과 상기 복수의 제2 하부 전극(220)들이 각각 1개씩 교호적으로 배열될 수 있고, 상기 제1 행(Row1)에 이웃하는 제2 행(Row2) 및 상기 제1 열(Col1)에 이웃하는 제2 열(Col2)에서는 상기 복수의 제2 하부 전극(220)들과 상기 복수의 제3 하부 전극(230)들이 각각 1개씩 교호적으로 배열될 수 있다. 한편, 도 8에서는 도시의 편의를 위해 제1 및 제2 행(Row1, Row2), 제1 및 제2 열(Col1, Col2)를 포함하여 각각 다섯 개의 행과 열만을 도시하였으나 이에 한정되는 것은 아니다.

상기 복수의 제3 하부 전극(230)들은 각기 상기 식각 정지층(204)을 관통하여 상기 복수의 도전 영역(202)들과 접하고, 상기 복수의 도전 영역(202)들로부터 수직 방향인 제3 방향(도 8의 Z 방향)으로 연장되는 기둥(pillar) 형상을 가질 수 있다. 도 8에는, 상기 복수의 제3 하부 전극(230)들이 일정한 폭을 가지고 상기 제3 방향으로 연장되는 예가 도시되고 있으나 이에 한정되는 것은 아니다. 상기 복수의 제3 하부 전극(230)들은 상기 제3 방향으로 폭이 점차 증가하거나, 폭이 점차 감소하도록 연장되는 기둥형상을 가질 수도 있다. 또한, 도 8에서는 상기 복수의 제3 하부 전극(230)들이 상기 복수의 제1 및 제2 하부 전극(210, 220)들과 동일한 수직길이를 가지는 것으로 도시되고 있으나 이에 한정되는 것은 아니다. 후술되는 바와 같이, 상기 복수의 제3 하부 전극(230)들은, 상기 복수의 제1 및 제2 하부 전극(210, 220)들과 서로 상이한 수평 단면 형상을 가질 수 있어, 균일한 정전 용량의 확보를 위해 상기 복수의 제1 하부 전극(210)들 및/또는 상기 복수의 제2 하부 전극(220)들과 서로 상이한 수직길이를 가질 수도 있다.

상기 복수의 제3 하부 전극(230)들은, 상기 복수의 제1 및 제2 하부 전극(210, 220)들과 서로 상이한 수평 단면 형상을 가질 수 있다. 상기 복수의 제3 하부 전극(230)들은 상기 복수의 제2 하부 전극(220)들과 마찬가지로 외측에서 오목한 곡면을 포함하는 측벽을 가질 수 있으나, 상기 복수의 제2 하부 전극(220)들의 수평 단면 형상에서 대향하는 꼭지점들을 연결하는 선(E1)의 방향과 상기 복수의 제3 하부 전극(230)들의 수평 단면 형상에서 대향하는 꼭지점들을 연결하는 선(E2)의 방향이 서로 상이할 수 있다. 단, 상기 복수의 제3 하부 전극(230)들의 수평 단면 형상은 균일한 정전 용량의 확보를 위해 상기 복수의 제1 및 제2 하부 전극들(210, 220)의 수평 단면 형상들의 면적과 실질적으로 동일할 수 있다.

한편, 상기 복수의 제3 하부 전극(230)들은 예컨대, 도 8에 도시된 바와 같이 네 개의 꼭지점들을 가지는 다각형의 수평 단면 형상을 가질 수 있고, 상기 네 개의 꼭지점들 중 서로 이웃하는 꼭지점들을 연결하는 면들 중 적어도 하나 이상의 면이 외측에서 볼록한 곡면을 가질 수도 있다.

상기 복수의 제3 하부 전극(230)들은 상기 복수의 제1 하부 전극(210)들 및/또는 상기 복수의 제2 하부 전극(220)들과 동일한 도전성 물질로 구성되거나, 서로 상이한 도전성 물질로 구성될 수도 있다.

도 9 내지 도 15는 본 발명의 기술적 사상에 의한 제2 실시예에 따른 반도체 메모리 소자(200)의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 각각 일부 구성 요소들의 평면 형상을 예시한 평면도이다. 한편, 도 2b, 도 3b, …, 및 도 7b에 도시된 단면들을 통해 도 9 내지 도 15에 도시된 평면도에 대응되는 반도체 메모리 소자(200)의 단면 구성은 쉽게 이해될 수 있으므로, 단면 구성에 대한 구체적인 도시는 생략하였음을 알려둔다. 그리고, 도 9 내지 도 15에 있어서, 도 8에서와 동일한 참조 부호는 동일 부재를 나타내며 설명의 간략화를 위하여 중복되는 상세한 설명은 생략하였다. 또한, 설명의 간략화를 위하여 도 2a 및 도 2b 내지 도 7a 및 도 7b에 도시된 도면들과 중복되는 상세한 설명은 생략하고 차이점을 중심으로 설명하였다.

도 9를 참조하면, 소정의 하부 구조물이 형성된 반도체 기판 상에 복수의 도전 영역들 및 절연층, 식각 정지층(204), 및 몰드층(240)을 순차적으로 형성한다.

상기 몰드층(240) 위에 하드 마스크층(미도시)을 형성한 후 포토리소그래피 공정을 이용하여 상기 하드 마스크층을 패터닝함으로써, 상기 식각 정지층(204)을 노출시키는 복수의 제1 홀(250H)들을 형성한다. 도 9에 예시된 바와 같이, 복수의 제1 홀(250H)들은 서로 직교하는 X 방향 및 Y 방향을 따라 각각 일렬로 배열되어 매트릭스 형상을 이룰 수 있으며, 후속 공정에서 형성하고자 하는 복수의 제1 하부 전극(210)들의 위치에 대응하여 형성될 수 있다.

상기 몰드층(240)에서, 도 9에서 X 방향을 따라 일렬로 정렬되는 상기 복수의 제1 홀(250H)들은 이들 각각의 사이에 제3 간격(D3)을 유지하고, Y 방향을 따라 일렬로 정렬되는 상기 복수의 제1 홀(250H)들은 이들 각각의 사이에 제4 간격(D4)을 유지하도록 배치될 수 있다. 상기 제3 간격(D3) 및 제4 간격(D4)은 각각 후속 공정에서 형성되는 복수의 제2 스페이서(262)들(도 12 참조)과 복수의 제3 하부 전극들(230)들(도 13 참조)이 형성될 수 있는 거리를 확보하도록 설정될 수 있다. 복수의 제1 홀(150H)들은 수평 단면 형상이 대략 원형일 수 있으나 이에 한정되는 것은 아니며, 제5 폭(W5)의 직경을 가질 수 있다. 상기 제5 폭(W5)의 크기는, 후술되는 바와 같이 제한된 면적에서 동일한 수평 단면 형상을 갖는 하부 전극들을 상기 복수의 제1 내지 제3 하부 전극(210, 220, 230)들과 동일 또는 유사한 밀도로 형성하기 위해, 몰드층에 복수의 관통홀들을 형성하는 경우의 폭의 크기보다 클 수 있다. 이에 따라, 복수의 제1 홀(250H)들을 형성하기 위한 포토리소그래피 공정 및 식각 공정이 보다 용이해질 수 있다.

도 10을 참조하면, 복수의 제1 홀(250H)들 내에 각각 1개씩 위치되고 제6 폭(W6)의 크기를 갖는 복수의 제1 스페이서(261)들을 형성하고, 식각 정지층(204)을 제거하여 도전 영역(202)을 노출시킴으로써 복수의 제1 하부 전극 영역(210H)들을 정의한다. 상기 복수의 제1 스페이서(261)들은 상기 복수의 제1 홀(250H)의 원형 윤곽에 대응하여 원형의 평면 형상을 가질 수 있고, 마찬가지로 상기 복수의 제1 하부 전극 영역(210H)들은 제7 폭(W7)의 직경을 가지는 원형 형상을 제1 수평 단면 형상으로 가질 수 있다.

도 11을 참조하면, 복수의 제1 하부 전극 영역(210H)들을 도전성 물질로 채워 복수의 제1 하부 전극(210)들을 형성하고, 몰드층(140)을 리프트 오프하여 복수의 제1 스페이서(261)들의 외측벽 및 식각 정지층(204)을 노출 시킨다.

도 12를 참조하면, 복수의 제1 스페이서(261)들의 외측벽에 각각 1개씩 위치하되 서로 접하도록 복수의 제2 스페이서(262)들을 형성하여 서로 이웃하는 2개의 제1 하부 전극(210) 사이에 고립된 섬 형상을 한정하고, 상기 섬 형상에 대응되는 영역의 식각 정지층(204)을 제거하여 도전 영역(202)을 노출시킴으로써 복수의 제3 하부 전극 영역(230H)들을 정의한다.

상세하게는, 하나의 제1 스페이서(261)의 외측벽에 형성되는 상기 제2 스페이서(262)가 그 주위의 인접한 네 개의 제2 스페이서(262)들과 서로 접하거나 일부분이 겹치도록 제8 폭(W8)의 크기를 갖는 상기 복수의 제2 스페이서(262)들을 형성함으로써, 고립된 섬 형상의 제3 수평 단면 형상을 한정할 수 있다. 이를 통해, 상기 복수의 제3 하부 전극 영역(230H)들은 상기 제3 수평 단면 형상으로 네 개의 꼭지점들을 가지며 그 내부에서 볼 때 오목한 측벽이 있으며, 네 개의 꼭지점들 중 대향하는 꼭지점들을 연결하는 선이 X 방향 또는 Y 방향에 일치하는 수평 단면 형상을 가질 수 있다.

도 13을 참조하면, 복수의 제3 하부 전극 영역(230H)들을 도전성 물질로 채워 복수의 제3 하부 전극 영역(230)들을 형성하고, 복수의 제1 및 제2 스페이서들(261, 262)을 리프트 오프하여 상기 복수의 제1 하부 전극(210)과 상기 복수의 제3 하부 전극(230)의 외측벽, 및 식각 정지층(204)의 상면을 노출시킨다.

도 14를 참조하면, 복수의 제1 하부 전극(210)들 및 복수의 제3 하부 전극(230)들의 외측벽에 각각 1개씩 위치하되 서로 접하도록 복수의 제3 스페이서(263)들을 형성하여 서로 이웃하는 2개의 제1 하부 전극(210) 사이 및 서로 이웃하는 2개의 제3 하부 전극(230) 사이에 고립된 섬 형상을 한정하고, 상기 섬 형상에 대응되는 영역의 식각 정지층(204)을 제거하여 도전 영역(202)을 노출시킴으로써 복수의 제2 하부 전극 영역(220H)들을 정의한다.

상세하게는, 하나의 제1 하부 전극(210)들의 외측벽에 형성되는 제3 스페이서(263)가 그 주위의 네 개의 제3 스페이서(263)들과 서로 접하거나 일부분이 겹치도록 제9 폭(W9)의 크기를 갖는 상기 복수의 제3 스페이서(263)들을 형성함으로써, 고립된 섬 형상의 제2 수평 단면 형상을 한정할 수 있다. 이를 통해, 상기 복수의 제2 하부 전극 영역(220H)들은 전술된 제3 수평 단면 형상과 같이 네 개의 꼭지점들을 가지며 그 내부에서 볼 때 오목한 측벽이 있으나, 상기 네 개의 꼭지점들 중 대향하는 꼭지점들을 연결하는 선이 X 방향과 Y 방향을 가로 지르는 사선 방향에 일치하는 점에서 상기 제3 수평 단면 형상과 상이한 제2 수평 단면 형상을 가질 수 있다.

도 15를 참조하면, 복수의 제3 스페이서(263)들을 리프트 오프시켜 복수의 제1 내지 제3 하부 전극(210, 220, 230)들의 외측벽 및 식각 정지층(204)의 상면을 노출시킨다. 이에 따라 도 8에 도시된 바와 같이 서로 상이한 수평 단면 형상을 갖는 기둥형상의 상기 복수의 제1 내지 제3 하부 전극(210, 220, 230)들이 형성될 수 있다.

이와 같이, 복수의 제1 하부 전극(210)들을 형성하고 상기 복수의 제1 하부 전극(210)들의 패턴을 이용하여 자기 정렬 방식에 의해 상이한 수평 단면 형상을 갖는 복수의 제3 하부 전극(230)들을 형성하고, 다시 복수의 제1 및 제3 하부 전극(210, 230)들의 패턴을 이용하여 자기 정렬 방식에 의해 또 다른 수평 단면 형상을 갖는 복수의 제2 하부 전극(220)들을 형성하는 경우에도, 동일한 수평 단면 형상을 갖는 복수의 하부 전극들을 하나의 마스크를 통해 형성하는 경우에 비하여 디자인 룰이 감소되더라도 포토리소그래피 공정 및 식각 공정이 용이할 수 있어, 상기 공정들의 기술적 한계로 인한 반도체 메모리 소자의 특성 변화 및 신뢰성 저하의 문제를 해결할 수 있다.

도 16은 본 발명의 기술적 사상에 의한 제3 실시예에 따른 반도체 메모리 소자(300)의 일부 구성을 나타내는 사시도이다. 도 16은 도 1의 제1 실시예에 따른 반도체 메모리 소자(100)와 같이 서로 다른 수평 단면 형상을 갖는 두 종류의 하부 전극 들을 구비하나, 수평 단면 형상에서 차이점이 있는 반도체 메모리 소자(300)를 나타내는 도면이다. 도 16에 있어서, 반도체 기판(301), 복수의 도전 영역(302)들 및 절연층(303), 식각 정지층(304), 복수의 제1 하부 전극(310)들은 도 1에 도시된 구성과 실질적으로 동일하므로 이에 대한 자세한 설명은 생략하고, 차이점 위주로 설명한다.

도 16을 참조하면, 상기 식각 정지층(304) 위에는 복수의 제1 하부 전극(310)들 및 복수의 제2 하부 전극(320)들이 형성될 수 있다. 상기 복수의 제1 및 제2 하부 전극(310, 320)들은 상기 식각 정지층(304) 상의 제1 평면(예컨대, 도 16에서 XY 평면) 상에서 적어도 한 방향(예를 들면, P1 및 P2로 표시한 방향)을 따라 1개의 제1 하부 전극(310)과 2 개의 제2 하부 전극(320)이 교호적으로 배열될 수 있다. 도 16에서는, 도시의 편의를 위해 P1 및 P2로 표시한 방향만을 도시하였으나 이에 한정되는 것은 아니다.

상기 제2 하부 전극(320)들은 외측에서 오목한 곡면을 포함하는 측벽을 가질 수 있고, 세 개의 꼭지점들을 가지는 다각형의 수평 단면 형상을 가질 수 있다. 상기 제2 하부 전극(320)들은 상기 세 개의 꼭지점들 중 서로 이웃하는 꼭지점들을 연결하는 면들 중 적어도 하나 이상의 면이 외측에서 볼록한 곡면을 가질 수도 있다.

도 17 내지 도 21은 본 발명의 기술적 사상에 의한 제3 실시예에 따른 반도체 메모리 소자(300)의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 각각 일부 구성 요소들의 평면 형상을 예시한 평면도이다. 한편, 도 2b, 도 3b, …, 및 도 7b의 도시된 단면들을 통해 도 17 내지 도 21에 도시된 평면도에 대응되는 반도체 메모리 소자(300)의 단면 구성은 쉽게 이해할 수 있으므로, 단면 구성에 대한 구체적인 도시는 생략하였음을 알려둔다. 그리고, 도 17 내지 도 21에 있어서, 도 16에서와 동일한 참조 부호는 동일 부재를 나타내며, 설명의 간략화를 위하여 중복되는 상세한 설명은 생략한다. 또한, 설명의 간략화를 위하여 도 2a 및 도 2b 내지 도 7a 및 도 7b에 도시된 도면들과 중복되는 상세한 설명은 생략하고 차이점을 중심으로 설명하였다.

도 17을 참조하면, 소정의 하부 구조물이 형성된 반도체 기판 상에 복수의 도전 영역들 및 절연층, 식각 정지층(304), 및 몰드층(340)을 순차적으로 형성하고, 상기 몰드층(340)을 관통하여 상기 식각 정지층(304)을 노출시키는 복수의 제1 홀(350H)들을 형성한다. 도 17에 예시된 바와 같이, 상기 복수의 제1 홀(350H)들은 허니컴(honeycomb) 형상을 이루도록 배치될 수 있다. 상세하게는, 몰드층(340) 상에 X 방향, Y 방향, 또는 C 방향을 따라 일렬로 정렬되는 상기 복수의 제1 홀(350H)들은 이들 각각의 사이에 제5 간격(D5)을 유지하도록 배치될 수 있다. 상기 복수의 제1 홀(350H)들은 수평 단면 형상이 대략 원형일 수 있으나 이에 한정되는 것은 아니며, 제10 폭(W10)의 직경을 가질 수 있다. 상기 제10 폭(W10)의 크기는, 후술되는 바와 같이 제한된 면적에서 동일한 수평 단면 형상을 갖는 하부 전극들을 상기 복수의 제1 및 제2 하부 전극(310, 320)들과 동일 또는 유사한 밀도로 형성하기 위해, 몰드층에 복수의 관통홀들을 형성하는 경우의 폭의 크기보다 클 수 있다. 이에 따라, 복수의 제1 홀(350H)들을 형성하기 위한 포토리소그래피 공정 및 식각 공정이 보다 용이해질 수 있다.

도 18을 참조하면, 복수의 제1 홀(350H)들 내에 각각 1개씩 위치되고 제11 폭(W11)의 크기를 갖는 복수의 제1 스페이서(361)들을 형성하고, 식각 정지층(304)을 제거하여 도전 영역(302)을 노출시킴으로써 복수의 제1 하부 전극 영역(310H)들을 정의한다.

상기 복수의 제1 스페이서(361)들은 상기 복수의 제1 홀(350H)의 원형 윤곽에 대응하여 원형의 평면 형상을 가질 수 있고, 마찬가지로 상기 복수의 제1 하부 전극 영역(310H)들은 제11 폭(W11)의 직경을 가지는 원형 형상을 수평 단면 형상으로 가질 수 있다.

도 19를 참조하면, 복수의 제1 하부 전극 영역(310H)들을 도전성 물질로 채워 복수의 제1 하부 전극(310)들을 형성하고, 몰드층(340)을 리프트 오프하여 복수의 제1 스페이서(361)들의 외측벽 및 식각 정지층(304)을 노출 시킨다.

도 20을 참조하면, 복수의 제1 스페이서(361)들의 외측벽에 각각 1개씩 위치하되 서로 접하도록 복수의 제2 스페이서(362)들을 형성하여 서로 이웃하는 2개의 제1 하부 전극(310) 사이에 고립된 섬 형상을 한정하고, 상기 섬 형상에 대응되는 영역의 식각 정지층(304)을 제거하여 도전 영역(302)을 노출시킴으로써 복수의 제2 하부 전극 영역(320H)들을 정의한다.

상세하게는, 하나의 상기 제1 스페이서(361)의 외측벽에 형성되는 상기 제2 스페이서(362)가 그 주위의 여섯 개의 제2 스페이서(362)들과 서로 접하거나 일부분이 겹치도록 제13 폭(W13)의 크기를 갖는 상기 복수의 제2 스페이서(362)들을 형성함으로써, 고립된 섬 형상의 수평 단면 형상이 한정될 수 있다. 이를 통해, 상기 복수의 제2 하부 전극 영역(320H)들은 세 개의 꼭지점들을 가지며 그 내부에서 볼 때 오목한 측벽을 가지는 수평 단면 형상을 가질 수 있다.

도 21을 참조하면, 복수의 제2 하부 전극 영역(320H)들을 도전성 물질로 채워 복수의 제2 하부 전극(320)들을 형성하고, 복수의 제1 및 제2 스페이서(361, 362)들을 리프트 오프시켜 상기 복수의 제1 하부 전극(310)과 상기 복수의 제2 하부 전극(310)의 외측벽, 및 식각 정지층(304)의 상면을 노출시킨다. 이에 따라 도 16에 도시된 바와 같이 서로 상이한 수평 단면 형상을 갖는 기둥형상의 상기 복수의 제1 및 제2 하부 전극(310, 320)들이 형성될 수 있다.

상기 실시예들에 따르면, 자기 정렬 방식에 의해 하부 전극의 밀도를 배가시킬 수 있으므로 디자인 룰이 감소되더라도 포토리소그래피 공정 및 식각 공정이 용이하여 상기 공정들의 기술적 한계로 인한 반도체 메모리 소자의 특성 변화 및 신뢰성 저하의 문제를 해결할 수 있다.

이상, 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

100, 200, 300: 반도체 메모리 소자

Claims (10)

1. 복수의 제1 및 제2 하부 전극들;을 포함하되,
   상기 복수의 제1 및 제2 하부 전극들은, 서로 상이한 수평 단면 형상을 갖는 것을 특징으로 하는 반도체 메모리 소자.
2. 제1 항에 있어서,
   상기 복수의 제1 및 제2 하부 전극들은, 제1 평면 상에서 행 방향 및 열 방향을 따라 각각 1개씩 교호적으로 배열되어 매트릭스 형상을 이루는 것을 특징으로 하는 반도체 메모리 소자.
3. 제1 항에 있어서,
   상기 복수의 제1 하부 전극들의 수평 단면 형상은, 외측에서 볼록한 곡면을 구비하고,
   상기 복수의 제2 하부 전극들의 수평 단면 형상은, 적어도 네 개의 꼭지점을 가지며 외측에서 오목한 곡면을 구비하는 것을 특징으로 하는 반도체 메모리 소자.
4. 제1 항에 있어서,
   상기 복수의 제1 및 제2 하부 전극들과 동일 평면 상에 위치하는 복수의 제3 하부 전극들;을 더 포함하고,
   상기 복수의 제3 하부 전극들은, 상기 복수의 제1 및 제2 하부 전극들과 상이한 수평 단면 형상을 갖는 것을 특징으로 하는 반도체 메모리 소자.
5. 제4 항에 있어서,
   상기 복수의 제1 내지 제3 하부 전극들은, 제1 평면 상에서 행 방향 및 열 방향을 따라 배열되어 매트릭스 형상을 이루되,
   제1 행 및 제1 열에서는 상기 복수의 제1 및 제2 하부 전극들이 각각 1개씩 교호적으로 배열되고, 상기 제1 행에 이웃하는 제2 행 및 상기 제1 열에 이웃하는 제2 열에서는 상기 복수의 제2 및 제3 하부 전극들이 각각 1개씩 교호적으로 배열되는 것을 특징으로 하는 반도체 메모리 소자.
6. 제4 항에 있어서,
   상기 복수의 제1 하부 전극들의 수평 단면 형상은, 외측에서 볼록한 곡면을 구비하고,
   상기 복수의 제2 및 제3 하부 전극들의 수평 단면 형상은, 각각 적어도 네 개의 꼭지점을 가지며 외측에서 오목한 곡면을 구비하고 대향하는 꼭지점들을 연결하는 선의 방향이 서로 상이한 것을 특징으로 하는 반도체 메모리 소자.
7. 제1 항에 있어서,
   행 방향 및 열 방향을 따라 각각 1개의 상기 제1 하부 전극과 2개의 상기 제2 하부 전극들이 교호적으로 배열되는 것을 특징으로 하는 반도체 메모리 소자.
8. 제7 항에 있어서,
   상기 복수의 제1 하부 전극들의 수평 단면 형상은, 외측에서 볼록한 곡면을 구비하고,
   상기 복수의 제2 하부 전극들의 수평 단면 형상은, 적어도 세 개의 꼭지점을 가지며 외측에서 오목한 곡면을 구비하는 것을 특징으로 하는 반도체 메모리 소자.
9. 복수의 도전 영역들을 가지는 기판 상의 몰드층 내에, 상기 몰드층을 관통하고 제1 평면상에서 행 및 열을 이루는 복수의 제1 홀들을 형성하는 단계;
   상기 복수의 제1 홀들 각각의 내측벽 상에 복수의 제1 스페이서들을 형성하고 상기 도전 영역들을 노출시켜 제1 수평 단면 형상을 갖는 복수의 제1 하부 전극 영역들을 정의하는 단계;
   상기 복수의 제1 하부 전극 영역들을 도전성 물질로 채워 복수의 제1 하부 전극들을 형성하는 단계;
   상기 몰드층을 제거하여 상기 복수의 제1 스페이서들의 외측벽을 노출시키는 단계;
   상기 복수의 제1 스페이서들의 외측벽 상에 복수의 제2 스페이서들을 형성하되 인접한 상기 복수의 제2 스페이서들이 서로 접하도록 하고, 상기 도전 영역들을 노출시켜 제2 수평 단면 형상을 갖는 복수의 제2 하부 전극 영역들을 정의하는 단계; 및
   상기 복수의 제2 하부 전극 영역들을 도전성 물질로 채워 복수의 제2 하부 전극들을 형성하는 단계;
   를 포함하는 반도체 메모리 소자의 제조 방법.
10. 제9 항에 있어서,
    상기 복수의 제1 및 제2 스페이서들을 제거하여 상기 복수의 제1 및 제2 하부 전극들의 외측벽을 노출시키는 단계;
    상기 복수의 제1 및 제2 하부 전극들의 외측벽 상에 복수의 제3 스페이서들을 형성하되 인접한 상기 복수의 제3 스페이서들이 서로 접하도록 하고, 상기 도전 영역들을 노출시켜 제3 수평 단면 형상을 갖는 복수의 제3 하부 전극 영역들을 형성하는 단계; 및
    상기 복수의 제3 하부 전극 영역들을 도전성 물질로 채워 복수의 제3 하부 전극들을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.

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