JP2014241325A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】キャパシタ下部電極の外周を中間支持体膜でサポートする半導体装置の技術を提供する。【解決手段】本発明による半導体装置は、半導体基板上に形成され、互いに分離される第１の開口部と第２の開口部を有する第１の支持体膜と、第１の支持体膜より高い位置に形成され、第３の開口部を有する第２の支持体膜と、半導体基板に対して垂直方向に延在して成り、第１の支持体膜の第２の開口部内壁及び第２の支持体膜の第３の開口部内壁と接するキャパシタ下部電極であって、上端部の幅が第１の支持体膜と接する部分の幅より大きいキャパシタ下部電極と、を備えることを特徴とする半導体装置。【選択図】図１７Ａ

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。

近年、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半
導体装置の微細化が進められている。半導体装置の製造においては、半導体装置の高集積化に伴い、ドライエッチングによる加工面積は減少する一方、加工深さは増大する傾向にある。近年のさらなる微細化の進展に伴って、加工面積に対する加工深さの比率が大きい高アスペクト比のパターンの形成が求められている。高アスペクト比の電極の外壁をキャパシタとして利用する場合には、製造工程の途中で倒れて隣接する電極と短絡することを防止するため、サポート膜（梁）を設けて電極を保持する技術が知られている。

例えば、３次元構造のキャパシタの下部電極の倒壊を抑制するサポート膜の有する半導体装置の技術が知られている（例えば、特許文献１参照）。この技術では、サポート膜は下部電極の高さ方向に複数層形成され、各層のサポート膜は下部電極間を接続するライン形状のパターンを有し、パターン延在方向が隣接する二層間でそれぞれ異なる構成を採用した半導体装置が開示されている。

特開２０１１−１６６０７１号公報

シリンダ型キャパシタの形成では、キャパシタ層間膜エッチング時、また、次のキャパシタ下部電極上に形成するキャパシタ絶縁膜形成前の洗浄時などにおいて、薬液がキャパシタ下部電極に及ぼす力によりキャパシタ下部電極が倒壊したり、剥がれたりすることが、特に微細化が進むに従い問題となっている。

本発明は、キャパシタ下部電極の外周を複数の支持体膜でサポートする半導体装置の製造方法を提供することを目的とする。

上述の課題に鑑み、本発明の一態様は、半導体基板上にストッパ膜、第１のキャパシタ層間膜、及び第１の支持体膜を順に形成し、該第１の支持体膜を一部除去して第１の開口部を形成する第１の工程と、前記第１の開口部内から第１の支持体膜の上面に亘って第２のキャパシタ層間膜を形成し、さらに第２のキャパシタ層間膜上に第２の支持体膜を形成する第２の工程と、第１の開口部と分離するように、ストッパ膜、第１のキャパシタ層間膜、第１の支持体膜、第２のキャパシタ層間膜、及び第２の支持体膜を貫通する第２の開口部を形成する第３の工程と、第２の開口部の内面を覆うキャパシタ下部電極を形成する第４の工程と、第２の支持体膜を一部除去して、第２のキャパシタ層間膜を一部露出させる上層支持体膜開口部を形成する第５の工程と、第２のキャパシタ層間膜と第１のキャパシタ層間膜を選択的に除去して、外壁面が露出されたキャパシタ下部電極を形成する第６の工程と、を含む半導体装置の製造方法に関する。

また、本発明の別の態様は、半導体基板上に形成され、互いに分離される第１の開口部と第２の開口部を有する第１の支持体膜と、第１の支持体膜より高い位置に形成され、第３の開口部を有する第２の支持体膜と、半導体基板に対して垂直方向に延在して成り、第１の支持体膜の第２の開口部内壁及び第２の支持体膜の第３の開口部内壁と接するキャパシタ下部電極であって、上端部の幅が第１の支持体膜と接する部分の幅より大きいキャパシタ下部電極と、を備えることを特徴とする半導体装置に関する。

本発明によると、キャパシタ下部電極は外周を中間支持体膜でぐるりと囲んで形成されるため、中間支持体膜のキャパシタ下部電極を支持する強度が向上する。その結果、キャパシタ下部電極形成時の倒壊を防止することが可能となり、製造歩留まりが向上される。

本発明の更なる利点及び実施形態を、記述と図面を用いて下記に詳細に説明する。

図１Ｚのａ方向に平行なＡ−Ａ’線に沿った断面図である。 図１Ｚのｂ方向に平行なＢ−Ｂ’線に沿った断面図である。 図１Ｚのｙ方向に平行なＹ−Ｙ’線に沿った断面図である。 本発明の第１の実施形態による半導体装置を製造工程順に示す上面図である。 図２ＺのＡ−Ａ’線に沿った断面図である。 図１Ｚに続く半導体装置の製造工程を示す上面図である。 図３Ｚのａ方向に平行なＡ−Ａ’線に沿った断面図である。 図３Ｚのｂ方向に平行なＢ−Ｂ’線に沿った断面図である。 図３Ｚのｙ方向に平行なＹ−Ｙ’線に沿った断面図である。 図２Ｚに続く半導体装置の製造工程を示す上面図である。 図３Ａに続く半導体装置の製造工程を示すＡ−Ａ’線に沿った断面図である。 図５ＺのＡ−Ａ’線に沿った断面図である。 本発明の第１の実施形態による半導体装置を製造工程順に示す上面図である。 図５Ａに続く半導体装置の製造工程を示すＡ−Ａ’線に沿った断面図である。 図７ＺのＡ−Ａ’線に沿った断面図である。 本発明の第１の実施形態による半導体装置を製造工程順に示す上面図である。 図７Ａに続く半導体装置の製造工程を示すＡ−Ａ’線に沿った断面図である。 図９Ｚのａ方向に平行なＡ−Ａ’線に沿った断面図である。 図９Ｚのｂ方向に平行なＢ−Ｂ’線に沿った断面図である。 図９Ｚのｙ方向に平行なＹ−Ｙ’線に沿った断面図である。 本発明の第１の実施形態による半導体装置を製造工程順に示す上面図である。 図９Ａに続く半導体装置の製造工程を示すＡ−Ａ’線に沿った断面図である。 図１１Ｚのａ方向に平行なＡ−Ａ’線に沿った断面図である。 図１１Ｚのｂ方向に平行なＢ−Ｂ’線に沿った断面図である。 図１１Ｚのｙ方向に平行なＹ−Ｙ’線に沿った断面図である。 本発明の第１の実施形態による半導体装置を製造工程順に示す上面図である。 図１１Ａ、図１１Ｂ、図１１Ｙに示す中間支持体膜の位置の切り出し線Ｚ２−Ｚ２’線に沿った半導体装置に対して平行な平面図である。 図１２ＺのＡ−Ａ’線に沿った断面図である。 図１１Ｚに続く半導体装置の製造工程を示す上面図である。 図１２Ａに示す中間支持体膜の位置の切り出し線Ｚ２−Ｚ２’線に沿った半導体装置に対して平行な平面図である。 図１３ＺのＡ−Ａ’線に沿った断面図である。 図１２Ｚに続く半導体装置の製造工程を示す上面図である。 図１３Ａに続く半導体装置の製造工程を示すＡ−Ａ’線に沿った断面図である。 図１５ＺのＡ−Ａ’線に沿った断面図である。 本発明の第１の実施形態による半導体装置を製造工程順に示す上面図である。 図１５Ａに続く半導体装置の製造工程を示すＡ−Ａ’線に沿った断面図である。 図１６Ａに続く半導体装置の製造工程を示すＡ−Ａ’線に沿った断面図である。 図１６Ａに続く半導体装置の製造工程を示すＢ−Ｂ’線に沿った断面図である。 図１６Ａに続く半導体装置の製造工程を示すＹ−Ｙ’線に沿った断面図である。 本発明の第１の実施形態による半導体装置の平面概念図である。 図１７Ａ、図１７Ｂ、図１７Ｙに示す中間支持体膜の位置の切り出し線Ｚ２−Ｚ２’線に沿った半導体装置に対して平行な平面図である。 本発明の第２の実施形態による半導体装置の平面図である。 本発明の第２の実施形態による半導体装置の平面図である。

本発明をＤＲＡＭのキャパシタに適用した例を図面を参照しつつ説明する。尚、本発明は、ＤＲＡＭのキャパシタの適用に限定されるものではなく、その他半導体の補償容量素子などにも適用可能である。

（第１の実施形態）
初めに、本発明の第１の実施形態について図１から図１７を用いて説明する。図１７は、本実施形態の半導体装置の完成図である。各図面では、平面において、ワード線の延在方向をｙ方向、ビット線のｘ方向、素子形成領域の延在方向をｂ方向、キャパシタ下部電極が作る矩形格子の対角線方向をａ方向とする。各実施形態において、例えば図１Ｚや図５ＺなどのＺの付く図面は本実施形態による半導体装置の上面図であり、Ｚ２の付く図面は中間支持体膜の位置の切り出し線Ｚ２−Ｚ２’で切った半導体基板に対して平行な平面図である。また、例えば図１Ａや図１５ＡなどのＡの付く図面は、ａ方向に平行な切り出し線Ａ−Ａ’線で切った断面図であり、図３Ｂや図１１ＢなどのＢの付く図面はｂ方向に平行な切り出し線Ｂ−Ｂ’線で切った断面図であり、Ｙの付く図面はｙ方向に平行な切り出し線Ｙ−Ｙ’線で切った断面図である。

図１は、本実施形態による半導体装置の製造方法を説明するための図である（以下簡略化のため、図１Ａ、図１Ｂ、図１Ｙ、及び図１Ｚをまとめて「図１」と言うこともある。図２から図１９についても同様である）。

まず、半導体基板１１の表面に絶縁膜が埋め込まれてなる素子分離１２を形成する。平面で見て、半導体基板１１の領域が素子分離１２で区画されて素子形成領域１３が画定される。本実施形態では、半導体基板１１の導電型としてＰ型の導電型を用いている。素子形成領域１３は、平面で見て、ｂ方向に延在した細長形状のパターンを有し、ｘ方向、ｙ方向のそれぞれに繰り返し配置される。

例えば、ｙ方向に平行なＹ−Ｙ’線に沿った断面図である図１Ｙから明らかであるように、素子形成領域１３と素子分離１２が交互に形成されている。ｙ方向に延在するゲート溝１４を、素子形成領域１３と素子分離１２を掘り込んで、ｙ方向に貫くゲート溝１４を形成する。ゲート溝１４は、各素子形成領域１３に２本、お互いに平行となるように配置される。

ａ方向に平行なＡ−Ａ’線に沿った断面図である図１Ａを参照すると、ゲート溝１４内の素子形成領域１３に露出される半導体基板１１表面にゲート絶縁膜１５を形成する。ゲート溝１４内に、導電膜を埋め込んでゲート電極１６を形成する。導電膜の材料としては、窒化チタン膜を用いることができる。材料はこれに限定されず、窒化チタン膜とタングステン膜の積層膜、不純物ドープシリコン膜などを用いても良い。ゲート電極１６は、ＤＲＡＭのワード線として働く。

ゲート溝１４内に形成されたゲート電極１６の上に、ゲートキャップ膜１７を形成する。ゲートキャップ膜１７としては、シリコン窒化膜を用いることができる。各素子形成領域１３の半導体基板１１表面、即ち、２本のゲート溝１４により分離された３つの半導体基板１１表面に、不純物イオンを導入して、ソース／ドレイン領域を形成する。これは、ｂ方向に平行なＢ−Ｂ’線に沿った断面図である図１Ｂを参照すると明らかである。ソース／ドレイン領域のうち、２本のゲート１４溝に挟まれた部分をビット線側ソース／ドレイン領域１８ｂ、２本のゲート溝１４の両外側に形成された方をキャパシタ側ソース／ドレイン領域１８ｃと称す。ソース／ドレイン領域の導伝型として、本実施形態では、Ｎ型を用いる。

各素子形成領域１３には、ビット線側ソース／ドレイン領域１８ｂを共通のソース／ドレインとし、その左右に埋め込みゲート電極２３をゲートとし、ゲートの両外側に設けられたキャパシタ側ソース／ドレイン領域１８ｃを他方のソース／ドレインとする、２つのセルトランジスタ１９が形成される。

次に、図１に続く半導体装置の製造工程を示す図２を参照しながら説明する。図２Ａから分かるように、セルトランジスタ１９が形成された半導体基板１１上に、第１層間膜２１を形成する。第１層間膜２１としては、例えばシリコン酸化膜などを用いることができる。第１層間膜２１に、ビット線側ソース／ドレイン領域１８ｂと接続されるビット線コンタクタト２２を形成する。そして、このビット線コンタクト２２と接続され、ｘ方向に延在するビット線２３を形成する。ビット線２３の材料としてはタングステン膜を用いることができる。図２Ｚから分かるように、ビット線はｙ方向に複数並設される。

ビット線２３の上には、ビット線ハードマスク２４、ビット線２３の側壁にはビット線サイドウォール膜２５が形成される。ビット線ハードマスク２４、ビット線サイドウォール膜２５には窒化シリコン膜を用いることができる。図２Ｚに示す半導体装置の上面図では、本実施形態による半導体装置の構成を分かりやすく説明するために、素子形成領域１３とゲート電極１６を重ねて示している。

図３は、図２に続く本実施形態による半導体装置の製造工程を示す。図２における製造工程で処理された半導体基板１１上に、例えばシリコン窒化膜などの第２層間膜３１を形成する。第２層間膜３１に、キャパシタ側ソース／ドレイン領域１８ｃと接続される第１キャパシタコンタクト３２を形成する。第１キャパシタコンタクト３２は、ビット線２３と短絡しないように、ｙ方向に隣接し合うビット線２３間に配置される。

続いて、第２層間膜３１と第１キャパシタコンタクト３２上に、第３層間膜３３を形成する。第３層間膜３３に、第１キャパシタコンタクト３２と接続される第２キャパシタコンタクト３４を形成する。図３Ｚは、第２キャパシタコンタクタト３４を形成した段階の半導体装置の構成を示す上面図である。同図では、素子形成領域１３、ゲート電極１６、ビット線コンタクト２２、ビット線２３、第１キャパシタコンタクタト２７を重ねて表示している。

図４Ａは、図３に続く本実施形態による半導体装置の製造工程を示す。第２キャパシタコンタクタト３４を形成した半導体基板１１上に、ストッパ膜１４１を形成する。ストッパ膜１４１の材料としては、例えば窒化シリコン膜を用いることができる。膜厚としては、例えば１００ｎｍを用いる。ストッパ膜１４１の上に、第１キャパシタ層間膜１４２を形成する。第１キャパシタ層間膜１４２の材料としては、例えばシリコン酸化膜を用いることができる。膜厚としては、例えば５００ｎｍを用いる。第１キャパシタ層間膜１４２の上に、中間支持体膜１４３を形成する。中間支持体膜１４３の材料は、例えばシリコン窒化膜を用いることができる。膜厚としては、例えば１００ｎｍを用いる。

図５は、図４に続く本実施形態による半導体装置の製造工程を示す。中間支持体膜１４３上に第１レジスト膜１５１を形成する。リソグラフィー技術を用いて、第１レジスト膜１５１に第１レジスト膜開口部１５２を形成する。第１レジスト膜開口部１５２は、次の図６の工程で形成される第１中間支持体膜開口部の形成予定領域に形成される。また、ｘ方向に隣接し合う第１レジスト膜開口部１５２の間隔をＳ５Ｘ、ｙ方向に隣接し合う第１レジスト膜開口部１５２の間隔をＳ５Ｙと表す。第１レジスト膜開口部１５２のｘ方向のピッチはＰ５Ｘ、ｙ方向のピッチはＰ５Ｙを有する。本実施形態の第１レジスト膜開口部１５２の具体的な寸法として、Ｐ５Ｙは最小配線ピッチ９０ｎｍ、Ｐ５Ｘは最小配線ピッチより若干大きい９５ｎｍを用いるとする。第１レジスト膜開口部１５２の開口径Ｗ５は４０ｎｍ、第１レジスト膜開口部１５２のｘ方向の間隔Ｓ５Ｘは５５ｎｍ、ｙ方向の間隔Ｓ５Ｙは５０ｎｍを用いることができる。

図６Ａは、図５に続く本実施形態による半導体装置の製造工程を示す。第１レジスト膜１５１をマスクに、露出している中間支持体膜１４３をエッチングして、中間支持体１４３に、中間支持体膜開口部１６１を形成する。この中間支持体開口部１６１は、後のキャパシタ層間膜エッチングにおいて、第１キャパシタ層間膜１４２をエッチングするためのエッチング剤を流通させる働き、後のキャパシタ絶縁膜、キャパシタ上部電極を形成するための成膜剤を流通させる働きなどを有する。

図７は、図６に続く本実施形態による半導体装置の製造工程を示す。まず、中間支持体膜１４３上の第１レジスト膜１５１を除去する。本実施形態では、図７Ｚに示されるように、中間支持体膜開口部１６１の配置は、ｘ方向、ｙ方向に、それぞれ所定のピッチで繰り返して配置される矩形格子レイアウトを用いている。中間支持体膜開口部１６１のパターン形状としては、一例として円形パターンを用いるとし、開口径をＷ７と表す。尚、パターンは、これに限定されず、矩形パターンなどを用いても良い。

また、ｘ方向に隣接し合う中間支持体膜開口部１６１の間隔をＳ７Ｘ、ｙ方向に隣接し合う中間支持体膜開口部１６１の間隔をＳ７Ｙと表す。中間支持体膜開口部１６１のｘ方向のピッチはＰ７Ｘ、ｙ方向のピッチはＰ７Ｙを有する。本実施形態の中間支持体膜開口部の具体的な寸法として、Ｐ７Ｙは最小配線ピッチ９０ｎｍ、Ｐ７Ｘは、最小配線ピッチより若干大きい９５ｎｍを用いるとする。中間支持体膜開口部１６１の開口径Ｗ７は４０ｎｍ、中間支持体膜開口部１６１のｘ方向の間隔Ｓ７Ｘは５５ｎｍ、ｙ方向の間隔Ｓ７Ｙは５０ｎｍを用いることができる。

本実施形態では、例えばリソグラフィー技術として、最先端の技術であるＡｒＦ露光技術プロセスを用いるとする。本実施形態では、このプロセスを用い、最小配線ピッチ（Ｐ）は９０ｎｍ用いることができる。ここで配線ピッチは、配線の幅と間隔の合計の長さである。この最小配線ピッチ（Ｐ）の半分の値を技術ノードと呼び、プロセスの最小加工寸法を表す指標として用いることにする。最小配線ピッチ９０ｎｍの場合、技術ノードは４５ｎｍとなる。

図８Ａは、図７に続く本実施形態による半導体装置の製造工程を示す。第１キャパシタ層間膜１４２及び中間支持体膜１４３上に、第２キャパシタ層間膜１８１を形成する。第２キャパシタ層間膜１８１の材料には、例えばシリコン酸化膜を用いることができる。膜厚は、例えば７００ｎｍを用いるとする。次に、第２キャパシタ層間膜１８１上に、上部支持体膜１８２を形成する。上部支持体膜１８２の材料には、例えばシリコン窒化膜を用いることができる。膜厚は、例えば１００ｎｍを用いるとする。本実施形態においては、ストッパ膜１４１から上部支持体膜１８２までの厚さの合計値は１．５ｕｍとなる。

図９は、図８に続く本実施形態による半導体装置の製造工程を示す。上部支持体膜１８２上に、第２レジスト膜１９１を形成する。そして、リソグラフィー技術を用いて、第２レジスト膜１９１に第２レジスト膜開口部１９２を形成する。第２レジスト膜開口部１９２は、次の図１０の工程で形成されるキャパシタホール形成予定領域に形成される。第２レジスト膜開口部１９２の平面形状は、本実施形態では円形を用いている。尚、形状はこれに限定されず、矩形状などを用いても良い。

第２レジスト膜開口部１９２の配置は、本実施形態では、ｘ方向、ｙ方向それぞれに所定のピッチで並ぶ矩形格子配置をとっている。第２レジスト膜開口部１９２の径をＤ９、ｘ方向のピッチをＰ９Ｘ、ｙ方向のピッチをＰ９Ｙ、ｘ方向に隣接し合う第２レジスト膜開口部１９２の間隔をＳ９Ｘ、ｙ方向に隣接し合う第２レジスト膜開口部１９２の間隔をＳ９Ｙと表す。

図９Ｚに示す半導体装置の上面図では、本実施形態による特徴を明確にするため、第２レジスト膜開口部１９２と中間支持体膜開口部１６１を重ねて表示している。本実施形態の具体的寸法の一例としては、ｙ方向のピッチＰ９Ｙはの最小配線ピッチ（Ｐ）である９０ｎｍを用いて形成され、ｘ方向のピッチＰＸ９は最小配線ピッチよりも若干大きい９５ｎｍを用いることができる。第２レジスト膜開口部１９２の径Ｄ９は５０ｎｍ、ｘ方向の間隔Ｓ９Ｘは４５ｎｍ、ｙ方向の間隔Ｓ９Ｙは４０ｎｍを用いることができる。

図１０Ａは、図９に続く本実施形態による半導体装置の製造工程を示す。第２レジスト膜１９１をマスクに、露出している上層支持体膜１８２をエッチングして、上層支持体１８２に、キャパシタ開口部Ａ２０１Ａを形成する。引き続き、第２キャパシタ層間膜１８１をエッチングして、第２キャパシタ層間膜１８１にキャパシタ開口部Ｂ２０１Ｂを形成する。引き続き、中間支持体膜１４３をエッチングして、中間支持体膜１４３にキャパシタ開口部Ｃ２０１Ｃを形成する。引き続き、第１キャパシタ層間膜１４２をエッチングして、第１キャパシタ層間膜１４２にキャパシタ開口部Ｄ２０１Ｄを形成する。引き続き、ストッパ膜１４１をエッチングして、ストッパ膜１４１にキャパシタ開口部Ｅ２０１Ｅを形成する。

これにより第２キャパシタコンタクト３４の上面が露出され、上層支持体膜１８２、第２キャパシタ層間膜１８１、中間支持体膜１４３、第１キャパシタ層間膜１４２、及びストッパ膜１４１を貫くキャパシタ開口部２０１が形成される。キャパシタ開口部２０１は、上からキャパシタ開口部Ａ２０１Ａ、キャパシタ開口部Ｂ２０１Ｂ、キャパシタ開口部Ｃ２０１Ｃ、キャパシタ開口Ｄ部２０１Ｄ、キャパシタ開口部Ｅ２０１Ｅから成る。

図１１は、図１０に続く本実施形態による半導体装置の製造工程を示す。上層支持体膜１８２上の第２レジスト膜１９１を除去する。図１１Ｚはこの半導体装置を上面から見た上面図である。図１１Ｚでは、キャパシタ開口部２０１内に、上層支持体膜１８２、第２キャパシタ層間膜１８１、中間支持体膜１４３、第１キャパシタ層間膜１４２、ストッパ膜１４１の側面と、第２キャパシタコンタクト３４上面が見られる。この図１１Ｚでは、説明のため、点線で中間支持体膜開口部１６１を重ねて示してある。ｘ方向、ｙ方向に隣接し合う４つの中間支持体膜開口部１６１が作る矩形状の領域の中心位置にキャパシタ開口部２０１は配置されている。

図１１Ｚ２は中間支持体膜１４３の位置で基板主平面に対して平行なＺ２−Ｚ２’線に沿った平面で切った平面図である。中間支持体膜１４３には、中間支持体膜開口部１６１と、キャパシタ開口部Ｃ２０１Ｃが形成されている。本発明では、キャパシタ開口部Ｃ２０１Ｃと中間支持体膜開口部１６１とは分離されるように形成される。即ち、キャパシタ開口部Ｃ（第２の開口部）２０１Ｃと中間支持体膜開口部（第１の開口部）１６１との間には、中間支持体膜１４３が存在するように形成される。ｘ方向、ｙ方向に隣接し合う４つの中間支持体膜開口部１６１が作る矩形状の領域の中心付近にキャパシタ開口部Ｃ２０１Ｃは配置されている。中間支持体膜開口部１６１とキャパシタ開口部Ｃ２０１Ｃは市松模様状に配置される構成をとっている。

本発明で形成されるキャパシタは、キャパシタ電極は基板垂直方向に延在し、その電極の内壁面、または外壁面、または内外壁面を利用する３次元構造キャパシタを用いる。本工程で形成されるキャパシタ開口部２０１の側面の形状は、後の工程で形成されるキャパシタ電極の外壁面の形状に相当する。この３次元構造キャパシタでは、外壁面の径を大きくすることにより、キャパシタの容量値を大きくすることができる。

ところで、半導体素子の高集積化に伴い、キャパシタが形成される領域も縮小される。そのため小さい領域にキャパシタを形成することが必要となっている。一方、半導体素子の信頼性上、キャパシタの容量値は所定の容量値以上を満足するように形成する必要がある。そのため、所定の領域にキャパシタを、径が大きく、分離を小さく形成することが求められる。そのため、半導体装置におけるキャパシタ開口部２０１の上方では、径を大きくキャパシタを形成する。

一方、中間支持体膜１４３において、キャパシタ開口部２０１と中間支持体膜開口部１６１は分離されるように形成する。しかしながら、キャパシタ開口部２０１が大きいと中間支持体膜開口部１６１と接触し易くなってしまう。そのため、図１１Ａ、図１１Ｂ及び図１１Ｙに示すキャパシタ開口部２０１の基板垂直に切った断面で見て分かるように、キャパシタ開口部２０１上方では径を大きく形成し、キャパシタ開口部の中間支持体膜１４３の部分付近では開口径が小さくなる形状となるように形成する構造を用いる。即ち、キャパシタ開口部Ａ（第３の開口部）２０１Ａに比べてキャパシタ開口部Ｃ（第２の開口部）２０１Ｃの開口径が小さくなるように形成する。これにより、キャパシタ開口部２０１と中間支持体膜開口部１６１との間の距離を確保することができる。

キャパシタ開口部２０１の下方で開口径を小さくするため、エッチングガスに、Ｃ５Ｆ８、ＣＨＦ３などのフルオロカーボン系ガスを加えて反応性生物を側壁に付着させながらエッチングする方法を用いることができる。このように形成することにより、特にキャパシタ開口部２０１の下方ではテーパ形状となる。

尚、図１１では、キャパシタ開口部Ａ２０１Ａ、キャパシタ開口部Ｂ２０１Ｂ、キャパシタ開口部Ｃ２０１Ｃと順に開口径が小さくなる例を示しているが、第２キャパシタ層間膜１８１の中部で部分的に開口径が広がるボーイング形状に形成され場合がある。このようなボーイング形状に形成される場合であっても、キャパシタ開口部Ａ（第３の開口部）２０１Ａに比べてキャパシタ開口部Ｃ（第２の開口部）２０１Ｃの開口径が小さくなるように形成されれば問題はない。

また、中間支持体膜１４３において、キャパシタ開口部２０１と中間支持体膜開口部１６１と言う２つのエレメントが分離されるように配置するには、キャパシタ開口部２０１を矩形格子状に配置し、この矩形格子状に配置されるキャパシタ開口部配列の隙間部分に中間支持体膜開口部１６１を配置するレイアウトは有効である。この際、中間支持体膜開口部１６１は、矩形格子状に配置され、キャパシタ開口部２０１と中間支持体膜開口部１６１とは市松模様状となる。この配置を用いると、キャパシタ開口部２０１を高密度に配置することが可能になると共に、隣接し合うキャパシタ開口部２０１と中間支持体膜開口部１６１との４つの対において、距離を均等に大きく確保可能となり、分離マージンが確保できる。

キャパシタ開口部２０１の平面形状は、本実施形態では円形を用いている。尚、形状はこれに限定されず、矩形状などを用いても良い。ここで、キャパシタ開口部２０１の上部（キャパシタ開口部Ａ２０１Ａ）の径をＤＵ１１、中間支持体膜１４３の位置でのキャパシタ開口部Ｃ２０１Ｃの径をＤＭ１１と表す。上部においてｘ方向に隣接し合うキャパシタ開口部２０１の間隔をＳＵ１１Ｘ、ｙ方向に隣接し合うキャパシタ開口部２０１の間隔をＳＵ１１Ｙと表す。中間支持体膜１４３において、ｘ方向に隣接し合うキャパシタ開口部Ｃ２０１Ｃの間隔をＳＭ１１Ｘ、ｙ方向に隣接し合うキャパシタ開口部Ｃ２０１Ｃの間隔をＳＭ１１Ｙと表す。尚、キャパシタ開口部２０１のｘ方向のピッチ、ｙ方向のピッチは、第２レジスト膜開口部１９２と同じであり、それぞれＰ９Ｘ、Ｐ９Ｙとして示す。

本実施形態の具体的寸法の一例としては、ｙ方向のピッチＳ９Ｙは最小配線ピッチ（Ｐ）である９０ｎｍを用いて形成され、ｘ方向のピッチＰＸ９は、最小配線ピッチよりも若干大きい９５ｎｍである。上部において、径ＤＵ１１は５０ｎｍ、ｘ方向の間隔ＳＵ１１Ｘは４５ｎｍ、ｙ方向の間隔ＳＵ１１Ｙは４０ｎｍを用いることができる。中間支持体膜１４３において、径ＤＭ１１は４０ｎｍ、ｘ方向の間隔ＳＭ１１Ｘは５５ｎｍ、ｙ方向の間隔ＳＭ１１Ｙは５０ｎｍを用いることができる。

ここで、図６、７の工程で形成された中間支持体膜開口部１６１の径であるＷ７は、４０ｎｍに形成されており、キャパシタ開口部Ｃ２０１Ｃと中間支持体膜開口部１６１との間は、設計上、長さ２５ｎｍが確保される。技術ノード４５ｎｍのプロセスにおいて、リソグラフィー技術、エッチング技術を用いた加工時に生じる寸法ばらつき、位置ばらつきなどの製造ばらつきは５ｎｍ程度に管理され、キャパシタ開口部Ｃ２０１Ｃと中間支持体膜開口部１６１の間には、十分な分離マージンが確保できる。

図１２は、図１１に続く本実施形態による半導体装置の製造工程を示す。キャパシタ開口部２０１の内面、上層支持体膜１８２上面を覆うように導電膜から成るキャパシタ下部電極材料を成膜する。キャパシタ下部電極材料の材料としては、例えば窒化チタン膜を用いることができる。材料はこれに限定されず、チタン膜と窒化チタン膜の積層膜、窒化タングステン膜、その他の高融点金属膜、不純物ドープトシリコン膜などを用いても良い。膜厚は、キャパシタ開口部２０１内が埋め込まれないような薄い膜厚を用いる場合には、キャパシタ開口部２０１の内側をキャパシタとして用いる構造とすることができる。尚、キャパシタ開口部２０１内を埋め込むようにキャパシタ下部電極材料を形成する場合、キャパシタ開口部２０１内はキャパシタとしては利用しない構造に形成することができる。

ＣＭＰ法を用いて、上層支持体膜１８２上面上のキャパシタ下部電極材料を除去し、キャパシタ開口部２０１内にキャパシタ下部電極材料を残して、キャパシタ開口部２０１内にキャパシタ下部電極２２１を形成する。これにより、キャパシタ下部電極２２１は、キャパシタ開口部２０１内面を覆うように形成される。尚、この電極加工では、ＣＭＰ法ではなく、エッチング法を用いて形成しても良い。

これにより、キャパシタ下部電極２２１の原型が形成される。キャパシタ下部電極２２１の外壁は、図１０、１１工程で形成されたキャパシタ開口部２０１の内壁の形状を凡そ反映した形状となる。そのため、キャパシタ開口部２０１の内径と、キャパシタ下部電極２２１の外径は略同じ大きさとなる。キャパシタ下部電極２２１は、中間支持体膜において、中間支持体膜開口部１６１と分離されて形成されている。その結果、キャパシタ下部電極２２１は外周を中間支持体膜１４３でぐるりと囲んで形成できる。

本実施形態ではキャパシタ下部電極２２１の平面形状は円形として、トップ部の外径をＤＵ１２、中間支持体膜１４３での外径をＤＭ１２と表す。上部においてｘ方向に隣接し合うキャパシタ下部電極２２１の間隔をＳＵ１２Ｘ、ｙ方向に隣接し合うキャパシタ下部電極２２１の間隔をＳＵ１２Ｙと表す。中間支持体膜１４３での、ｘ方向に隣接し合うキャパシタ下部電極２２１の間隔をＳＭ１２Ｘ、ｙ方向に隣接し合うキャパシタ下部電極２２１の間隔をＳＭ１２Ｙと表す。尚、キャパシタ下部電極２２１のｘ方向とｙ方向のピッチは、第２レジスト膜開口部１９２と同じであり、それぞれＰ９Ｘ、Ｐ９Ｙである。

本実施形態の具体的寸法の一例としては、上部において、径ＤＵ１２は５０ｎｍ、Ｘ方向の間隔ＳＵ１２Ｘは４５ｎｍ、Ｙ方向の間隔ＳＵ１２Ｙは４０ｎｍを用いることができる。中間支持体膜１４３において、径ＤＭ１２は４０ｎｍ、Ｘ方向の間隔ＳＭ１２Ｘは５５ｎｍ、Ｙ方向の間隔ＳＭ１２Ｙは５０ｎｍを用いることができる。キャパシタ下部電極２２１の外径は、上層支持体膜１８２付近のトップ付近の外径よりも、中間支持体膜１４３での外径が小さく形成される。図１２Ｚはこの工程の段階の上面図であり、中間支持体膜開口部１６１を合わせて形成してある。

図１３は、図１２に続く本実施形態による半導体装置の製造工程を示す。キャパシタ下部電極２２１と上層支持体膜１８２上に、第３レジスト膜２３１を形成する。続いて、リソグラフィー技術を用いて、第３レジスト膜２３１に第３レジスト膜開口部２３２を形成する。第３レジスト膜開口部２３２は、次の図１４の工程で形成される上層支持体膜開口部２４１の形成予定領域に形成される。第３レジスト膜開口部２３２のパターンとしては、上面図である図１２Ｚに示されるように、キャパシタ下部電極２２１の環状の上面の一部と、上層支持体膜１８２の一部を含むような開口パターンを用いることができる。

図１４Ａは、図１３に続く本実施形態による半導体装置の製造工程を示す。第３レジスト膜２３１をマスクに、第３レジスト膜開口部２３２内に露出された上層支持体膜１８２をエッチング除去して、第２キャパシタ層間膜１８１上部を露出させる。これにより、上層支持体膜１８２に上層支持体膜開口部２４１が形成される。これにより、キャパシタ下部電極２２１ａは、上層支持体膜１８２と、第３レジスト膜開口部２３２で開口されなかった部分で接続される構造となる。このエッチングでは、第３レジスト膜開口部２３２が開口された部分でキャパシタ下部電極２２１ａ上面が削り込み２４２が発生する場合がある。図１４Ａに示す断面図においては、例えば、削り込み２４２は５０ｎｍ程度である。キャパシタ下部電極２２１ａの大きさは図１２の工程と同じ大きさであり、本実施形態では、キャパシタ下部電極２２１ａの平面形状は円形で、トップ部の外径は概ねＤＵ１２、中間支持体膜１４３での外径はＤＭ１２である。

図１５は、図１４に続く本実施形態による半導体装置の製造工程を示す。キャパシタ下部電極２２１ａ上の第３レジスト膜２３１を除去する。図１５Ｚの上面図に示されるように、第３レジスト膜開口部２３２内では、上層支持体膜１８２が除去され第２キャパシタ層間膜１８１表面が露出する。第３レジスト膜開口部２３２に含まれていない部分では、隣接し合うキャパシタ下部電極２２１ａ間は上層支持体膜１８２で支持される構造となる。

図１６Ａは、図１５に続く本実施形態による半導体装置の製造工程を示す。第２キャパシタ層間膜１８１、第１キャパシタ層間膜１４２を選択的にエッチング除去して、外壁面が露出されたキャパシタ下部電極２２１ｂを形成する（キャパシタ層間膜エッチングと呼ぶ）。この際、上層支持体膜（第２支持体膜）１８２、中間支持体膜（第１支持体膜）１４３、ストッパ膜１４１、キャパシタ下部電極２２１ｂは残存するように行う。本実施形態で用いられる材料の場合、キャパシタ層間膜エッチングには、弗酸（ＨＦ）を含む薬液を用いたエッチングを用いることができる。

第２キャパシタ層間膜１８１、第１キャパシタ層間膜１４２を選択的に除去して、上層支持体膜１８２、中間支持体膜１４３、ストッパ膜１４１、キャパシタ下部電極２２１ｂを残存させるキャパシタ層間膜エッチングでは、本実施形態で示した材料、エッチング方法に限定されない。第２キャパシタ層間膜１８１、第１キャパシタ層間膜１４２に対するエッチング速度が相対的に大きく、第２支持体膜１８２、第１支持体膜１４３、ストッパ膜１４１、キャパシタ下部電極２２１ｂに対するエッチング速度が相対的に小さくなるような材料及びエッチング条件の組み合わせを用いることができる。例えば、第１キャパシタ層間膜１４２、第２キャパシタ層間膜１８１は純粋なシリコン酸化膜以外にも、ＳＯＧ膜、ＢＰＳＧ膜、ＰＳＧ膜などを用いても良い。また、エッチング条件としては弗酸を含むガスを用いたドライエッチングを用いても良い。

このキャパシタ層間膜エッチングを経て、３次元構造を持つキャパシタ下部電極２２１ｂが形成される。本発明のキャパシタでは、キャパシタ下部電極２２１ｂの外壁面を利用することができ、キャパシタの容量を増大させることが可能となる。本実施形態ではキャパシタ下部電極２２１ｂの平面形状は円形で、トップ部の外径をＤＵ１６、中間支持体膜１４３での外径をＤＭ１６と表す。これらの値は、図１２の工程のＤＵ１２，ＤＭ１２とそれぞれ略同じ大きさである。

ところで、シリンダ型キャパシタの形成では、キャパシタ層間膜エッチング時、また、次のキャパシタ下部電極２２１ｂ上に形成するキャパシタ絶縁膜２７１形成前の洗浄時などにおいて、薬液がキャパシタ下部電極２２１ｂに及ぼす力によりキャパシタ下部電極２２１ｂが倒壊したり剥がれたりすることが、特に微細化が進むに従い問題となっている。本発明では、キャパシタ下部電極２２１ｂは、中間支持体膜１４３において、中間支持体膜開口部１６１と分離されて形成される。即ち、キャパシタ下部電極２２１ｂは外周を中間支持体膜１４３でぐるりと囲んで形成できるため、中間支持体膜１４３のキャパシタ下部電極２２１ｂを支持する強度が向上する。その結果、キャパシタ下部電極２２１ｂ形成時の倒壊を防止することが可能となり、製造歩留まりが向上される。

図１７は、図１６に続く本実施形態による半導体装置の製造工程を示す。キャパシタ下部電極２２１ｃ表面上を覆うキャパシタ絶縁膜２７１を形成する。材料は、例えばジルコニウム酸化膜を含む絶縁膜であり、膜厚としては、例えば８ｎｍを用いることができる。キャパシタ絶縁膜２７１の上に、キャパシタ上部電極膜を成膜した後、パターニングを行い、キャパシタ上部電極２７２を形成する。キャパシタ上部電極２７２としては、窒化チタン層２７２ａと、不純物ドープトシリコン層２７２ｂの積層膜を用いることができる。尚、キャパシタ上部電極２７２の構造としては、必ずしもこれに限定されず、窒化チタン膜の単層構造、不純物ドープトシリコン膜、タングステン膜を組み合わせた積層構造など用いることができる。

続いて、不純物ドープトシリコン層２７２ｂ上に上部層間膜２７３を形成する。周辺回路領域において、上部層間膜２７３を貫きビット線２３と接続する周辺コンタクトを形成する（図示されない）。周辺コンタクトに接続される上部配線２７４を形成する。この後、必要に応じて、層間膜、ビアホール、配線、キャップ膜、層間膜、パッド電極、パッシベーション膜を形成して、デバイスが完成する。以上を経て、支持体膜を備えたシリンダ型キャパシタを備えた半導体装置が形成される。

本実施形態ではキャパシタ下部電極２２１ｃの平面形状は円形で、トップ部の外径をＤＵ１７、中間支持体膜１４３での外径をＤＭ１７と表す。これらの値は、図１２工程のＤＵ１２、ＤＭ１２と略同じ大きさである。図１７Ｚ３は、本半導体装置の平面概念図である。素子形成領域１３、ゲート電極１６、ビット線２３、第２キャパシタコンタクト３４、中間支持体膜開口部１６１、キャパシタ下部電極２２１の上部の輪郭、第２支持体膜開口部２４１を重ねて示したものである。

本発明の実施形態による半導体装置は、基板上に形成され、互いに分離される第１開口部と第２開口部を有する第１支持体膜、前記基板に対して垂直方向に延在して成り、前記第１支持体膜の第１開口部内壁と接し、その上端部の幅が前記第１支持体膜と接する部分の幅より大きい長さを有するキャパシタ下部電極を有する構造をとる。このような構造をとる結果、キャパシタ下部電極は、その外壁を中間支持体膜（第１支持体膜）によりぐるりと囲う構造をとることができ、機械的強度の大きなキャパシタ下部電極を形成することができる。その結果、キャパシタの製造歩留まりを向上させることができる。

さらに、前記第１支持体膜より高い位置に形成され、第３開口部を有する第２支持体膜を有し、前記キャパシタ電極は前記第２支持体膜の第３開口部と接して形成される構造をとることができる。この結果、キャパシタ下部電極の上部を上層支持体膜（第２支持体膜）で支えることができ、さらに機械的強度を高めることができる。

また、本発明において、キャパシタ開口部を矩形格子状に配置し、この矩形格子状に配置されるキャパシタ開口部アレイの隙間部分に中間支持体膜開口部を配置するレイアウトを用いることができる。このような配置を用いる結果、中間支持体膜開口部は、矩形格子状に配置され、キャパシタ開口部と中間支持体膜開口部とは、市松模様状となる。そして、キャパシタ開口部を高密度に配置することが可能になると共に、隣接し合うキャパシタ開口部と中間支持体膜開口部との４つの対において、設計上、距離を均等に大きく確保でき、製造時に位置ずれ等が発生しても分離マージンが十分に確保できる。

（第２の実施形態）
続いて、本発明の第２の実施形態について説明する。本発明の第２の実施形態は、上述した第１の実施形態の変形例である。以下、本実施形態において、第１の実施形態においてすでに説明した部分と同様な機能を有する部分には同一符号を付し、説明は省略する。

図１８Ｚ２、図１９Ｚ２は、本発明の第２の実施形態による半導体装置の概略構成を示す。本実施形態においても、第１の実施形態で示されるような中間支持体膜開口部２８２は、隣接し合う４つのキャパシタ下部電極２９２が作る矩形格子アレイにおいて、各格子の中心位置にそれぞれ配置される構成をとっている。

中間支持体膜開口部２８２は、隣接し合う４つのキャパシタ下部電極２９２が作る矩形格子アレイの中心位置が作る矩形格子アレイにおいて、必要な場所にだけ配置しても良い。第２の実施形態では、そのような例として、隣接し合う４つのキャパシタ下部電極２９２が作る矩形格子アレイの中心位置が作る矩形格子アレイに一つおきに配置する例を示す。この場合、中間支持体膜開口部２８２は千鳥格子状に配置される。本実施形態による半導体装置の製造方法は、第１の実施形態と同様の製造方法を用いることができる。

図１８Ｚ２に示す半導体装置の上面図を参照すると、図６、７の中間支持体膜開口部形成工程において、中間支持体膜２８１に形成される中間支持体膜開口部２８２のパターンを、一つおきに配置するようにして、千鳥状に配置する。

次に、図１９Ｚ２に示す半導体装置の上面図を参照すると、図１９Ｚ２は、図１２Ｚ２のキャパシタ下部電極形成工程に対応する図を示したものである。キャパシタ開口部２９１は、第１の実施形態のキャパシタ開口部２０１と同じ平面レイアウト、パターンで配置されている。キャパシタ下部電極２９２についても第１の実施形態のキャパシタ下部電極２２１と同じ平面レイアウト、パターンで配置されている。キャパシタ下部電極２９２の、ａ方向の中間支持体膜２８１からの支持がより強力なものとなり、キャパシタ下部電極の倒壊、剥がれなどの抑制効果が向上される。

以上、本発明者によってなされた発明を各実施形態に基づき説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

例えば、上記実施形態では、キャパシタ下部電極の中間部分と上部部分に第１の支持体膜と第２の支持体膜を形成した例について説明したが、所望するキャパシタの長さや幅に応じてキャパシタ下部電極に支持体膜をさらに３層や４層など複数層設けるように変更してもよい。

上述した各膜の材料、寸法、成膜方法、成膜条件、エッチング方法、あるいはエッチン
グ条件等は、単なる例示に過ぎず、他の材料や、他の方法、異なる寸法或いは条件を採用
することができる。

１１ 半導体基板
１２ 素子分離
１３ 素子形成領域
１４ ゲート溝
１５ ゲート絶縁膜
１６ ゲート電極
１７ ゲートキャップ膜
１８ｂ ビット線側ソース／ドレイン領域
１８ｃ キャパシタ側ソース／ドレイン領域
１９ セルトランジスタ
２１ 第１層間膜
２２ ビット線コンタクト
２３ ビット線
２４ ビット線ハードマスク
２５ ビット線サイドウォール
３１ 第２層間膜
３２ 第１キャパシタコンタクト
３３ 第３層間膜
３４ 第２キャパシタコンタクト
１４１ ストッパ膜
１４２ 第１キャパシタ層間膜
１４３ 中間支持体膜（第１の支持体膜）
１５１ 第１レジスト膜
１５２ 第１レジスト膜開口部
１６１ 中間支持体膜開口部（第１の開口部）
１８１ 第２キャパシタ層間膜
１８２ 上部支持体膜（上層支持体膜、第２の支持体膜）
１９１ 第２レジスト膜
１９２ 第２レジスト膜開口部
２０１ キャパシタ開口部（第２の開口部）
２０１Ａ キャパシタ開口部Ａ（第３の開口部）
２０１Ｂ キャパシタ開口部Ｂ
２０１Ｃ キャパシタ開口部Ｃ（第２の開口部）
２０１Ｄ キャパシタ開口部Ｄ
２０１Ｅ キャパシタ開口部Ｅ
２２１ キャパシタ下部電極
２２１ａ キャパシタ下部電極
２２１ｂ キャパシタ下部電極
２２１ｃ キャパシタ下部電極
２３１ 第３レジスト膜
２３２ 第３レジスト膜開口部
２４１ 上層支持体膜開口部（第２支持体膜開口部）
２４２ 削り込み
２７１ キャパシタ絶縁膜
２７２ キャパシタ上部電極
２７２ａ 窒化チタン層
２７２ｂ 不純物ドープシリコン層
２７３ 上部層間膜
２７４ 上部配線
２８１ 中間支持体膜
２８２ 中間支持体膜開口部
２９１ キャパシタ開口部
２９２ キャパシタ下部電極

Claims (9)

1. 半導体基板上にストッパ膜、第１のキャパシタ層間膜、及び第１の支持体膜を順に形成し、該第１の支持体膜を一部除去して第１の開口部を形成する第１の工程と、
   前記第１の開口部内から第１の支持体膜の上面に亘って第２のキャパシタ層間膜を形成し、さらに第２のキャパシタ層間膜上に第２の支持体膜を形成する第２の工程と、
   第１の開口部と分離するように、ストッパ膜、第１のキャパシタ層間膜、第１の支持体膜、第２のキャパシタ層間膜、及び第２の支持体膜を貫通する第２の開口部を形成する第３の工程と、
   第２の開口部の内面を覆うキャパシタ下部電極を形成する第４の工程と、
   第２の支持体膜を一部除去して、第２のキャパシタ層間膜を一部露出させる上層支持体膜開口部を形成する第５の工程と、
   第２のキャパシタ層間膜と第１のキャパシタ層間膜を選択的に除去して、外壁面が露出されたキャパシタ下部電極を形成する第６の工程と、を含む半導体装置の製造方法。
2. 第３の工程では、第１の開口部が作る矩形状の領域の中心位置に第２の開口部が配置されるよう第２の開口部を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 第３の工程では、第２の開口部と第１の開口部とが市松模様状に分離するように第２の開口部を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
4. 第３の工程では、第２の開口部は上方から下方に向かってテーパ状に形成されることを特徴とする請求項１から３の何れか一項に記載の半導体装置の製造方法。
5. キャパシタ下部電極表面上を覆うキャパシタ絶縁膜を形成し、キャパシタ絶縁膜上にキャパシタ上部電極膜と上部層間膜を形成し、さらに、周辺コンタクトと接続する上部配線を形成する第７の工程と、をさらに含むことを特徴とする請求項１から４の何れか一項に記載の半導体装置の製造方法。
6. 半導体基板上に形成され、互いに分離される第１の開口部と第２の開口部を有する第１の支持体膜と、
   第１の支持体膜より高い位置に形成され、第３の開口部を有する第２の支持体膜と、
   半導体基板に対して垂直方向に延在して成り、第１の支持体膜の第２の開口部内壁及び第２の支持体膜の第３の開口部内壁と接するキャパシタ下部電極であって、上端部の幅が第１の支持体膜と接する部分の幅より大きいキャパシタ下部電極と、を備えることを特徴とする半導体装置。
7. 第１の開口部と第２の開口部との間には、中間支持体膜が存在することを特徴とする請求項６に記載の半導体装置。
8. 第１の開口部が作る矩形状の領域の中心位置に第２の開口部が配置されるよう構成されていることを特徴とする請求項６に記載の半導体装置。
9. 第１の開口部と第２の開口部とは市松模様状に分離することを特徴とする請求項６に記載の半導体装置。

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