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JP4794118B2 - 半導体メモリ素子及びその製造方法 - Google Patents

半導体メモリ素子及びその製造方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体メモリ素子及びその製造方法に関し、より具体的には大容量キャパシタを備える半導体メモリ素子及びその製造方法に関する。
【０００２】
【従来の技術】
半導体メモリ素子の集積度が高まるにつれ、単位セル面積及びセル間の間隔は狭まる。しかしながら、キャパシタは一定容量を保有しなければならないために、狭い面積に大容量を有するキャパシタが要求される。従来よりキャパシタの大容量を確保するために、高誘電物質を誘電膜に使用する方法、誘電膜を薄くする方法、ストレージノード電極の表面積を広げる方法などが提案されているが、ストレージノード電極の表面積を広くする方法が一般的に利用されている。
ストレージノード電極の表面積を広くする方法としては、例えばストレージノード電極をシリンダまたはコンケーブのように３次元的に形成する方法が主に利用されている。
【０００３】
図１は、従来のコンケーブ方式のストレージノード電極を示した断面図である。
図１に示すように、ＭＯＳトランジスタのような回路素子（図示せず）を備える半導体基板１０の上部には層間絶縁膜１２が形成される。層間絶縁膜１２の内部にはストレージノードコンタクトプラグ１４が設けられる。このストレージノードコンタクトプラグ１４は公知の如く、選択されたＭＯＳトランジスタのソース領域（図示せず）とその後に形成されるストレージノード電極とを連結する。ストレージノードコンタクトプラグ１４及び層間絶縁膜１２の上部の所定部分にはカップ状のコンケーブストレージノード電極１６が形成される。このコンケーブ状のストレージノード電極１６は次のような方法で形成される。まず、ストレージノードコンタクトプラグ１４を含んでいる層間絶縁膜１２の上部に所定厚さのモールド酸化膜（図示せず）を蒸着する。次に、ストレージノードコンタクトプラグ１４が露出するように、ホール状にモールド酸化膜をエッチングし、ストレージノード電極が形成される領域を限定する。その後、露出したストレージノードコンタクトプラグ１４とコンタクトするようにモールド酸化膜上部に導電層（図示せず）及びバッファ絶縁膜（図示せず）を順次形成する。次に、モールド酸化膜の表面が露出するように、導電層及びノード分離用絶縁膜を化学的機械的研磨する。その次に、ノード分離用絶縁膜及びモールド酸化膜を公知の方式で除去することにより、コンケーブ状のストレージノード電極１６を形成する。
【０００４】
しかし、前記のようなコンケーブ方式で形成されたストレージノード電極は次のような問題点を有する。
すなわち、大容量を有するストレージノード電極を製作するためには、制限された面積下で高さを高めねばならない。ストレージノード電極の高さを高めるためには、前記モールド酸化膜を厚く形成しなければならない。この場合、ストレージノード電極を限定するためのモールド酸化膜のエッチング時、ホール側壁のスロープがかなり生じるので、露出するストレージノードコンタクトホールの間隔が狭まる。これにより、狭くかつ高く形成されるストレージノード電極の下端部は狭くなり、かなり不安定な形となるだけではなく、隣接するストレージノード電極との距離が次第に狭くなり、ストレージノード電極間の絶縁を確保し難くなる。
さらに、後続工程にて生じる熱応力により、一部脆弱なストレージノード電極が倒れたり折れたりし、単位ストレージノード電極間にブリッジを発生させて素子の不良を誘発する問題点を有している。
【０００５】
【発明が解決しようとする課題】
従って、本発明がなそうとする目的は、高さを高めなくとも十分なキャパシタンスを確保できる半導体メモリ素子を提供することである。
また、本発明がなそうとする他の目的は、隣接するストレージノード電極とのブリッジを防止できる半導体メモリ素子を提供することである。
また、本発明がなそうとするさらに他の目的は、前記の半導体メモリ素子の製造方法を提供することである。
【０００６】
【課題を解決するための手段】
前記の本発明の目的を達成するために、本発明の半導体メモリ素子は、半導体基板と、前記半導体基板上に形成される層間絶縁膜と、前記層間絶縁膜の内部に形成されるストレージノードコンタクトプラグと、前記ストレージノードコンタクトプラグとコンタクトし、一定高さを有しつつ等間隔に離隔された多数の閉鎖されていない導電ラインパターンより構成されるストレージノード電極、前記ストレージノード電極の導電ラインパターンの延長方向と直交し、ストレージノード電極間に挿入され固定される支持台、とを備え、前記ストレージノード電極は単位セル別に分離されている。
【０００７】
また、本発明の半導体メモリ素子は、多数の活性化領域、前記活性化領域を通過する多数のワードライン構造物、前記ワードライン構造物両側の活性化領域に形成されるソース領域及びドレーン領域、ならびに前記ワードライン構造物と交差して前記ドレーン領域と電気的に連結され前記活性化領域間の空間を通過する多数のビットライン構造物を含む半導体基板と、半導体基板に形成される層間絶縁膜と、前記層間絶縁膜の上部に形成されるエッチストッパと、前記層間絶縁膜及びエッチストッパの内部に形成されるストレージノードコンタクトプラグと、前記ストレージノードコンタクトプラグとコンタクトし、一定高さを有しつつ等間隔に離隔された多数の導電ラインパターンより構成されるストレージノード電極と、前記ストレージノード電極のラインパターンの延長方向と直交し、ストレージノード電極間に挿入され固定される支持台とを備える。この時、前記多数の導電ラインパターンは直線形に配列される。
【０００８】
また、本発明の半導体メモリ素子は、多数の活性化領域、前記活性化領域を通過する多数のワードライン構造物、前記ワードライン構造物両側の活性化領域に形成されるソース領域及びドレーン領域、ならびに前記ワードライン構造物と交差して前記ドレーン領域と電気的に連結され前記活性化領域間の空間を通過する多数のビットライン構造物を含む半導体基板と、半導体基板上に形成される層間絶縁膜と、前記層間絶縁膜の上部に形成されるエッチストッパと、前記層間絶縁膜及びエッチストッパの内部に形成されるストレージノードコンタクトプラグと、前記ストレージノードコンタクトプラグとコンタクトし、一定高さを有しつつ等間隔に離隔された多数の導電ラインパターンより構成されるストレージノード電極と、前記ストレージノード電極のラインパターンの延長方向と直交し、ストレージノード電極間に挿入され固定される支持台とを備える。この時、前記多数の導電ラインパターンは平面形状がウェーブ状になるように配列される。
【０００９】
また、本発明の半導体メモリ素子の製造方法は次の通りである。まず、半導体基板上に層間絶縁膜を蒸着し、前記層間絶縁膜の内部に一定間隔で多数のストレージノードコンタクトプラグを形成する。次に、前記ストレージノードコンタクトプラグが露出するように前記層間絶縁膜の上部に一定間隔にモールド酸化膜パターンを形成し、前記モールド酸化膜パターンの側壁に導電ラインパターン及び絶縁ラインパターンを繰り返し交互に形成し、モールド酸化膜パターン間の空間を充填する。その後、モールド酸化膜パターン、導電ラインパターン及び絶縁ラインパターンを所定部分エッチングして、前記モールド酸化膜パターンと直交する溝を形成し、前記モールド酸化膜及び絶縁ラインパターンを選択的に除去して、１つのストレージコンタクトプラグに対して複数の導電ラインパターンが接続したストレージノード電極を形成する。
【００１０】
また、本発明の半導体メモリ素子の製造方法によれば、まず、多数の活性化領域、前記活性化領域を通過する多数のワードライン構造物、前記ワードライン構造物両側の活性化領域に形成されるソース領域及びドレーン領域、ならびに前記ワードライン構造物と交差して前記ドレーン領域と電気的に連結され前記活性化領域間の空間を通過する多数のビットライン構造物を含む半導体基板を準備する。かかる半導体基板上に層間絶縁膜を形成し、前記層間絶縁膜の上部にエッチストッパを形成した後、前記層間絶縁膜及びエッチストッパの内部に一定間隔でストレージノードコンタクトプラグを形成する。次に、前記ストレージノードコンタクトプラグが露出するようにエッチストッパ上部に一定間隔で多数のモールド酸化膜パターンを形成する。その後、前記モールド酸化膜パターンの側壁に、少なくとも１つの導電ラインパターン及び少なくとも１つの絶縁ラインパターンを前記モールド酸化膜パターンの形状になるように交互に形成し、モールド酸化膜パターン間の空間を充填する。その後、モールド酸化膜パターン、導電ラインパターン及び絶縁ラインパターンを所定部分エッチングして、前記モールド酸化膜パターンと実質的に直交する溝を形成する。次に、前記溝内部に支持台を形成し、前記モールド酸化膜及び絶縁ラインパターンを選択的に除去して、１つのストレージコンタクトプラグに対して複数の導電ラインパターンが接続したストレージノード電極を形成する。この時、前記モールド酸化膜パターンは直線形に延び、前記モールド酸化膜パターン及び前記支持台により各セル別にストレージノード電極が分離される。
【００１１】
また、本発明の半導体メモリ素子の製造方法によれば、多数の活性化領域、前記活性化領域を通過する多数のワードライン構造物、前記ワードライン構造物両側の活性化領域に形成されるソース領域及びドレーン領域、ならびに前記ワードライン構造物と交差して前記ドレーン領域と電気的に連結され前記活性化領域間の空間を通過する多数のビットライン構造物を含む半導体基板を準備する。かかる半導体基板上に層間絶縁膜を形成し、前記層間絶縁膜の上部にエッチストッパを形成する。その後、前記層間絶縁膜及びエッチストッパの内部に一定間隔でストレージノードコンタクトプラグを形成し、前記ストレージノードコンタクトプラグが露出するようにエッチストッパ上部に平面形状がウェーブ状のモールド酸化膜パターンを形成する。次に、前記モールド酸化膜パターンの側壁に、少なくとも１つの導電ラインパターン及び少なくとも１つの絶縁ラインパターンを前記モールド酸化膜パターンの形状になるように交互に形成し、モールド酸化膜パターン間の空間を充填する。次に、モールド酸化膜パターン、導電ラインパターン及び絶縁ラインパターンを所定部分エッチングして、前記モールド酸化膜パターンと実質的に直交する溝を形成する。最後に、前記溝内部に支持台を形成し、前記モールド酸化膜及び絶縁ラインパターンを選択的に除去してストレージノード電極を形成する。この時、前記モールド酸化膜パターン及び前記支持台により各セル別にストレージノード電極が分離される。
【００１２】
【発明の実施の形態】
以下、添付した図面に基づき、本発明の望ましい実施例を説明する。しかし、本発明の実施例はさまざまな他の形態に変形でき、本発明の範囲が後述する実施例により限定されると解釈されるものではない。本発明の実施例は当分野にて当業者に本発明をより完全に説明するために提供されるものである。従って、図面での要素の形状は一層明確な説明を強調するために誇張されたものであり、図面上にて同符号で示された要素は同要素を意味する。また、ある層が他の層または半導体基板の「上」にあると記載される場合に、ある層は前記他の層または半導体基板に直接接触して存在することもあり、またはその間に第３の層が介在することもある。
【００１３】
（実施例１）
図２から図５は、本発明の実施例１による半導体メモリ素子の製造方法を説明するための各工程別の平面図である。図６から図８は、本発明の実施例１による半導体メモリ素子の製造方法を説明するための各工程別の断面図である。図９は、本発明の実施例１による半導体メモリ素子の斜視図であり、図１０は本発明の実施例１の変形例を示した平面図である。参考までに、図６から図８は図２から図５のＡ−Ａ’線に沿った断面図である。
【００１４】
まず、図２及び図６に示すように、半導体基板１００の選択された領域に公知のＳＴＩ方式で素子分離膜１１０を形成すると、素子が形成される活性化領域１１５が限定される。半導体基板１００はＰ型またはＮ型の不純物が含まれたシリコン基板であり、最適な素子を形成できるように所定領域ウェル（図示せず）を備えうる。活性化領域１１５は行（ｒｏｗ）及び列（ｃｏｌｕｍｎ）方向にそれぞれ一定の等間隔に離隔して配置され、例えばバー（ｂａｒ）状となる。活性化領域１１５は列別に交互に同一に配される。すなわち、活性化領域１１５の長軸方向において、隣接する活性化領域１１５の間の空間は次の列の活性化領域１１５の中央部分（以後、ドレーン予定領域）が対応するように配される。
【００１５】
引続き、半導体基板１００上にワードライン構造物１２０を形成する。ワードライン構造物１２０は互いに平行に延び、活性化領域１１５の長軸と垂直をなすべく配列される。併せて、ワードライン構造物１２０は１つの活性化領域１１５当たり１対ずつ配列されうる。ワードライン構造物１２０両側の活性化領域１１５にソース領域及びドレーン領域（図示せず）を公知の方式で形成する。
【００１６】
ワードライン構造物１２０、ならびにソース領域及びドレーン領域が形成された半導体基板１００の上部に第１層間絶縁膜１３０を形成し、第１層間絶縁膜１３０内部には、ソース領域及びドレーン領域とそれぞれコンタクトして第１層間絶縁膜１３０と同一高さを有する第１及び第２コンタクトパッド１４０ａ、１４０ｂを形成する。第１及び第２コンタクトパッド１４０ａ、１４０ｂは次のような方式で形成できる。まず、第１層間絶縁膜１３０を形成した後、ソース領域及びドレーン領域（図示せず）が露出するように第１層間絶縁膜１３０をエッチングする。次に、露出したソース領域及びドレーン領域とコンタクトするように導電層、例えばドーピングされたポリシリコン膜を蒸着した後、第１層間絶縁膜１３０の表面が露出するようにエッチバックまたは化学的機械的研磨して、第１及び第２コンタクトパッド１４０ａ、１４０ｂを形成する。ここで、第１コンタクトパッド１４０ａはドレーン領域とコンタクトし、第２コンタクトパッド１４０ｂはソース領域とコンタクトする。
【００１７】
第１層間絶縁膜１３０の上部に第２層間絶縁膜１５０を形成し、第２層間絶縁膜１５０の上部にビットライン構造物１６５を形成する。ビットライン構造物１６５はビットライン１６０と、ビットライン１６０の上部に形成されるマスク膜１６２と、ビットライン１６０とマスク膜１６２の両側壁に形成されるスペーサ１６４とを含む。マスク膜１６２及びスペーサ１６４はその後ストレージノードコンタクトホール形成時に自己整列コンタクトホールを形成するためにビットライン１６０を覆い包むように形成され、例えばシリコン窒化膜より形成されうる。また、ビットライン構造物１６５はワードライン構造物１２０と直交をなすべく形成されるのが望ましく、活性化領域１１５の長軸と平行しつつ活性化領域１１５間の素子分離膜上に配される。この時、図面には示されていないが、ビットライン構造物１６５を形成する前に、コンタクトパッド１４０ａとビットライン構造物１６５とを連結するためのビットラインコンタクトプラグ（図示せず）を第２層間絶縁膜１５０内に公知の方式で形成する。
【００１８】
ビットライン構造物１６５が形成された第２層間絶縁膜１５０の上部に第３層間絶縁膜１７０及びエッチストッパ１７５を順次形成する。この時、第１から第３層間絶縁膜１３０、１５０、１７０は、例えばシリコン酸化膜系の絶縁膜であり、エッチストッパ１７５は第２及び第３層間絶縁膜１５０、１７０とはエッチング選択性の相異なる絶縁膜であり、例えばシリコン窒化膜などが利用されうる。次に、ソース領域とコンタクトするコンタクトパッド１４０ｂが露出するように、エッチストッパ１７５、第３層間絶縁膜１７０及び第２層間絶縁膜１５０をエッチングし、ストレージノードコンタクトホール１８０を形成する。この時、ビットライン構造物１６５により自己整列方式でストレージノードコンタクトホール１８０が形成される。その後、ストレージノードコンタクトホール１８０が十分に埋め込まれるべく導電層、例えばドーピングされたポリシリコン膜を蒸着した後、エッチストッパ１７５が露出するように、ドーピングされたポリシリコン膜を化学的機械的研磨し、ストレージノードコンタクトプラグ１８５を形成する。
【００１９】
ストレージノードコンタクトプラグ１８５及びエッチストッパ１７５の上部にモールド酸化膜を所定厚さに形成する。モールド酸化膜はストレージノード電極の高さを決定する膜であり、本実施例ではこの後所定高さほど化学的機械的研磨されることを勘案し、所望のストレージノード電極より所定高さほど高く形成されることが望ましい。モールド酸化膜はビットライン構造物１６５とオーバーラップするようにエッチングし、モールド酸化膜パターン１９０を形成する。この時、モールド酸化膜パターン１９０は所定間隔を有して形成されるが、例えば１ピッチあるいは２ピッチ単位で形成されうる。図２ではモールド酸化膜パターン１９０が２ピッチ間隔で配列されたことを示し、図１０ではモールド酸化膜パターン１９０が１ピッチ間隔で配列されたことを示している。ここで、モールド酸化膜パターン１９０を２ピッチ単位で形成するというのは、隣接するモールド酸化膜パターン１９０間に２つのストレージノードコンタクトプラグ１８５が位置することを言う。併せて、モールド酸化膜パターン１９０の線幅はビットライン構造物１６５の線幅と同じでもそれより狭くともよい。
【００２０】
次に、図７に示すように、モールド酸化膜パターン１９０が形成されたエッチストッパ１７５の上部にストレージノード電極用導電層、例えばポリシリコン膜を蒸着する。次に、前記ポリシリコン膜を非等方性エッチングし、モールド酸化膜パターン１９０の両側壁にポリシリコンよりなる導電スペーサ２００を形成する。また、結果物上部に絶縁膜を蒸着して非等方性エッチングし、導電スペーサ２００の側壁に絶縁スペーサ２２０を形成する。かかる導電スペーサ２００と絶縁スペーサ２２０とを反復的に形成し、モールド酸化膜パターン１９０間の空間を充填する。この時、単位セル間を分離するために、モールド酸化膜パターン１９０間に最終的に形成されるスペーサ、すなわちモールド酸化膜パターン１９０の中央部分に形成されるスペーサは必ず絶縁スペーサ２２５でなければならない。併せて、導電スペーサ２００はストレージノードコンタクトプラグ１８５とコンタクトするように形成される。本実施例では２回の導電スペーサ形成工程及び２回の絶縁スペーサ形成工程によりモールド酸化膜パターン１９０間の空間を充填したが、導電スペーサ及び絶縁スペーサの幅及び数は任意に調節可能である。
【００２１】
その後、図３及び図８に示すように、上部表面が平坦化されるように、モールド酸化膜パターン１９０、導電スペーサ２００及び絶縁スペーサ２２０の表面を化学的機械的研磨し、モールド酸化膜パターン１９１間に導電ラインパターン２０１及び絶縁ラインパターン２２１、２２５を形成する。導電ラインパターン２０１は上部面が平坦化された導電スペーサ２００であり、絶縁ラインパターン２２１、２２５は上部面が平坦化された絶縁スペーサ２２０である。この時、導電ラインパターン２０１は前述の如くストレージノードコンタクトプラグ１８０とそれぞれコンタクトし、絶縁ラインパターン２２１、２２５は導電ラインパターン２０１間を絶縁させる。特に、エッチストッパ１７５の上部に形成される絶縁ラインパターン２２５は導電ラインパターン２０１間を絶縁しつつ、ビットライン構造物と平行する方向に対して導電ラインパターン２０１を１ピッチ単位（単位セルサイズ）に分離する役割を果たす。ここで、図面符号１９１は上部表面が研磨されたモールド酸化膜パターンを示す。本実施例では１つのストレージノードコンタクトプラグ１８５当たり、例えば２つの導電ラインパターン２０１とその間の絶縁ラインパターン２２１とが位置する。
【００２２】
次に図４に示すように、ストレージノード電極を限定するために、モールド酸化膜パターン１９１、導電ラインパターン２０１及び絶縁ラインパターン２２１、２２５を所定部分パターニングし、溝２３０を形成する。溝２３０はモールド酸化膜パターン１９１の延長方向と直交をなすべく、すなわちワードライン構造物１２０と平行に延びる。望ましくは、溝２３０は最大限のストレージノード電極領域を限定できるようにドレーン領域が形成されるワードライン構造物１２０間の領域に形成される。すなわち、隣接する１対の溝２３０間に１対のワードライン１２０が配列される。この時、溝２３０によりエッチストッパ１７５がオープンにされる。
【００２３】
図５及び図９に示すように、溝２３０の部分が十分に埋め込まるべく支持台用絶縁膜を蒸着した後、前記絶縁膜を導電ラインパターン２０１よりは低くエッチングして支持台２４０を形成する。この時、前記支持台用絶縁膜はモールド酸化膜パターン１９１及び絶縁ラインパターン２２１、２２５と異なるエッチング選択性を有する絶縁膜より形成するのが望ましい。前記支持台２４０を形成するための絶縁膜のエッチングにはウェットエッチング法が利用される。
【００２４】
この時、支持台２４０は溝２３０内部に形成されるにつれ、導電ラインパターン２０１を横切るように形成され、導電ラインパターン２０１をセル単位で分離する役割を果たす。さらには、導電ラインパターン２０１を支持し、導電ラインパターン２０１が隣接する他の導電ラインパターン２０１方向に倒れたり曲がったりすることを防止する。また、支持台２４０が導電ラインパターン２０１より低いのはストレージノード電極キャパシタンスを確保するためである。
【００２５】
そして、モールド酸化膜パターン１９１及び絶縁ラインパターン２２１、２２５を公知のウェットエッチング方式で除去する。この時、モールド酸化膜パターン１９１及び絶縁ラインパターン２２１、２２５はエッチストッパ１７５と異なるエッチング選択性を有しつつ同時に支持台２４０とも異なるエッチング選択性を有するので、モールド酸化膜パターン１９１及び絶縁ラインパターン２２１、２２５だけ選択的に除去される。それにより、多数の導電ラインパターン２０１より構成されるストレージノード電極２５０が完成する。
【００２６】
本実施例のストレージノード電極２５０は微細な線幅を有する多数の導電ラインパターン２０１より構成されるので、ストレージノード電極２５０の表面積が広くなる。併せて、支持台２４０の形成でストレージノード電極２５０が各セル単位に分離されつつ支持され、ストレージノード電極２５０が隣接したストレージノード電極２５０方向に曲がったり倒れたりする現象が防止される。また、ストレージノード電極２５０が図５に示すように、ビットライン構造物１６５が形成された領域だけではなく、ドレーン領域（図示せず）と対応する領域まで一部延びるので、ストレージノード電極の表面積をさらに広くできる。
【００２７】
（実施例２）
図１１から図１４は本発明の実施例２による半導体メモリ素子の製造方法を説明するための各工程別の平面図であり、図１５及び図１６は本発明の実施例２による半導体メモリ素子の製造方法を説明するための各工程別の断面図である。また、図１７は本発明の実施例２による半導体メモリ素子の斜視図であり、図１８は本発明の実施例２の変形例を示した平面図である。参考までに、図１５及び図１６は図１１及び図１２のＢ−Ｂ’方向の断面図である。また、実施例１と同様な部分については同じ図面符号を付与する。
【００２８】
まず、図１１及び図１５に示すように、半導体基板１００に前述の実施例１のように素子分離膜１１０を形成すると、活性化領域１１５が限定される。半導体基板１００上にワードライン構造物１２０を形成する。ワードライン構造物１２０は次の通り形成される。ゲート絶縁膜１２１、ワードライン１２３及びハードマスク膜１２５が順次積層された後、活性化領域１１５の長軸と直交すべく前記膜をパターニングする。パターニングされたハードマスク膜１２５及びワードライン１２３の側壁に公知の方式でワードラインスペーサ１２７を形成し、ワードライン構造物１２０を形成する。ここで、ハードマスク膜１２５及びワードラインスペーサ１２７は後続の自己整列コンタクトホールを形成するためにその後形成されるシリコン酸化膜系の層間絶縁膜と異なるエッチング選択性を有するシリコン窒化膜より形成される。また、ワードライン構造物１２０は前述の如く、互いに平行に延びつつ、１つの活性化領域１１５当たり１対ずつ配列されうる。ワードライン構造物１２０両側の活性化領域１１５にソース領域及びドレーン領域（図示せず）、第１層間絶縁膜１３０、コンタクトパッド１４０ａ、１４０ｂ、第２層間絶縁膜１５０、ビットライン構造物（図示せず、図２参照）、第３層間絶縁膜１７０、エッチストッパ１７５及びストレージノードコンタクトパッド１８５を前述の実施例１のような方式で形成する。
【００２９】
ストレージノードコンタクトプラグ１８５及びエッチストッパ１７５の上部にモールド酸化膜を蒸着する。モールド酸化膜は前述の如く、ストレージノード電極の高さを決定する膜であり、本実施例では所望のストレージノード電極より所定高さほど高く形成する。モールド酸化膜はストレージノードコンタクトプラグ１８５が露出するように所定部分パターニングされて、モールド酸化膜パターン１９５を形成する。本実施例でのモールド酸化膜パターン１９５はワードライン構造物１２０と平行しつつ、活性化領域のドレーン領域とオーバーラップするように配列される。併せて、モールド酸化膜パターン１９５は所定間隔、例えば１ピッチあるいは２ピッチ単位で形成でき、図１１ではモールド酸化膜パターン１９５が２ピッチ単位で配列されたことを示し、図１８ではモールド酸化膜パターン１９５が１ピッチ単位で配列されたことを示す。ここで、モールド酸化膜パターン１９５が２ピッチ単位で形成されたということは、隣接する１対のモールド酸化膜パターン１９５間に２つのストレージノードコンタクトプラグ１８５が位置することを意味し、モールド酸化膜パターン１９５が１ピッチ単位で形成されたということは、隣接する１対のモールド酸化膜パターン１９５間に１つのストレージノードコンタクトプラグ１８５が位置することを意味する。
【００３０】
図１２及び図１６に示すように、モールド酸化膜パターン１９５が形成されたエッチストッパ１７５の上部に前述の実施例１のようにストレージノード電極用導電層、例えばドーピングされたポリシリコン膜を所定厚さに蒸着した後、前記ポリシリコン膜を非等方性エッチングし、モールド酸化膜パターン１９５の両側壁にポリシリコンよりなる導電スペーサ（図示せず）を形成する。また、結果物の上部に絶縁膜を蒸着し、それを非等方性エッチングして導電スペーサ（図示せず）の側壁に絶縁スペーサ（図示せず）を形成する。かかる導電スペーサ（図示せず）及び絶縁スペーサ（図示せず）を何回も交互に形成し、モールド酸化膜パターン１９５間の空間を前記導電スペーサ及び絶縁スペーサで充填する。この時、導電スペーサは全てストレージノードコンタクトプラグ１８５の上部表面と接触せねばならず、最終的に形成されるスペーサは絶縁スペーサにならなければならない。この時、最終的に形成されるスペーサはストレージノードコンタクトプラグ１８５間のエッチストッパ１７５の上部に形成され、他の絶縁スペーサよりも相対的に広い線幅を有しうる。本実施例では、例えば４回の導電スペーサ形成工程及び４回の絶縁スペーサ形成工程によりモールド酸化膜パターン１９５間の空間を充填するが、導電スペーサ及び絶縁スペーサの幅及び数は任意に調節可能である。
【００３１】
次に、モールド酸化膜パターン１９５、導電スペーサ（図示せず）及び絶縁スペーサ（図示せず）の表面を化学的機械的研磨し、モールド酸化膜パターン１９６間に導電ラインパターン２６１及び絶縁ラインパターン２７１、２７５を形成する。導電ラインパターン２６１は上部面が平坦化された導電スペーサであり、ストレージノードコンタクトプラグ１８５とコンタクトする。ストレージノードコンタクトプラグ１８５の上部に形成される絶縁ラインパターン２７１は上部面が平坦化された絶縁スペーサであり、導電ラインパターン２６１間を絶縁する。併せて、エッチストッパ１７５の上部に形成される絶縁ラインパターン２７５は導電ラインパターン２６１間を絶縁しつつ、ワードライン構造物１２０と平行する方向に対して導電ラインパターン２０１を１ピッチ単位（セル単位）で分離する役割を果たす。ここで、図面符号１９６は上部の表面が研磨されたモールド酸化膜パターンを示す。本実施例では、例えば１つのストレージノードコンタクトプラグ１８５当たり４つの導電ラインパターン２０１がコンタクトする。
【００３２】
次に、図１３に示すように、それぞれのセル単位でストレージノード電極を限定するために、モールド酸化膜パターン１９６、導電ラインパターン２６１及び絶縁ラインパターン２７１、２７５を所定部分パターニングし、溝２３５を形成する。溝２３５はそれぞれのビットライン構造物１６５とオーバーラップするように形成される。これにより、溝２３５及び絶縁スペーサ２７５によって、それぞれの単位セル別に導電ラインパターン２６１が分離される。
【００３３】
図１４及び図１７に示すように、溝２３５の部分が十分に埋め込まれるべく支持台用絶縁膜を蒸着した後、前記絶縁膜を導電ラインパターン２６１よりは低くウェットエッチングして支持台２４５を形成する。溝２３０に埋め込まれる絶縁膜は前記モールド酸化膜パターン１９６及び絶縁ラインパターン２７１、２７５と異なるエッチング選択性を有する絶縁膜より形成するのが望ましい。この時、支持台２４５は導電ラインパターン２６１を横切るように形成され、導電ラインパターン２６１をセル単位で分離する役割を果たし、さらに導電ラインパターン２０１が隣接する他の導電ラインパターン２０１方向に倒れたり曲がったりすることを防止する。また、支持台２４５を導電ラインパターン２６１より低く形成することは十分なストレージノードキャパシタンスを確保するためである。
【００３４】
その後、モールド酸化膜パターン１９１及び絶縁ラインパターン２２１、２２５を公知のウェットエッチング方式で除去する。この時、モールド酸化膜パターン１９１及び絶縁ラインパターン２２１、２２５はエッチストッパ１７５と異なるエッチング選択性を有しつつ同時に支持台２４０とも異なるエッチング選択性を有するので、モールド酸化膜パターン１９１及び絶縁ラインパターン２２１、２２５だけ選択的に除去される。それにより、ストレージノード電極２８０が完成する。
本実施例によっても前述の実施例１のような効果を発揮する。
【００３５】
（実施例３）
図１９から図２１は、本発明の実施例３による半導体メモリ素子の製造方法を説明するための各工程別の断面図である。前述の実施例１及び実施例２と同部分については重複説明を排除し、同部分については同符号を付与する。また、本実施例はストレージノード電極を形成する方法を説明するための実施例であり、前記実施例１のモールド酸化膜パターン１９０を形成する工程までは同一であり、後続の工程についてだけ説明する。
【００３６】
まず、図１９に示すように、モールド酸化膜パターン１９０が形成されたエッチストッパ１７５の上部にストレージノード電極用第１導電層３１０を蒸着する。次に、第１導電層３１０の上部に絶縁層３２０を蒸着する。
その後、第１導電層３１０及び絶縁層３２０を非等方性エッチングし、図２０に示すように、第１導電スペーサ３１１及び絶縁スペーサ３２１を形成する。その後、結果物の上部にストレージノード電極用の第２導電層３３０を蒸着する。この時、第１導電スペーサ３１１はストレージノードコンタクトプラグ１８５とコンタクトする。
【００３７】
次に、第２導電層３３０を非等方性エッチングし、絶縁スペーサ３２１の側壁に第２導電スペーサ（図示せず）を形成する。この時、第２導電スペーサは第１導電スペーサ３１１の側壁と接しつつ、ストレージノードコンタクトプラグ１８５ともコンタクトする。次に、図２１に示すように、結果物の表面を化学的機械的研磨し、第１導電スペーサよりなる第１導電ラインパターン３１２及び第２導電スペーサよりなる第２導電ラインパターン３３２を形成する。第１導電ラインパターン３１２は「Ｌ」字形をし、第２導電ラインパターン３３２は第１導電ラインパターン３１２の下部と所定部分が接する。その次に、絶縁スペーサ３２１及びモールド酸化膜パターン１９０を公知のウェットエッチング方式で除去する。それにより、第１及び第２導電ラインパターン３１２、３３２より構成されるストレージノード電極３００が形成される。
【００３８】
ここで、本実施例では２つの導電ラインパターンでストレージノード電極３００を形成したが、導電ラインパターンの厚さ（線幅）を調節して多数に形成できる。
また、本実施例ではモールド酸化膜をビットライン構造物と平行する方向に形成する場合について説明したが、実施例２のようにモールド酸化膜をワードライン構造物と平行する方向に形成する場合にも同一に適用されうる。
【００３９】
（実施例４）
図２２から図２５は本発明の実施例４による半導体メモリ素子の製造方法を説明するための各工程別の平面図である。図２６及び図２７本発明の実施例４による半導体メモリ素子の製造方法を説明するための工程別の断面図であり、図２８及び図２９は本発明の実施例４による半導体メモリ素子の斜視図である。参考までに、図２６及び図２７は図２２及び図２３をそれぞれＣ−Ｃ´方向に切断した断面図である。
【００４０】
前述の実施例１から実施例３と同部分について重複説明を略し、同部分について同符号を付与する。また、本実施例もやはりストレージノードコンタクトプラグ１８５を形成する工程までは前述の実施例と同一であり、後続の工程についてだけ説明する。
【００４１】
まず、図２２及び図２６に示すように、ストレージノードコンタクトプラグ１８５及びエッチストッパ１７５上部にモールド酸化膜を所定厚さに形成する。モールド酸化膜はストレージノード電極の高さを決定する膜であり、所望のストレージノード電極の高さに形成できる。その後、モールド酸化膜を所定部分乾式エッチングし、多数のモールド酸化膜パターン４００を形成する。この時、モールド酸化膜パターン４００は平面形状がウェーブ状となるべく、例えば１ピッチ単位で形成される。すなわち、モールド酸化膜パターン４００のリッジ部分（ｘ1、図２２参照）はストレージノードコンタクトプラグ１８５間に位置し、谷部分ｘ2はドレーン領域（第１コンタクトパッド１４０ａに該当する領域）またはドレーン領域と対応する素子分離膜１１０に位置する。かかるウェーブ状のモールド酸化膜パターン４００のリッジ部分ｘ1を連結した線は直線になり、その直線はビットライン構造物１６５と平行するのが望ましい。
【００４２】
図２３及び図２７に示すように、ウェーブ状を有するモールド酸化膜パターン４００が形成されたエッチストッパ１７５の上部にストレージノード電極用導電層４１０、例えばドーピングされたポリシリコン膜を蒸着した後、ストレージノード電極用導電層４１０の上部にバッファ絶縁膜４２０を蒸着する。その後、モールド酸化膜パターン４００の表面が露出するように化学的機械的研磨する。それにより、モールド酸化膜パターン４００で限定される空間内にストレージノード電極用導電層４１０が残留する。この時、残留するストレージノード電極用導電層４１０の側壁は前記モールド酸化膜パターン４００の形態のようにウェーブ状を有する。
【００４３】
その次に、図２４及び図２８に示すように、各セル単位でストレージノード電極を分離するために、モールド酸化膜パターン４００、ストレージノード電極用導電層４１０及び絶縁膜４２０を所定部分乾式エッチングし、溝４３０を形成する。この時、溝４３０はモールド酸化膜パターン１９１の延長方向（すなわち、ビットライン構造物方向）と直交をなしつつ、ドレーン領域（図示せず）が形成されるワードライン構造物１２０間の領域に形成される。望ましくは、モールド酸化膜パターン４００の谷部分ｘ2を通過すべく形成される。
【００４４】
その後、図２５及び図２９に示すように、溝４３０の部分が十分に充填されるように支持台用絶縁膜を蒸着する。前記支持台用絶縁膜はエッチストッパ１７５と同じ物質、例えばシリコン窒化膜より形成できる。その後、絶縁膜を所定厚さほど湿式または乾式エッチングし、溝４３０の内部に絶縁膜を前記ストレージノード電極用導電層４１０またはモールド酸化膜パターン４００より低く残留させ、支持台４４０を形成する。
【００４５】
その後、モールド酸化膜パターン４００及び絶縁膜４２０を公知のウェットエッチング方式で除去し、ストレージノード電極４２５を形成する。この時、半導体基板１００の結果物上部にはエッチストッパ１７５が形成され、支持台４４０もやはりモールド酸化膜パターン４００及び絶縁膜４２０とエッチング選択性が相異なるので、モールド酸化膜パターン４００及び絶縁膜４２０だけ選択的に除去される。それにより、個別セル単位でストレージノード電極４２５が限定される。すなわち、各ストレージノード電極４２５はワードラインと平行する方向に見る時、支持台４４０により各セル単位で分離される。併せて、支持台４４０は一定間隔ごとに形成され、ウェーブ状のラインパターンより構成されるストレージノード電極４２５を支持する。これにより、狭くかつ高く形成されるストレージノード電極４２５が隣接する他のストレージノード電極４２５方向に倒れることが防止される。
【００４６】
かかる本実施例によれば、ストレージノード電極４２５がウェーブ状を有すべく形成されるので、ストレージノード電極４２５の表面積が広くなる。併せて、ストレージノード電極４２５がドレーン領域またはドレーン領域と対応する領域まで一部延び、ストレージノード電極４２５の表面積を一層広くできる。
また、ストレージノード電極４２５間を単位セル単位で分離させるために、支持台４４０を形成すると、ストレージノード電極４２５が隣接したストレージノード電極４２５方向に曲がったり倒れたりする現象を付加的に防止できる。
【００４７】
ここで、前記モールド酸化膜パターンは図３０に示すように、ウェーブ周期を変更して形成できる。
すなわち、図３０に示すように、モールド酸化膜パターン４５０はその平面形状がウェーブ状となっているが、リッジ部分ｘ3及び谷部分ｘ4がそれぞれストレージノードコンタクトプラグ１８５間に位置する程度に形成できる。かかる場合、リッジ部分ｘ3を連結した直線と谷部分ｘ4を連結した直線とは互いに一定間隔（活性化領域の端幅よりは広い）を置いて平行に延びる。
モールド酸化膜パターン４２０のウェーブ状を一部変更しても同じ効果を発揮できる。
【００４８】
また図３１のように、モールド酸化膜パターン５００を２ピッチ単位で形成できる。すなわち、前述の実施例１のように、モールド酸化膜パターン５００を２ピッチ単位で配するが、平面形状がウェーブ状になるよう配する。例えば、モールド酸化膜パターン５００は、そのリッジ部分ｘ1がストレージノードコンタクトプラグ１８５間に位置し、その谷部分ｘ2はドレーン領域（第１コンタクト領域）またはドレーン領域と対応する素子分離膜１１０領域に位置すべく形成されうる。かように２ピッチ単位でモールド酸化膜パターン５００を形成しても同じ効果を発揮できる。
また、ストレージノード電極４２５は前述の実施例３の方式でも形成できる。
【００４９】
（実施例５）
図３２及び図３３は本発明の実施例５による半導体メモリ素子の製造方法を説明するための各工程別の平面図である。本実施例は前述の実施例１及び実施例２とエッチストッパ１７５を形成するまでの工程は同一なので、それ以後の工程についてだけ説明する。
【００５０】
図３２に示すように、エッチストッパ１７５の上部に平面形状がウェーブ状のモールド酸化膜パターン６００を形成する。この時、モールド酸化膜パターン６００は、例えば１ピッチ単位で形成できる。すなわち、かかるモールド酸化膜パターン６００のリッジ部分（ｘ5、あるいは谷部分ｘ6）を連結する直線がワードライン構造物１２０と実質的に平行しつつ、同一線上の隣接するモールド酸化膜パターン６００間に１つのストレージノードコンタクトプラグ１８５が露出するように、モールド酸化膜パターン６００を形成する。モールド酸化膜パターン６００はストレージノードコンタクトプラグが形成されない領域、すなわちドレーン領域及びそれと対応する素子分離膜１１０の上部に形成される。
【００５１】
次に、モールド酸化膜パターン６００間に多数の導電ラインパターン６１０及び絶縁ラインパターン６２０を交互に形成する。この時、ウェーブ状のモールド酸化膜パターン６００により、多数の導電ラインパターン６１０及び絶縁ラインパターン６２０もウェーブ状となる。この時、多数の導電ラインパターン６１０及び絶縁ラインパターン６２０を形成する方法は前述の実施例と同じ方法でありうる。
【００５２】
その後、図３３に示すように、モールド酸化膜パターン６００、導電ラインパターン６１０及び絶縁ラインパターン６２０を所定部分エッチングし、溝６３０を形成する。溝６３０はビットライン構造物１６５とオーバーラップする領域に形成し、各導電ラインパターン６１０をそれぞれのセル単位で分離する。この時、各セル単位の導電ラインパターン６１０は溝６３０及びモールド酸化膜パターン６００により限定され、導電ラインパターン６１０は前述の如くストレージノードコンタクトプラグ１８５とコンタクトしつつウェーブ状を有する。
【００５３】
その後、溝６３０の内部に前述の如く支持台（図示せず）を形成できる。次に、モールド酸化膜パターン６００及び絶縁ラインパターン６２０をエッチングし、ストレージノード電極６２５を形成する。
かようにワードライン構造物１２０と平行にモールド酸化膜パターン６００を形成しても同じ効果を収められる。
また、図３４に示すように、ウェーブ状を有するモールド酸化膜パターン７００を２ピッチ間隔に形成しても同じ効果を収められる。
【００５４】
以上にて詳細に説明した通り、本発明の実施例によれば、微細な線幅を有する多数のラインパターン形態でストレージノード電極を形成する。それにより、ストレージノード電極の表面積が広くなる。併せて、ストレージノード電極のラインパターンの延長方向と直交をなすべく絶縁膜より構成される支持台が形成される。それにより、ストレージノード電極をセル単位で分離できるだけではなく、各セル別にストレージノード電極を支持し、ストレージノード電極が隣接したストレージノード電極側に曲がったり倒れたりする現象が防止される。
さらに、ストレージノード電極形成領域が広くなるので、ストレージノード電極の表面積を一層広くできる。
【００５５】
以上、本発明を望ましい実施例により詳細に説明したが、本発明は前記実施例に限定されず、本発明の技術的思想の範囲内で当分野にて当業者によりさまざまな変形が可能である。
【図面の簡単な説明】
【図１】従来のコンケーブ状のストレージノード電極を有する半導体メモリ素子を示す断面図である。
【図２】本発明の実施例１による半導体メモリ素子の製造方法を説明するための平面図である。
【図３】本発明の実施例１による半導体メモリ素子の製造方法を説明するための平面図である。
【図４】本発明の実施例１による半導体メモリ素子の製造方法を説明するための平面図である。
【図５】本発明の実施例１による半導体メモリ素子の製造方法を説明するための平面図である。
【図６】本発明の実施例１による半導体メモリ素子の製造方法を説明するための断面図である。
【図７】本発明の実施例１による半導体メモリ素子の製造方法を説明するための断面図である。
【図８】本発明の実施例１による半導体メモリ素子の製造方法を説明するための断面図である。
【図９】本発明の実施例１による半導体メモリ素子を示す斜視図である。
【図１０】本発明の実施例１の変形例を示す平面図である。
【図１１】本発明の実施例２による半導体メモリ素子の製造方法を説明するための平面図である。
【図１２】本発明の実施例２による半導体メモリ素子の製造方法を説明するための平面図である。
【図１３】本発明の実施例２による半導体メモリ素子の製造方法を説明するための平面図である。
【図１４】本発明の実施例２による半導体メモリ素子の製造方法を説明するための平面図である。
【図１５】本発明の実施例２による半導体メモリ素子の製造方法を説明するための断面図である。
【図１６】本発明の実施例２による半導体メモリ素子の製造方法を説明するための断面図である。
【図１７】本発明の実施例２による半導体メモリ素子を示す斜視図である。
【図１８】本発明の実施例２の変形例を示す平面図である。
【図１９】本発明の実施例３による半導体メモリ素子の製造方法を説明するための断面図である。
【図２０】本発明の実施例３による半導体メモリ素子の製造方法を説明するための断面図である。
【図２１】本発明の実施例３による半導体メモリ素子の製造方法を説明するための断面図である。
【図２２】本発明の実施例４による半導体メモリ素子の製造方法を説明するための平面図である。
【図２３】本発明の実施例４による半導体メモリ素子の製造方法を説明するための平面図である。
【図２４】本発明の実施例４による半導体メモリ素子の製造方法を説明するための平面図である。
【図２５】本発明の実施例４による半導体メモリ素子の製造方法を説明するための平面図である。
【図２６】本発明の実施例４による半導体メモリ素子の製造方法を説明するための断面図である。
【図２７】本発明の実施例４による半導体メモリ素子の製造方法を説明するための断面図である。
【図２８】本発明の実施例４による半導体メモリ素子を示す斜視図である。
【図２９】本発明の実施例４による半導体メモリ素子を示す斜視図である。
【図３０】本発明の実施例４の変形例による半導体メモリ素子を示す平面図である。
【図３１】本発明の実施例４の他の変形例を示す平面図である。
【図３２】本発明の実施例５による半導体メモリ素子を説明するための平面図である。
【図３３】本発明の実施例５による半導体メモリ素子を説明するための平面図である。
【図３４】本発明の実施例５の変形例を説明するための平面図である。
【符号の説明】
１００ 半導体基板
１１５ 活性化領域
１２０ ワードライン構造物
１３０ 第１層間絶縁膜
１４０ａ 第１コンタクトパッド
１４０ｂ 第２コンタクトパッド
１５０ 第２層間絶縁膜
１６５ ビットライン構造物
１７０ 第３層間絶縁膜
１７５ エッチストッパ
１８０ ストレージノードコンタクトホール
１８５ ストレージノードコンタクトプラグ
１９０、１９１ モールド酸化膜パターン
２０１ 導電ラインパターン
２２１、２２５ 絶縁ラインパターン
２４０ 支持台
２５０ ストレージノード電極

Claims (65)

  1. 半導体基板と、
    前記半導体基板上に形成される層間絶縁膜と、
    前記層間絶縁膜の内部に形成されるストレージノードコンタクトプラグと、
    前記ストレージノードコンタクトプラグとコンタクトし、一定の高さを有しつつ等間隔に離隔された複数の閉鎖されていない導電ラインパターンから構成されるストレージノード電極、
    前記ストレージノード電極の導電ラインパターンの延長方向と直交し、ストレージノード電極間に挿入され固定される支持台、
    とを備え、
    前記ストレージノード電極は単位セル別に分離されていることを特徴とする半導体メモリ素子。
  2. 前記導電ラインパターンは平面上で直線形であることを特徴とする請求項１に記載の半導体メモリ素子。
  3. 前記導電ラインパターンは平面上でウェーブ状であることを特徴とする請求項１に記載の半導体メモリ素子。
  4. 前記支持台は前記導電ラインパターンより低いことを特徴とする請求項２に記載の半導体メモリ素子。
  5. 前記支持台は絶縁膜から構成されることを特徴とする請求項２に記載の半導体メモリ素子。
  6. 前記層間絶縁膜の表面にエッチストッパがさらに形成され、
    前記ストレージノードコンタクトプラグは前記エッチストッパの表面まで延びていることを特徴とする請求項１に記載の半導体メモリ素子。
  7. 複数の活性化領域、前記活性化領域を通過する複数のワードライン構造物、前記ワードライン構造物の両側の活性化領域に形成されるソース領域及びドレーン領域、ならびに前記ワードライン構造物と交差して前記ドレーン領域と電気的に連結され前記活性化領域間の空間を通過する複数のビットライン構造物を有する半導体基板と、
    前記半導体基板上に形成される層間絶縁膜と、
    前記層間絶縁膜の上部に形成されるエッチストッパと、
    前記層間絶縁膜及び前記エッチストッパの内部に形成されるストレージノードコンタクトプラグと、
    前記ストレージノードコンタクトプラグとコンタクトし、一定の高さを有しつつ等間隔に離隔された複数の導電ラインパターンから構成されるストレージノード電極と、
    前記ストレージノード電極の導電ラインパターンの延長方向と直交し、ストレージノード電極間に挿入され固定される支持台とを備え、
    前記複数の導電ラインパターンは直線形に配列されることを特徴とする半導体メモリ素子。
  8. 前記導電ラインパターンは前記ビットライン構造物と実質的に平行に延び、
    前記支持台は前記ワードライン構造物と実質的に平行して前記ワードライン構造物間のドレーン領域上部と、ドレーン領域と対応する素子分離膜上部とを通過するように形成されることを特徴とする請求項７に記載の半導体メモリ素子。
  9. 前記導電ラインパターンは前記ワードライン構造物と実質的に平行に延び、
    前記支持台は前記ビットライン構造物と実質的に平行して各ビットライン構造物とオーバーラップするように形成されることを特徴とする請求項７に記載の半導体メモリ素子。
  10. 前記支持台は前記導電ラインパターンより低いことを特徴とする請求項７に記載の半導体メモリ素子。
  11. 前記支持台は絶縁膜から構成されることを特徴とする請求項７に記載の半導体メモリ素子。
  12. 複数の活性化領域、前記活性化領域を通過する複数のワードライン構造物、前記ワードライン構造物の両側の活性化領域に形成されるソース領域及びドレーン領域、ならびに前記ワードライン構造物と交差して前記ドレーン領域と電気的に連結され前記活性化領域間の空間を通過する複数のビットライン構造物を有する半導体基板と、
    前記半導体基板上に形成される層間絶縁膜と、
    前記層間絶縁膜の上部に形成されるエッチストッパと、
    前記層間絶縁膜及び前記エッチストッパの内部に形成されるストレージノードコンタクトプラグと、
    前記ストレージノードコンタクトプラグとコンタクトし、一定の高さを有しつつ等間隔に離隔された複数の導電ラインパターンから構成されるストレージノード電極と、
    前記ストレージノード電極の導電ラインパターンの延長方向と直交し、ストレージノード電極間に挿入され固定される支持台とを備え、
    前記複数の導電ラインパターンは平面形状がウェーブ状になるように配列されることを特徴とする半導体メモリ素子。
  13. 前記導電ラインパターンは前記ビットライン構造物と実質的に平行に延び、
    前記支持台は前記ワードライン構造物と実質的に平行して前記ワードライン構造物間のドレーン領域上部と、ドレーン領域と対応する素子分離膜上部とを通過するように形成されることを特徴とする請求項１２に記載の半導体メモリ素子。
  14. 前記導電ラインパターンは前記ワードライン構造物と実質的に平行に延び、
    前記支持台は前記ビットライン構造物と実質的に平行して各ビットライン構造物とオーバーラップするように形成されることを特徴とする請求項１２に記載の半導体メモリ素子。
  15. 前記支持台は前記導電ラインパターンより低いことを特徴とする請求項１２に記載の半導体メモリ素子。
  16. 前記支持台は絶縁膜から構成されることを特徴とする請求項１２に記載の半導体メモリ素子。
  17. 半導体基板上に層間絶縁膜を蒸着する段階と、
    前記層間絶縁膜の内部に一定の間隔で複数のストレージノードコンタクトプラグを形成する段階と、
    前記ストレージノードコンタクトプラグが露出するように前記層間絶縁膜の上部に一定の間隔にモールド酸化膜パターンを形成する段階と、
    前記モールド酸化膜パターンの側壁に導電ラインパターン及び絶縁ラインパターンを繰り返し交互に形成し、モールド酸化膜パターン間の空間を充填する段階と、
    前記モールド酸化膜パターン、前記導電ラインパターン及び前記絶縁ラインパターンを所定部分エッチングして、前記モールド酸化膜パターンと直交する溝を形成する段階と、
    前記モールド酸化膜パターン及び前記絶縁ラインパターンを選択的に除去して、１つのストレージコンタクトプラグに対して複数の導電ラインパターンが接続したストレージノード電極を形成する段階と、
    を含むことを特徴とする半導体メモリ素子の製造方法。
  18. 前記モールド酸化膜パターンは、隣接するモールド酸化膜パターンとの間に１つのストレージノードコンタクトプラグが位置するように形成されることを特徴とする請求項１７に記載の半導体メモリ素子の製造方法。
  19. 前記モールド酸化膜パターンは、同一線上に位置して隣接するモールド酸化膜パターンとの間に２つのストレージノードコンタクトプラグが位置するように形成されることを特徴とする請求項１７に記載の半導体メモリ素子の製造方法。
  20. 前記モールド酸化膜パターンは平面形状が直線形になるように形成されることを特徴とする請求項１７に記載の半導体メモリ素子の製造方法。
  21. 前記モールド酸化膜パターンは平面形状がウェーブ状になるように形成され、前記導電ラインパターンは全て平面形状がウェーブ状になるように形成されることを特徴とする請求項１７に記載の半導体メモリ素子の製造方法。
  22. 前記導電ラインパターン及び前記絶縁ラインパターンで前記モールド酸化膜パターン間の空間を埋め込む段階は、
    前記モールド酸化膜パターンの側壁に導電スペーサを形成する段階と、
    前記導電スペーサの側壁に絶縁スペーサを形成する段階と、
    前記導電スペーサを形成する段階、ならびに前記絶縁スペーサを形成する段階を少なくとも一回反復して実施する段階と、
    前記モールド酸化膜パターン、前記導電スペーサ及び前記絶縁スペーサを化学的機械的研磨して前記導電ラインパターン及び前記絶縁ラインパターンを形成する段階と、
    を含むことを特徴とする請求項１７に記載の半導体メモリ素子の製造方法。
  23. 前記導電スペーサは前記ストレージノードコンタクトプラグとコンタクトするように形成されることを特徴とする請求項２２に記載の半導体メモリ素子の製造方法。
  24. 前記導電スペーサを形成する段階と前記絶縁スペーサを形成する段階とを反復的に実施する段階では、最終的に絶縁スペーサを形成することを特徴とする請求項２２に記載の半導体メモリ素子の製造方法。
  25. 前記導電ラインパターン及び前記絶縁ラインパターンで前記モールド酸化膜パターン間の空間を埋め込む段階は、
    前記層間絶縁膜及び前記モールド酸化膜パターンの上部に第１導電層を蒸着する段階と、
    前記第１導電層の上部に絶縁層を形成する段階と、
    前記絶縁層及び前記第１導電層を非等方性エッチングし、第１導電スペーサ及び絶縁スペーサを形成する段階と、
    前記絶縁スペーサの側壁に第２導電スペーサを形成する段階と、
    前記モールド酸化膜パターン、前記第１導電スペーサ、前記絶縁スペーサ及び前記第２導電スペーサを化学的機械的研磨する段階と、
    を含むことを特徴とする請求項１７に記載の半導体メモリ素子の製造方法。
  26. 前記溝を形成する段階と前記ストレージノード電極を形成する段階との間に、前記溝の内部に支持台を形成する段階をさらに含むことを特徴とする請求項１７に記載の半導体メモリ素子の製造方法。
  27. 前記支持台を形成する段階は、
    前記溝が十分に充填されるように絶縁膜を蒸着する段階と、
    前記絶縁膜が前記溝の内部に存在するように前記絶縁膜をエッチングする段階と、
    を含むことを特徴とする請求項２６に記載の半導体メモリ素子の製造方法。
  28. 前記絶縁膜はウェットエッチング方式でエッチングされることを特徴とする請求項２７に記載の半導体メモリ素子の製造方法。
  29. 前記絶縁膜は前記導電ラインパターンより低くエッチングされることを特徴とする請求項２７に記載の半導体メモリ素子の製造方法。
  30. 前記支持台を構成する絶縁膜は前記モールド酸化膜パターン及び前記絶縁ラインパターンと異なるエッチング選択性を有することを特徴とする請求項２７に記載の半導体メモリ素子の製造方法。
  31. 複数の活性化領域、前記活性化領域を通過する複数のワードライン構造物、前記ワードライン構造物の両側の活性化領域に形成されるソース領域及びドレーン領域、ならびに前記ワードライン構造物と交差して前記ドレーン領域と電気的に連結され前記活性化領域間の空間を通過する複数のビットライン構造物を有する半導体基板を準備する段階と、
    半導体基板上に層間絶縁膜を形成する段階と、
    前記層間絶縁膜の上部にエッチストッパを形成する段階と、
    前記層間絶縁膜及び前記エッチストッパの内部に一定の間隔でストレージノードコンタクトプラグを形成する段階と、
    前記ストレージノードコンタクトプラグが露出するように前記エッチストッパの上部に一定の間隔で複数のモールド酸化膜パターンを形成する段階と、
    前記モールド酸化膜パターンの側壁に少なくとも１つの導電ラインパターン及び少なくとも一つの絶縁ラインパターンを前記モールド酸化膜パターンの形状になるように交互に形成し、モールド酸化膜パターン間の空間を充填する段階と、
    前記モールド酸化膜パターン、前記導電ラインパターン及び前記絶縁ラインパターンを所定部分エッチングして、前記モールド酸化膜パターンと実質的に直交する溝を形成する段階と、
    前記溝の内部に支持台を形成する段階と、
    前記モールド酸化膜パターン及び前記絶縁ラインパターンを選択的に除去して、１つのストレージコンタクトプラグに対して複数の導電ラインパターンが接続したストレージノード電極を形成する段階とを含み、
    前記モールド酸化膜パターンは直線形に延び、前記モールド酸化膜パターン及び前記支持台により各セル別に前記ストレージノード電極が分離されることを特徴とする半導体メモリ素子の製造方法。
  32. 前記モールド酸化膜パターンは、隣接するモールド酸化膜パターンとの間に１つのストレージノードコンタクトプラグが位置するように形成されることを特徴とする請求項３１に記載の半導体メモリ素子の製造方法。
  33. 前記モールド酸化膜パターンは、同一線上に位置して隣接するモールド酸化膜パターンとの間に２つのストレージノードコンタクトプラグが位置するように形成されることを特徴とする請求項３１に記載の半導体メモリ素子の製造方法。
  34. 前記モールド酸化膜パターンは前記ビットライン構造物と平行に形成されることを特徴とする請求項３１に記載の半導体メモリ素子の製造方法。
  35. 前記モールド酸化膜パターンは前記ワードライン構造物と平行に形成されることを特徴とする請求項３１に記載の半導体メモリ素子の製造方法。
  36. 前記モールド酸化膜パターンは前記ワードライン構造物間のドレーン領域上部と、ドレーン領域と対応する素子分離膜領域の上部とに形成されることを特徴とする請求項３５に記載の半導体メモリ素子の製造方法。
  37. 前記導電ラインパターン及び前記絶縁ラインパターンで前記モールド酸化膜パターン間の空間を埋め込む段階は、
    前記モールド酸化膜パターンの側壁に導電スペーサを形成する段階と、
    前記導電スペーサの側壁に絶縁スペーサを形成する段階と、
    前記導電スペーサを形成する段階、ならびに前記絶縁スペーサを形成する段階を少なくとも一回反復して実施する段階と、
    前記モールド酸化膜パターン、前記導電スペーサ及び前記絶縁スペーサを化学的機械的研磨して前記導電ラインパターン及び前記絶縁ラインパターンを形成する段階と、
    を含むことを特徴とする請求項３１に記載の半導体メモリ素子の製造方法。
  38. 前記導電スペーサは前記ストレージノードコンタクトプラグとコンタクトするように形成されることを特徴とする請求項３７に記載の半導体メモリ素子の製造方法。
  39. 前記導電スペーサを形成する段階と前記絶縁スペーサを形成する段階とを反復的に実施する段階では、最終的に絶縁スペーサを形成することを特徴とする請求項３７に記載の半導体メモリ素子の製造方法。
  40. 前記導電ラインパターン及び前記絶縁ラインパターンで前記モールド酸化膜パターン間の空間を埋め込む段階は、
    前記層間絶縁膜及び前記モールド酸化膜パターンの上部に第１導電層を蒸着する段階と、
    前記第１導電層の上部に絶縁層を形成する段階と、
    前記絶縁層及び前記第１導電層を非等方性エッチングし、第１導電スペーサ及び絶縁スペーサを形成する段階と、
    前記絶縁スペーサの側壁に第２導電スペーサを形成する段階と、
    前記モールド酸化膜パターン、前記第１導電スペーサ、前記絶縁スペーサ及び前記第２導電スペーサを化学的機械的研磨する段階と、
    を含むことを特徴とする請求項３１に記載の半導体メモリ素子の製造方法。
  41. 前記支持台を形成する段階は、
    前記溝が十分に充填されるように絶縁膜を蒸着する段階と、
    前記絶縁膜が前記溝の内部に存在するように前記絶縁膜をエッチングする段階と、
    を含むことを特徴とする請求項３１に記載の半導体メモリ素子の製造方法。
  42. 前記絶縁膜はウェットエッチング方式でエッチングされることを特徴とする請求項４１に記載の半導体メモリ素子の製造方法。
  43. 前記絶縁膜は前記導電ラインパターンより低くエッチングされることを特徴とする請求項４１に記載の半導体メモリ素子の製造方法。
  44. 前記支持台を構成する絶縁膜は前記モールド酸化膜パターン及び前記絶縁ラインパターンと異なるエッチング選択性を有することを特徴とする請求項４１に記載の半導体メモリ素子の製造方法。
  45. 複数の活性化領域、前記活性化領域を通過する複数のワードライン構造物、前記ワードライン構造物の両側の活性化領域に形成されるソース領域及びドレーン領域、ならびに前記ワードライン構造物と交差して前記ドレーン領域と電気的に連結され前記活性化領域間の空間を通過する複数のビットライン構造物を有する半導体基板を準備する段階と、
    半導体基板上に層間絶縁膜を形成する段階と、
    前記層間絶縁膜の上部にエッチストッパを形成する段階と、
    前記層間絶縁膜及び前記エッチストッパの内部に一定の間隔でストレージノードコンタクトプラグを形成する段階と、
    前記ストレージノードコンタクトプラグが露出するように前記エッチストッパの上部に平面形状がウェーブ状のモールド酸化膜パターンを形成する段階と、
    前記モールド酸化膜パターンの側壁に少なくとも１つの導電ラインパターン及び少なくとも１つの絶縁ラインパターンを前記モールド酸化膜パターンの形状になるように交互に形成し、モールド酸化膜パターン間の空間を充填する段階と、
    前記モールド酸化膜パターン、前記導電ラインパターン及び前記絶縁ラインパターンを所定部分エッチングして、前記モールド酸化膜パターンと実質的に直交する溝を形成する段階と、
    前記溝の内部に支持台を形成する段階と、
    前記モールド酸化膜パターン及び前記絶縁ラインパターンを選択的に除去して、１つのストレージコンタクトプラグに対して複数の導電ラインパターンが接続したストレージノード電極を形成する段階とを含み、
    前記モールド酸化膜パターン及び前記支持台により各セル別に前記ストレージノード電極が分離されることを特徴とする半導体メモリ素子の製造方法。
  46. 前記モールド酸化膜パターンは、同一線上に位置して隣接するモールド酸化膜パターンとの間に１つのストレージノードコンタクトプラグが露出するように形成されることを特徴とする請求項４５に記載の半導体メモリ素子の製造方法。
  47. 前記モールド酸化膜パターンは、同一線上に位置して隣接するモールド酸化膜パターンとの間に２つのストレージノードコンタクトプラグが露出するように形成されることを特徴とする請求項４５に記載の半導体メモリ素子の製造方法。
  48. 前記モールド酸化膜パターンは前記ビットライン構造物の延長方向に沿って形成されることを特徴とする請求項４５に記載の半導体メモリ素子の製造方法。
  49. 前記モールド酸化膜パターンは、そのリッジ部分がストレージノードコンタクトプラグ間に位置し、谷部分がワードライン構造物間のドレーン領域上部、または前記ドレーン領域と対応する素子分離膜上部に位置するように形成されることを特徴とする請求項４８に記載の半導体メモリ素子の製造方法。
  50. 前記モールド酸化膜パターンのリッジ部分を連結した線は直線になり、前記直線は前記ビットライン構造物と平行することを特徴とする請求項４９に記載の半導体メモリ素子の製造方法。
  51. 前記モールド酸化膜パターンのリッジ部分及び谷部分はそれぞれストレージノードコンタクトプラグ間に位置するように形成されることを特徴とする請求項４８に記載の半導体メモリ素子の製造方法。
  52. 前記モールド酸化膜パターンは前記ワードライン構造物の延長方向に沿って形成されることを特徴とする請求項４７に記載の半導体メモリ素子の製造方法。
  53. 前記モールド酸化膜パターンは前記ワードライン構造物間のドレーン領域の上部と、ドレーン領域と対応する素子分離膜領域の上部とに形成されることを特徴とする請求項４７に記載の半導体メモリ素子の製造方法。
  54. 前記モールド酸化膜パターンのリッジ部分を連結した線は直線になり、前記直線は前記ワードライン構造物と平行することを特徴とする請求項５３に記載の半導体メモリ素子の製造方法。
  55. 前記導電ラインパターン及び前記絶縁ラインパターンで前記モールド酸化膜パターン間の空間を埋め込む段階は、
    前記層間絶縁膜の上部にストレージノード電極用導電層を蒸着する段階と、
    前記ストレージノード電極用導電層の上部に絶縁膜を蒸着する段階と、
    前記ストレージノード電極用導電層及び前記絶縁膜を化学的機械的研磨する段階と、
    を含むことを特徴とする請求項４５に記載の半導体メモリ素子の製造方法。
  56. 前記導電ラインパターン及び前記絶縁ラインパターンで前記モールド酸化膜パターン間の空間を埋め込む段階は、
    前記モールド酸化膜パターンの側壁に導電スペーサを形成する段階と、
    前記導電スペーサの側壁に絶縁スペーサを形成する段階と、
    前記導電スペーサを形成する段階、ならびに前記絶縁スペーサを形成する段階を少なくとも一回反復して実施する段階と、
    前記モールド酸化膜パターン、前記導電スペーサ及び前記絶縁スペーサを化学的機械的研磨して前記導電ラインパターン及び前記絶縁ラインパターンを形成する段階と、
    を含むことを特徴とする請求項４５に記載の半導体メモリ素子の製造方法。
  57. 前記導電スペーサは前記ストレージノードコンタクトプラグとコンタクトするように形成されることを特徴とする請求項５６に記載の半導体メモリ素子の製造方法。
  58. 前記導電スペーサを形成する段階と前記絶縁スペーサを形成する段階とを反復的に実施する段階では、最終的に絶縁スペーサを形成することを特徴とする請求項５６に記載の半導体メモリ素子の製造方法。
  59. 前記導電ラインパターン及び前記絶縁ラインパターンで前記モールド酸化膜パターン間の空間を埋め込む段階は、
    前記層間絶縁膜及び前記モールド酸化膜パターンの上部に第１導電層を蒸着する段階と、
    前記第１導電層の上部に絶縁層を形成する段階と、
    前記絶縁層及び前記第１導電層を非等方性エッチングして第１導電スペーサ及び絶縁スペーサを形成する段階と、
    前記絶縁スペーサの側壁に第２導電スペーサを形成する段階と、
    前記モールド酸化膜パターン、前記第１導電スペーサ、前記絶縁スペーサ及び前記第２導電スペーサを化学的機械的研磨する段階と、
    を含むことを特徴とする請求項４５に記載の半導体メモリ素子の製造方法。
  60. 前記支持台を形成する段階は、
    前記溝が十分に充填されるように絶縁膜を蒸着する段階と、
    前記絶縁膜が前記溝の内部に存在するように前記絶縁膜をエッチングする段階と、
    を含むことを特徴とする請求項４５に記載の半導体メモリ素子の製造方法。
  61. 前記絶縁膜はウェットエッチング方式でエッチングされることを特徴とする請求項６０に記載の半導体メモリ素子の製造方法。
  62. 前記絶縁膜は前記導電ラインパターンより低くエッチングされることを特徴とする請求項６０に記載の半導体メモリ素子の製造方法。
  63. 前記支持台を構成する絶縁膜は前記モールド酸化膜パターン及び前記絶縁ラインパターンと異なるエッチング選択性を有することを特徴とする請求項６０に記載の半導体メモリ素子の製造方法。
  64. 半導体基板上に所定距離離隔されて形成され、対面する側壁面を有する１対のモールド酸化膜パターンと、
    前記対面するモールド酸化膜パターンの両側壁に形成される第１導電スペーサと、
    各第１導電スペーサの表面に形成される第１絶縁スペーサと、
    前記第１絶縁スペーサの表面にそれぞれ形成される第２導電スペーサと、
    前記第２導電スペーサ間に少なくとも１つ形成される第２絶縁スペーサと、
    を備えるストレージノード電極であって、１つのストレージコンタクトプラグに対して複数の導電ラインパターンが接続したストレージノード電極を備えることを特徴とする半導体メモリ素子。
  65. 半導体メモリ基板から突出し、単位セル別に形成されている、１つのストレージコンタクトプラグに対して複数の閉鎖されていない導電ラインパターンが接続した複数のストレージノード電極と、
    前記単位セル別に形成されている少なくとも１つのストレージノード電極を支持するように前記半導体メモリ基板から突出している支持台とを備え、
    前記支持台は前記複数のストレージノード電極より低いことを特徴とする半導体メモリ素子。
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