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KR20130068968A - 태양 전지 및 이의 제조 방법 - Google Patents

태양 전지 및 이의 제조 방법 Download PDF

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KR20130068968A
KR20130068968A KR1020110136467A KR20110136467A KR20130068968A KR 20130068968 A KR20130068968 A KR 20130068968A KR 1020110136467 A KR1020110136467 A KR 1020110136467A KR 20110136467 A KR20110136467 A KR 20110136467A KR 20130068968 A KR20130068968 A KR 20130068968A
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Abstract

본 발명의 실시예에 따른 태양 전지의 제조 방법은, 제1 도전형 불순믈을 가지는 반도체 기판의 전면 및 후면을 경면 연마(mirror polishing)하는 단계; 상기 반도체 기판의 전면을 단면 에칭하여 상기 반도체 기판의 전면이 상기 반도체 기판의 후면보다 큰 표면 거칠기를 가지도록 텍스처링(texturing)하는 단계; 상기 반도체 기판의 전면을 단면 도핑하여 제2 도전형 불순물을 가지는 에미터를 형성하는 단계; 상기 반도체 기판의 전면에 제1 패시베이션 막을 형성하는 단계; 상기 반도체 기판의 후면에 제2 패시베이션 막을 형성하는 단계; 및 상기 에미터에 전기적으로 연결되는 제1 전극과 상기 반도체 기판의 후면에 형성되는 제2 전극을 형성하는 전극 형성 단계를 포함한다.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로, 단순한 제조 방법에 의해 제조된 태양 전지 및 이의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
태양 전지에서는 광전 변환 효율을 향상하는 것이 가장 큰 과제인바, 이를 위하여 다양한 구조가 제안되고 있다. 일례로, 실리콘 태양 전지에서는 반도체 기판의 표면을 텍스쳐링하는 구조가 제안되었다. 그런데 이러한 구조에서는 반도체 기판의 전면뿐만 아니라 후면까지 텍스쳐링되어 반도체 기판의 후면에서의 패시베이션 특성이 저하될 수 있다. 이를 방지하기 위하여 텍스쳐링 된 후면을 제거하는 공정을 추가로 수행할 수도 있는데, 이에 의하면 제조 공정이 복잡해지는 문제가 있다.
본 발명은 우수한 효율을 가지며 단순한 공정에 의해 제조될 수 있는 태양 전지 및 이의 제조 방법을 제공하고자 한다.
본 발명의 실시예에 따른 태양 전지의 제조 방법은, 제1 도전형 불순믈을 가지는 반도체 기판의 전면 및 후면을 경면 연마(mirror polishing)하는 단계; 상기 반도체 기판의 전면을 단면 에칭하여 상기 반도체 기판의 전면이 상기 반도체 기판의 후면보다 큰 표면 거칠기를 가지도록 텍스처링(texturing)하는 단계; 상기 반도체 기판의 전면을 단면 도핑하여 제2 도전형 불순물을 가지는 에미터를 형성하는 단계; 상기 반도체 기판의 전면에 제1 패시베이션 막을 형성하는 단계; 상기 반도체 기판의 후면에 제2 패시베이션 막을 형성하는 단계; 및 상기 에미터에 전기적으로 연결되는 제1 전극과 상기 반도체 기판의 후면에 형성되는 제2 전극을 형성하는 전극 형성 단계를 포함한다.
본 발명의 실시예에 따른 태양 전지는, 제1 도전형 불순물을 가지며, 전면의 표면 거칠기가 후면의 표면 거칠기보다 큰 반도체 기판; 상기 반도체 기판의 전면 쪽에 형성되며, 제2 도전형 불순물을 가지는 에미터층; 상기 반도체 기판의 후면 쪽에 형성되며, 상기 제1 도전형 불순물을 가지는 후면 전계층; 상기 반도체 기판의 전면을 패시베이션하는 제1 패시베이션 막; 상기 반도체 기판의 후면을 패시베이션하는 제2 패시베이션 막; 상기 에미터층과 전기적으로 연결되는 제1 전극; 및 상기 후면 전계층과 부분적으로 전기적으로 연결되는 제2 전극을 포함한다. 상기 반도체 기판의 전면이 1㎛ 이하의 표면 거칠기를 가진다.
본 실시예에 따르면, 단면 에칭 및 단면 도핑을 사용한 간단한 방법에 의하여 반도체 기판의 전면은 텍스처링에 의하여 상대적으로 높은 표면 거칠기를 가지고 후면은 상대적으로 표면 거칠기가 작은 편평한 면을 가지도록 할 수 있다. 이에 의하여 전면에서 광의 반사율을 낮춰 광 손실을 저감하고 후면에서는 패시베이션 특성을 향상하여 태양 전지의 효율을 향상할 수 있다.
즉, 본 실시예에 의하면 효율이 높은 태양 전지를 간단한 공정에 의하여 형성할 수 있어 효율 및 생산성을 함께 향상할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 태양 전지를 도시한 사시도이다.
도 2는 도 1의 Ⅱ-Ⅱ선을 따라 잘라서 본 단면도이다.
도 3a 내지 도 3g는 본 발명의 제1 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 막, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 막, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
도 1은 본 발명의 제1 실시예에 따른 태양 전지를 도시한 사시도이고, 도 2는 도 1의 Ⅱ-Ⅱ선을 따라 잘라서 본 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 태양 전지(100)는 반도체 기판(10), 반도체 기판(10)의 제1 면(이하 "전면") 쪽에 위치하는 에미터층(20), 반도체 기판(10)의 제2 면(이하 "배면") 쪽에 위치하는 후면 전계층(30), 반도체 기판(10)의 전면에 형성되는 제1 패시베이션 막(21), 반사 방지막(22) 및 제1 전극(24), 반도체 기판(10)의 후면(14)에 위치하는 제2 패시베이션 막(32) 및 제2 전극(34)을 포함할 수 있다. 이를 좀더 상세하게 설명하면 다음과 같다.
반도체 기판(10)은 다양한 반도체 물질을 포함할 수 있는데, 일례로 제1 도전형 불순물을 포함하는 실리콘을 포함할 수 있다. 실리콘으로는 단결정 실리콘 또는 다결정 실리콘이 사용될 수 있다.
이때, 제1 도전형이 p형일 경우에는 반도체 기판(10)이 보론(B), 알루미늄(Al), 갈륨(Ga) 등의 p형 불순물을 가질 수 있다. 또는, 제1 도전형이 n형일 경우에는 반도체 기판(10)이 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 n형 불순물을 가질 수 있다.
본 실시예에서 반도체 기판(10)은 전면(12)에만 텍스처링(texturing)을 하여 전면(12)에만 요철이 형성될 수 있다. 반도체 기판(10)의 후면(14)은 경면 연마(mirror polishing)에 의하여 상대적으로 편평하고 매끈한 면으로 형성될 수 있다. 이에 따라 반도체 기판(10)의 전면(12)의 표면 거칠기가 반도체 기판(10)의 후면(14)의 표면 거칠기보다 클 수 있다.
반도체 기판(10)의 전면(12)에 형성된 요철에 의하여 전면(12)이 상대적으로 높은 표면 거칠기를 가지면, 반도체 기판(10)의 전면 등을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 반도체 기판(10)과 에미터층(20)의 계면에 형성된 pn 접합까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. 또한, 반도체 기판(10)의 후면(14)은 상대적으로 작은 표면 거칠기를 가져, 표면적을 최소화하여 패시베이션 특성이 향상되도록 할 수 있다.
즉, 반도체 기판(10)의 전면(12)에만 요철을 형성하고 반도체 기판(10)의 후면(14)을 매끈하게 형성하여 태양 전지의 효율 및 특성을 향상할 수 있다.
일례로, 반도체 기판(10)의 전면(12)은 대략 1㎛ 이하(일례로, 300~600 nm)의 표면 거칠기를 가질 수 있다. 이러한 표면 거칠기는 반응성 이온 에칭을 이용하여 단면 에칭을 할 경우의 표면 거칠기로 기존의 양면 에칭인 습식 식각에 의한 표면 거칠기(대략 20~30㎛)에 비하여 매우 낮은 수준임을 알 수 있다. 이와 같이 본 실시예에서는 단면 에칭에 의하여 기존보다 작은 수준의 표면 거칠기를 가지는 전면(12)이 균일하게 형성되는 것에 의하여 제조 공정을 단순화할 수 있는데, 이에 대해서는 후술한다.
그리고 반도체 기판(10)의 후면(14)은 경면 연마에 의하여 100nm 이하(일례로, 10~100nm)의 표면 거칠기를 가질 수 있다. 이와 같이 반도체 기판(10)의 후면(14)은 편평하고 매끈하게 형성되어 패시베이션 특성을 향상할 수 있다.
반도체 기판(10)의 전면(12) 쪽에는 제2 도전형 불순물을 가지는 에미터층(20)이 형성될 수 있다. 본 실시예에서 에미터층(20)은 단면 도핑에 의하여 형성되는데, 이에 대해서는 후술한다.
이때, 제2 도전형이 n형일 경우에는 에미터층(20)이 인, 비소, 비스무스, 안티몬 등의 n형 불순물을 가질 수 있다. 또는, 제2 도전형이 p형일 경우에는 에미터층(20)이 보론, 알루미늄, 갈륨 등의 p형 불순물을 가질 수 있다.
본 실시예에서 에미터층(20)은, 제1 전극(24)이 형성되지 않은 부분에서 제1 패시베이션 막(22)에 접촉 형성되는 제1 부분(20a)과, 제1 전극(24)과 접촉 형성되며 제1 부분(20a)보다 낮은 저항을 가지는 제2 부분(20b)을 포함할 수 있다. 일례로, 제1 부분(20a)은 50~100 옴/□의 저항을 가질 수 있으며, 제2 부분(20b)은 10~30 옴/□의 저항을 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 부분(20b)이 제1 부분(20a)보다 낮은 저항을 가지면 족하다.
이와 같이, 본 실시예에서는 광이 입사되는 제1 전극(24)이 존재하지 않는 제1 부분(20a)에서는 얕은 에미터(shallow emitter)를 구현함으로써 태양 전지(100)의 효율을 향상할 수 있다. 이와 함께 제1 전극(24)과 접촉하는 제2 부분(20b)에서는 도핑 농도를 높여 전면 전극(24)과의 접촉 저항을 저감시킬 수 있다. 즉, 본 실시예의 에미터층(20)은 선택적 에미터(selective emitter) 구조를 가져 태양 전지의 효율을 최대화할 수 있다.
반도체 기판(10)의 전면에서 에미터층(20) 위에 제1 패시베이션막(21), 반사 방지막(22) 및 제1 전극(24)이 형성된다.
제1 패시베이션 막(21) 및 반사 방지막(22)은 제1 전극(24)이 형성된 부분을 제외하고 실질적으로 반도체 기판(10)의 전면 전체에 형성될 수 있다. 제1 패시베이션 막(21)은 에미터층(20)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 이와 같이 제1 패시베이션 막(21)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양전지(100)의 변환 효율을 향상할 수 있다.
반사 방지막(22)은 반도체 기판(10)의 전면(12)을 통해 입사되는 광의 반사율을 감소시킨다. 이에 의하여 반도체 기판(10)과 에미터층(20)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다.
이러한 제1 패시베이션 막(21)은 다양한 물질로 형성될 수 있다. 본 실시예에서는 제1 패시베이션 막(21)이 에미터층(20)에 포함된 제2 도전형 불순물의 도전형에 따라 패시베이션 특성을 최대화할 수 있는 물질을 포함할 수 있다. 일례로, 에미터층(20)이 n형 불순물을 포함하는 경우에는 제1 패시베이션 막(21)이 실리콘 산화물을 포함할 수 있고, 에미터층(20)이 p형 불순물을 포함하는 경우에는 제1 패시베이션 막(21)이 알루미늄 산화물을 포함할 수 있다.
그리고 반사 방지막(22)은 반사를 방지할 수 있는 다양한 물질을 포함할 수 있다. 일례로, 반사 방지막(22)은 실리콘 질화막을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 반사 방지막(22)이 다양한 물질을 가질 수 있음은 물론이다. 즉, 반사 방지막(22)이 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, MgF2, ZnS, TiO2, CeO2 등으로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다.
또한, 제1 패시베이션 막(21)과 반사 방지막(22) 대신 제1 패시베이션 막(21)과 반사 방지막(22)의 기능을 함께 수행하는 하나의 막을 형성할 수도 있다. 그리고, 제1 패시베이션 막(21)을 구비하지 않거나, 반사 방지막(22)을 구비하지 않는 등 다양하게 변형이 가능하다.
그리고 제1 패시베이션 막(21) 및 반사 방지막(22)을 관통하여 에미터층(20)에 전기적으로 연결되는 제1 전극(24)은 쉐이딩 손실(shading loss), 접촉 저항 등을 최소화할 수 있는 구조 및 물질로 형성될 수 있다.
일례로, 에미터층(20)이 n형 불순물을 가지는 경우에는, 제1 전극(24)이 은(Ag)을 포함할 수 있다. 에미터층(20)이 p형 불순물을 가지는 경우에는 제1 전극(24)이, 반도체 기판(10)의 전면(12)에 접촉 형성되는 은(Ag) 층 및 이 은층에 적층되는 알루미늄(Al) 층을 포함할 수 있다. 이에 따라 에미터층(20)과 제1 전극(24)의 접촉 저항을 최소화할 수 있다.
그리고 제1 전극(24)은 일례로 그리드(grid) 형상을 가질 수 있다. 제1 전극(24)은, 충분히 낮은 저항을 위하여 약 20㎛ 이상(일례로 20~40㎛)의 두께를 가질 수 있고, 쉐이딩 손실을 최소화하기 위하여 약 60㎛ 이하(일례로, 30~60㎛)의 폭을 가질 수 있다.
그러나 본 발명은 이에 한정되는 것은 아니며, 제1 전극(24)이 구리, 주석, 아연, 인듐, 티타늄, 금, 투명 전도성 물질 또는 이들의 조합 등 다양한 물질로 이루어질 수 있다. 또한 제1 전극(24)이 다양한 두께 및 폭을 가질 수 있음은 물론이다.
이와 함께 반도체 기판(10)의 후면(14)에는 제2 패시베이션 막(32)과 제2 전극(34)이 형성될 수 있다.
제2 패시베이션 막(32)은 제2 전극(34)과 반도체 기판(10)의 후면(14)이 연결된 부분을 제외하고는 실질적으로 반도체 기판(10)의 전면 전체에 형성될 수 있다. 이러한 제2 패시베이션 막(32)은 반도체 기판(10)의 후면에 존재하는 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거할 수 있다. 이에 의하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다.
반도체 기판(10)의 후면(14) 쪽에는 반도체 기판(10)보다 높은 도핑 농도로 제1 도전형 불순물을 포함하는 후면 전계층(30)이 형성된다. 후면 전계층(30)은 전자와 정공의 후면 재결합을 최소화하여 태양전지의 효율 향상에 기여할 수 있다.
이와 함께 반도체 기판(10)의 후면(14)에는 후면 전계층(30) 위에 패시베이션 막(32)과 제2 전극(34)이 형성될 수 있다.
본 실시예에서는 제2 패시베이션 막(32)이 제1 도전형 불순물의 도전형에 따라 패시베이션 특성을 최대화할 수 있는 물질을 포함할 수 있다.
일례로, 후면 전계층(30)이 p형 불순물을 포함하는 경우에는 제2 패시베이션 막(32)이, 도 2의 점선 원에 도시된 바와 같이, 반도체 기판(10)의 후면(14)에 접촉 형성되는 p형 산화막(32a)과, 이 p형 산화막(32a) 위에 이와 접촉 형성되는 실리콘 산화막(32b)을 포함할 수 있다.
p형 산화막(32a)은 알루미늄 산화물, 희토류 산화물(일례로, 이트륨 산화물) 및 지르코늄 산화물로 이루어진 군에서 선택된 물질을 적어도 하나 포함할 수 있다. 알루미늄 산화물은 음전하(negative charge)를 가져 p형의 후면 전계층(30)을 패시베이션 하기에 가장 적합하다. 그리고 희토류 산화물 및 지르코늄 산화물은 태양광 중에서 장파장을 단파장으로 변환시켜 태양 전지(100)에서 사용할 수 있도록 하는 업-컨버젼(up-conversion) 특성을 가져 태양 전지(100)의 특성을 향상시킬 수 있다. 예를 들어, 이트륨 산화물은 980nm에서 여기되어 550nm의 광자를 높은 에너지로 방출하며, 지르코늄 산화물은 980nm에서 여기되어 550nm, 660m, 675nm의 광자를 높은 에너지로 방출할 수 있다. 또한, 알루미늄 산화물, 지르코늄 산화물 및 희토류 산화물은 높은 투과도를 가져 제2 전극(34)과 함께 높은 반사율을 가지는 후면 반사체로의 기능할 수 있다.
또한, p형 산화막(32a)은 자체적으로 p형 불순물 자체를 포함하고 있으므로, p형 산화막(32a) 내의 p형 불순물이 확산되어 p형의 후면 전계층(30)을 형성할 수 있다. 본 실시예에서는 제2 전극(34)과 후면 전계층(30)이 부분적으로 전기적 연결되도록(일례로, 점 컨택(point contact)하도록) 후면 전계층(30)이 전체적으로 형성될 수 있어 국부적인 구조의 후면 전계층(30)에 비하여 저항을 줄일 수 있다. 이에 대해서는 추후에 상세하게 설명한다.
p형 산화막(32a) 위에 형성되는 실리콘 산화막(32b)은 반도체 기판(10)의 후면(14)에서 패시베이션 특성을 좀더 향상하는 역할을 한다. 그러나 본 발명이 이에 한정되는 것은 아니며, 실리콘 산화막(32b) 없이 p형 산화막(32a)만을 포함할 수도 있다. 이 경우에는 제조 공정을 단순화할 수 있다.
일례로, p형 산화막(32a)은 약 10~100nm의 두께를 가지고, 실리콘 산화막(32b)의 약 10~200nm의 두께를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 두께를 가질 수 있음은 물론이다.
또는, 후면 전계층(30)이 n형 불순물을 포함하는 경우에는 제2 패시베이션 막(32)이 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일례로, 제2 패시베이션 막(32)이 실리콘 질화막과 실리콘 산화막이 적층된 구조를 가질 수 있다.
그리고 제2 패시베이션 막(32)을 관통하여 후면 전계층(30)에 전기적으로 연결되는 제2 전극(34)은 패시베이션 손실, 접촉 저항 등을 최소화할 수 있는 구조 및 물질로 형성될 수 있다.
일례로, 후면 전계층(30)이 p형 불순물을 가지는 경우에는, 제2 전극(34)이 알루미늄을 포함할 수 있다. 후면 전계층(30)이 n형 불순물을 가지는 경우에는 제2 전극(34)이, 반도체 기판(10)의 후면(14)에 접촉 형성되는 은(Ag) 층 및 이에 적층되는 알루미늄(Al) 층을 포함할 수 있다. 이에 따라 후면 전계층(30)과 제2 전극(34)의 접촉 저항을 최소화할 수 있다.
이러한 제2 전극(34)은 제2 패시베이션 막(32)과 함께 후면 반사체로 기능할 수 있다. 즉, 제2 전극(34)을 구성하는 알루미늄이 후면 반사체로 기능할 수 있다. 또한, 제2 전극(34)을 형성하기 위하여 소성할 때 알루미늄이 반도체 기판(10)의 후면(14)으로 확산하여 후면 전계층(30)을 형성할 수 있다. 이에 대해서는 추후에 상세하게 설명한다.
이러한 제2 전극(34)은 제2 패시베이션 막(32)을 관통하여 반도체 기판(10)의 후면 전계층(30)과 점 컨택하는 제1 부분(34a)과, 이 제1 부분(34a)에 연결되며 제2 패시베이션 막(32) 위에 전체적으로 형성되는 제2 부분(34b)을 포함할 수 있다. 이에 따라 제1 부분(34a)에 의하여 후면 전계층(30)과 전기적으로 연결되며, 제1 부분(34a)을 제외한 부분에 형성된 제2 패시베이션 막(32)에 의하여 패시베이션 특성을 향상할 수 있다. 그리고 제2 패시베이션 막(32) 상에 전체적으로 형성된 제2 부분(34b)에 의하여 후면 반사를 증가시켜 광 이용률을 높일 수 있다.
즉, 이와 같이 본 실시예에서는, p형의 불순물을 가지는 반도체 기판(10)의 전면(12)만 텍스쳐링된 구조를 가지는 태양 전지(100)에서 제1 및 제2 패시베이션 막(21, 32) 및 반사 방지막(22)과, 제1 및 제2 전극(32, 34)의 물질 및 구조 등을 최적화하여 태양 전지(100)의 효율을 향상할 수 있다. 즉, 제1 및 제2 패시베이션 막(21, 32) 및 반사 방지막(22)으로는 n형의 에미터층(20) 및 p형의 후면 전계층(30)에 적합한 물질을 가지도록 하고, 제1 전극(32)은 쉐이딩 손실 및 오믹 손실(ohmic loss)를 고려한 구조 및 물질을 가지도록 하며, 제2 전극(34)은 패시베이션 손실(passivation loss), 오믹 손실, 반사율 등을 고려항 구조 및 물질을 가지도록 하였다. 태양 전지(100)에서는 효율을 향상하는 것이 가장 큰 과제인데, 본 실시예에서는 태양 전지(100)의 효율을 향상할 수 있다.
상술한 구조의 태양 전지(100)에서는 p형의 불순물을 가지는 반도체 기판(10)과 n형의 불순물을 가지는 에미터층(20)에 의하여 pn 접합(junction)이 형성된다. 이러한 pn 접합에 광이 조사되면 광전 효과에 의해 생성된 전자가 반도체 기판(10)의 후면 쪽으로 이동하여 제2 전극(34)에 의하여 수집되고, 정공이 반도체 기판(10)의 전면 쪽으로 이동하여 제1 전극(24)에 의하여 수집된다. 이에 의하여 전기 에너지가 발생한다.
이하, 도 3a 내지 도 3g를 참조하여 본 발명의 제1 실시예에 따른 태양 전지(100)의 제조 방법을 상세하게 설명하면 다음과 같다. 앞서 설명한 내용에 대해서는 상세한 설명을 생략하고 설명하지 않은 부분에 대해서만 상세하게 설명한다.
도 3a 내지 도 3g는 본 발명의 제1 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 3a에 도시된 바와 같이, 반도체 기판(10)의 전면(12) 및 후면(14)을 경면 연마하여 표면을 평탄화하고 내부에 발생된 손상을 제거한다.
좀더 구체적으로 설명하면, 반도체 기판(10)은 반도체 잉곳(ingot)을 절삭하여 제조될 수 있는데, 이 과정에서 반도체 기판(10)의 전면(12) 및 후면(14)에 절삭 손상(saw damage)이 발생될 수 있다. 이러한 절삭 손상을 제거하기 위하여 반도체 기판(10)의 전면(12) 및 후면(14)을 에칭하는 것이다. 이러한 경면 연마를 위한 에칭은 습식 알칼리 용액(예를 들어, 고농도의 수산화칼륨(KOH) 용액)을 이용하여 수행될 수 있다. 이렇게 습식 에칭을 사용하면 공정 시간을 단축할 수 있다.
이러한 경면 연마에 의하여 반도체 기판(10)의 전면 및 후면(14)은 100nm 이하(일례로, 10~100nm)의 표면 거칠기를 가질 수 있다.
이어서, 도 3b에 도시된 바와 같이, 반도체 기판(10)의 전면(12)을 단면 에칭한다. 좀더 구체적으로는, 반도체 기판(10)의 전면(12)이 후면(14)보다 큰 표면 거칠기를 가지도록 반도체 기판(10)의 전면(12)만을 텍스처링한다. 본 실시예에서는 단면 에칭을 위하여 일례로 반응성 이온 에칭(reactive ion etching, RIE)을 할 수 있다.
반응성 이온 에칭법은 에칭 가스(예를 들어, Cl2, SF6, NF3, HBr 등)을 공급 한 후에 플라즈마를 발생시켜 에칭하는 건식 에칭 방법이다. 이러한 반응성 이온 에칭법은 결정 입자의 결정 방향에 관계없이 반도체 기판(10)의 표면에 균일한 요철을 형성할 수 있으며, 종래의 습식 에칭 방식에 비하여 제거되는 기판 두께가 작아지게 된다. 이에 따라 반도체 기판(10)의 전면(12)은 대략 1㎛(일례로, 300~600nm)의 표면 거칠기를 가질 수 있다.
이와 같이 본 실시예에서는 단면 에칭을 하여 반도체 기판(10)의 전면(12)에서의 반사율을 낮추면서도, 반도체 기판(10)의 후면(14)은 표면적을 최소화하여 패시베이션 특성을 향상시킬 수 있다.
실시예에 따라서는 단면 에칭 후에 단면 에칭에서 발생된 손상 등을 제거하기 위한 추가 에칭(일례로, 습식 에칭) 등을 더 수행할 수도 있다. 그러나 이러한 추가 에칭은 선택적인 것이므로 생략할 수도 있다.
이어서, 도 3c에 도시된 바와 같이, 반도체 기판(10)의 전면(12) 쪽을 단면 도핑하여 제2 도전형 불순물을 가지는 에미터층(20)을 형성한다. 단면 도핑으로는 이온 주입법, 플라즈마 도핑법, 스핀 온 도핑법, 또는 스프레이 도핑법 등이 사용될 수 있는데, 일례로, 이온 주입법이 사용될 수 있다. 그리고 마스크를 사용하거나 또는 도핑 공정을 2회 이상 반복하여 제1 부분(20a)에 좀더 많은 양의 불순물을 주입하는 것에 의하여 에미터층(20)이 선택적인 에미터 구조를 가지도록 할 수 있다.
도핑 이후에는 반도체 기판(10)을 가열하여 제2 도전형 불순물이 활성화되도록 한다. 일반적으로 제2 도전형 불순물을 반도체 기판(10)에 주입하게 되면, 주입된 제2 도전형 불순물은 격자 위치가 아닌 위치에 위치하여 활성화되어 있지 않는다. 이런 상태의 반도체 기판(10)을 가열하면 제2 도전형 불순물이 격자 위치로 옮겨져 활성화된다.
앞서 설명한 바와 같이, 에미터층(20)이 n형일 경우에는 인, 비소, 비스무스, 안티몬 등의 n형 불순물을 반도체 기판(10)의 전면(12) 쪽에 단면 도핑 할 수 있다. 또는, 에미터층(20)이 p형일 경우에는 에미터층(20)이 보론, 알루미늄, 갈륨 등의 p형 불순물을 반도체 기판(10)의 전면(12) 쪽에 단면 도핑 할 수 있다.
종래에는 반도체 기판(10)의 전면(12)에만 텍스처링에 의한 요철 및 에미터층(20)을 가지고 후면(14)에는 요철 및 에미터층(20)을 구비하지 않는 구조를 다음과 같이 형성하였다. 반도체 기판(10)의 전면(12) 및 후면(14)을 텍스처링을 위한 습식 에칭(즉, 양면 에칭)을 한 후에 열 확산 등에 의한 도핑(즉, 양면 도핑)에 의하여 반도에 기판(10)의 전면(12) 및 후면(14)을 포함하는 전체 표면에 에미터층(20)을 형성한다. 그 후에 반도체 기판(10)의 전면(12)에 반사 방지막(22) 등을 형성한 후에 다시 반도체 기판(10)을 에칭하면, 반도체 기판(10)의 전면(12)은 반사 방지막(22)에 의하여 에칭되지 않고 반도체 기판(10)의 후면(14)만이 에칭되어 후면(14)의 요철 및 에미터층(20)이 제거된다. 즉, 종래에는 양면 에칭 및 양면 도핑을 사용하여 후면(14)의 요철 및 에미터층(20)을 제거하는 공정이 추가되었다. 이에 의하여 복잡한 공정에 의하여 상술한 구조를 형성할 수 있었다.
반면, 본 실시예에 따르면 단면 에칭 및 단면 도핑을 사용하여 간단한 방법에 의하여 반도체 기판(10)의 전면(12)에만 텍스처링에 의한 요철 및 에미터층(20)을 가지는 구조를 형성할 수 있다.
이어서, 도 3d에 도시된 바와 같이, 반도체 기판(10)의 전면(12)에 제1 패시베이션 막(21) 및 반사 방지막(22)을 형성한다. 이러한 제1 패시베이션 막(21) 및 반사 방지막(22)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다.
앞서 설명한 바와 같이, 일례로, 에미터층(20)이 n형 불순물을 포함하는 경우에는 제1 패시베이션 막(21)이 실리콘 산화물을 포함하고, 에미터층(20)이 p형 불순물을 포함하는 경우에는 제1 패시베이션 막(21)이 알루미늄 산화물을 포함할 수 있다. 그리고, 일례로, 반사 방지막(22)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, MgF2, ZnS, TiO2, CeO2 등을 포함할 수 있다. 이때, 제1 패시베이션 막(21)과 반사 방지막(22) 대신 제1 패시베이션 막(21)과 반사 방지막(22)의 기능을 함께 수행하는 하나의 막을 형성하거나, 제1 패시베이션 막(21)을 구비하지 않거나, 반사 방지막(22)을 구비하지 않는 등 다양하게 변형이 가능하다.
이어서, 도 3e에 도시된 바와 같이, 반도체 기판(10)의 후면(14)에 제2 패시베이션 막(32)을 형성한다. 이러한 제2 패시베이션 막(32)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다.
앞서 설명한 바와 같이, 후면 전계층(30)이 p형 불순물을 포함하는 경우에는 제2 패시베이션 막(32)이, 도 2의 점선 원에 도시된 바와 같이, 알루미늄 산화물, 희토류 산화물(일례로, 이트륨 산화물) 및 지르코늄 산화물 등을 포함하는 p형 산화막(32a)과, 실리콘 산화막(32b)을 포함할 수 있다. 또는, 후면 전계층(30)이 n형 불순물을 포함하는 경우에는 제2 패시베이션 막(32)이 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, MgF2, ZnS, TiO2 및 CeO2 등을 포함할 수 있다. 일례로, 제2 패시베이션 막(32)이 실리콘 질화막과 실리콘 산화막이 적층된 구조를 가질 수 있다.
이어서, 도 3f에 도시된 바와 같이, 반도체 기판(10)의 후면(14)에 제2 전극층(340)을 형성한다. 이러한 제2 전극층(340)은 제2 패시베이션 막(32)을 관통하여 반도체 기판(10)의 후면과 점 컨택하는 제1 부분(340a)과, 이 제1 부분(340a)에 연결되며 제2 패시베이션 막(32) 위에 전체적으로 형성되는 제2 부분(340b)을 포함할 수 있다.
이러한 구조를 가지는 제2 전극층(340)을 형성하는 방법은 다음과 같다.
반도체 기판(10)의 후면(14)에 레이저를 조사하여 제1 부분(340a)이 형성될 부분에서 제2 패시베이션 막(32)에 관통홀을 형성한다. 그 다음 제2 패시베이션 막(32) 위에 제2 전극층(340)을 도금, 증착, 스크린 인쇄 등의 방법으로 형성할 수 있다.
또는, 반도체 기판(10)의 후면에 제2 전극층(340)을 도금, 증착, 스크린 인쇄 등에 의하여 전체적으로 형성한다. 그리고 제1 부분(340a)을 형성할 부분에 레이저를 조사하면, 반도체 기판(10), 제2 패시베이션 막(32) 및 제2 전극층(340)이 함께 용융되어 혼합되어 제1 부분(340a)이 형성될 수 있다. 이러한 방법을 레이저 소성 컨택(laser firing contact)이라고도 한다. 이때, 레이저의 종류, 파장, 세기 등은 제2 패시베이션 막(32) 및 제2 전극층(340)의 물질, 두께 등에 따라 달라질 수 있다.
앞서 설명한 바와 같이, 후면 전계층(30)이 p형 불순물을 가지는 경우에는, 제2 전극(34)이 알루미늄을 포함할 수 있다. 후면 전계층(30)이 n형 불순물을 가지는 경우에는 제2 전극(34)이, 서로 적층되는 은(Ag) 층 및 알루미늄(Al) 층을 포함할 수 있다.
이어서, 도 3g에 도시된 바와 같이, 반도체 기판(10)의 전면(12)에서 반사 방지막(22) 위에 제1 전극층(240)을 형성한다. 이러한 제1 전극층(240)은 금속(일례로, 은)과 함께, 유리 프릿, 바인더, 용매 등을 포함하는 페이스트를 인쇄법 등으로 도포하여 형성될 수 있다.
이어서, 전면 및 후면 전극층(도 3g의 참조부호 240, 340, 이하 동일)을 함께 소성하여 도 1 및 도 2에 도시된 바와 같이 제1 및 제2 전극(24, 34)을 가지는 태양 전지(100)을 형성한다. 즉, 반도체 기판(10)을 적절한 온도(일례로, 600~900℃)로 열처리한다.
그러면, 파이어 스루(fire through)에 의하여 제1 전극층(240)이 제1 패시베이션 막(21) 및 반사 방지막(22)을 뚫으면서 소성되어 제1 전극(24)이 에미터층(20)과 접촉하여 형성된다. 그리고 제2 전극층(340)의 소성에 의하여 제2 전극(34)이 형성된다.
그리고, 반도체 기판(10)이 p형 불순물을 가지는 경우에는 제2 전극층(340)에 포함된 알루미늄 등이 반도체 기판(10)의 후면(14)으로 확산되어 인접한 부분에 후면 전계층(30)을 형성한다. 이때, 앞서 설명한 바와 같이, 제2 패시베이션 막(32)에 포함된 p형 불순물이 반도체 기판(10)의 후면(14)으로 확산되어 반도체 기판(10)의 후면(14)에 전체적으로 후면 전계층(30)이 형성될 수 있다. 즉, 제2 전극(34)을 반도체 기판(10)의 후면(14)과 점 컨택하여 제2 패시베이션 막(34)의 면적을 최대화하면서도, 후면 전계층(30)은 반도체 기판(10)의 후면(14)에 전체적으로 형성될 수 있다. 따라서 패시베이션 특성 저하 없이 반도체 기판(10)의 후면(14)에서의 직렬 저항을 감소시킬 수 있다.
한편, 반도체 기판(10)이 n형 불순물을 가지는 경우에는, 제2 패시베이션 막(32)을 형성하는 공정과 제2 전극층(340)을 형성하는 공정 사이에, 레이저를 이용하여 제2 패시베이션 막(32)에 관통홀을 형성하고 n형 불순물을 주입하여 후면 전계층(30)을 형성하는 공정을 추가할 수도 있다. 이에 의하여 제2 전극(34)이 반도체 기판(10)의 후면(14)과 점 컨택하면서도 후면 전계층(30)은 반도체 기판(10)의 후면(14)에 전체적으로 형성되도록 할 수 있다.
상술한 제조 방법은 본 발명의 일 례로 제시한 것에 불과한 바, 제1 및 제2 패시베이션 막(21, 32), 반사 방지막(22), 제1 전극층(240, 340)을 형성하는 순서 등은 자유롭게 변형될 수 있음은 물론이다.
즉, 상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
10: 반도체 기판
20: 에미터층
30: 후면 전계층
21: 제1 패시베이션 막
22: 반사 방지막
32: 제2 패시베이션 막
24: 제1 전극
34: 제2 전극

Claims (20)

  1. 제1 도전형 불순믈을 가지는 반도체 기판의 전면 및 후면을 경면 연마(mirror polishing)하는 단계;
    상기 반도체 기판의 전면을 단면 에칭하여 상기 반도체 기판의 전면이 상기 반도체 기판의 후면보다 큰 표면 거칠기를 가지도록 텍스처링(texturing)하는 단계;
    상기 반도체 기판의 전면을 단면 도핑하여 제2 도전형 불순물을 가지는 에미터를 형성하는 단계;
    상기 반도체 기판의 전면에 제1 패시베이션 막을 형성하는 단계;
    상기 반도체 기판의 후면에 제2 패시베이션 막을 형성하는 단계; 및
    상기 에미터에 전기적으로 연결되는 제1 전극과 상기 반도체 기판의 후면에 형성되는 제2 전극을 형성하는 전극 형성 단계;
    를 포함하는 태양 전지의 제조 방법.
  2. 제1항에 있어서,
    상기 텍스처링하는 단계에서 상기 단면 에칭이 반응성 이온 에칭에 의하여 이루어지고,
    상기 에미터를 형성하는 단계에서 상기 단면 도핑이 이온 주입법, 플라즈마 도핑법, 스핀 온 도핑법 및 스프레이 도핑법으로 이루어진 군에서 선택된 방법에 의하여 이루어지는 태양 전지의 제조 방법.
  3. 제1항에 있어서,
    상기 반도체 기판의 전면이 상기 텍스쳐링하는 단계에 의하여 1㎛ 이하의 표면 거칠기를 가지는 태양 전지의 제조 방법.
  4. 제3항에 있어서,
    상기 반도체 기판의 전면이 상기 텍스쳐링하는 단계에 의하여 300~600nm의 표면 거칠기를 가지는 태양 전지의 제조 방법.
  5. 제3항에 있어서,
    상기 반도체 기판의 후면이 상기 경면 연마에 의하여 100nm 이하의 표면 거칠기를 가지는 태양 전지의 제조 방법.
  6. 제1항에 있어서,
    상기 제1 도전형 불순물이 p형이고, 상기 제2 도전형 불순물이 n형이며,
    상기 제2 패시베이션 막을 형성하는 단계에서, 상기 제2 패시베이션 막은 p형 산화막을 포함하는 태양 전지의 제조 방법.
  7. 제6항에 있어서,
    상기 p형 산화막은 희토류 산화물, 알루미늄 산화물 및 지르코늄 산화물로 이루어진 군에서 선택된 물질을 적어도 하나 포함하는 태양 전지의 제조 방법.
  8. 제6항에 있어서,
    상기 제1 패시베이션 막을 형성하는 단계에서, 상기 제1 패시베이션 막은 실리콘 산화막을 포함하는 태양 전지의 제조 방법.
  9. 제1항에 있어서,
    상기 제1 도전형 불순물이 n형이고, 상기 제2 도전형 불순물이 p형이며,
    상기 제2 패시베이션 막을 형성하는 단계에서, 상기 제2 패시베이션 막은 실리콘 질화막과, 상기 실리콘 질화막 위에 형성된 실리콘 산화막을 포함하는 태양 전지의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 패시베이션 막을 형성하는 단계에서, 상기 제1 패시베이션 막은 알루미늄 산화막을 포함하는 태양 전지의 제조 방법.
  11. 제1항에 있어서,
    상기 제1 패시베이션 막을 형성하는 단계와 상기 2 패시베이션 막을 형성하는 단계 사이에, 상기 제1 패시베이션 막 위에 반사 방지막을 형성하는 단계를 더 포함하고,
    상기 제1 패시베이션 막이 실리콘 질화막을 포함하는 태양 전지의 제조 방법.
  12. 제1항에 있어서,
    상기 전극 형성 단계에서는,
    상기 제2 패시베이션 막 위에 제2 전극막을 형성하는 단계;
    상기 제2 전극막을 레이저 소성 컨택(laser firing contact)에 의하여 상기 반도체 기판과 전기적으로 연결하는 단계;
    상기 제1 패시베이션 막 위에 제1 전극막을 형성하는 단계; 및
    상기 제1 및 상기 제2 전극막을 동시에 소성하는 단계
    를 포함하는 태양 전지의 제조 방법.
  13. 제12항에 있어서,
    상기 제2 전극은 상기 반도체 기판과 점 컨택(point contact)되는 태양 전지의 제조 방법.
  14. 제12항에 있어서,
    상기 소성하는 단계에서, 상기 제2 패시베이션 막 및 상기 제2 전극 중 적어도 어느 하나를 구성하는 물질이 상기 반도체 기판 내로 확산되어 후면 전계층을 형성하는 태양 전지의 제조 방법.
  15. 제1 도전형 불순물을 가지며, 전면의 표면 거칠기가 후면의 표면 거칠기보다 큰 반도체 기판;
    상기 반도체 기판의 전면 쪽에 형성되며, 제2 도전형 불순물을 가지는 에미터층;
    상기 반도체 기판의 후면 쪽에 형성되며, 상기 제1 도전형 불순물을 가지는 후면 전계층;
    상기 반도체 기판의 전면을 패시베이션하는 제1 패시베이션 막;
    상기 반도체 기판의 후면을 패시베이션하는 제2 패시베이션 막;
    상기 에미터층과 전기적으로 연결되는 제1 전극; 및
    상기 후면 전계층과 부분적으로 전기적으로 연결되는 제2 전극
    을 포함하고,
    상기 반도체 기판의 전면이 1㎛ 이하의 표면 거칠기를 가지는 태양 전지.
  16. 제15항에 있어서,
    상기 반도체 기판의 전면이 300~600nm의 표면 거칠기를 가지는 태양 전지.
  17. 제15항에 있어서,
    상기 반도체 기판의 후면이 100nm 이하의 표면 거칠기를 가지는 태양 전지.
  18. 제15항에 있어서,
    상기 제1 도전형 불순물이 p형이고, 상기 제2 패시베이션 막은 p형 산화막을 포함하는 태양 전지.
  19. 제18항에 있어서,
    상기 p형 산화막은 희토류 산화물, 알루미늄 산화물 및 지르코늄 산화물로 이루어진 군에서 선택된 물질을 적어도 하나 포함하는 태양 전지.
  20. 제15항에 있어서,
    상기 후면 전계층은 상기 제2 패시베이션 상에 전체적으로 형성되고,
    상기 제2 전극은 상기 제2 패시베이션 막을 관통하여 상기 후면 전계층에 점 컨택되는 태양 전지.
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