[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR20120120405A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR20120120405A
KR20120120405A KR1020127023268A KR20127023268A KR20120120405A KR 20120120405 A KR20120120405 A KR 20120120405A KR 1020127023268 A KR1020127023268 A KR 1020127023268A KR 20127023268 A KR20127023268 A KR 20127023268A KR 20120120405 A KR20120120405 A KR 20120120405A
Authority
KR
South Korea
Prior art keywords
hole
polyimide film
gas
high frequency
plasma etching
Prior art date
Application number
KR1020127023268A
Other languages
English (en)
Other versions
KR101384589B1 (ko
Inventor
카츠유키 오노
유스케 히라야마
히데유키 하토
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20120120405A publication Critical patent/KR20120120405A/ko
Application granted granted Critical
Publication of KR101384589B1 publication Critical patent/KR101384589B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

홀 형상을 수직으로 하여 미세화를 도모할 수 있고, 또한 종래에 비해 공정수를 삭감할 수 있어, 생산성의 향상을 도모할 수 있는 반도체 장치의 제조 방법을 제공한다. 기판에 홀을 형성하는 홀 형성 공정과, 상기 홀 내에 폴리이미드막을 형성하는 폴리이미드막 형성 공정과, 상기 기판을, 상기 홀 내의 측벽부의 상기 폴리이미드막을 덮는 마스크를 사용하지 않고 이방성 에칭하여, 상기 홀 내의 측벽부의 상기 폴리이미드막을 남긴 채로, 상기 홀 내의 저부의 상기 폴리이미드막의 적어도 일부를 제거하여 관통시키는 플라즈마 에칭 공정과, 상기 홀 내에 도체 금속을 충전하는 도체 금속 충전 공정을 구비한 반도체 장치의 제조 방법을 제공한다.

Description

반도체 장치의 제조 방법{METHOD FOR PRODUCING SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 제조 분야에서는, 미세화에 의해 집적도를 높이는 시도가 많이 행해져 왔다. 또한, 근래에는 삼차원 실장(three-dimensional packaging)이라 불리는 반도체 장치의 적층에 의해 단위 면적당의 집적도를 높이는 시도가 활발히 행해지고 있다.
세로로 적층된 반도체 장치(칩)는, 기판을 관통하여 형성된 전극을 구비하고 있고, 이 전극을 개재하여 전기적으로 접속되도록 되어 있다. 이러한 기판을 관통하는 전극을 형성할 시에는, 기판에 천공한 홀 내에 형성한 절연막을, 홀 내의 측벽부를 남기고 저부(底部)만을 제거할 필요가 있다.
상기한 바와 같이, 홀 내에 형성한 절연막을, 홀 내의 측벽부를 남기고 저부만을 제거하는 방법으로서는, 홀 형상을 테이퍼 형상으로 하고, 기판 표면에 테이프를 부착하여, 이 테이프의 홀에 대응하는 부분에 홀의 개구 직경보다 작은 홀을 형성하고, 이 홀을 통하여 홀의 저부의 절연막을 에칭하는 방법이 알려져 있다(예를 들면, 특허 문헌 1 참조).
또한, 홀 내의 측벽부의 절연막을 포토레지스트로 덮고, 홀 내의 저부의 절연막을 에칭에 의해 제거하는 기술도 알려져 있다.
특허 문헌 1 : 국제공개 팜플렛 제2004/064159호
상술한 기판에 테이프를 부착하고, 상기 테이프의 홀에 대응하는 부분에 홀의 개구 직경보다 작은 홀을 형성하여 에칭하는 기술에서는, 홀 형상을 테이퍼 형상으로 할 필요가 있어, 수직인 홀 형상의 것에는 적용하는 것이 어렵다. 이 때문에, 미세화에 한계가 있고, 또한 테이프의 부착 또는 그 천공을 위하여 정밀도가 높은 몇 개의 공정이 필요해져, 생산성의 향상이 어렵다고 하는 문제가 있다.
또한, 홀 내의 측벽부의 절연막을 포토레지스트로 덮고, 홀 내의 저부의 절연막을 에칭에 의해 제거하는 기술에서도, 포토레지스트의 도포, 현상 등의 공정이 필요해져, 생산성의 향상이 어렵다고 하는 문제가 있다.
본 발명은, 상기 종래의 사정에 대처하여 이루어진 것으로, 홀 형상을 수직으로 하여 미세화를 도모할 수 있고, 또한 종래에 비해 공정수를 삭감할 수 있어, 생산성의 향상을 도모할 수 있는 반도체 장치의 제조 방법을 제공하고자 하는 것이다.
본 발명의 반도체 장치의 제조 방법의 일태양은, 기판에 홀을 형성하는 홀 형성 공정과, 상기 홀 내에 폴리이미드막을 형성하는 폴리이미드막 형성 공정과, 상기 기판을, 상기 홀 내의 측벽부의 상기 폴리이미드막을 덮는 마스크를 사용하지 않고 이방성(異方性) 에칭하여, 상기 홀 내의 측벽부의 상기 폴리이미드막을 남긴 채로, 상기 홀 내의 저부의 상기 폴리이미드막의 적어도 일부를 제거하여 관통시키는 플라즈마 에칭 공정과, 상기 홀 내에 도체 금속을 충전하는 도체 금속 충전 공정을 구비한 것을 특징으로 한다.
본 발명에 따르면, 홀 형상을 수직으로 하여 미세화를 도모할 수 있고, 또한 종래에 비해 공정수를 삭감할 수 있어, 생산성의 향상을 도모할 수 있는 반도체 장치의 제조 방법을 제공할 수 있다.
도 1은 본 발명의 일실시예의 공정을 설명하기 위한 도이다.
도 2는 본 발명의 일실시예에 이용하는 플라즈마 에칭 장치의 구성을 도시한 도이다.
도 3은 본 발명의 실험예의 반도체 웨이퍼의 전자 현미경 사진이다.
도 4는 본 발명의 실험예의 반도체 웨이퍼의 전자 현미경 사진이다.
이하에, 본 발명의 상세를 도면을 참조하여 실시예에 대하여 설명한다.
도 1은, 피처리 기판으로서의 반도체 웨이퍼(W)의 주요부 단면 구성을 확대하여 모식적으로 도시하여, 본 실시예의 공정을 나타낸 것이다. 또한, 도 2는 본 실시예에 따른 플라즈마 에칭 장치의 단면 개략 구성을 모식적으로 도시한 것이다.
우선, 도 2를 참조하여 플라즈마 에칭 장치의 구성에 대하여 설명한다.
플라즈마 에칭 장치는 기밀하게 구성되고, 전기적으로 접지 전위로 이루어진 처리 챔버(1)를 가지고 있다. 이 처리 챔버(1)는 원통 형상으로 이루어지고, 예를 들면 알루미늄 등으로 구성되어 있다. 처리 챔버(1) 내에는, 피처리 기판인 반도체 웨이퍼(W)를 수평으로 지지하는 재치대(載置臺)(2)가 설치되어 있다. 재치대(2)는 예를 들면 알루미늄 등으로 구성되어 있고, 하부 전극으로서의 기능을 가진다. 이 재치대(2)는, 절연판(3)을 개재하여 도체의 지지대(4)에 지지되어 있다. 또한, 재치대(2)의 상방의 외주에는 포커스 링(5)이 설치되어 있다. 또한, 재치대(2) 및 지지대(4)의 주위를 둘러싸도록, 예를 들면 석영 등으로 이루어지는 원통 형상의 내벽 부재(3a)가 설치되어 있다.
재치대(2)에는, 제 1 정합기(11a)를 개재하여 제 1 RF 전원(10a)이 접속되고, 또한 제 2 정합기(11b)를 개재하여 제 2 RF 전원(10b)이 접속되어 있다. 제 1 RF 전원(10a)은 플라즈마 발생용의 것이며, 이 제 1 RF 전원(10a)으로부터는 소정 주파수(27 MHz 이상, 예를 들면 100 MHz)의 고주파 전력이 재치대(2)로 공급되도록 되어 있다. 또한 제 2 RF 전원(10b)은, 이온 인입용(바이어스용)의 것이며, 이 제 2 RF 전원(10b)으로부터는 제 1 RF 전원(10a)보다 낮은 소정 주파수(13.56 MHz 이하, 예를 들면 13.56 MHz)의 고주파 전력이 재치대(2)로 공급되도록 되어 있다. 한편 재치대(2)의 상방에는, 재치대(2)와 평행하게 대향하도록 상부 전극으로서의 기능을 가지는 샤워 헤드(16)가 설치되어 있고, 샤워 헤드(16)와 재치대(2)는 한 쌍의 전극(상부 전극과 하부 전극)으로서 기능하도록 되어 있다.
재치대(2)의 상면에는 반도체 웨이퍼(W)를 정전 흡착하기 위한 정전 척(6)이 설치되어 있다. 이 정전 척(6)은, 절연체(6b)의 사이에 전극(6a)을 개재시켜 구성되어 있고, 전극(6a)에는 직류 전원(12)이 접속되어 있다. 그리고, 전극(6a)에 직류 전원(12)으로부터 직류 전압이 인가됨으로써, 쿨롱력에 의해 반도체 웨이퍼(W)가 흡착되도록 구성되어 있다.
지지대(4)의 내부에는 냉매 유로(4a)가 형성되어 있고, 냉매 유로(4a)에는 냉매 입구 배관(4b), 냉매 출구 배관(4c)이 접속되어 있다. 그리고, 냉매 유로(4a) 내에 적당한 냉매, 예를 들면 냉각수 등을 순환시킴으로써, 지지대(4) 및 재치대(2)를 소정의 온도로 제어 가능하게 되어 있다. 또한, 재치대(2) 등을 관통하도록, 반도체 웨이퍼(W)의 이면측으로 헬륨 가스 등의 냉열 전달용 가스(백 사이드 가스)를 공급하기 위한 백 사이드 가스 공급 배관(30)이 형성되어 있고, 이 백 사이드 가스 공급 배관(30)은, 도시하지 않은 백 사이드 가스 공급원에 접속되어 있다. 이들 구성에 의해, 재치대(2)의 상면에 정전 척(6)에 의해 흡착 보지(保持)된 반도체 웨이퍼(W)를 소정의 온도로 제어 가능하게 되어 있다.
상기한 샤워 헤드(16)는 처리 챔버(1)의 천벽(天壁) 부분에 설치되어 있다. 샤워 헤드(16)는, 본체부(16a)와 전극판을 이루는 상부 천판(天板)(16b)을 구비하고 있고, 절연성 부재(45)를 개재하여 처리 챔버(1)의 상부에 지지되어 있다. 본체부(16a)는, 도전성 재료 예를 들면 표면이 양극 산화 처리된 알루미늄으로 이루어지고, 그 하부에 상부 천판(16b)을 착탈 가능하게 지지할 수 있도록 구성되어 있다.
본체부(16a)의 내부에는 가스 확산실(16c)이 설치되고, 이 가스 확산실(16c)의 하부에 위치하도록, 본체부(16a)의 저부에는 다수의 가스 통류홀(16d)이 형성되어 있다. 또한 상부 천판(16b)에는, 당해 상부 천판(16b)을 두께 방향으로 관통하도록 가스 도입홀(16e)이, 상기한 가스 통류홀(16d)과 겹치도록 형성되어 있다. 이러한 구성에 의해, 가스 확산실(16c)로 공급된 처리 가스는, 가스 통류홀(16d) 및 가스 도입홀(16e)을 거쳐 처리 챔버(1) 내로 샤워 형상으로 분산되어 공급되도록 되어 있다. 또한 본체부(16a) 등에는, 냉매를 순환시키기 위한 도시하지 않은 배관이 형성되어 있고, 플라즈마 에칭 처리 중에 샤워 헤드(16)를 원하는 온도로 냉각할 수 있도록 되어 있다.
상기한 본체부(16a)에는 가스 확산실(16c)로 처리 가스를 도입하기 위한 가스 도입구(16f)가 형성되어 있다. 이 가스 도입구(16f)에는 가스 공급 배관(15a)이 접속되어 있고, 이 가스 공급 배관(15a)의 타단에는, 에칭용의 처리 가스를 공급하는 처리 가스 공급원(15)이 접속되어 있다. 가스 공급 배관(15a)에는, 상류측으로부터 차례로 매스 플로우 콘트롤러(MFC)(15b) 및 개폐 밸브(V1)가 설치되어 있다. 그리고, 처리 가스 공급원(15)으로부터 플라즈마 에칭을 위한 처리 가스가, 가스 공급 배관(15a)을 거쳐 가스 확산실(16c)로 공급되고, 이 가스 확산실(16c)로부터, 가스 통류홀(16d) 및 가스 도입홀(16e)을 거쳐 처리 챔버(1) 내로 샤워 형상으로 분산되어 공급된다.
상기한 상부 전극으로서의 샤워 헤드(16)에는, 로우 패스 필터(LPF)(51)를 개재하여 가변 직류 전원(52)이 전기적으로 접속되어 있다. 이 가변 직류 전원(52)은, 온?오프 스위치(53)에 의해 급전의 온?오프가 가능하게 되어 있다. 가변 직류 전원(52)의 전류?전압 및 온?오프 스위치(53)의 온?오프는, 후술하는 제어부(60)에 의해 제어되도록 되어 있다. 또한, 후술하는 바와 같이, 제 1 RF 전원(10a), 제 2 RF 전원(10b)으로부터 고주파가 재치대(2)에 인가되어 처리 공간에 플라즈마가 발생할 시에는, 필요에 따라 제어부(60)에 의해 온?오프 스위치(53)가 온으로 되고, 상부 전극으로서의 샤워 헤드(16)에 소정의 직류 전압이 인가된다.
처리 챔버(1)의 측벽으로부터 샤워 헤드(16)의 높이 위치보다 상방으로 연장되도록 원통 형상의 접지 도체(1a)가 설치되어 있다. 이 원통 형상의 접지 도체(1a)는 그 상부에 천벽을 가지고 있다.
처리 챔버(1)의 저부에는 배기구(71)가 형성되어 있고, 이 배기구(71)에는 배기관(72)을 개재하여 배기 장치(73)가 접속되어 있다. 배기 장치(73)는 진공 펌프를 가지고 있고, 이 진공 펌프를 작동시킴으로써 처리 챔버(1) 내를 소정의 진공도까지 감압할 수 있도록 되어 있다. 한편, 처리 챔버(1)의 측벽에는 반도체 웨이퍼(W)의 반입출구(74)가 형성되어 있고, 이 반입출구(74)에는 당해 반입출구(74)를 개폐하는 게이트 밸브(75)가 설치되어 있다.
도면 중 76, 77은 착탈 가능하게 이루어진 퇴적물 실드이다. 퇴적물 실드(76)는 처리 챔버(1)의 내벽면을 따라 설치되고, 처리 챔버(1)에 에칭 부생물(퇴적물)이 부착되는 것을 방지하는 역할을 가지고, 이 퇴적물 실드(76)의 반도체 웨이퍼(W)와 대략 동일한 높이 위치에는, 그라운드에 DC적으로 접속된 도전성 부재(GND 블록)(79)가 설치되어 있고, 이에 의해 이상 방전이 방지된다.
상기 구성의 플라즈마 에칭 장치는, 제어부(60)에 의해 그 동작이 통괄적으로 제어된다. 이 제어부(60)에는, CPU를 구비하고 플라즈마 에칭 장치의 각 부를 제어하는 프로세스 콘트롤러(61)와, 유저 인터페이스(62)와, 기억부(63)가 설치되어 있다.
유저 인터페이스(62)는, 공정 관리자가 플라즈마 에칭 장치를 관리하기 위하여 커맨드의 입력 조작을 행하는 키보드 및 플라즈마 에칭 장치의 가동 상황을 가시화하여 표시하는 디스플레이 등으로 구성되어 있다.
기억부(63)에는, 플라즈마 에칭 장치에서 실행되는 각종 처리를 프로세스 콘트롤러(61)의 제어로 실현하기 위한 제어 프로그램(소프트웨어) 또는 처리 조건 데이터 등이 기억된 레시피가 저장되어 있다. 그리고, 필요에 따라, 유저 인터페이스(62)로부터의 지시 등으로 임의의 레시피를 기억부(63)로부터 호출하여 프로세스 콘트롤러(61)에 실행시킴으로써, 프로세스 콘트롤러(61)의 제어 하에서 플라즈마 에칭 장치에서의 원하는 처리가 행해진다. 또한, 제어 프로그램 및 처리 조건 데이터 등의 레시피는, 컴퓨터로 판독 가능한 컴퓨터 기록 매체(예를 들면, 하드 디스크, CD, 플렉서블 디스크, 반도체 메모리 등) 등에 저장된 상태의 것을 이용하거나, 혹은 다른 장치로부터, 예를 들면 전용 회선을 통하여 수시 전송시켜 온라인으로 이용하는 것도 가능하다.
이와 같이 구성된 플라즈마 에칭 장치에서, 반도체 웨이퍼(W)에 형성된 후술하는 홀 내 저부의 폴리이미드막 등을 플라즈마 에칭하는 순서에 대하여 설명한다. 우선, 게이트 밸브(75)가 열리고, 반도체 웨이퍼(W)가 도시하지 않은 반송 로봇 등에 의해 도시하지 않은 로드록실을 거쳐 반입출구(74)로부터 처리 챔버(1) 내로 반입되고, 재치대(2) 상에 재치된다. 이 후, 반송 로봇을 처리 챔버(1) 밖으로 퇴피시키고, 게이트 밸브(75)를 닫는다. 그리고, 배기 장치(73)의 진공 펌프에 의해 배기구(71)를 통하여 처리 챔버(1) 내가 배기된다.
처리 챔버(1) 내가 소정의 진공도가 된 후, 처리 챔버(1) 내에는 처리 가스 공급원(15)으로부터 소정의 처리 가스(에칭 가스)가 도입되고, 처리 챔버(1) 내가 소정의 압력으로 보지되고, 이 상태에서 제 1 RF 전원(10a)으로부터 재치대(2)로, 주파수가 예를 들면 100 MHz인 고주파 전력이 공급된다. 또한, 제 2 RF 전원(10b)으로부터는, 이온 인입을 위하여, 재치대(2)로 주파수가 예를 들면 13.56 MHz인 고주파 전력(바이어스용)이 공급된다. 이 때, 직류 전원(12)으로부터 정전 척(6)의 전극(6a)에 소정의 직류 전압이 인가되고, 반도체 웨이퍼(W)는 쿨롱력에 의해 흡착된다.
이 경우에, 상술한 바와 같이 하여, 하부 전극인 재치대(2)에 고주파 전력이 인가됨으로써, 상부 전극인 샤워 헤드(16)와 하부 전극인 재치대(2)의 사이에는 전계가 형성된다. 반도체 웨이퍼(W)가 존재하는 처리 공간에는 방전이 발생하고, 이에 의해 형성된 처리 가스의 플라즈마에 의해, 반도체 웨이퍼(W)에 형성된 폴리이미드막이 RIE에 의해 이방성 에칭 처리된다.
그리고, 상기한 에칭 처리가 종료되면, 고주파 전력의 공급, 직류 전압의 공급 및 처리 가스의 공급이 정지되고, 상기한 순서와는 반대의 순서로 반도체 웨이퍼(W)가 처리 챔버(1) 내로부터 반출된다.
이어서, 도 1을 참조하여 반도체 장치의 제조 방법의 일실시예에 대하여 설명한다. 도 1에 도시한 반도체 웨이퍼(W)는, 실리콘제의 반도체 웨이퍼(W)에 반도체 회로를 형성한 후, 이면측으로부터 그라인딩에 의해 박화 처리를 행한 것이다. 이 반도체 웨이퍼(W)를 트레이 등에 임시 접합을 행한 후, 이면측을 위로 향하게 하여 소정의 리소그래피 공정을 행하여, 도 1의 (a)에 도시한 바와 같이, 반도체 웨이퍼(W)를 관통하여 배선부(전극 패드)(100)로 통하는 홀(101)을 형성한다.
이 홀(101)은, 측벽 형상이 대략 수직으로 되어 있고, 도면 중에 도시한 바와 같이, 종단면에서의 저면으로부터 수평 방향으로 연장된 가상 선과 측벽이 이루는 각도(θ)가 88° ~ 90°의 범위가 되는 형상으로 되어 있다. 이와 같이, 본 실시예에서는 측벽이 대략 수직의 형상으로 되어 있으므로, 소경의 홀을 고밀도로 형성할 수 있고, 반도체 장치의 미세화에 따른 고집적화를 도모할 수 있다.
이어서 도 1의 (b)에 도시한 바와 같이, 홀(101)의 저부(101a) 및 측벽부(101b)를 포함하여, 반도체 웨이퍼(W)의 표면에 절연막으로서의 폴리이미드막(102)을 형성한다. 이 폴리이미드막(102)은, 예를 들면 증착 중합에 의해 형성할 수 있다. 폴리이미드막(102)을 증착 중합에 의해 형성할 경우, 예를 들면 PMDA 및 ODA를 모노머 원료로서 반도체 웨이퍼(W) 상에서 공증착 중합 반응을 일으킴으로써, 반도체 웨이퍼(W) 상에 균일한 폴리이미드막(102)을 형성할 수 있다. 또한, 폴리이미드 원료 용액을 도포하여 폴리이미드막을 형성하면, 홀(101) 내가 충전되도록 폴리이미드막이 형성되기 때문에, 바람직하지 않다.
이어서, 도 1의 (c)에 도시한 바와 같이, 홀(101)의 측벽부(101b)에 형성된 폴리이미드막(102)을 남기고, 홀(101)의 저부(101a)에 형성된 폴리이미드막(102)만을 플라즈마 에칭하여 제거한다. 또한, 반도체 웨이퍼(W)의 이면(도 1의 상측면)에 절연막을 남기고자 할 경우에는, 예를 들면 이 부분의 폴리이미드막(102)을 홀(101)의 저부(101a)에 형성된 폴리이미드막(102)보다 두껍게 하거나, 에칭 시에 마스크함으로써 남길 수 있다.
상기한 플라즈마 에칭은, 예를 들면 RIE(Reactive Ion Etching)를 이용한 이방성 에칭에 의해 행할 수 있다. 이 플라즈마 에칭은, 도 2에 도시한 플라즈마 에칭 장치를 이용하고, 예를 들면 다음과 같은 조건의 플라즈마 에칭에 의해 행할 수 있다.
압력 : 3.33 Pa(25 mTorr)
에칭 가스 : O2 / Ar / CF4 = 20 / 200 / 100 sccm
고주파 전력(100 MHz / 13.56 MHz) : 400 W / 600 W
상기한 플라즈마 에칭 가스로는, 불소를 포함하는 가스와 불활성 가스와 산소 가스의 혼합 가스로 이루어지고, 불소를 포함하는 가스의 유량이 산소 가스의 유량보다 많은 에칭 가스를 사용하는 것이 바람직하다. 이에 의해, 불소 이온에 의한 이방성을 높인 에칭을 행할 수 있다. 또한, 불소를 포함하는 가스로서는 상기한 CF4 가스를 적합하게 사용할 수 있지만, 다른 불화 탄소계 가스를 이용해도 된다.
이어서, 도 1의 (d)에 도시한 바와 같이, 홀(101)의 내부에, 도금 등에 의해 도전성의 금속(103)을 매립하여, 배선부(100)와 전기적으로 도통한 웨이퍼(W)를 관통하는 전극을 형성한다.
도 3, 4에, 실험예의 반도체 웨이퍼(W)의 주요부를 촬영한 전자 현미경 사진을 나타낸다. 도 3은, 상기한 바와 같이 반도체 웨이퍼(W) 상에 증착 중합에 의해 폴리이미드막을 형성한 상태를 나타내고 있다. 이 실험예에서의, 각 부의 폴리이미드막의 막 두께를 측정한 결과, 도 3 중의 상측면의 막 두께가 845 nm, 홀의 측벽 부분의 막 두께가 839 nm, 홀의 저부의 막 두께가 889 nm의 막 두께였다.
도 4는, 도 2에 도시한 플라즈마 에칭 장치에 의해, 상기한 에칭 조건에서 홀의 저부의 폴리이미드막을 에칭한 상태를 나타내고 있고, 도 4의 (a)는 홀의 전체, 도 4의 (b)는 홀의 개구부 부근, 도 4의 (c)는 홀의 저부 부근의 상태를 나타내고 있다. 이들 전자 현미경 사진에 나타난 바와 같이, 홀의 측벽 부분의 폴리이미드막을 남긴 상태에서, 홀의 저부의 폴리이미드막을 제거할 수 있었다.
이상과 같이, 본 실시예 및 실험예에서는, 홀(101)을 측벽 형상이 대략 수직으로 이루어진 형상으로 할 수 있고, 또한 포토레지스트층으로 이루어지는 마스크를 형성하거나, 테이프를 부착하여 이 테이프의 홀에 대응하는 위치에 홀을 천공하는 등의 공정을 필요로 하지 않고, RIE에 의한 플라즈마 에칭에 의해, 홀(101)의 측벽부인 101b에 형성된 폴리이미드막(102)을 남기고, 홀(101)의 저부(101a)에 형성된 폴리이미드막(102)만을 에칭하여 제거할 수 있다. 이에 의해, 삼차원 실장 형상의 반도체 장치를 종래에 비해 적은 공정으로 제조할 수 있어, 생산성의 향상을 도모할 수 있다.
또한, 본원 발명은, 상기한 실시예에 한정되지 않고, 각종의 변형이 가능한것은 물론이다. 예를 들면, 플라즈마 에칭 장치는, 하부 전극에 2 종류의 고주파 전력을 인가하는 하부 2 주파 인가형의 플라즈마 에칭 장치에 한정되지 않고, 예를 들면 상하부 2 주파 인가형의 플라즈마 에칭 장치, 또는 하부 1 주파 인가형의 플라즈마 에칭 장치 등도 사용할 수 있다.
100 : 배선부
101 : 홀
101a : 저부
101b : 측벽부
102 : 폴리이미드막
103 : 도전성의 금속
W : 반도체 웨이퍼

Claims (13)

  1. 기판에 홀을 형성하는 홀 형성 공정과,
    상기 홀 내에 폴리이미드막을 형성하는 폴리이미드막 형성 공정과,
    상기 기판을, 상기 홀 내의 측벽부의 상기 폴리이미드막을 덮는 마스크를 사용하지 않고 이방성(異方性) 에칭하여, 상기 홀 내의 측벽부의 상기 폴리이미드막을 남긴 채로, 상기 홀 내의 저부(底部)의 상기 폴리이미드막의 적어도 일부를 제거하여 관통시키는 플라즈마 에칭 공정과,
    상기 홀 내에 도체 금속을 충전하는 도체 금속 충전 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 플라즈마 에칭 공정은,
    상기 기판을 재치(載置)하는 재치대를 겸한 하부 전극과, 상기 하부 전극에 대향하도록 배치된 상부 전극과의 사이에 고주파 전력을 인가하는 플라즈마 에칭 장치를 이용하고,
    불소를 포함하는 가스와 불활성 가스와 산소 가스의 혼합 가스로 이루어지고, 상기 불소를 포함하는 가스의 유량이 상기 산소 가스의 유량보다 많은 에칭 가스를 사용하고,
    상기 하부 전극에 이온 인입용의 바이어스를 인가한 이방성 에칭에 의해 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 불소를 포함하는 가스는 CF4이며, 불활성 가스는 Ar인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 하부 전극에, 제 1 고주파 전력과, 상기 제 1 고주파 전력보다 주파수가 낮은 이온 인입용의 제 2 고주파 전력을 인가하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 폴리이미드막은 증착 중합에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 홀의 저부는 배선부인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 홀의 측벽은 수직인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 기판에 홀을 형성하는 홀 형성 공정과,
    상기 홀 내에 폴리이미드막을 형성하는 폴리이미드막 형성 공정과,
    상기 기판을, 상기 홀 내의 측벽부의 상기 폴리이미드막을 덮는 마스크를 사용하지 않고 이방성 에칭하여, 상기 홀 내의 측벽부의 상기 폴리이미드막을 남긴 채로 상기 홀 내의 저부의 상기 폴리이미드막의 적어도 일부를 제거하여 관통시키는 플라즈마 에칭 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 플라즈마 에칭 공정은,
    상기 기판을 재치하는 재치대를 겸한 하부 전극과, 상기 하부 전극에 대향하도록 배치된 상부 전극과의 사이에 고주파 전력을 인가하는 플라즈마 에칭 장치를 이용하고,
    불소를 포함하는 가스와 불활성 가스와 산소 가스의 혼합 가스로 이루어지고, 상기 불소를 포함하는 가스의 유량이 상기 산소 가스의 유량보다 많은 에칭 가스를 사용하고,
    상기 하부 전극에 이온 인입용의 바이어스를 인가한 이방성 에칭에 의해 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 불소를 포함하는 가스는 CF4이며, 불활성 가스는 Ar인 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 하부 전극에, 제 1 고주파 전력과, 상기 제 1 고주파 전력보다 주파수가 낮은 이온 인입용의 제 2 고주파 전력을 인가하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 8 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 폴리이미드막은 증착 중합에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 8 항에 있어서,
    상기 홀의 측벽은 수직인 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020127023268A 2010-03-05 2011-03-04 반도체 장치의 제조 방법 KR101384589B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2010-049833 2010-03-05
JP2010049833A JP5373669B2 (ja) 2010-03-05 2010-03-05 半導体装置の製造方法
PCT/JP2011/001280 WO2011108280A1 (ja) 2010-03-05 2011-03-04 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR20120120405A true KR20120120405A (ko) 2012-11-01
KR101384589B1 KR101384589B1 (ko) 2014-04-11

Family

ID=44541949

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020127023268A KR101384589B1 (ko) 2010-03-05 2011-03-04 반도체 장치의 제조 방법

Country Status (5)

Country Link
US (1) US8664117B2 (ko)
JP (1) JP5373669B2 (ko)
KR (1) KR101384589B1 (ko)
CN (1) CN103155115B (ko)
WO (1) WO2011108280A1 (ko)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI529808B (zh) 2010-06-10 2016-04-11 Ａｓｍ國際股份有限公司 使膜選擇性沈積於基板上的方法
US9112003B2 (en) 2011-12-09 2015-08-18 Asm International N.V. Selective formation of metallic films on metallic surfaces
JP5862459B2 (ja) * 2012-05-28 2016-02-16 東京エレクトロン株式会社 成膜方法
JP5966618B2 (ja) * 2012-05-28 2016-08-10 東京エレクトロン株式会社 成膜方法
TWI686499B (zh) 2014-02-04 2020-03-01 荷蘭商Ａｓｍ Ｉｐ控股公司 金屬、金屬氧化物與介電質的選擇性沉積
US10047435B2 (en) 2014-04-16 2018-08-14 Asm Ip Holding B.V. Dual selective deposition
CN105428306B (zh) * 2014-09-04 2018-11-06 北京北方华创微电子装备有限公司 一种通孔底部阻挡层的刻蚀方法
CN104505366A (zh) * 2014-10-21 2015-04-08 华天科技（昆山）电子有限公司 防止硅通深孔侧壁刻蚀的底部刻蚀方法
US9490145B2 (en) 2015-02-23 2016-11-08 Asm Ip Holding B.V. Removal of surface passivation
US10428421B2 (en) 2015-08-03 2019-10-01 Asm Ip Holding B.V. Selective deposition on metal or metallic surfaces relative to dielectric surfaces
US10566185B2 (en) 2015-08-05 2020-02-18 Asm Ip Holding B.V. Selective deposition of aluminum and nitrogen containing material
US10121699B2 (en) 2015-08-05 2018-11-06 Asm Ip Holding B.V. Selective deposition of aluminum and nitrogen containing material
US10343186B2 (en) 2015-10-09 2019-07-09 Asm Ip Holding B.V. Vapor phase deposition of organic films
US10695794B2 (en) 2015-10-09 2020-06-30 Asm Ip Holding B.V. Vapor phase deposition of organic films
US10814349B2 (en) 2015-10-09 2020-10-27 Asm Ip Holding B.V. Vapor phase deposition of organic films
US9981286B2 (en) 2016-03-08 2018-05-29 Asm Ip Holding B.V. Selective formation of metal silicides
US10204782B2 (en) 2016-04-18 2019-02-12 Imec Vzw Combined anneal and selective deposition process
WO2017184357A1 (en) 2016-04-18 2017-10-26 Asm Ip Holding B.V. Method of forming a directed self-assembled layer on a substrate
US11081342B2 (en) 2016-05-05 2021-08-03 Asm Ip Holding B.V. Selective deposition using hydrophobic precursors
US10373820B2 (en) 2016-06-01 2019-08-06 Asm Ip Holding B.V. Deposition of organic films
US10453701B2 (en) 2016-06-01 2019-10-22 Asm Ip Holding B.V. Deposition of organic films
US9803277B1 (en) 2016-06-08 2017-10-31 Asm Ip Holding B.V. Reaction chamber passivation and selective deposition of metallic films
US10014212B2 (en) 2016-06-08 2018-07-03 Asm Ip Holding B.V. Selective deposition of metallic films
US11430656B2 (en) 2016-11-29 2022-08-30 Asm Ip Holding B.V. Deposition of oxide thin films
US11094535B2 (en) 2017-02-14 2021-08-17 Asm Ip Holding B.V. Selective passivation and selective deposition
JP2018170363A (ja) 2017-03-29 2018-11-01 東芝メモリ株式会社 半導体装置の製造方法及び半導体装置
US11501965B2 (en) 2017-05-05 2022-11-15 Asm Ip Holding B.V. Plasma enhanced deposition processes for controlled formation of metal oxide thin films
KR102684628B1 (ko) 2017-05-16 2024-07-15 에이에스엠 아이피 홀딩 비.브이. 유전체 상에 옥사이드의 선택적 peald
US10900120B2 (en) 2017-07-14 2021-01-26 Asm Ip Holding B.V. Passivation against vapor deposition
KR102487054B1 (ko) 2017-11-28 2023-01-13 삼성전자주식회사 식각 방법 및 반도체 장치의 제조 방법
JP7146690B2 (ja) 2018-05-02 2022-10-04 エーエスエム アイピー ホールディング ビー．ブイ． 堆積および除去を使用した選択的層形成
JP2020056104A (ja) 2018-10-02 2020-04-09 エーエスエム アイピー ホールディング ビー．ブイ． 選択的パッシベーションおよび選択的堆積
US11965238B2 (en) 2019-04-12 2024-04-23 Asm Ip Holding B.V. Selective deposition of metal oxides on metal surfaces
US11139163B2 (en) 2019-10-31 2021-10-05 Asm Ip Holding B.V. Selective deposition of SiOC thin films
TW202140833A (zh) 2020-03-30 2021-11-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 相對於金屬表面在介電表面上之氧化矽的選擇性沉積
TW202204658A (zh) 2020-03-30 2022-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 在兩不同表面上同時選擇性沉積兩不同材料
TW202140832A (zh) 2020-03-30 2021-11-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 氧化矽在金屬表面上之選擇性沉積

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920004541B1 (ko) * 1989-05-30 1992-06-08 현대전자산업 주식회사 반도체 소자에서 식각베리어층을 사용한 콘택홀 형성방법
JP3637725B2 (ja) * 1997-04-16 2005-04-13 ソニー株式会社 半導体装置の製造方法
JPH1126438A (ja) * 1997-07-08 1999-01-29 Fujitsu Ltd アッシング方法
JPH1131678A (ja) * 1997-07-10 1999-02-02 Sony Corp 半導体装置の製造方法
US6833079B1 (en) 2000-02-17 2004-12-21 Applied Materials Inc. Method of etching a shaped cavity
WO2004064159A1 (ja) 2003-01-15 2004-07-29 Fujitsu Limited 半導体装置及び三次元実装半導体装置、並びに半導体装置の製造方法
JP4652140B2 (ja) * 2005-06-21 2011-03-16 東京エレクトロン株式会社 プラズマエッチング方法、制御プログラム、コンピュータ記憶媒体
JP2008153275A (ja) * 2006-12-14 2008-07-03 Canon Inc 半導体基板およびその製造方法
US8614151B2 (en) * 2008-01-04 2013-12-24 Micron Technology, Inc. Method of etching a high aspect ratio contact
JP5213496B2 (ja) * 2008-03-31 2013-06-19 東京エレクトロン株式会社 プラズマエッチング方法及びコンピュータ読み取り可能な記憶媒体

Also Published As

Publication number Publication date
JP5373669B2 (ja) 2013-12-18
US8664117B2 (en) 2014-03-04
CN103155115A (zh) 2013-06-12
WO2011108280A1 (ja) 2011-09-09
JP2011187583A (ja) 2011-09-22
US20130052821A1 (en) 2013-02-28
CN103155115B (zh) 2016-04-13
KR101384589B1 (ko) 2014-04-11

Similar Documents

Publication Publication Date Title
KR101384589B1 (ko) 반도체 장치의 제조 방법
JP6001529B2 (ja) プラズマエッチング装置及びプラズマエッチング方法
KR101677239B1 (ko) 플라즈마 처리 장치 및 플라즈마 처리 방법
US20090221148A1 (en) Plasma etching method, plasma etching apparatus and computer-readable storage medium
JP6055783B2 (ja) 基板載置台及びプラズマ処理装置
JP4877747B2 (ja) プラズマエッチング方法
JP4912907B2 (ja) プラズマエッチング方法及びプラズマエッチング装置
US20140134847A1 (en) Plasma etching method and plasma etching apparatus
US20070187363A1 (en) Substrate processing apparatus and substrate processing method
US20100224587A1 (en) Plasma etching method, plasma etching apparatus and computer-readable storage medium
JP6017928B2 (ja) プラズマエッチング方法及びプラズマエッチング装置
US20090203218A1 (en) Plasma etching method and computer-readable storage medium
JP2011192718A (ja) プラズマエッチング方法、プラズマエッチング装置及びコンピュータ記憶媒体
WO2013051282A1 (ja) 半導体装置の製造方法
JP2007005377A (ja) プラズマエッチング方法、制御プログラム、コンピュータ記憶媒体及びプラズマエッチング装置
US8268721B2 (en) Semiconductor device and semiconductor device manufacturing method
JP5804978B2 (ja) プラズマエッチング方法及びコンピュータ記録媒体
JP5047644B2 (ja) プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体
JP2008181996A (ja) 半導体装置の製造方法、半導体装置の製造装置、制御プログラム及びコンピュータ記憶媒体
JP2007251044A (ja) プラズマエッチング方法、プラズマエッチング装置及びコンピュータ記憶媒体

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170302

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180316

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190318

Year of fee payment: 6