[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

WO2011108280A1 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
WO2011108280A1
WO2011108280A1 PCT/JP2011/001280 JP2011001280W WO2011108280A1 WO 2011108280 A1 WO2011108280 A1 WO 2011108280A1 JP 2011001280 W JP2011001280 W JP 2011001280W WO 2011108280 A1 WO2011108280 A1 WO 2011108280A1
Authority
WO
WIPO (PCT)
Prior art keywords
hole
semiconductor device
manufacturing
polyimide film
gas
Prior art date
Application number
PCT/JP2011/001280
Other languages
English (en)
French (fr)
Inventor
勝之 小野
祐介 平山
秀幸 羽藤
Original Assignee
東京エレクトロン株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 東京エレクトロン株式会社 filed Critical 東京エレクトロン株式会社
Priority to KR1020127023268A priority Critical patent/KR101384589B1/ko
Priority to US13/582,536 priority patent/US8664117B2/en
Priority to CN201180012663.XA priority patent/CN103155115B/zh
Publication of WO2011108280A1 publication Critical patent/WO2011108280A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device.
  • the vertically stacked semiconductor device includes an electrode formed through the substrate, and is electrically connected via the electrode.
  • an electrode formed through the substrate, and is electrically connected via the electrode.
  • the hole shape is tapered, and a tape is attached to the substrate surface.
  • a method is known in which a hole smaller than the opening diameter of the hole is formed in a portion corresponding to the hole, and the insulating film at the bottom of the hole is etched through the hole (see, for example, Patent Document 1).
  • the present invention has been made in response to the above-described conventional circumstances, and can be miniaturized by making the hole shape vertical, and the number of processes can be reduced as compared with the conventional case, thereby improving productivity.
  • An object of the present invention is to provide a method for manufacturing a semiconductor device.
  • One aspect of the method for manufacturing a semiconductor device of the present invention includes a hole forming step of forming a hole in a substrate, a polyimide film forming step of forming a polyimide film in the hole, and the substrate on a side wall portion in the hole. Perform anisotropic etching without using a mask covering the polyimide film, and remove at least a part of the polyimide film at the bottom in the hole while leaving the polyimide film on the side wall in the hole.
  • a plasma etching step for penetrating and a conductor metal filling step for filling the hole with a conductor metal are provided.
  • a method for manufacturing a semiconductor device which can be miniaturized by making the hole shape vertical, can reduce the number of steps as compared with the prior art, and can improve productivity. be able to.
  • the figure for demonstrating the process of one Embodiment of this invention The figure which shows the structure of the plasma etching apparatus used for one Embodiment of this invention.
  • the electron micrograph of the semiconductor wafer of the Example of this invention The electron micrograph of the semiconductor wafer of the Example of this invention.
  • FIG. 1 schematically shows an enlarged cross-sectional configuration of a main part of a semiconductor wafer W as a substrate to be processed, and shows the process of this embodiment.
  • FIG. 2 schematically shows a schematic cross-sectional configuration of the plasma etching apparatus according to the present embodiment.
  • the plasma etching apparatus has a processing chamber 1 which is airtight and electrically grounded.
  • the processing chamber 1 has a cylindrical shape and is made of, for example, aluminum.
  • a mounting table 2 that horizontally supports a semiconductor wafer W as a substrate to be processed is provided.
  • the mounting table 2 is made of, for example, aluminum and has a function as a lower electrode.
  • the mounting table 2 is supported by a conductor support 4 via an insulating plate 3.
  • a focus ring 5 is provided on the outer periphery above the mounting table 2.
  • a cylindrical inner wall member 3 a made of, for example, quartz is provided so as to surround the periphery of the mounting table 2 and the support table 4.
  • the mounting table 2 is connected to a first RF power source 10a via a first matching unit 11a, and to a second RF power source 10b via a second matching unit 11b.
  • the first RF power supply 10a is for generating plasma, and high-frequency power of a predetermined frequency (27 MHz or more, for example, 100 MHz) is supplied to the mounting table 2 from the first RF power supply 10a.
  • the second RF power supply 10b is for ion attraction (bias), and the second RF power supply 10b has a predetermined frequency (13.56 MHz or less, for example, 13.5 MHz or lower) than that of the first RF power supply 10a. 56 MHz) is supplied to the mounting table 2.
  • a shower head 16 having a function as an upper electrode is provided above the mounting table 2 so as to face the mounting table 2 in parallel.
  • the shower head 16 and the mounting table 2 have a pair of electrodes ( Upper electrode and lower electrode).
  • An electrostatic chuck 6 for electrostatically adsorbing the semiconductor wafer W is provided on the upper surface of the mounting table 2.
  • the electrostatic chuck 6 is configured by interposing an electrode 6a between insulators 6b, and a DC power source 12 is connected to the electrode 6a.
  • a DC power source 12 is connected to the electrode 6a.
  • a refrigerant flow path 4a is formed inside the support base 4, and a refrigerant inlet pipe 4b and a refrigerant outlet pipe 4c are connected to the refrigerant flow path 4a.
  • the support 4 and the mounting table 2 can be controlled to a predetermined temperature by circulating an appropriate refrigerant, such as cooling water, in the refrigerant flow path 4a.
  • a backside gas supply pipe 30 for supplying a cooling heat transfer gas (backside gas) such as helium gas is provided on the back side of the semiconductor wafer W so as to penetrate the mounting table 2 and the like.
  • the backside gas supply pipe 30 is connected to a backside gas supply source (not shown).
  • the above-described shower head 16 is provided on the top wall portion of the processing chamber 1.
  • the shower head 16 includes a main body portion 16 a and an upper top plate 16 b that forms an electrode plate, and is supported on the upper portion of the processing chamber 1 via an insulating member 45.
  • the main body portion 16a is made of a conductive material, for example, aluminum whose surface is anodized, and is configured so that the upper top plate 16b can be detachably supported at the lower portion thereof.
  • a gas diffusion chamber 16c is provided inside the main body 16a, and a number of gas flow holes 16d are formed at the bottom of the main body 16a so as to be positioned below the gas diffusion chamber 16c. Further, the upper top plate 16b is provided with a gas introduction hole 16e so as to penetrate the upper top plate 16b in the thickness direction so as to overlap the above-described gas flow hole 16d. With such a configuration, the processing gas supplied to the gas diffusion chamber 16c is dispersed and supplied into the processing chamber 1 through the gas flow hole 16d and the gas introduction hole 16e. .
  • the main body 16a and the like are provided with a pipe (not shown) for circulating the refrigerant so that the shower head 16 can be cooled to a desired temperature during the plasma etching process.
  • a gas inlet 16f for introducing the processing gas into the gas diffusion chamber 16c is formed in the main body 16a.
  • a gas supply pipe 15a is connected to the gas introduction port 16f, and a processing gas supply source 15 for supplying a processing gas for etching is connected to the other end of the gas supply pipe 15a.
  • the gas supply pipe 15a is provided with a mass flow controller (MFC) 15b and an on-off valve V1 in order from the upstream side.
  • MFC mass flow controller
  • V1 on-off valve
  • a variable DC power source 52 is electrically connected to the shower head 16 as the upper electrode through a low-pass filter (LPF) 51.
  • the variable DC power supply 52 can be turned on / off by an on / off switch 53.
  • the current / voltage of the variable DC power supply 52 and the on / off of the on / off switch 53 are controlled by a control unit 60 described later.
  • the control unit 60 turns on as necessary.
  • the off switch 53 is turned on, and a predetermined DC voltage is applied to the shower head 16 as the upper electrode.
  • a cylindrical grounding conductor 1a is provided so as to extend upward from the side wall of the processing chamber 1 above the height position of the shower head 16.
  • the cylindrical ground conductor 1a has a top wall at the top.
  • An exhaust port 71 is formed at the bottom of the processing chamber 1, and an exhaust device 73 is connected to the exhaust port 71 via an exhaust pipe 72.
  • the exhaust device 73 has a vacuum pump, and the inside of the processing chamber 1 can be depressurized to a predetermined degree of vacuum by operating the vacuum pump.
  • a loading / unloading port 74 for the wafer W is provided on the side wall of the processing chamber 1, and a gate valve 75 for opening and closing the loading / unloading port 74 is provided at the loading / unloading port 74.
  • Numerals 76 and 77 in the figure are depot shields that are detachable.
  • the deposition shield 76 is provided along the inner wall surface of the processing chamber 1 and has a role of preventing the etching byproduct (depot) from adhering to the processing chamber 1.
  • the deposition shield 76 is substantially the same as the semiconductor wafer W of the deposition shield 76.
  • a conductive member (GND block) 79 connected to the ground in a DC manner is provided at the height position, thereby preventing abnormal discharge.
  • the operation of the plasma etching apparatus having the above-described configuration is comprehensively controlled by the control unit 60.
  • the control unit 60 includes a process controller 61 that includes a CPU and controls each unit of the plasma etching apparatus, a user interface 62, and a storage unit 63.
  • the user interface 62 includes a keyboard for a command input by the process manager to manage the plasma etching apparatus, a display for visualizing and displaying the operating status of the plasma etching apparatus, and the like.
  • the storage unit 63 stores a recipe in which a control program (software) for realizing various processes executed by the plasma etching apparatus under the control of the process controller 61 and processing condition data are stored. Then, if necessary, an arbitrary recipe is called from the storage unit 63 by an instruction from the user interface 62 and executed by the process controller 61, so that a desired process in the plasma etching apparatus is performed under the control of the process controller 61. Processing is performed.
  • recipes such as control programs and processing condition data may be stored in a computer-readable computer storage medium (eg, hard disk, CD, flexible disk, semiconductor memory, etc.), or It is also possible to transmit the data from other devices as needed via a dedicated line and use it online.
  • a procedure for plasma etching a polyimide film or the like in the bottom of the hole formed on the semiconductor wafer W, which will be described later, with the plasma etching apparatus configured as described above will be described.
  • the gate valve 75 is opened, and the semiconductor wafer W is loaded into the processing chamber 1 from the loading / unloading port 74 via a load lock chamber (not shown) by a transfer robot (not shown) and mounted on the mounting table 2. Thereafter, the transfer robot is retracted out of the processing chamber 1 and the gate valve 75 is closed. Then, the inside of the processing chamber 1 is exhausted through the exhaust port 71 by the vacuum pump of the exhaust device 73.
  • a predetermined processing gas (etching gas) is introduced into the processing chamber 1 from the processing gas supply source 15, and the processing chamber 1 is maintained at a predetermined pressure.
  • high-frequency power having a frequency of, for example, 100 MHz is supplied from the first RF power supply 10a to the mounting table 2.
  • high-frequency power (for bias) having a frequency of, for example, 13.56 MHz is supplied to the mounting table 2 for ion attraction.
  • a predetermined DC voltage is applied from the DC power source 12 to the electrode 6a of the electrostatic chuck 6, and the semiconductor wafer W is attracted by the Coulomb force.
  • an electric field is formed between the shower head 16 as the upper electrode and the mounting table 2 as the lower electrode by applying high-frequency power to the mounting table 2 as the lower electrode as described above.
  • the Discharge occurs in the processing space where the semiconductor wafer W exists, and the polyimide film formed on the semiconductor wafer W is anisotropically etched by RIE by the plasma of the processing gas formed thereby.
  • the semiconductor wafer W shown in FIG. 1 is obtained by forming a semiconductor circuit on a silicon semiconductor wafer W and then performing a thinning process by grinding from the back side. After the semiconductor wafer W is temporarily bonded to a tray or the like, the back side is turned upward, and a predetermined lithography process is performed. As shown in FIG. A hole 101 leading to the (electrode pad) 100 is formed.
  • the side wall shape of the hole 101 is substantially vertical. As shown in the figure, the angle ⁇ formed by the imaginary line extending horizontally from the bottom surface in the longitudinal section and the side wall is in the range of 88 ° to 90 °. It is supposed to be a shape. Thus, in this embodiment, since the side wall has a substantially vertical shape, small-diameter holes can be arranged with high density, and high integration by miniaturization of the semiconductor device can be achieved.
  • a polyimide film 102 as an insulating film is formed on the surface of the semiconductor wafer W including the bottom 101a and the side wall 101b of the hole 101.
  • This polyimide film 102 can be formed, for example, by vapor deposition polymerization.
  • a uniform polyimide film 102 can be formed on the semiconductor wafer W by causing a co-vapor deposition polymerization reaction on the semiconductor wafer W using PMDA and ODA as monomer raw materials. .
  • PMDA and ODA as monomer raw materials.
  • the polyimide film 102 formed on the side wall 101b of the hole 101 is left, and only the polyimide film 102 formed on the bottom 101a of the hole 101 is removed by plasma etching. If it is desired to leave an insulating film on the back surface (upper side surface of FIG. 1) of the semiconductor wafer W, for example, the polyimide film 102 in this portion is made thicker than the polyimide film 102 formed on the bottom 101a of the hole 101 or etched. Sometimes it can be left by masking.
  • the above plasma etching can be performed by anisotropic etching using, for example, RIE (Reactive Ion Etching).
  • This plasma etching can be performed, for example, by plasma etching under the following conditions using the plasma etching apparatus shown in FIG.
  • an etching gas comprising a mixed gas of fluorine-containing gas, fluorine-containing gas, inert gas, and oxygen gas, and the flow rate of fluorine-containing gas is higher than the flow rate of oxygen gas.
  • the gas containing fluorine the above-mentioned CF 4 gas can be preferably used, but other fluorocarbon gases may be used.
  • the conductive metal 103 is embedded in the hole 101 by plating or the like to form an electrode penetrating the wafer W electrically connected to the wiring portion 100.
  • FIG. 3 and 4 are electron micrographs showing the main part of the semiconductor wafer W of the example.
  • FIG. 3 shows a state in which a polyimide film is formed on the semiconductor wafer W by vapor deposition polymerization as described above.
  • the film thickness of the polyimide film at each part was measured, the film thickness of the upper surface in FIG. 3 was 845 nm, the film thickness of the side wall of the hole was 839 nm, and the film thickness of the bottom of the hole was 889 nm. Met.
  • FIG. 4 shows a state where the polyimide film at the bottom of the hole is etched by the plasma etching apparatus shown in FIG. 2 under the above-described etching conditions.
  • FIG. 4 (a) shows the whole hole
  • FIG. FIG. 4C shows a state near the opening of the hole and FIG. 4C.
  • the polyimide film at the bottom of the hole could be removed while leaving the polyimide film on the side wall of the hole.
  • the hole 101 can be formed in a shape in which the side wall shape is substantially vertical, and a mask made of a photoresist layer is formed, or a tape is attached to the hole 101.
  • the polyimide film 102 formed on the side wall 101b of the hole 101 is left by plasma etching by RIE, and the bottom 101a of the hole 101 is formed. Only the polyimide film 102 can be removed by etching. As a result, a three-dimensional mounting type semiconductor device can be manufactured with fewer steps than in the past, and productivity can be improved.
  • the present invention is not limited to the above-described embodiment, and various modifications can be made.
  • the plasma etching apparatus is not limited to a lower two-frequency application plasma etching apparatus that applies two types of high-frequency power to the lower electrode.
  • a plasma etching apparatus or the like can also be used.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

　ホール形状を垂直として微細化を図ることができるとともに、従来に比べて工程数を削減することができ、生産性の向上を図ることのできる半導体装置の製造方法を提供する。 基板にホールを形成するホール形成工程と、前記ホール内にポリイミド膜を形成するポリイミド膜形成工程と、前記基板を、前記ホール内の側壁部の前記ポリイミド膜を覆うマスクを使用せずに異方性エッチングして、前記ホール内の側壁部の前記ポリイミド膜を残したまま、前記ホール内の底部の前記ポリイミド膜の少なくとも一部を除去して貫通させるプラズマエッチング工程と、前記ホール内に導体金属を充填する導体金属充填工程とを具備した半導体装置の製造方法。

Description

半導体装置の製造方法
　本発明は、半導体装置の製造方法に関する。
　半導体装置の製造分野では、微細化によって集積度を上げる試みが多く行われてきた。また、近年では三次元実装と呼ばれる半導体装置の積層によって単位面積あたりの集積度を上げる試みが盛んに行われている。
　縦に積層された半導体装置（チップ）は、基板を貫通して形成された電極を具備しており、この電極を介して電気的に接続されるようになっている。このような基板を貫通する電極を形成する際には、基板に開けたホール内に形成した絶縁膜を、ホール内の側壁部を残して底部のみを除去する必要がある。
　上記のように、ホール内に形成した絶縁膜を、ホール内の側壁部を残して底部のみを除去する方法としては、ホール形状をテーパ状とし、基板表面にテープを貼り付けて、このテープのホールに対応する部分にホールの開口径より小さな穴を開け、この穴を介してホールの底部の絶縁膜をエッチングする方法が知られている（例えば、特許文献１参照。）。
　また、ホール内の側壁部の絶縁膜をフォトレジストで覆い、ホール内の底部の絶縁膜をエッチングにより除去する技術も知られている。
国際公開第２００４／０６４１５９号パンフレット
　上述した基板にテープを貼り、このテープのホールに対応する部分にホールの開口径より小さな穴を開けてエッチングする技術では、ホール形状をテーパ状とする必要があり、垂直なホール形状のものには適用することが難しい。このため、微細化に限界があり、また、テープの貼り付けやその穴開けのために精度の高い幾つかの工程が必要となり、生産性の向上が難しいという問題がある。
　また、ホール内の側壁部の絶縁膜をフォトレジストで覆い、ホール内の底部の絶縁膜をエッチングにより除去する技術においても、フォトレジストの塗布、現像等の工程が必要となり、生産性の向上が難しいという問題がある。
　本発明は、上記従来の事情に対処してなされたもので、ホール形状を垂直として微細化を図ることができるとともに、従来に比べて工程数を削減することができ、生産性の向上を図ることのできる半導体装置の製造方法を提供しようとするものである。
　本発明の半導体装置の製造方法の一態様は、基板にホールを形成するホール形成工程と、前記ホール内にポリイミド膜を形成するポリイミド膜形成工程と、前記基板を、前記ホール内の側壁部の前記ポリイミド膜を覆うマスクを使用せずに異方性エッチングして、前記ホール内の側壁部の前記ポリイミド膜を残したまま、前記ホール内の底部の前記ポリイミド膜の少なくとも一部を除去して貫通させるプラズマエッチング工程と、前記ホール内に導体金属を充填する導体金属充填工程とを具備したことを特徴とする。
　本発明によれば、ホール形状を垂直として微細化を図ることができるとともに、従来に比べて工程数を削減することができ、生産性の向上を図ることのできる半導体装置の製造方法を提供することができる。
本発明の一実施形態の工程を説明するための図。 本発明の一実施形態に用いるプラズマエッチング装置の構成を示す図。 本発明の実施例の半導体ウエハの電子顕微鏡写真。 本発明の実施例の半導体ウエハの電子顕微鏡写真。
　以下、本発明の詳細を、図面を参照して実施形態について説明する。
　図１は、被処理基板としての半導体ウエハＷの要部断面構成を拡大して模式的に示し、本実施形態の工程を示すものである。また、図２は、本実施形態に係るプラズマエッチング装置の断面概略構成を模式的に示すものである。
　まず、図２を参照してプラズマエッチング装置の構成について説明する。
　プラズマエッチング装置は、気密に構成され、電気的に接地電位とされた処理チャンバー１を有している。この処理チャンバー１は、円筒状とされ、例えばアルミニウム等から構成されている。処理チャンバー１内には、被処理基板である半導体ウエハＷを水平に支持する載置台２が設けられている。載置台２は例えばアルミニウム等で構成されており、下部電極としての機能を有する。この載置台２は、絶縁板３を介して導体の支持台４に支持されている。また、載置台２の上方の外周には、フォーカスリング５が設けられている。さらに、載置台２及び支持台４の周囲を囲むように、例えば石英等からなる円筒状の内壁部材３ａが設けられている。
　載置台２には、第１の整合器１１ａを介して第１のＲＦ電源１０ａが接続され、また、第２の整合器１１ｂを介して第２のＲＦ電源１０ｂが接続されている。第１のＲＦ電源１０ａは、プラズマ発生用のものであり、この第１のＲＦ電源１０ａからは所定周波数（２７ＭＨｚ以上例えば１００ＭＨｚ）の高周波電力が載置台２に供給されるようになっている。また、第２のＲＦ電源１０ｂは、イオン引き込み用（バイアス用）のものであり、この第２のＲＦ電源１０ｂからは第１のＲＦ電源１０ａより低い所定周波数（１３．５６ＭＨｚ以下、例えば１３．５６ＭＨｚ）の高周波電力が載置台２に供給されるようになっている。一方、載置台２の上方には、載置台２と平行に対向するように、上部電極としての機能を有するシャワーヘッド１６が設けられており、シャワーヘッド１６と載置台２は、一対の電極（上部電極と下部電極）として機能するようになっている。
　載置台２の上面には、半導体ウエハＷを静電吸着するための静電チャック６が設けられている。この静電チャック６は絶縁体６ｂの間に電極６ａを介在させて構成されており、電極６ａには直流電源１２が接続されている。そして電極６ａに直流電源１２から直流電圧が印加されることにより、クーロン力によって半導体ウエハＷが吸着されるよう構成されている。
　支持台４の内部には、冷媒流路４ａが形成されており、冷媒流路４ａには、冷媒入口配管４ｂ、冷媒出口配管４ｃが接続されている。そして、冷媒流路４ａの中に適宜の冷媒、例えば冷却水等を循環させることによって、支持台４及び載置台２を所定の温度に制御可能となっている。また、載置台２等を貫通するように、半導体ウエハＷの裏面側にヘリウムガス等の冷熱伝達用ガス（バックサイドガス）を供給するためのバックサイドガス供給配管３０が設けられており、このバックサイドガス供給配管３０は、図示しないバックサイドガス供給源に接続されている。これらの構成によって、載置台２の上面に静電チャック６によって吸着保持された半導体ウエハＷを、所定の温度に制御可能となっている。
　上記したシャワーヘッド１６は、処理チャンバー１の天壁部分に設けられている。シャワーヘッド１６は、本体部１６ａと電極板をなす上部天板１６ｂとを備えており、絶縁性部材４５を介して処理チャンバー１の上部に支持されている。本体部１６ａは、導電性材料、例えば表面が陽極酸化処理されたアルミニウムからなり、その下部に上部天板１６ｂを着脱自在に支持できるように構成されている。
　本体部１６ａの内部には、ガス拡散室１６ｃが設けられ、このガス拡散室１６ｃの下部に位置するように、本体部１６ａの底部には、多数のガス通流孔１６ｄが形成されている。また、上部天板１６ｂには、当該上部天板１６ｂを厚さ方向に貫通するようにガス導入孔１６ｅが、上記したガス通流孔１６ｄと重なるように設けられている。このような構成により、ガス拡散室１６ｃに供給された処理ガスは、ガス通流孔１６ｄ及びガス導入孔１６ｅを介して処理チャンバー１内にシャワー状に分散されて供給されるようになっている。なお、本体部１６ａ等には、冷媒を循環させるための図示しない配管が設けられており、プラズマエッチング処理中にシャワーヘッド１６を所望温度に冷却できるようになっている。
　上記した本体部１６ａには、ガス拡散室１６ｃへ処理ガスを導入するためのガス導入口１６ｆが形成されている。このガス導入口１６ｆにはガス供給配管１５ａが接続されており、このガス供給配管１５ａの他端には、エッチング用の処理ガスを供給する処理ガス供給源１５が接続されている。ガス供給配管１５ａには、上流側から順にマスフローコントローラ（ＭＦＣ）１５ｂ、及び開閉弁Ｖ１が設けられている。そして、処理ガス供給源１５からプラズマエッチングのための処理ガスが、ガス供給配管１５ａを介してガス拡散室１６ｃに供給され、このガス拡散室１６ｃから、ガス通流孔１６ｄ及びガス導入孔１６ｅを介して処理チャンバー１内にシャワー状に分散されて供給される。
　上記した上部電極としてのシャワーヘッド１６には、ローパスフィルタ（ＬＰＦ）５１を介して可変直流電源５２が電気的に接続されている。この可変直流電源５２は、オン・オフスイッチ５３により給電のオン・オフが可能となっている。可変直流電源５２の電流・電圧ならびにオン・オフスイッチ５３のオン・オフは、後述する制御部６０によって制御されるようになっている。なお、後述のように、第１のＲＦ電源１０ａ、第２のＲＦ電源１０ｂから高周波が載置台２に印加されて処理空間にプラズマが発生する際には、必要に応じて制御部６０によりオン・オフスイッチ５３がオンとされ、上部電極としてのシャワーヘッド１６に所定の直流電圧が印加される。
　処理チャンバー１の側壁からシャワーヘッド１６の高さ位置よりも上方に延びるように円筒状の接地導体１ａが設けられている。この円筒状の接地導体１ａは、その上部に天壁を有している。
　処理チャンバー１の底部には、排気口７１が形成されており、この排気口７１には、排気管７２を介して排気装置７３が接続されている。排気装置７３は、真空ポンプを有しており、この真空ポンプを作動させることにより処理チャンバー１内を所定の真空度まで減圧することができるようになっている。一方、処理チャンバー１の側壁には、ウエハＷの搬入出口７４が設けられており、この搬入出口７４には、当該搬入出口７４を開閉するゲートバルブ７５が設けられている。
　図中７６，７７は、着脱自在とされたデポシールドである。デポシールド７６は、処理チャンバー１の内壁面に沿って設けられ、処理チャンバー１にエッチング副生物（デポ）が付着することを防止する役割を有し、このデポシールド７６の半導体ウエハＷと略同じ高さ位置には、グランドにＤＣ的に接続された導電性部材（ＧＮＤブロック）７９が設けられており、これにより異常放電が防止される。
　上記構成のプラズマエッチング装置は、制御部６０によって、その動作が統括的に制御される。この制御部６０には、ＣＰＵを備えプラズマエッチング装置の各部を制御するプロセスコントローラ６１と、ユーザインターフェース６２と、記憶部６３とが設けられている。
　ユーザインターフェース６２は、工程管理者がプラズマエッチング装置を管理するためにコマンドの入力操作を行うキーボードや、プラズマエッチング装置の稼働状況を可視化して表示するディスプレイ等から構成されている。
　記憶部６３には、プラズマエッチング装置で実行される各種処理をプロセスコントローラ６１の制御にて実現するための制御プログラム（ソフトウエア）や処理条件データ等が記憶されたレシピが格納されている。そして、必要に応じて、ユーザインターフェース６２からの指示等にて任意のレシピを記憶部６３から呼び出してプロセスコントローラ６１に実行させることで、プロセスコントローラ６１の制御下で、プラズマエッチング装置での所望の処理が行われる。また、制御プログラムや処理条件データ等のレシピは、コンピュータで読取り可能なコンピュータ記憶媒体（例えば、ハードディスク、ＣＤ、フレキシブルディスク、半導体メモリ等）などに格納された状態のものを利用したり、或いは、他の装置から、例えば専用回線を介して随時伝送させてオンラインで利用したりすることも可能である。
　このように構成されたプラズマエッチング装置で、半導体ウエハＷに形成された後述するホール内底部のポリイミド膜等をプラズマエッチングする手順について説明する。まず、ゲートバルブ７５が開かれ、半導体ウエハＷが図示しない搬送ロボット等により、図示しないロードロック室を介して搬入出口７４から処理チャンバー１内に搬入され、載置台２上に載置される。この後、搬送ロボットを処理チャンバー１外に退避させ、ゲートバルブ７５を閉じる。そして、排気装置７３の真空ポンプにより排気口７１を介して処理チャンバー１内が排気される。
　処理チャンバー１内が所定の真空度になった後、処理チャンバー１内には処理ガス供給源１５から所定の処理ガス（エッチングガス）が導入され、処理チャンバー１内が所定の圧力に保持され、この状態で第１のＲＦ電源１０ａから載置台２に、周波数が例えば１００ＭＨｚの高周波電力が供給される。また、第２のＲＦ電源１０ｂからは、イオン引き込みのため、載置台２に周波数が例えば１３．５６ＭＨｚの高周波電力（バイアス用）が供給される。このとき、直流電源１２から静電チャック６の電極６ａに所定の直流電圧が印加され、半導体ウエハＷはクーロン力により吸着される。
　この場合に、上述のようにして下部電極である載置台２に高周波電力が印加されることにより、上部電極であるシャワーヘッド１６と下部電極である載置台２との間には電界が形成される。半導体ウエハＷが存在する処理空間には放電が生じ、それによって形成された処理ガスのプラズマにより、半導体ウエハＷに形成されたポリイミド膜がＲＩＥにより異方性エッチング処理される。
　そして、上記したエッチング処理が終了すると、高周波電力の供給、直流電圧の供給及び処理ガスの供給が停止され、上記した手順とは逆の手順で、半導体ウエハＷが処理チャンバー１内から搬出される。
　次に、図１を参照して半導体装置の製造方法の一実施形態について説明する。図１に示す半導体ウエハＷは、シリコン製の半導体ウエハＷに半導体回路を形成した後、裏面側からグラインディングによって薄化処理を行ったものである。この半導体ウエハＷをトレイ等に仮貼り合わせを行った後、裏面側を上向きににし、所定のリソグラフィ工程を行って、図１（ａ）に示すように、半導体ウエハＷを貫通して配線部（電極パッド）１００に通じるホール１０１を形成する。
　このホール１０１は、側壁形状が略垂直とされており、図中に示すように、縦断面における底面から水平方向に延長した仮想線と側壁がなす角度θが、８８°～９０°の範囲となる形状とされている。このように、本実施形態では、側壁が略垂直の形状となっているので、小径のホールを高密度で配設することができ、半導体装置の微細化による高集積化を図ることができる。
　次に、図１（ｂ）に示すように、ホール１０１の底部１０１ａ及び側壁部１０１ｂを含めて、半導体ウエハＷの表面に絶縁膜としてのポリイミド膜１０２を形成する。このポリイミド膜１０２は、例えば蒸着重合によって形成することができる。ポリイミド膜１０２を蒸着重合によって形成する場合、例えば、ＰＭＤＡ及びＯＤＡをモノマー原料として半導体ウエハＷ上で共蒸着重合反応を起こすことによって、半導体ウエハＷ上に均一なポリイミド膜１０２を形成することができる。なお、ポリイミド原料溶液を塗布してポリイミド膜を形成すると、ホール１０１内が充填されるようにポリイミド膜が形成されるため、好ましくない。
　次に、図１（ｃ）に示すように、ホール１０１の側壁部１０１ｂに形成されたポリイミド膜１０２を残し、ホール１０１の底部１０１ａに形成されたポリイミド膜１０２のみをプラズマエッチングして除去する。なお、半導体ウエハＷの裏面（図１の上側面）に絶縁膜を残したい場合は、例えば、この部分のポリイミド膜１０２をホール１０１の底部１０１ａに形成されたポリイミド膜１０２より厚くするか、エッチング時にマスクすることによって残すことができる。
　上記のプラズマエッチングは、例えば、ＲＩＥ（Reactive Ion Etching）を用いた異方性エッチングによって行うことができる。このプラズマエッチングは、図２に示したプラズマエッチング装置を用い、例えば次のような条件のプラズマエッチングによって行うことができる。
　圧力：３．３３Ｐａ（２５ｍTorr）
　エッチングガス：Ｏ２／Ａｒ／ＣＦ４＝２０／２００／１００ｓｃｃｍ
　高周波電力（１００ＭＨｚ／１３．５６ＭＨｚ）：４００Ｗ／６００Ｗ
　上記のプラズマエッチングガスでは、フッ素を含むガスとフッ素を含むガスと不活性ガスと酸素ガスの混合ガスからなり、フッ素を含むガスの流量が酸素ガスの流量より多いエッチングガスを使用することが好ましい。これによって、フッ素イオンによる異方性を高めたエッチングを行うことができる。また、フッ素を含むガスとしては、上記のＣＦ４ガスを好適に使用することができるが、他のフッ化炭素系ガスを用いてもよい。
　次に、図１（ｄ）に示すように、ホール１０１の内部に、メッキ等によって導電性の金属１０３を埋め込んで、配線部１００と電気的に導通したウエハＷを貫通する電極を形成する。
　図３、４に、実施例の半導体ウエハＷの要部を写した電子顕微鏡写真を示す。図３は、上記のように半導体ウエハＷ上に蒸着重合によってポリイミド膜を形成した状態を示している。この実施例における、各部のポリイミド膜の膜厚を測定したところ、図３中の上側面の膜厚が８４５ｎｍ、ホールの側壁部分の膜厚が８３９ｎｍ、ホールの底部の膜厚が８８９ｎｍの膜厚であった。
　図４は、図２に示したプラズマエッチング装置により、上記したエッチング条件でホールの底部のポリイミド膜をエッチングした状態を示しており、図４（ａ）はホールの全体、図４（ｂ）はホールの開口部付近、図４（ｃ）はホールの底部付近の状態を示している。これらの電子顕微鏡写真に示されるとおり、ホールの側壁部分のポリイミド膜を残した状態で、ホールの底部のポリイミド膜を除去することができた。
　以上のとおり、本実施形態及び実施例では、ホール１０１を、側壁形状が略垂直とされた形状とすることができるとともに、フォトレジスト層からなるマスクを形成したり、テープを貼ってこのテープのホールに対応する位置に穴を開ける等の工程を必要とすることなく、ＲＩＥによるプラズマエッチングによって、ホール１０１の側壁部の１０１ｂに形成されたポリイミド膜１０２を残し、ホール１０１の底部１０１ａに形成されたポリイミド膜１０２のみをエッチングして除去することができる。これによって、三次元実装型の半導体装置を従来に比べて少ない工程で製造することができ、生産性の向上を図ることができる。
　なお、本願発明は、上記の実施形態に限定されるものではなく、各種の変形が可能であることは、勿論である。例えば、プラズマエッチング装置は、下部電極に２種類の高周波電力を印加する下部２周波印加型のプラズマエッチング装置に限らず、例えば、上下部２周波印加型のプラズマエッチング装置や、下部１周波印加型のプラズマエッチング装置等も使用することができる。
　１００……配線部、１０１……ホール、１０１ａ……底部、１０１ｂ……側壁部、１０２……ポリイミド膜、１０３……導電性の金属、Ｗ……半導体ウエハ

Claims (13)

  1. 　基板にホールを形成するホール形成工程と、
    　前記ホール内にポリイミド膜を形成するポリイミド膜形成工程と、
    　前記基板を、前記ホール内の側壁部の前記ポリイミド膜を覆うマスクを使用せずに異方性エッチングして、前記ホール内の側壁部の前記ポリイミド膜を残したまま、前記ホール内の底部の前記ポリイミド膜の少なくとも一部を除去して貫通させるプラズマエッチング工程と、
    　前記ホール内に導体金属を充填する導体金属充填工程と
    を具備したことを特徴とする半導体装置の製造方法。
  2. 　請求項１記載の半導体装置の製造方法であって、
    　前記プラズマエッチング工程は、
    　前記基板を載置する載置台を兼ねた下部電極と、当該下部電極に対向するように配置された上部電極との間に高周波電力を印加するプラズマエッチング装置を用い、
    　フッ素を含むガスと不活性ガスと酸素ガスの混合ガスからなり前記フッ素を含むガスの流量が前記酸素ガスの流量より多いエッチングガスを使用し、
    　前記下部電極にイオン引き込み用のバイアスを印加した異方性エッチングにより行う
    ことを特徴とする半導体装置の製造方法。
  3. 　請求項２記載の半導体装置の製造方法であって、
    　前記フッ素を含むガスはＣＦ４であり、不活性ガスはＡｒである
    ことを特徴とする半導体装置の製造方法。
  4. 　請求項２又は３記載の半導体装置の製造方法であって、
    　前記下部電極に、第１高周波電力と、前記第１高周波電力より周波数の低いイオン引き込み用の第２高周波電力とを印加する
    ことを特徴とする半導体装置の製造方法。
  5. 　請求項１～４いずれか１項記載の半導体装置の製造方法であって、
    　前記ポリイミド膜は、蒸着重合によって形成する
    ことを特徴とする半導体装置の製造方法。
  6. 　請求項１～５いずれか１項記載の半導体装置の製造方法であって、
    　前記ホールの底部は、配線部である
    ことを特徴とする半導体装置の製造方法。
  7. 　請求項１記載の半導体装置の製造方法であって、
    　前記ホールの側壁は垂直である
    ことを特徴とする半導体装置の製造方法。
  8. 　基板にホールを形成するホール形成工程と、
    　前記ホール内にポリイミド膜を形成するポリイミド膜形成工程と、
    　前記基板を、前記ホール内の側壁部の前記ポリイミド膜を覆うマスクを使用せずに異方性エッチングして、前記ホール内の側壁部の前記ポリイミド膜を残したまま前記ホール内の底部の前記ポリイミド膜の少なくとも一部を除去して貫通させるプラズマエッチング工程と、
    を具備したことを特徴とする半導体装置の製造方法。
  9. 　請求項８記載の半導体装置の製造方法であって、
    　前記プラズマエッチング工程は、
    　前記基板を載置する載置台を兼ねた下部電極と、当該下部電極に対向するように配置された上部電極との間に高周波電力を印加するプラズマエッチング装置を用い、
    　フッ素を含むガスと不活性ガスと酸素ガスの混合ガスからなり前記フッ素を含むガスの流量が前記酸素ガスの流量より多いエッチングガスを使用し、
    　前記下部電極にイオン引き込み用のバイアスを印加した異方性エッチングにより行う
    ことを特徴とする半導体装置の製造方法。
  10. 　請求項９記載の半導体装置の製造方法であって、
    　前記フッ素を含むガスはＣＦ４であり、不活性ガスはＡｒである
    ことを特徴とする半導体装置の製造方法。
  11. 　請求項９又は１０記載の半導体装置の製造方法であって、
    　前記下部電極に、第１高周波電力と、前記第１高周波電力より周波数の低いイオン引き込み用の第２高周波電力とを印加する
    ことを特徴とする半導体装置の製造方法。
  12. 　請求項８～１１いずれか１項記載の半導体装置の製造方法であって、
    　前記ポリイミド膜は、蒸着重合によって形成する
    ことを特徴とする半導体装置の製造方法。
  13. 　請求項８記載の半導体装置の製造方法であって、
    　前記ホールの側壁は垂直である
    ことを特徴とする半導体装置の製造方法。
PCT/JP2011/001280 2010-03-05 2011-03-04 半導体装置の製造方法 WO2011108280A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020127023268A KR101384589B1 (ko) 2010-03-05 2011-03-04 반도체 장치의 제조 방법
US13/582,536 US8664117B2 (en) 2010-03-05 2011-03-04 Method for manufacturing semiconductor device using anisotropic etching
CN201180012663.XA CN103155115B (zh) 2010-03-05 2011-03-04 半导体装置的制造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010-049833 2010-03-05
JP2010049833A JP5373669B2 (ja) 2010-03-05 2010-03-05 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
WO2011108280A1 true WO2011108280A1 (ja) 2011-09-09

Family

ID=44541949

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2011/001280 WO2011108280A1 (ja) 2010-03-05 2011-03-04 半導体装置の製造方法

Country Status (5)

Country Link
US (1) US8664117B2 (ja)
JP (1) JP5373669B2 (ja)
KR (1) KR101384589B1 (ja)
CN (1) CN103155115B (ja)
WO (1) WO2011108280A1 (ja)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI529808B (zh) 2010-06-10 2016-04-11 Ａｓｍ國際股份有限公司 使膜選擇性沈積於基板上的方法
US9112003B2 (en) 2011-12-09 2015-08-18 Asm International N.V. Selective formation of metallic films on metallic surfaces
JP5862459B2 (ja) * 2012-05-28 2016-02-16 東京エレクトロン株式会社 成膜方法
JP5966618B2 (ja) * 2012-05-28 2016-08-10 東京エレクトロン株式会社 成膜方法
TWI686499B (zh) 2014-02-04 2020-03-01 荷蘭商Ａｓｍ Ｉｐ控股公司 金屬、金屬氧化物與介電質的選擇性沉積
US10047435B2 (en) 2014-04-16 2018-08-14 Asm Ip Holding B.V. Dual selective deposition
CN105428306B (zh) * 2014-09-04 2018-11-06 北京北方华创微电子装备有限公司 一种通孔底部阻挡层的刻蚀方法
CN104505366A (zh) * 2014-10-21 2015-04-08 华天科技（昆山）电子有限公司 防止硅通深孔侧壁刻蚀的底部刻蚀方法
US9490145B2 (en) 2015-02-23 2016-11-08 Asm Ip Holding B.V. Removal of surface passivation
US10428421B2 (en) 2015-08-03 2019-10-01 Asm Ip Holding B.V. Selective deposition on metal or metallic surfaces relative to dielectric surfaces
US10566185B2 (en) 2015-08-05 2020-02-18 Asm Ip Holding B.V. Selective deposition of aluminum and nitrogen containing material
US10121699B2 (en) 2015-08-05 2018-11-06 Asm Ip Holding B.V. Selective deposition of aluminum and nitrogen containing material
US10343186B2 (en) 2015-10-09 2019-07-09 Asm Ip Holding B.V. Vapor phase deposition of organic films
US10695794B2 (en) 2015-10-09 2020-06-30 Asm Ip Holding B.V. Vapor phase deposition of organic films
US10814349B2 (en) 2015-10-09 2020-10-27 Asm Ip Holding B.V. Vapor phase deposition of organic films
US9981286B2 (en) 2016-03-08 2018-05-29 Asm Ip Holding B.V. Selective formation of metal silicides
US10204782B2 (en) 2016-04-18 2019-02-12 Imec Vzw Combined anneal and selective deposition process
WO2017184357A1 (en) 2016-04-18 2017-10-26 Asm Ip Holding B.V. Method of forming a directed self-assembled layer on a substrate
US11081342B2 (en) 2016-05-05 2021-08-03 Asm Ip Holding B.V. Selective deposition using hydrophobic precursors
US10373820B2 (en) 2016-06-01 2019-08-06 Asm Ip Holding B.V. Deposition of organic films
US10453701B2 (en) 2016-06-01 2019-10-22 Asm Ip Holding B.V. Deposition of organic films
US9803277B1 (en) 2016-06-08 2017-10-31 Asm Ip Holding B.V. Reaction chamber passivation and selective deposition of metallic films
US10014212B2 (en) 2016-06-08 2018-07-03 Asm Ip Holding B.V. Selective deposition of metallic films
US11430656B2 (en) 2016-11-29 2022-08-30 Asm Ip Holding B.V. Deposition of oxide thin films
US11094535B2 (en) 2017-02-14 2021-08-17 Asm Ip Holding B.V. Selective passivation and selective deposition
JP2018170363A (ja) 2017-03-29 2018-11-01 東芝メモリ株式会社 半導体装置の製造方法及び半導体装置
US11501965B2 (en) 2017-05-05 2022-11-15 Asm Ip Holding B.V. Plasma enhanced deposition processes for controlled formation of metal oxide thin films
KR102684628B1 (ko) 2017-05-16 2024-07-15 에이에스엠 아이피 홀딩 비.브이. 유전체 상에 옥사이드의 선택적 peald
US10900120B2 (en) 2017-07-14 2021-01-26 Asm Ip Holding B.V. Passivation against vapor deposition
KR102487054B1 (ko) 2017-11-28 2023-01-13 삼성전자주식회사 식각 방법 및 반도체 장치의 제조 방법
JP7146690B2 (ja) 2018-05-02 2022-10-04 エーエスエム アイピー ホールディング ビー．ブイ． 堆積および除去を使用した選択的層形成
JP2020056104A (ja) 2018-10-02 2020-04-09 エーエスエム アイピー ホールディング ビー．ブイ． 選択的パッシベーションおよび選択的堆積
US11965238B2 (en) 2019-04-12 2024-04-23 Asm Ip Holding B.V. Selective deposition of metal oxides on metal surfaces
US11139163B2 (en) 2019-10-31 2021-10-05 Asm Ip Holding B.V. Selective deposition of SiOC thin films
TW202140833A (zh) 2020-03-30 2021-11-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 相對於金屬表面在介電表面上之氧化矽的選擇性沉積
TW202204658A (zh) 2020-03-30 2022-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 在兩不同表面上同時選擇性沉積兩不同材料
TW202140832A (zh) 2020-03-30 2021-11-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 氧化矽在金屬表面上之選擇性沉積

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10289952A (ja) * 1997-04-16 1998-10-27 Sony Corp 半導体装置の製造方法
JPH1126438A (ja) * 1997-07-08 1999-01-29 Fujitsu Ltd アッシング方法
JPH1131678A (ja) * 1997-07-10 1999-02-02 Sony Corp 半導体装置の製造方法
JP2003533869A (ja) * 2000-02-17 2003-11-11 アプライド マテリアルズ インコーポレイテッド キャビティをエッチングする方法
JP2008153275A (ja) * 2006-12-14 2008-07-03 Canon Inc 半導体基板およびその製造方法
JP2009246183A (ja) * 2008-03-31 2009-10-22 Tokyo Electron Ltd プラズマエッチング方法及びコンピュータ読み取り可能な記憶媒体

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920004541B1 (ko) * 1989-05-30 1992-06-08 현대전자산업 주식회사 반도체 소자에서 식각베리어층을 사용한 콘택홀 형성방법
WO2004064159A1 (ja) 2003-01-15 2004-07-29 Fujitsu Limited 半導体装置及び三次元実装半導体装置、並びに半導体装置の製造方法
JP4652140B2 (ja) * 2005-06-21 2011-03-16 東京エレクトロン株式会社 プラズマエッチング方法、制御プログラム、コンピュータ記憶媒体
US8614151B2 (en) * 2008-01-04 2013-12-24 Micron Technology, Inc. Method of etching a high aspect ratio contact

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10289952A (ja) * 1997-04-16 1998-10-27 Sony Corp 半導体装置の製造方法
JPH1126438A (ja) * 1997-07-08 1999-01-29 Fujitsu Ltd アッシング方法
JPH1131678A (ja) * 1997-07-10 1999-02-02 Sony Corp 半導体装置の製造方法
JP2003533869A (ja) * 2000-02-17 2003-11-11 アプライド マテリアルズ インコーポレイテッド キャビティをエッチングする方法
JP2008153275A (ja) * 2006-12-14 2008-07-03 Canon Inc 半導体基板およびその製造方法
JP2009246183A (ja) * 2008-03-31 2009-10-22 Tokyo Electron Ltd プラズマエッチング方法及びコンピュータ読み取り可能な記憶媒体

Also Published As

Publication number Publication date
JP5373669B2 (ja) 2013-12-18
US8664117B2 (en) 2014-03-04
CN103155115A (zh) 2013-06-12
JP2011187583A (ja) 2011-09-22
US20130052821A1 (en) 2013-02-28
KR20120120405A (ko) 2012-11-01
CN103155115B (zh) 2016-04-13
KR101384589B1 (ko) 2014-04-11

Similar Documents

Publication Publication Date Title
JP5373669B2 (ja) 半導体装置の製造方法
JP6035117B2 (ja) プラズマエッチング方法及びプラズマエッチング装置
JP5102653B2 (ja) プラズマエッチング方法、プラズマエッチング装置及びコンピュータ記憶媒体
JP4912907B2 (ja) プラズマエッチング方法及びプラズマエッチング装置
JP6001529B2 (ja) プラズマエッチング装置及びプラズマエッチング方法
US8735299B2 (en) Semiconductor device manufacturing method and computer-readable storage medium
JP5608384B2 (ja) 半導体装置の製造方法及びプラズマエッチング装置
JP5568340B2 (ja) プラズマエッチング方法及びプラズマエッチング装置
JP6017928B2 (ja) プラズマエッチング方法及びプラズマエッチング装置
JP2010205967A (ja) プラズマエッチング方法、プラズマエッチング装置及びコンピュータ記憶媒体
JP5934523B2 (ja) 半導体装置の製造方法及びコンピュータ記録媒体
JP2011035266A (ja) プラズマ処理装置及びプラズマ処理方法
JP2007258426A (ja) プラズマエッチング方法
JP4652140B2 (ja) プラズマエッチング方法、制御プログラム、コンピュータ記憶媒体
KR101898079B1 (ko) 플라즈마 처리 장치
WO2013051282A1 (ja) 半導体装置の製造方法
JP2009158740A (ja) プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体
JP2019012732A (ja) プラズマエッチング方法及びプラズマエッチング装置
JP5840973B2 (ja) 半導体装置の製造方法及びコンピュータ記録媒体
JP5804978B2 (ja) プラズマエッチング方法及びコンピュータ記録媒体
JP2009200080A (ja) プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体
JP5047644B2 (ja) プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体
US20070218698A1 (en) Plasma etching method, plasma etching apparatus, and computer-readable storage medium
JP2007251044A (ja) プラズマエッチング方法、プラズマエッチング装置及びコンピュータ記憶媒体
JP2010238819A (ja) プラズマ処理装置及びプラズマ処理方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201180012663.X

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11750393

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 20127023268

Country of ref document: KR

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 13582536

Country of ref document: US

122 Ep: pct application non-entry in european phase

Ref document number: 11750393

Country of ref document: EP

Kind code of ref document: A1