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KR20120030511A - 고체 촬상 장치 - Google Patents

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KR20120030511A
KR20120030511A KR1020120021128A KR20120021128A KR20120030511A KR 20120030511 A KR20120030511 A KR 20120030511A KR 1020120021128 A KR1020120021128 A KR 1020120021128A KR 20120021128 A KR20120021128 A KR 20120021128A KR 20120030511 A KR20120030511 A KR 20120030511A
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KR
South Korea
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photodiode
region
charge read
read transistor
transistor
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KR1020120021128A
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KR101159036B1 (ko
Inventor
다까유끼 에자끼
데루오 히라야마
Original Assignee
소니 주식회사
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Publication date
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Application filed by 소니 주식회사 filed Critical 소니 주식회사
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Abstract

본 발명은 포화 전하량(Qs)의 저하나 감도의 저하를 일으키지 않고, 화소 사이즈의 미세화를 가능하게 하는 고체 촬상 장치를 제공하는 것이다. 본 발명에 따른 고체 촬상 장치(1)는, 포토다이오드(3)와 트랜지스터로 이루어지는 화소(20)를 반도체 기판(2)에 형성하고, 그 화소(20)를 구성하는 트랜지스터를 반도체 기판의 표면에 형성함과 함께, 포토다이오드(3)의 고농도 영역 사이에 형성되는 pn 접합부를 반도체 기판(2)의 내부에 형성하며, 또한 이 포토다이오드(3)의 pn 접합부의 일부를, 반도체 기판(2)의 표면에 형성된 트랜지스터의 하부로 연장하도록 형성하는 것을 특징으로 한다.

Description

고체 촬상 장치{SOLID-STATE IMAGE PICKUP DEVICE}
본 발명은 포화 전하량(Qs)의 저하나 감도의 저하를 일으키지 않고, 화소 사이즈의 미세화를 가능하게 하는 고체 촬상 장치에 관한 것이다.
고체 촬상 장치로서 CM0S형 고체 촬상 소자가 알려져 있다. 이 CM0S형 고체 촬상 장치는 포토다이오드와 복수의 트랜지스터, 소위 MOS 트랜지스터에 의해 1 화소를 형성하고, 복수의 화소를 소정의 패턴으로 배열하여 구성된다. 이 포토다이오드는 수광량에 따른 신호 전하를 생성하여 축적하는 광전 변환 소자이고, 복수의 M0S 트랜지스터는 포토다이오드로부터의 신호 전하를 전송하기 위한 소자이다.
도 8에, 이미지 센서에 적용한 종래의 CMOS형 고체 촬상 장치의 예를 도시한다. 도 8은 화소의 주요부를 도시하고 있다. 이 CMOS형 고체 촬상 장치(51)는, 제1 도전형, 예를 들면 p형 실리콘 반도체 기판(52)의 표면측에 각 화소를 구획하기 위한 화소 분리 영역(65)을 형성하고, 각 구획 영역에 포토다이오드(53)와 복수의 MOS 트랜지스터, 즉 전하 판독 트랜지스터(54), 리세트 트랜지스터(55), 앰프 트랜지스터(56) 및 수직 선택 트랜지스터(도시 생략)의 4개의 MOS 트랜지스터가 형성되어, 단위 화소(60)가 구성된다. 그리고, 이 화소(60)가 다수개, 2차원 매트릭스 형상으로 배열된다.
포토다이오드(53)는, p형 반도체 기판(52)의 표면으로부터 소정의 깊이에 걸쳐 이온 주입에 의해 형성한 제2 도전형인 n형 반도체 영역(61)[n+ 영역(61a), n 영역(61b)]과, 이 n형 반도체 영역(61)의 표면에 형성한 고불순물 농도의 p형 반도체 영역(p+ 영역)(62)에 의해 형성된다.
각 MOS 트랜지스터(54, 55, 56)는 다음과 같이 하여 구성된다. p형 반도체 기판(52)의 표면에는, 포토다이오드(53)에 인접하도록, 고불순물 농도의 n형 반도체 영역, 즉 n+ 소스?드레인 영역(57, 58, 59)이 이온 주입에 의해 형성된다.
전하 판독 트랜지스터(54)는, n+ 소스?드레인 영역(57)과, 포토다이오드(53)의 표면측의 고불순물 농도의 n+ 영역(61a)과, 양 영역(57 및 61a) 사이의 기판(52) 상에 게이트 절연막(71)을 개재하여 형성한 게이트 전극(72)으로 구성된다.
리세트 트랜지스터(55)는, n+ 소스?드레인 영역(57 및 58)과, 양 영역(57 및 58) 사이의 기판(52) 상에 게이트 절연막(71)을 개재하여 형성한 게이트 전극(73)으로 구성된다. 여기서, n+ 소스?드레인 영역(57)은 플로팅 디퓨전(FD)이라고 불리고 있다.
앰프 트랜지스터(56)는, n형 소스?드레인 영역(58 및 59)과, 양 영역(58 및 59) 사이의 기판(52) 상에 게이트 절연막(71)을 개재하여 형성한 게이트 전극(74)으로 구성된다.
수직 선택 트랜지스터는, 도시하지 않지만 마찬가지로, 쌍의 소스?드레인 영역과, 그 사이의 기판(52) 상에 게이트 절연막을 개재하여 형성한 게이트 전극으로 구성된다.
상술한 각 MOS 트랜지스터의 회로 배선은 후술하는 바와 마찬가지이기 때문에 설명을 생략한다. 또한, 각 화소의 리세트 트랜지스터(55)와 앰프 트랜지스터(56)를 접속하는 n형 소스?드레인 영역(58)은 접속 도체(75)를 통하여 전원 배선(76)에 접속된다. 또한, 기판(52) 상에는 층간 절연막(78)을 개재하여 전원 배선(76)을 포함시킨 다층 배선(77)이 형성된다.
이 CMOS형 고체 촬상 장치(51)는 반도체 기판(52)의 표면측으로부터 광을 포토다이오드(53)에 입사하고, 포토다이오드(53)에서 광전 변환하여 수광량에 따른 신호 전하를 축적하도록 이루어진다.
특허 문헌 1의 도 5에서도, 상술한 바와 같은 단위 화소를 구성하는 포토다이오드, 전하 판독 트랜지스터, 리세트 트랜지스터, 앰프 트랜지스터 및 수직 전송 트랜지스터를 동일 기판 상의 동일 평면에 형성한 MOS형 이미지 센서의 고체 촬상 소자가 제안되어 있었다(특허 문헌 1, 도 5 참조).
[특허 문헌 1] 일본특허공개 평11-122532호 공보
상술한 CMOS형 고체 촬상 장치(51)에서는 다수의 화소(60)를 고집적하기 위해 미세화를 행하고 있지만, 특히 각 화소 영역에서는 동일 평면 상에 포토다이오드(53)나 전하 판독 트랜지스터 등의 복수의 트랜지스터를 배치하기 때문에, 평면 상의 면적이 각각에 필요하게 되어, 1 화소의 면적이 증대하는 경향이 있었다. 이 때문에, 화소 사이즈의 미세화가 곤란하게 되고, 혹은 화소 사이즈를 미세화한 경우에는 포토다이오드(53)의 면적이 축소됨으로써, 포화 전하량(Qs)의 저하나 감도의 저하를 초래하는 등의 문제가 있었다.
본 발명은 상술한 점을 감안하여, 포화 전하량(Qs)의 저하나 감도의 저하를 일으키지 않고, 화소 사이즈의 미세화를 가능하게 하는 고체 촬상 장치를 제공하는 것이다.
본 발명에 따른 고체 촬상 장치는, 포토다이오드와 트랜지스터로 이루어지는 화소를 반도체 기판에 형성하고, 그 화소를 구성하는 트랜지스터를 반도체 기판의 표면에 형성함과 함께, 포토다이오드의 고농도 영역 사이에 형성되는 pn 접합부를 반도체 기판의 내부에 형성하며, 또한 이 포토다이오드의 pn 접합부의 일부를, 반도체 기판의 표면에 형성된 트랜지스터의 하부로 연장하도록 형성하는 것을 특징으로 한다.
본 발명의 고체 촬상 장치의 바람직한 형태로서는, 화소에서, 포토다이오드의 신호 전하를 판독하기 위한 전하 판독 트랜지스터의 채널 부분을, 반도체 기판의 표면에 대하여 깊이 방향으로 형성하는 것이 적당하다.
본 발명의 고체 촬상 장치의 바람직한 형태로서는, 전하 판독 트랜지스터의 게이트 전극 및 게이트 절연막의 바닥부를, 포토다이오드의 pn 접합부의 깊이 이상의 깊은 위치에 형성하는 것이 적당하다.
본 발명의 고체 촬상 장치의 바람직한 형태로서는, 전하 판독 트랜지스터와 포토다이오드와의 접속부에 대응하는 게이트 전극을, 포토다이오드의 중앙 부분에 위치시키는 것이 적당하다.
본 발명의 고체 촬상 장치의 바람직한 형태로서는, 전하 판독 트랜지스터의 한쪽의 제2 도전형의 소스?드레인 영역을, 포토다이오드를 구성하는 제2 도전형의 반도체 영역에 겸하게 하는 것이 적당하다.
본 발명의 고체 촬상 장치의 바람직한 형태로서는, 이온 주입으로 형성된 포토다이오드를 구성하는 제2 도전형의 반도체 영역과, 전하 판독 트랜지스터의 반도체 기판의 표면에 형성된 다른 쪽의 제2 도전형의 소스?드레인 영역 간의 거리에서, 전하 판독 트랜지스터의 실효 채널 길이를 결정하는 것이 적당하다.
본 발명의 고체 촬상 장치의 바람직한 형태로서는, 전하 판독 트랜지스터의 게이트 전극의 주변부 또는 게이트 전극의 바닥부에 대응하는 부분에서, 포토다이오드를 구성하는 제2 도전형의 반도체 영역과 상기 게이트 절연막 사이에, 제1 도전형의 반도체 영역을 형성하는 것이 적당하다.
본 발명의 고체 촬상 장치의 바람직한 형태로서는, 포토다이오드를 구성하는 제1 도전형의 고농도 반도체 영역과, 전하 판독 트랜지스터의 게이트 절연막 사이에, 상기 고농도 반도체 영역보다 저농도의 제1 도전형 또는 제2 도전형의 반도체 영역으로 형성하는 것이 적당하다.
본 발명의 고체 촬상 장치의 바람직한 형태로서는, 반도체 기판의 이면으로부터 광을 포토다이오드에 입사하는 것이 적당하다.
본 발명의 고체 촬상 장치에 따르면, 포토다이오드의 고농도 영역 사이에 형성되는 pn 접합부가, 일부 반도체 표면에 형성된 트랜지스터의 하부로 연장하도록, 반도체 기판의 내부에 형성함으로써, 화소 면적을 축소하여도 포토다이오드의 면적을 크게 유지할 수 있다. 따라서, 포화 전하량(Qs)이나 감도를 저하시키지 않고서 화소 사이즈를 미세화할 수 있다.
화소에서, 전하 판독 트랜지스터의 채널 부분을 반도체 기판의 표면에 대하여 깊이 방향으로 형성함으로써, 트랜지스터와 포토다이오드를 상하로 겹치도록 하여 입체적으로 형성할 수 있어, 포토다이오드의 면적을 크게 하여 화소 사이즈의 미세화를 실현하는 것이 가능하게 된다.
전하 판독 트랜지스터의 게이트 전극 및 게이트 절연막의 바닥부를, 포토다이오드의 pn 접합부의 깊이 이상의 깊은 위치에 형성함으로써, 채널 부분이 포토다이오드와 소스?드레인 영역 사이에 확실하게 형성되어, 전하 판독 트랜지스터의 동작을 확실하게 할 수 있다.
전하 판독 트랜지스터의 게이트 전극을, 포토다이오드의 중앙 부분에 위치시켜 형성함으로써, 포토다이오드의 주변과 게이트 전극의 거리를 동일하게 할 수 있어, 포토다이오드의 모든 신호 전하의 전송을 남김 없이 효율적으로 전하 판독 트랜지스터에 전송할 수 있다.
전하 판독 트랜지스터의 한쪽의 제2 도전형의 소스?드레인 영역이, 포토다이오드를 구성하는 제2 도전형의 반도체 영역과 겸함으로써, 전하 판독 트랜지스터의 실효 채널 길이를 결정할 수 있다.
이온 주입으로 형성된 포토다이오드의 제2 도전형의 반도체 영역과, 전하 판독 트랜지스터의 기판의 표면에 형성된 다른 쪽의 제2 도전형의 소스?드레인 영역 간의 거리에서, 전하 판독 트랜지스터의 실효 채널 길이가 결정되기 때문에, 전하 판독 트랜지스터의 게이트 전극의 바닥부 위치에 다소의 변동이 있더라도, 실효 채널 길이의 변동이 없어, 신뢰성이 높은 고체 촬상 장치를 제공할 수 있다.
전하 판독 트랜지스터의 게이트 전극의 주변부 또는 게이트 전극의 바닥부에 대응하는 부분에서, 포토다이오드의 제2 도전형의 반도체 영역과 게이트 절연막 사이에 제1 도전형의 반도체 영역을 형성함으로써, 포토다이오드의 결함 등에 의한 리크 전류의 발생을 억제할 수 있다.
포토다이오드의 제1 도전형의 고농도 반도체 영역과 게이트 절연막 사이에 이 고농도 반도체 영역보다 저농도의 제1 도전형 또는 제2 도전형의 반도체 영역을 형성함으로써, 포토다이오드의 전하 축적 용량을 유지하면서, 전하 판독 트랜지스터에서의 신호 전하의 전송을 용이하게 할 수 있다.
반도체 영역의 이면으로부터 광을 포토다이오드에 입사하도록 한 것에 의해, 포토다이오드의 면적이 크게 됨과 함께, 포화 전하량이나 감도를 저하시키지 않고, 화소 사이즈의 미세화를 도모할 수 있다.
도 1은 본 발명에 따른 고체 촬상 장치의 일 실시예를 도시하는 단면도.
도 2는 본 발명에 따른 고체 촬상 장치의 단위 화소의 일 실시예를 도시하는 등가 회로.
도 3은 본 발명에 따른 고체 촬상 장치의 다른 실시예를 도시하는 주요부.
도 4는 본 발명에 따른 고체 촬상 장치의 제조 방법의 일 실시예를 도시하는 공정도(A, B).
도 5는 본 발명에 따른 고체 촬상 장치의 제조 방법의 일 실시예를 도시하는 공정도(C).
도 6은 본 발명에 따른 고체 촬상 장치의 제조 방법의 일 실시예를 도시하는 공정도(D).
도 7은 본 발명에 따른 고체 촬상 장치의 제조 방법의 일 실시예를 도시하는 공정도(E, F).
도 8은 종래의 고체 촬상 장치의 주요부의 단면도.
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2에, 본 발명에 따른 고체 촬상 장치, 즉 CMOS형 고체 촬상 장치에 적용되는 단위 화소의 등가 회로의 일 실시예를 도시한다. 이 CMOS형 고체 촬상 장치의 단위 화소(20)는, 도 2에 도시하는 바와 같이, 포토다이오드(3)와, 4개의 MOS 트랜지스터, 즉 전하 판독 트랜지스터(4), 리세트 트랜지스터(5), 앰프 트랜지스터(6) 및 수직 선택 트랜지스터(7)로 구성된다. 그리고, 포토다이오드(3)가 전하 판독 트랜지스터(4)의 한쪽의 주 전극에 접속되고, 전하 판독 트랜지스터(4)의 다른 쪽의 주 전극이 리세트 트랜지스터(5)의 한쪽의 주 전극에 접속된다. 리세트 트랜지스터(5)의 다른 쪽의 주 전극이 앰프 트랜지스터(6)의 한쪽의 주 전극에 접속됨과 함께, 앰프 트랜지스터(6)의 다른 쪽의 주 전극이 수직 선택 트랜지스터(7)의 한쪽의 주 전극에 접속된다.
또한, 전하 판독 트랜지스터(4)와 리세트 트랜지스터(5)의 접속 중점에 대응하는 FD(플로팅 디퓨전)가 앰프 트랜지스터(6)의 게이트 전극에 접속된다. 리세트 트랜지스터(5)와 앰프 트랜지스터(6)의 접속 중점이 전원 Vdd로부터의 전원 배선(8)에 접속된다. 또한, 수직 선택 트랜지스터(7)의 다른 쪽의 주 전극이 수직 신호선(9)에 접속된다. 수직 신호선(9)과 수평 신호선(도시 생략) 사이에 수평 선택 트랜지스터(7)가 접속된다.
그리고, 전하 판독 트랜지스터(4)의 게이트 전극에는 수직 판독 펄스
Figure pat00001
TG가 인가되고, 리세트 트랜지스터(5)의 게이트 전극에는 리세트 펄스
Figure pat00002
R이 인가되며, 수직 선택 트랜지스터(7)의 게이트 전극에는 수직 선택 펄스
Figure pat00003
SEL이 인가된다.
이러한 단위 화소(20)가 다수개, 2차원 매트릭스 형상으로 배열되어 CMOS형 고체 촬상 장치가 구성된다.
이 단위 화소(20)에서는 광전 변환에 의해 포토다이오드(4)에 신호 전하가 축적된다. 전하 판독 트랜지스터(4)의 게이트 전극에 수직 판독 펄스
Figure pat00004
TG가 인가됨으로써, 전하 판독 트랜지스터(4)가 도통되어, 포토다이오드(3)의 신호 전하가 FD에 전송됨으로써, FD의 전위가 변화된다. 이 FD의 신호 전압이 앰프 트랜지스터(6)의 게이트 전극에 인가되고, 앰프 트랜지스터(6)에 의해 신호 전류로 변환된다. 한편, 수직 선택 트랜지스터(7)의 게이트 전극에 수직 선택 펄스
Figure pat00005
SEL이 인가됨으로써, 수직 선택 트랜지스터(7)가 도통되어, 신호 전류가 수직 신호선(9)에 나타난다. 이 신호 전류는 수평 선택 펄스에 의해 수평 선택 트랜지스터(17)를 거쳐 수평 신호선에 흐르고, 출력부로부터 출력된다.
다음으로, 도 1을 이용하여, 본 발명에 따른 고체 촬상 장치, 즉 CM0S형 고체 촬상 장치의 일 실시예를 설명한다. 또한, 본 예는 도 2에 도시하는 1 포토다이오드, 4 트랜지스터로 이루어지는 단위 화소(20)를 구비한 CMOS형 고체 촬상 장치에 적용하고 있지만, 이것에 한하지 않고, MOS 트랜지스터의 수를 달리한 다른 단위 화소를 구비한 CM0S형 고체 촬상 장치에도 적용할 수 있다.
도 1은 화소의 주요부를 도시하고 있고, 단위 화소로서는, 포토다이오드(3)와 3개의 MOS 트랜지스터인 전하 판독 트랜지스터(4), 리세트 트랜지스터(5) 및 앰프 트랜지스터(6)의 구성 부분을 나타내고 있다.
본 실시예에 따른 CM0S형 고체 촬상 장치(1)는, 제1 도전형, 예를 들면 p형 실리콘 반도체 기판(2)의 표면측에 각 화소를 구획하기 위한 화소 분리 영역(25)을 형성하고, 각 구획 영역에 포토다이오드(3)와 복수의 MOS 트랜지스터, 본 예에서는 전하 판독 트랜지스터(4), 리세트 트랜지스터(5), 앰프 트랜지스터(6) 및 수직 선택 트랜지스터(도시 생략)의 4개의 MOS 트랜지스터를 형성하여 단위 화소(20)가 구성된다. 이 화소(60)가 다수개, 2차원 매트릭스 형상으로 배열된다. 화소 분리 영역(25)은, 예를 들면 필드 절연막(Si02막)으로 형성된다.
그리고, 본 실시예에서는, 특히, 반도체 기판(2)의 표면에 복수의 MOS 트랜지스터, 즉 전하 판독 트랜지스터(4), 리세트 트랜지스터(5), 앰프 트랜지스터(6) 및 수직 선택 트랜지스터(도시 생략)가 형성되고, 포토다이오드(3)가 이들 전하 판독 트랜지스터(4), 리세트 트랜지스터(5), 앰프 트랜지스터(6) 및 수직 선택 트랜지스터(도시 생략)의 아래쪽에 위치하도록, 반도체 기판(2)의 내부에 형성된다. 이 때, 포토다이오드(3)의 신호 전하를 판독하기 위한 전하 판독 트랜지스터(4)의 채널 부분이, 반도체 기판(2)의 표면에 대하여 깊이 방향, 바람직하게는 수직 방향으로 형성된다.
포토다이오드(3)는, 기판(2)의 표면측에 형성한 고불순물 농도의 p형 반도체 영역(p+ 영역)(12)과, 이것에 접하여 기판(2)의 이면측을 향하는 깊이 방향으로 형성된 고농도 불순물 영역(n+ 영역)(11A) 및 저불순물 농도 영역(n 영역)(11B)으로 이루어지는 n형 반도체 영역(11)으로 구성된다. 포토다이오드(3)의 주된 pn 접합 j는 p+ 영역(12)과 n+ 영역(11A)으로 형성된다. 따라서, 이 pn 접합 j는 반도체 기판(2)의 내부에 있고, 일부 pn 접합이 상기 MOS 트랜지스터의 아래쪽으로 연장하도록 형성된다. 이 경우, 도 1에서 분명한 바와 같이, 기판의 표면측으로부터 보았을 때에는, 포토다이오드(3)는 화소 분리 영역으로 구획된 인접하는 단위 화소(20, 20)의 영역에 걸쳐 형성된다. 기판의 이면측으로부터 보았을 때에는, 포토다이오드(3)의 영역이 단위 화소(20)의 영역에 대응한다.
전하 판독 트랜지스터(4)에서는, 반도체 기판(2)의 표면에 고불순물 농도의 n형 반도체 영역, 소위 n+ 소스?드레인 영역(14)이 형성되고, 또한, n+ 소스?드레인 영역(14)에 접하도록, 반도체 기판(2)의 표면으로부터 포토다이오드(3)의 예를 들면 pn 접합 j보다 깊은 위치에 홈부(18)가 형성된다. 즉, pn 접합부 j를 넘어 n+ 영역(11A)의 내부에 도달하는 깊이 방향, 바람직하게는 기판면에 대하여 수직 방향의 홈부(18)가 형성된다. 이 홈부(18)의 내벽에 n+ 소스?드레인 영역(14)과 포토다이오드(3)의 n+ 영역(11A) 사이에 걸치도록 게이트 절연막(예를 들면, 실리콘 산화막 등)(10)이 형성되고, 이 게이트 절연막(10) 상에 홈부(18)를 매립하는 기둥 형상의 게이트 전극(19)이 형성된다. 이에 의해, 전하 판독 트랜지스터(4)의 채널부(21)는 홈부(18)의 내벽에 대응하여 반도체 기판면에 대하여 깊이 방향, 바람직하게는 수직 방향으로 형성된다. 또한, 게이트 전극(19) 및 게이트 절연막(10)의 바닥부는 포토다이오드(3)의 pn 접합부 j의 깊이 위치에 대응하여 형성하도록 하여도 된다.
또한, 전하 판독 트랜지스터(4)의 게이트 전극(19)의 바닥부를 포함하는 하부 주변부에 대응한 부분에서, 포토다이오드(3)를 구성하는 n+ 영역(11A)과 게이트 절연막(10) 사이에, p+ 반도체 영역(12)보다 저불순물 농도의 p형 반도체 영역(p- 영역) 또는 n형 반도체 영역(n- 영역)(13a), 본 예에서는 p- 영역이 형성된다. 또한, 포토다이오드(3)를 구성하는 고불순물 농도의 p형 반도체 영역(p+ 영역)(12)에서, 게이트 절연막(10)의 근방 부분(13b)이 저불순물 농도의 p형 영역(p- 영역)으로서 형성된다. 이 경우, p- 영역(13a)과 p- 영역(13b)은 동일한 농도로 형성할 수 있다.
그리고, 한쪽의 n+ 소스?드레인 영역(14)과 다른 쪽의 n+ 소스?드레인 영역을 겸하는 포토다이오드(3)의 n+ 영역(11A)과 게이트 전극(19)에 의해 전하 판독 트랜지스터(4)가 구성된다. 이 n+ 소스?드레인 영역(14)은 FD(플로팅 디퓨전)로 된다.
그리고, 포토다이오드(3)에서 광전 변환되어 축적된 신호 전하의 모두를 효율적으로 전하 판독 트랜지스터(4)에 판독할 필요가 있다. 이 때문에, 전하 판독 트랜지스터(4)와 포토다이오드(3)의 접속부에 대응한 전하 판독 트랜지스터(4)의 게이트부, 즉 게이트 전극(19)은, 도 1에 도시하는 바와 같이, 포토다이오드(3)의 주변으로부터의 거리가 동일한 정도로 되는 중앙 부분에 형성하는 것이 바람직하다. 도 1에서는 게이트 전극(19)이 게이트 절연막(10)을 개재하여 소스?드레인 영역(14)과 화소 분리 영역(25)에 접하도록 형성된다.
또한, 상기의 n+ 소스?드레인 영역(14)과 동시에, p형 반도체 기판(2)의 다른 표면에 고불순물 농도의 n형 반도체 영역, 즉 n+ 소스?드레인 영역(15, 16)이 형성된다.
그리고, 리세트 트랜지스터(5)는, n+ 소스?드레인 영역(14, 15)과, 양 n+ 소스?드레인 영역(14 및 15) 사이의 p형 반도체 기판(2) 상에 게이트 절연막(10)을 개재하여 형성한 게이트 전극(24)으로 구성된다. 또한, 앰프 트랜지스터(6)는, n+ 소스?드레인 영역(15, 16)과, 양 n+ 소스?드레인 영역(15 및 16) 사이의 p형 반도체 기판(2) 상에 게이트 절연막(10)을 개재하여 형성한 게이트 전극(24)으로 구성된다. 수직 선택 트랜지스터(7)(도 2 참조)도, 도시하지 않지만 마찬가지로, 쌍의 n+ 소스?드레인 영역과 그 사이의 p형 반도체 기판(2) 상에 게이트 절연막(10)을 개재하여 형성한 게이트 전극으로 구성된다.
상술한 각 게이트 전극(19, 23, 24)은, 예를 들면 폴리실리콘막으로 형성할 수 있다. 또한, 접속 도체(29) 및 배선(27, 28) 등도, 예를 들면 폴리실리콘막으로 형성할 수 있다.
각 MOS 트랜지스터(4?6), 수직 선택 트랜지스터 등을 형성한 반도체 기판(2) 상에는 층간 절연막(26)을 개재하여 전원 배선(28)을 포함하는 다층 배선(27)이 형성된다. 다층 배선 중의 전원 배선(28)은, 각 화소의 FD(플로팅 디퓨전)로 되는 n+ 소스?드레인 영역(14)에 접속 도체(29)를 통하여 접속된다.
상술한 실시예에서는, 전하 판독 트랜지스터(4)의 게이트 전극(19)의 바닥부를 포함하는 하부 주변부에 대응한 부분에서, 포토다이오드(3)를 구성하는 n+ 영역(11A)과 게이트 절연막(10) 사이에, 저불순물 농도의 p형 반도체 영역(p- 영역)(13a)을 형성하였다. 그러나, 그 외, 도 3에 도시하는 바와 같이, 전하 판독 트랜지스터(4)의 게이트 전극(19)의 바닥부에 대응한 부분에서만, 포토다이오드(3)를 구성하는 n+ 영역(11A)과 게이트 절연막(10) 사이에, 저불순물 농도의 p형 반도체 영역(p- 영역)(13c)을 형성할 수 있다.
상술한 CMOS형 고체 촬상 장치(1)에서는, 반도체 기판(2)의 이면으로부터 광 L을 입사하고, 이 광 L을 포토다이오드(3)에서 수광하도록 이루어진다. 또한, 도시하지 않지만, 반도체 기판(2)의 이면에는, 컬러 필터, 그 위의 각 화소(20)에 대응한 위치에 온 칩 마이크로렌즈 등이 형성된다.
다음으로, 도 4?도 7을 이용하여, 상술한 CMOS형 고체 촬상 장치(1)의 제조 방법, 특히 포토다이오드(3), 전하 판독 트랜지스터(4)를 포함하는 주요부의 제조 방법의 실시예를 설명한다.
우선, 도 4의 A에 도시하는 바와 같이, p형 반도체 기판(2)의 각 화소 형성 영역의 소정의 깊이 위치에, 포토다이오드(3)로 되는 n형 반도체 영역(n+ 영역(11A), n 영역(11B))(11)과, p형 반도체 영역, 즉 중앙의 p- 영역(13b)과 이것을 사이에 두는 양측의 p+ 영역(12)을 이온 주입에 의해 선택적으로 형성한다.
다음으로, 도 4의 B에 도시하는 바와 같이, p- 영역(13b)의 중앙 부분에 대응하여 기판(2)의 표면으로부터 n+ 영역(11A) 내에 도달함으로써, 기판의 깊이 방향, 바람직하게는 수직 방향으로 기둥 형상의 홈부(18)를, 예를 들면 선택 에칭에 의해 형성한다. 계속해서, 기둥 형상의 홈부(18)의 내벽면 및 기판(2)의 표면에 CVD법 혹은 열 산화법에 의해, 게이트 절연막(예를 들면, 실리콘 산화막)(10)을 성막한다.
다음으로, 도 5의 C에 도시하는 바와 같이, 저농도의 p형 불순물을, 예를 들면 경사 이온 주입에 의해 도입하여, 포토다이오드(3)의 n+ 영역(11A)의, 홈부(18)의 바닥부를 포함하는 하부 주변부에 대응하는 부분에 p- 영역(13a)을 형성한다.
다음으로, 도 6의 D에 도시하는 바와 같이, 홈부(18) 안이 메워지도록 기판의 표면의 전면에, 예를 들면 폴리실리콘막(31)을 퇴적하고, 게이트 전극을 형성하는 영역 상에 레지스트 마스크(32)를 형성한다.
다음으로, 도 7의 E에 도시하는 바와 같이, 레지스트 마스크(32)를 개재하여 폴리실리콘막(31)을 패터닝하여 홈부(18) 안에 매립된 기둥 형상의 게이트 전극(19)을 형성한다.
다음으로, 도 7의 F에 도시하는 바와 같이, 화소 분리 영역(25), 각 MOS 트랜지스터의 n+ 소스?드레인 영역(14, 15 및 16)을 이온 주입에 의해 형성한다. 계속해서, 다른 폴리 실리콘막에 의한 게이트 전극(23, 24)을 형성한다. 게이트 전극(19, 23, 24) 등은 동시에 형성할 수 있다.
또한, 각 MOS 트랜지스터를 형성한 후, 홈부(18)를 형성하고, 기둥 형상의 게이트 전극(19)을 형성하는 것도 가능하다.
이 제조 방법에서는, 전하 판독 트랜지스터(4)를 형성하기 전에, 포토다이오드(3)를 이온 주입에 의해 형성하기 때문에, 홈부(18)의 형성 변동이 있더라도, 용이하고 또한 정확하게 실효 게이트 길이 d를 결정할 수 있다. 즉, 포토다이오드(3)를 구성하는 n+ 영역(11A)과, 전하 판독 트랜지스터(4)의 n+ 소스?드레인 영역(14)의 바닥부 간의 거리에 의해, 실효 게이트 길이 d가 결정된다.
상술한 본 실시예에 따른 CMOS형 고체 촬상 장치에 따르면, 화소 영역(20)에서, 포토다이오드(3)가, 기판의 표면에 형성된 복수의 MOS 트랜지스터, 예를 들면 판독 트랜지스터(4), 리세트 트랜지스터(5), 앰프 트랜지스터(6), 수직 전송 트랜지스터(도시 생략) 등의 하부에 위치하도록 입체적으로 배치되기 때문에, 포토다이오드(3)의 면적을 크게 하면서, 화소 면적을 축소할 수 있다. 즉, 포토다이오드의 면적이 크게 되고, 또한 수광이 기판의 이면으로부터 행해지기 때문에, 포화 전하량(Qs) 및 감도를 저하시키지 않고, 화소 사이즈의 미세화를 도모할 수 있다.
포토다이오드(3)로부터의 전하의 판독은 반도체 기판(2)의 표면에 대하여 깊이 방향, 바람직하게는 수직 방향으로 채널부(21)가 형성된 전하 판독 트랜지스터(4)에 의해 실현할 수 있다. 또한, 전하 판독 트랜지스터(4)의 게이트 전극(19)을 포토다이오드(3)의 중앙부에 위치시킴으로써, 포토다이오드(3)의 전역의 신호 전하를 채널부(21)를 통해서 전하 판독 트랜지스터(4)에 효율적으로 판독할 수 있다. 따라서, 전기적으로 포토다이오드(3)로부터의 전하의 판독이 용이하게 된다.
전하 판독 트랜지스터(4)의 n+ 소스?드레인 영역(14)이 포토다이오드(3)를 구성하는 n+ 영역(11A)과 겸하고 있음으로써, 전하 판독 트랜지스터(4)의 실효 채널 길이 d를 결정할 수 있다.
전하 판독 트랜지스터(4)의 게이트 전극(19) 및 게이트 절연막(10)의 바닥부를, 포토다이오드(3)의 pn 접합부 j의 깊이와 동일한 위치 또는 pn 접합부 j보다 깊은 위치에 형성함으로써, 채널 부분(21)이 포토다이오드(3)와 n+ 소스?드레인 영역(14) 사이에 확실하게 형성되어, 전하 판독 트랜지스터(4)의 동작을 확실하게 할 수 있다.
또한, 포토다이오드(3)의 n+ 영역(11A)이 전하 판독 트랜지스터(4)의 다른 쪽의 n+ 소스?드레인 영역을 겸하고, 또한 전하 판독 트랜지스터(4)의 기둥 형상의 게이트 전극(19)의 그루터기를 포토다이오드(3)의 pn 접합부 j의 위치보다 깊게 연장시키는 것, 포트다이오드(3)의, 형성 후에 전하 판독 트랜지스터(4)를 형성함으로써, 전하 판독 트랜지스터(4)의 실효 게이트 길이 d를 포토다이오드(3)의 n+ 영역(11A)의 깊이 위치에서 결정할 수 있다.
즉, 홈부(18)의 형성의 변동이 있더라도 정확한 실효 게이트 길이 d를 결정할 수 있다. 전하 판독 트랜지스터(4)의 게이트 절연막(10)과 포토다이오드(3)의 n+ 영역(11A) 사이에 p- 영역(13a)을 형성함으로써, 포토다이오드(3)의 결함 등에 의한 리크 전류의 발생을 억제할 수 있다. 또한, 전하 판독 트랜지스터(4)의 게이트 절연막(10)과 포토다이오드(3)의 p+ 반도체 영역(12) 사이에 p- 영역(13b)을 형성함으로써, 포토다이오드(3)의 전하 축적 용량을 유지하면서, 전하 판독 트랜지스터(4)에서의 전하의 전송을 용이하게 하는 것이 가능하게 된다.
1 : CMOS형 고체 촬상 장치
2 : 반도체 기판
3 : 포토다이오드
4 : 전하 판독 트랜지스터
5 : 리세트 트랜지스터
6 : 앰프 트랜지스터
7 : 수직 선택 트랜지스터
8 : 전원 배선
9 : 수직 신호선
10 : 게이트 절연막
11 : n형 반도체 영역
12 : 고불순물 농도의 p형 반도체 영역(p+ 영역)
14 : n+ 소스?드레인 영역
15, 16 : n+ 소스?드레인 영역
17 : 수평 선택 트랜지스터
18 : 홈부
19, 23, 24 : 게이트 전극
20 : 단위 화소
21 : 채널부
25 : 화소 분리 영역
26 : 층간 절연막
27, 28 : 배선
29 : 접속 도체
32 : 레지스트 마스크
60 : 화소
51 : CMOS형 고체 촬상 장치
52 : 실리콘 반도체 기판
53 : 포토다이오드
54 : 전하 판독 트랜지스터
55 : 리세트 트랜지스터
56 : 앰프 트랜지스터
57, 58, 59 : n+ 소스?드레인 영역
61 : n형 반도체 영역
62 : p형 반도체 영역
74 : 게이트 전극
75 : 접속 도체
76 : 전원 배선
77 : 다층 배선
78 : 층간 절연막

Claims (9)

  1. 고체 촬상 장치에 있어서,
    포토다이오드와 상기 포토다이오드로부터의 신호 전하를 판독하기 위한 전하 판독 트랜지스터로 이루어지는 화소; 및
    반도체 기판
    을 포함하고,
    상기 화소가 상기 반도체 기판 상에 형성되며,
    상기 전하 판독 트랜지스터는 상부 제2 도전형 소스?드레인 영역, 하부 제2 도전형 소스?드레인 영역 및 채널 영역을 포함하고,
    상기 포토다이오드의 불순물 영역 사이에 형성되는 pn 접합부가 상기 반도체 기판의 내부에 형성되며, 상기 채널 영역은 상기 반도체 기판의 표면에 대하여 깊이 방향으로 형성되고, 상기 상부 제2 도전형 소스?드레인 영역은 상기 반도체 기판의 표면에 인접하게 배치되며,
    상기 포토다이오드의 상기 pn 접합부의 제2 도전형 부분이, 상기 트랜지스터의 상기 하부 제2 도전형 소스?드레인 영역으로 연장되는 것을 특징으로 하는 고체 촬상 장치.
  2. 제1항에 있어서,
    상기 pn 접합부의 일부가 상기 전하 판독 트랜지스터의 일부를 형성하고, 상기 상부 제2 도전형 소스?드레인 영역이 상기 pn 접합부 위에 배치되는 것을 특징으로 하는 고체 촬상 장치.
  3. 제1항에 있어서,
    상기 전하 판독 트랜지스터가 게이트 전극 및 게이트 절연막을 더 포함하고, 상기 게이트 전극 및 게이트 절연막의 바닥부가, 상기 포토다이오드의 pn 접합부의 깊이 이상의 깊은 위치에 형성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  4. 제1항에 있어서,
    상기 전하 판독 트랜지스터와 상기 포토다이오드는, 상기 전하 판독 트랜지스터와 상기 포토다이오드의 접속부에 대응하는 게이트 전극을 포함하고, 상기 게이트 전극은 상기 포토다이오드의 중앙 부분에 위치하고 있는 것을 특징으로 하는 고체 촬상 장치.
  5. 제1항에 있어서,
    상기 전하 판독 트랜지스터의 상기 하부 제2 도전형 소스?드레인 영역이, 상기 포토다이오드의 제2 도전형 반도체 영역으로도 기능하고 있는 것을 특징으로 하는 고체 촬상 장치.
  6. 제1항에 있어서,
    상기 전하 판독 트랜지스터는, 이온 주입으로 형성된 상기 포토다이오드의 일부를 형성하는 하부 제2 도전형 반도체 영역과, 상기 전하 판독 트랜지스터의 상기 반도체 기판의 표면에 인접하게 형성된 상기 상부 제2 도전형 소스?드레인 영역 간의 거리에 의해 결정되는 실효 채널 길이를 갖는 것을 특징으로 하는 고체 촬상 장치.
  7. 제3항에 있어서,
    상기 전하 판독 트랜지스터는, 상기 전하 판독 트랜지스터의 상기 게이트 전극의 주변부 또는 상기 게이트 전극의 바닥부에 대응하는 부분에서, 상기 포토다이오드의 일부를 형성하는 하부 제2 도전형 반도체 영역과 상기 게이트 절연막 사이에 형성된, 제1 도전형 반도체 영역을 포함하는 것을 특징으로 하는 고체 촬상 장치.
  8. 제1항에 있어서,
    상기 전하 판독 트랜지스터의 게이트 절연막과 상기 포토다이오드의 제1 도전형 반도체 영역 사이에 배치된 고농도 반도체 영역보다 낮은 농도의 제1 도전형 또는 제2 도전형의 반도체 영역을 더 포함하는 것을 특징으로 하는 고체 촬상 장치.
  9. 제1항에 있어서,
    상기 반도체 기판의 이면으로부터 광을 상기 포토다이오드에 입사하는 것을 특징으로 하는 고체 촬상 장치.
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