KR20110132791A

KR20110132791A - 퓨즈 구조체, 상기 퓨즈 구조체를 포함하는 이퓨즈 및 상기 이퓨즈를 포함하는 반도체 소자

Info

Publication number: KR20110132791A
Application number: KR1020100052327A
Authority: KR
Inventors: 김성호; 박원모; 김길섭; 송호주
Original assignee: 삼성전자주식회사
Priority date: 2010-06-03
Filing date: 2010-06-03
Publication date: 2011-12-09
Also published as: US20110298086A1; US8759945B2; KR101631452B1

Abstract

퓨즈 구조체가 제공된다. 퓨즈 구조체는 제1 방향으로 연장되어 형성되되, 일정간격 이격되어 일단이 서로 마주보도록 형성된 제1 및 제2 전극, 마주보는 제1 전극의 일단과 제2 전극의 일단 사이에 형성된 절연막, 및 제1 및 제2 전극의 일부와 오버랩되며 절연막 상부에 형성되되, 제1 및 제2 전극과 접촉되어 형성된 도전막을 포함한다.

Description

퓨즈 구조체, 상기 퓨즈 구조체를 포함하는 이퓨즈 및 상기 이퓨즈를 포함하는 반도체 소자{Fuse structure, e-fuse comprising the fuse structure and semiconductor device comprising the e-fuse}

본 발명은 퓨즈 구조체를 포함하는 이퓨즈 및 상기 이퓨즈를 포함하는 반도체 소자에 관한 것이다.

일반적으로 반도체 소자는 기판 상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀(cell)들을 형성하는 패브리케이션(fabrication; FAB) 공정과, 셀들이 형성된 기판을 칩(chip) 단위로 패키징(packaging)하는 어셈블리(assembly) 공정을 수행하여 제조된다.

그리고 패브리케이션 공정과 어셈블리 공정 사이에는 기판 상에 형성된 셀들의 전기적 특성을 검사하는 공정(electricaldie sorting; EDS)을 수행하며, 각 셀들의 전기적 특성을 검사하는 공정을 통하여 불량 셀을 선별할 수 있다. 여기서, 선별된 불량 셀들은 리페어(repair) 공정을 수행함으로써 미리 제작된 리던던시 셀(redundancy cell)로 대체되므로, 실제 칩동작 시 정상적으로 동작하여 반도체 소자의 수율을 향상시킬 수 있다. 이러한 리페어 공정은 일반적으로 불량 셀에 연결된 배선 상의 퓨즈를 컷팅함으로써 수행될 수 있다.

본 발명이 해결하고자 하는 기술적 과제는 신뢰성이 향상된 퓨즈 구조체를 제공하는 것이다.

본 발명이 해결하고자 하는 다른 기술적 과제는 상기 퓨즈 구조체를 포함하여 신뢰성이 향상된 이퓨즈를 제공하는 것이다.

본 발명이 해결하고자 하는 또 다른 기술적 과제는 상기 이퓨즈를 포함하는 반도체 소자를 제공하는 것이다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 기술적 과제를 달성하기 위한 본 발명의 퓨즈 구조체의 일 태양(aspect)은, 제1 방향으로 연장되어 형성되되, 일정간격 이격되어 일단이 서로 마주보도록 형성된 제1 및 제2 전극, 마주보는 제1 전극의 일단과 제2 전극의 일단 사이에 형성된 절연막, 및 제1 및 제2 전극의 일부와 오버랩되며 절연막 상부에 형성되되, 제1 및 제2 전극과 접촉되어 형성된 도전막을 포함한다.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 이퓨즈의 일 태양은, 기판 상에 제1 방향으로 연장되어 형성된 제1 하부전극 패턴, 기판 상에 제1 방향으로 연장되어 형성되되, 제1 하부전극 패턴과 제1 방향으로 이격되어 형성된 제2 하부전극 패턴, 제1 및 제2 하부전극 패턴과 제1 방향으로 나란하게 연장되어 형성된 더미전극 패턴, 기판 상에 형성되되, 이격된 제1 및 제2 하부전극 사이를 채우며 형성된 절연막, 및 제1 및 제2 하부전극 패턴의 일부와 오버랩되며 절연막 상부에 형성되되, 제1 및 제2 하부전극 패턴과 접촉되어 형성된 퓨즈 도전막 패턴을 포함한다.

상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 반도체 소자의 일 태양은, 셀 어레이 영역과 퓨즈 영역이 정의된 기판, 퓨즈 영역 상에 제1 방향으로 연장되어 형성된 제1 하부전극 패턴, 퓨즈 영역 상에 제1 방향으로 연장되어 형성되되, 제1 하부전극 패턴과 제1 방향으로 이격되어 형성된 제2 하부전극 패턴, 제1 및 제2 하부전극 패턴과 제1 방향으로 나란하게 연장되어 형성된 더미전극 패턴, 퓨즈 영역 상에 형성되되, 이격된 제1 및 제2 하부전극 사이를 채우며 형성된 절연막, 및 제1 및 제2 하부전극 패턴의 일부와 오버랩되며 절연막 상부에 형성되되, 제1 및 제2 하부전극 패턴과 접촉되어 형성된 퓨즈 도전막 패턴을 포함한다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 기판 상에 정의된 셀 어레이 영역과 퓨즈 영역을 설명하기 위한 개념도이다.
도 2는 본 발명의 기술적 사상에 의한 일 실시예에 따른 이퓨즈의 배치도이다.
도 3은 도 2의 A-A′ 선을 따라 절단한 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 이퓨즈의 배치도이다.
도 5는 도 4의 B-B′ 선을 따라 절단한 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 이퓨즈의 배치도이다.
도 7은 본 발명의 기술적 사상에 의한 실시예들에 따른 이퓨즈의 회로도이다.
도 8은 본 발명의 기술적 사상에 의한 실시예들에 따른 이퓨즈의 동작 원리를 설명하기 위한 도면이다.
도 9는 본 발명의 기술적 사상에 의한 실시예들에 따른 이퓨즈와 관련한 실험 결과를 설명하기 위한 도면이다.
도 10 내지 도 12는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 이용예를 설명하기 위한 도면들이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "이루어지다(made of)"는 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.

본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

이하 도 1 내지 도 3을 참조하여, 본 발명의 기술적 사상에 의한 일 실시예에 따른 이퓨즈에 대해 설명한다.

도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 기판 상에 정의된 셀 어레이 영역과 퓨즈 영역을 설명하기 위한 개념도이다. 도 2는 본 발명의 기술적 사상에 의한 일 실시예에 따른 이퓨즈의 배치도이고, 도 3은 도 2의 A-A′ 선을 따라 절단한 단면도이다. 이하에서는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 일 예로 메모리 소자를 예로 들어 설명하나, 본 발명이 이에 제한되는 것은 아니다.

먼저 도 1을 참조하면, 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 기판(110) 상에는 셀 어레이 영역(CAR; Cell Array Region)과 퓨즈 영역(FR; Fuse Region)이 정의될 수 있다. 우선, 셀 어레이 영역(CAR)에는 데이터들을 저장하는 메모리 셀들이 형성될 수 있다. 그리고, 퓨즈 영역(FR)에는 불량 셀 발생 시 리페어 공정에 이용되는 다수의 이퓨즈(e-fuse)와 다수의 패드(도 2의 170, 180)가 형성될 수 있다. 여기서 다수의 패드(도 2의 170, 180)는 반도체 소자의 동작을 테스트할 때, 전원 전압, 접지 전압, 제어 신호들, 어드레스 및 데이터를 입출력하는데 이용될 수 있다.

다음 도 2 및 도 3을 참조하면, 이퓨즈는 제1 하부전극 패턴(120), 제2 하부전극 패턴(130), 더미전극 패턴(140), 절연막(200), 퓨즈 도전막 패턴(162), 더미(dummy) 도전막 패턴(164), 제1 식각방지 패턴(152), 흡습 방지막(210) 및 금속 패드(170, 180)를 포함할 수 있다.

제1 하부전극 패턴(120)은 도 2에 도시된 바와 같이 제1 방향(예를 들어, 세로 방향)으로 연장되어 형성될 수 있고, 제2 하부전극 패턴(130)은 제1 방향(예를 들어, 세로 방향)으로 연장되어 형성되되, 제1 하부전극 패턴(120)과 제1 방향(예를 들어, 세로 방향)으로 이격되어 형성될 수 있다. 즉, 도 2 및 도 3에 도시된 바와 같이 제1 하부전극 패턴(120)의 일단과 제2 하부전극 패턴(130)의 일단은 서로 마주보며 제1 방향(예를 들어, 세로 방향)으로 이격되어 형성될 수 있다.

제1 하부전극 패턴(120)의 일단과 제2 하부전극 패턴(130)의 일단 사이의 공간에는 절연막(200)이 형성될 수 있다. 이러한 절연막(200)은 도 3에 도시된 바와 같이 제1 하부전극 패턴(120) 및 제2 하부전극 패턴(130)과 동일한 두께로 형성될 수 있다.

더미전극 패턴(140)은 제1 및 제2 하부전극 패턴(120, 130)과 제1 방향으로 나란하게 연장되어 형성될 수 있다. 이러한 더미전극 패턴(140) 상부에는 후술할 더미 도전막 패턴(164)이 형성될 수 있다.

퓨즈 도전막 패턴(162)은 제1 및 제2 하부전극 패턴(120, 130)의 일부와 오버랩(overlap)되며 절연막(200) 상부에 형성되되, 제1 및 제2 하부전극 패턴(120, 130)과 접촉되어 형성될 수 있다.

여기서 본 발명의 기술적 사상에 의한 일 실시예에 따른 이퓨즈의 퓨즈 도전막 패턴(162)을 구성하는 물질의 전도성은 제1 및 제2 하부전극 패턴(120, 130)을 구성하는 물질의 전도성보다 낮을 수 있다. 구체적으로 예를 들어, 이퓨즈의 퓨즈 도전막 패턴(162)을 구성하는 물질은 TiN일 수 있으며, 제1 및 제2 하부전극 패턴(120, 130)을 구성하는 물질은 W 또는 Al일 수 있다.

한편, 본 발명의 기술적 사상에 의한 일 실시예에 따른 이퓨즈의 퓨즈 도전막 패턴(162)의 두께(T1)는 제1 및 제2 하부전극 패턴(120, 130)의 두께(T2, T3)보다 작을 수 있다. 구체적으로, 퓨즈 도전막 패턴(162)의 두께(T1)와 제1 및 제2 하부전극 패턴(120, 130)의 두께(T2, T3)의 비는 1:50 내지 1:10일 수 있다. 여기서 제1 하부전극 패턴(120)의 두께(T2)와 제2 하부전극 패턴(130)의 두께는 서로 동일할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.

또한, 본 발명의 기술적 사상에 의한 일 실시예에 따른 이퓨즈의 퓨즈 도전막 패턴(162)의 단면 프로파일은 도 3에 도시된 바와 같이 U형상일 수 있다. 퓨즈 도전막 패턴(162)의 이와 같은 형상은 별도의 추가적인 공정을 통하지 않고 셀 어레이 영역(CAR)에 스토리지 커패시터(미도시)를 형성할 때 퓨즈 영역에는 퓨즈 도전막 패턴(162)을 동시에 형성할 수 있는 장점이 있을 수 있다. 하지만, 이는 공정의 효율적인 사용 관점에서 예시된 것에 불과하고, 본 발명이 이러한 형상에 제한되는 것은 아니다. 즉, 필요에 따라 퓨즈 도전막 패턴(162)은 얼마든지 다른 형상으로 형성될 수 있다.

더미 도전막 패턴(164)은 더미전극 패턴(140) 상부에 형성될 수 있다. 도 2를 참조하면, 제1 하부전극 패턴(120)의 일단과 제2 하부전극 패턴(130)의 일단 사이의 공간 상에 형성된 퓨즈 도전막 패턴(162)을 제외하고 도 2에 도시된 모든 도전막 패턴은 더미 도전막 패턴(164)일 수 있다. 이러한 더미 도전막 패턴(164)은 퓨즈 도전막 패턴(162)의 쓰러짐을 방지하는 역할을 할 수 있다.

한편, 도 2에는 하나의 퓨즈 도전막 패턴(162)이 중앙에 위치하고, 그 주위를 둘러싼 더미 도전막 패턴(164)이 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 즉, 필요에 따라 둘 이상의 퓨즈 도전막 패턴(162)이 중앙에 위치하고, 도 2에 도시된 것보다 더 많은 수의 더미 도전막 패턴(164)이 그 주위를 둘러싸도록 형성할 수도 있다.

제1 식각방지 패턴(152)은 제1 방향(예를 들어, 세로 방향)과 수직인 제2 방향(예를 들어, 가로 방향)으로 연장되어 형성되되, 이격된 제1 및 제2 하부전극 패턴(120, 130)의 일단 사이에 형성될 수 있다. 이러한 제1 식각방지 패턴(152)은 도 3에 도시된 바와 같이 절연막(200) 내부에 형성되어 제1 및 제2 하부전극 패턴(120, 130)과 퓨즈 도전막 패턴(162)에 접촉하지 않도록 형성될 수 있다. 이러한 제1 식각방지 패턴(152)은 퓨즈 도전막 패턴(162) 패터닝(patterning) 시, 퓨즈 도전막 패턴(162)의 외측이 과식각 되는 것을 방지하는 식각 방지층의 역할을 할 수 있다.

흡습 방지막(210)은 도 3에 도시된 바와 같이, 퓨즈 도전막 패턴(162)과 더미 도전막 패턴(164) 상부에 형성되되 퓨즈 도전막 패턴(162)과 더미 도전막 패턴(164)을 감싸도록 형성될 수 있다. 이러한 흡습 방지막(210)은 퓨즈 도전막 패턴(162)을 감싸도록 형성됨으로써, 동작 원리에서 후술하게될 퓨즈 도전막 패턴(162)이 커팅된 다음, 환경 조건에 따라 다시 이어지는 현상(re-growth)을 방지하는 역할을 할 수 있다. 필요에 따라, 흡습 방지막(210)과 퓨즈 도전막 패턴(162) 및 더미 도전막 패턴(164) 사이에는 유전막(미도시)이 더 형성될 수도 있다.

금속 패드(170, 180)는 제1 및 제2 하부전극 패턴(120, 130)과 전기적으로 접속되어, 전술한 바와 같이 전원 전압, 접지 전압, 제어 신호들, 어드레스 및 데이터를 입출력하는데 이용될 수 있다. 이러한 금속 패드(170, 180)는 입력 패드(170)와 출력 패드(180)을 포함할 수 있으며, 이러한 입력 패드(170)와 출력 패드(180)는 각각 도 2에 도시된 바와 같이 다수 개가 형성될 수 있다.

다음 도 4 및 도 5를 참조하여, 본 발명의 기술적 사상에 의한 다른 실시예에 따른 이퓨즈에 대해 설명한다.

도 4는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 이퓨즈의 배치도이고, 도 5는 도 4의 B-B′ 선을 따라 절단한 단면도이다. 이하에서는 전술한 본 발명의 기술적 사상에 의한 일 실시예에 따른 이퓨즈를 설명하면서 설명한 사항에 대한 중복한 설명은 생략하도록 한다. 즉, 그 차이점 만을 중심으로 설명하도록 한다.

도 4 및 도 5를 참조하면, 이퓨즈는 제2 식각방지 패턴(154)을 더 포함할 수 있다.

제2 식각방지 패턴(154)은 더미전극 패턴(140) 하부에 제1 및 제2 하부전극 패턴(120, 130)을 중심으로 대칭되도록 형성되되, 제1 식각방지 패턴(152)과 접촉되어 형성될 수 있다. 구체적으로 제2 식각방지 패턴(154)은 도 4에 도시된 바와 같이, 제1 방향(예를 들어, 세로 방향)과 수직인 제2 방향(예를 들어, 가로 방향)으로 나란하게 연장되어 형성되되, 더미전극 패턴(140)과 교차하도록 형성될 수 있다. 도 5를 참조하면, 이러한 제2 식각방지 패턴(154)은 더미전극 패턴(140) 하부와는 전기적으로 접속되도록 형성되고, 제1 및 제2 하부전극 패턴(120, 130)과는 전기적으로 분리되도록 형성될 수 있다.

이러한 제2 식각방지 패턴(154)은 더미 도전막 패턴(164) 패터닝 시, 더미 도전막 패턴(164)의 외측이 과식각 되는 것을 방지하는 식각 방지층의 역할을 할 수 있다.

기타 다른 구성요소에 대한 설명은 앞서 설명한 본 발명의 기술적 사상에 의한 일 실시예에 따른 이퓨즈를 설명하면서 설명과 동일한바 자세한 설명은 생략한다.

다음, 도 6을 참조하여, 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 이퓨즈에 대해 설명한다.

도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 이퓨즈의 배치도이다. 마찬가지로 이하에서는 전술한 본 발명의 기술적 사상에 의한 일 실시예 또는 다른 실시예에 따른 이퓨즈를 설명하면서 설명한 사항에 대한 중복한 설명은 생략하도록 한다.

도 6을 참조하면, 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 이퓨즈의 제2 식각방지 패턴(154)은 더미전극 패턴(140) 하부에 제1 및 제2 하부전극 패턴(120, 130)을 중심으로 대칭되도록 형성되되, 제1 식각방지 패턴(152)과 접촉된 판(plate) 형상으로 형성될 수 있다. 구체적으로 제2 식각방지 패턴(154)은 도 6에 도시된 바와 같이, 더미전극 패턴(140) 하부 전면에 걸쳐 형성되되, 제1 및 제2 하부전극 패턴(120, 130)을 중심으로 대칭되도록 형성될 수 있다. 즉, 제1 식각방지 패턴(152)과 접속된 제2 식각방지 패턴(154)은 도시된 바와 같이 아령 형상으로 형성될 수 있다.

기타 다른 구성요소에 대한 설명은 앞서 설명한 본 발명의 기술적 사상에 의한 일 실시예 또는 다른 실시예에 따른 이퓨즈를 설명하면서 설명과 동일한바 자세한 설명은 생략한다.

다음 도 7 내지 도 9를 참조하여 본 발명의 기술적 사상에 의한 실시예들에 따른 이퓨즈의 동작 원리 및 그 특성에 대해 설명한다.

도 7은 본 발명의 기술적 사상에 의한 실시예들에 따른 이퓨즈의 회로도이고, 도 8은 본 발명의 기술적 사상에 의한 실시예들에 따른 이퓨즈의 동작 원리를 설명하기 위한 도면이다. 도 9는 본 발명의 기술적 사상에 의한 실시예들에 따른 이퓨즈와 관련한 실험 결과를 설명하기 위한 도면이다.

도 7을 참조하면, 입력 패드(170)는 입력단 역할을 할 수 있고, 제1 하부전극 패턴(120)은 입력단과 필라멘트를 연결하는 제1 도선 역할을 할 수 있다. 한편, 얇은 퓨즈 도전막 패턴(162)은 필라멘트 역할을 할 수 있고, 제2 하부전극 패턴(130)은 필라멘트와 출력단을 연결하는 제2 도선 역할을 할 수 있으며, 출력 패드(180)는 출력단의 역할을 할 수 있다.

이제, 입력 패드(170)와 출력 패드(180)에 전위를 걸어주면, 입력 패드(170)로부터 출력 패드(180)로 전류(I)가 흐르게 된다. 이 때, 도 8에 도시된 바와 같이 전자(e)는 제2 하부전극 패턴(130)에서 제1 하부전극 패턴(120)으로 흐르게 되는데, 전도성이 낮고 두께가 작은 퓨즈 도전막 패턴(162)이 도선의 병목(bottle neck)으로 작용하게 된다. 입력 패드(170)와 출력 패드(180)간 전위가 일정 전위 이상이 되면, 이러한 전자 이주(electro migration) 병목 현상으로 인해 퓨즈 도전막 패턴(162)에는 열(joule heat)이 발생하게 되고, 이러한 열이 지속적으로 가해질 경우 퓨즈 도전막 패턴(162)이 커팅되는 현상이 발생한다. 이러한 커팅된 퓨즈 도전막 패턴(162)은 커팅 후의 환경 변화에 따라 자연적으로 다시 이어질 수도 있는데(re-growth), 본 발명의 기술적 사상에 의한 실시예들에 따른 이퓨즈에서는 퓨즈 도전막 패턴(162)을 흡습 방지막(210)이 감싸도록 형성됨으로써 이러한 리그로스(re-growth) 현상을 방지할 수 있다. 따라서, 이퓨즈의 신뢰성이 매우 향상될 수 있다.

한편, 이러한 제1 및 제2 하부전극 패턴(120, 130), 제1 및 제2 식각방지 패턴(152, 154), 퓨즈 및 더미 도전막 패턴(162, 164)은 셀 어레이 영역(도 1의 CAR)에 형성되는 스토리지 커패시터(미도시)와 동일한 공정으로 형성될 수 있으므로, 별도의 추가적인 공정 없이 간편하게 이퓨즈를 제조할 수 있는 장점이 있다.

본 발명에 관한 내용은 다음의 구체적인 실험예들을 통하여 보다 자세히 설명하며, 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 설명을 생략한다.

<실험예>

도 2 및 도 3에 도시된, W 재질의 제1 및 제2 하부전극 패턴(120 130), 제1 식각방지 패턴(152)과 TiN 재질의 퓨즈 도전막 패턴(162)의 두께가 아래 표 1과 같을 때, 입력 패드(170)와 출력 패드(180)에 전위를 인가한 다음 이를 서서히 높여가며 입력 패드(170)와 출력 패드(180)간 전류를 측정하였다.

제1 및 제2 하부전극 패턴의 두께 (T2, T3)	1,000Å
제1 식각방지 패턴의 두께	500Å
퓨즈 도전막 패턴의 두께 (T1)	80Å

도 9는 이와 같은 실험예에 따른 실험 결과를 나타낸 도면이다.

도 9를 참조하면, 입력 패드(170)와 출력 패드(180)간 전위가 증가함에 따라 전류도 증가하다가 대략 3V 전위에서 급격하게 전류가 줄어듬을 알 수 있다. 이는 대략 3V 전위에서 열(joule heat)에 의해 퓨즈 도전막 패턴(162)이 컷팅됨으로써 나타난 현상으로 볼 수 있으므로, 본 발명의 기술적 사상에 의한 실시예들에 따른 이퓨즈가 정상적으로 퓨즈 기능을 잘 수행함을 알 수 있다. 또한 도 9에서 알 수 있듯이, 퓨즈 도전막 패턴(162)이 컷팅된 후에는 전압이 꾸준히 증가하더라도 증가하는 전류 값 레벨이 최초 전류값 레벨과 큰 차이를 보이므로, 본 발명의 기술적 사상에 의한 실시예들에 따른 이퓨즈는 이상적인 퓨즈 특성도 갖고 있음을 알 수 있다.

다음 도 10 내지 도 12를 참조하여, 본 발명의 기술적 사상에 의한 실시예들에 따른 이퓨즈를 포함하는 반도체 소자의 이용예인 전자 시스템에 대해 설명한다. 이하에서는 반도체 소자로 메모리 소자를 예를 들어 설명하나, 전술한 바와 같이 본 발명이 이에 제한되는 것은 아니다.

도 10 내지 도 12는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 이용예를 설명하기 위한 도면들이다.

도 10을 참조하면, 본 발명의 일 실시예에 따른 시스템은 메모리(510)와 메모리(510)에 연결된 메모리 제어부(520)를 포함한다. 여기서, 메모리(510)는 앞에서 설명한 실시예들에 따른 메모리 소자이며, 메모리 제어부(520)는 메모리(510)의 동작을 제어하는 것에 대응하는 입력 신호, 예컨대, 리드 동작 및 라이트 동작을 제어하는 커맨드(command) 신호와 어드레스 신호를 메모리(510)에 제공할 수 있다.

이러한 메모리(510) 및 메모리 제어부(520)를 포함하는 시스템은 예컨대, 메모리 카드와 같은 카드에 임바디(embody)될 수 있다. 구체적으로, 본 발명의 일 실시예에 따른 시스템은 휴대 전화기, 양방향 라디오 커뮤니케이션 시스템(two-way communication system), 일방향 페이저(one way pager), 양방향 페이저(two-way pager), 개인용 커뮤니케이션 시스템(personal communication system), 휴대용 컴퓨터(portable computer), 개인 정보 관리기(PDA; Personal Data Assistance), 오디오 및/또는 비디오 플레이어, 디지털 및/또는 비디오 카메라, 네비게이션 시스템(navigation system), GPS(Global Positioning System) 등의 전자 장치에 사용되는 소정의 산업 표준(industry standard)을 충족하는 카드에 임바디되어 사용될 수 있다. 하지만 이에 한정하는 것은 아니며 본 발명의 일 실시예에 따른 시스템은 예컨대, 메모리 스틱(stick)과 같은 다양한 형태로 임바디될 수도 있다.

다음 도 11을 참조하면, 본 발명의 다른 실시예에 따른 시스템은 메모리(510), 메모리 제어부(520) 및 호스트 시스템(530)을 포함할 수 있다. 여기서, 호스트 시스템(530)은 버스 등을 통하여 메모리 제어부(520)에 연결되며, 메모리 제어부(520)에 제어 신호를 제공하여 메모리 제어부(520)가 메모리(510)의 동작을 제어할 수 있도록 할 수 있다. 이러한 호스트 시스템(530)은 예컨대, 휴대 전화기, 양방향 라디오 커뮤니케이션 시스템, 일방향 페이저, 양방향 페이저, 개인용 커뮤니케이션 시스템, 휴대용 컴퓨터, 개인 정보 관리기, 오디오 및/또는 비디오 플레이어, 디지털 및/또는 비디오 카메라, 네비게이션 시스템, GPS 등에서 사용되는 프로세싱 시스템일 수 있다.

한편, 도 11에서는 메모리(510)와 호스트 시스템(530) 사이에 메모리 제어부(520)가 개재되어 있으나, 이에 한정하는 것은 아니며, 본 발명의 또 다른 실시예에 따른 시스템에서 메모리 제어부(520)는 선택적으로 생략될 수도 있다.

다음 도 12를 참조하면, 본 발명의 또 다른 실시예에 따른 시스템은 CPU(Central Processing Unit)(540)와 메모리(510)를 포함하는 컴퓨터 시스템(560)일 수도 있다. 컴퓨터 시스템(560)에서 메모리(510)는 CPU(540)와 직접 연결되거나 통상적인 컴퓨터 버스 아키텍쳐(architecture)를 이용하여 연결되며, OS(Operation System) 인스트럭션(instruction) 세트, BIOS(Basic Input/Output Start up) 인스트럭션 세트, ACPI(Advanced Configuration and Power Interface) 인스트럭션 세트 등을 저장하거나, SSD(Solid State Disk)와 같은 대용량 저장 장치로 사용될 수 있다.

한편, 도 12에서는 설명의 편의를 위하여, 컴퓨터 시스템(560)에 포함되는 모든 구성 요소를 도시하지 않았으나 이에 한정하는 것은 아니다. 또한, 도 12에서는 설명의 편의를 위하여 메모리(510)와 CPU(540) 사이에 메모리 제어부(520)가 생략되어 있으나, 본 발명의 또 다른 실시예에서 메모리(510)와 CPU(540) 사이에 메모리 제어부(520)가 개재될 수도 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

110: 기판 120: 제1 하부전극 패턴
130: 제2 하부전극 패턴 140: 더미 전극패턴
152: 제1 식각방지 패턴 154: 제2 식각방지 패턴
162: 퓨즈 도전막 패턴 164: 더미 도전막 패턴
200: 절연막 210: 흡습 방지막

Claims

제1 방향으로 연장되어 형성되되, 일정간격 이격되어 일단이 서로 마주보도록 형성된 제1 및 제2 전극;
상기 마주보는 제1 전극의 일단과 제2 전극의 일단 사이에 형성된 절연막; 및
상기 제1 및 제2 전극의 일부와 오버랩되며 상기 절연막 상부에 형성되되, 상기 제1 및 제2 전극과 접촉되어 형성된 도전막을 포함하는 퓨즈 구조체.
제 1항에 있어서,
상기 절연막 내부에 형성되되, 상기 제1 방향과 수직인 제2 방향으로 연장되어 형성된 제3 전극을 더 포함하는 퓨즈 구조체.
제 1항에 있어서,
상기 도전막의 전도성은 상기 제1 및 제2 전극의 전도성보다 낮은 퓨즈 구조체.
제 3항에 있어서,
상기 도전막은 TiN막을 포함하고,
상기 제1 및 제2 전극은 W 또는 Al전극을 포함하는 퓨즈 구조체.
제 1항에 있어서,
상기 도전막의 두께는 상기 제1 및 제2 전극의 두께보다 작은 퓨즈 구조체.
제 1항에 있어서,
상기 도전막은 U 형상의 단면 프로파일을 갖는 퓨즈 구조체.
제 1항에 있어서,
상기 제1 전극, 상기 제2 전극 및 상기 도전막 상부에 형성된 흡습 방지막을 더 포함하는 퓨즈 구조체.
기판 상에 제1 방향으로 연장되어 형성된 제1 하부전극 패턴;
상기 기판 상에 상기 제1 방향으로 연장되어 형성되되, 상기 제1 하부전극 패턴과 상기 제1 방향으로 이격되어 형성된 제2 하부전극 패턴;
상기 제1 및 제2 하부전극 패턴과 상기 제1 방향으로 나란하게 연장되어 형성된 더미전극 패턴;
상기 기판 상에 형성되되, 상기 이격된 제1 및 제2 하부전극 사이를 채우며 형성된 절연막; 및
상기 제1 및 제2 하부전극 패턴의 일부와 오버랩되며 상기 절연막 상부에 형성되되, 상기 제1 및 제2 하부전극 패턴과 접촉되어 형성된 퓨즈 도전막 패턴을 포함하는 이퓨즈.
제 11항에 있어서,
상기 기판 상에 상기 제1 방향과 수직인 제2 방향으로 연장되어 형성되되, 상기 이격된 제1 및 제2 하부전극 패턴 사이에 형성된 제1 식각방지 패턴을 더 포함하는 이퓨즈.
셀 어레이 영역과 퓨즈 영역이 정의된 기판;
상기 퓨즈 영역 상에 제1 방향으로 연장되어 형성된 제1 하부전극 패턴;
상기 퓨즈 영역 상에 상기 제1 방향으로 연장되어 형성되되, 상기 제1 하부전극 패턴과 상기 제1 방향으로 이격되어 형성된 제2 하부전극 패턴;
상기 제1 및 제2 하부전극 패턴과 상기 제1 방향으로 나란하게 연장되어 형성된 더미전극 패턴;
상기 퓨즈 영역 상에 형성되되, 상기 이격된 제1 및 제2 하부전극 사이를 채우며 형성된 절연막; 및
상기 제1 및 제2 하부전극 패턴의 일부와 오버랩되며 상기 절연막 상부에 형성되되, 상기 제1 및 제2 하부전극 패턴과 접촉되어 형성된 퓨즈 도전막 패턴을 포함하는 반도체 소자.