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KR20130064289A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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KR20130064289A
KR20130064289A KR1020110130829A KR20110130829A KR20130064289A KR 20130064289 A KR20130064289 A KR 20130064289A KR 1020110130829 A KR1020110130829 A KR 1020110130829A KR 20110130829 A KR20110130829 A KR 20110130829A KR 20130064289 A KR20130064289 A KR 20130064289A
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South Korea
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fuse
contact plug
pattern
wiring
fuse pattern
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KR1020110130829A
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Inventor
김동훈
Original Assignee
에스케이하이닉스 주식회사
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Publication date
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Abstract

본 발명은 퓨즈 배선의 제 1 단부는 하부 배선과 연결되도록 하고, 퓨즈 배선의 제 1 단부와 반대에 구비되는 제 2 단부는 상부 배선과 연결되도록 하며, 퓨즈 블로잉 영역을 퓨즈 배선의 일측단부에 형성함으로서 리페어 조건의 변화를 최소화하면서 퓨즈 크기(Size)를 감소시키고, 퓨즈 크기의 감소에 따른 칩 크기의 감소 및 넷 다이(Net Die) 증가로 인하여 반도체 제품의 제조 원가를 절감할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.

Description

반도체 소자 및 그 제조 방법{Semiconductor Device and Method for Manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 퓨즈의 리페어(Repair) 공정 시 효율적으로 퓨즈를 컷팅할 수 있도록 퓨즈의 크기를 최소화하는 방법에 관한 것이다.
최근, 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이에 따라, 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.
반도체 장치는 주로 실리콘 재질의 기판상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀 들을 형성하는 패브리케이션(Fabrication; FAB) 공정과, 상기 셀 들이 형성된 기판을 칩(Chip) 단위로 패키징(Packaging)하는 어셈블리(Assembly) 공정을 포함한다. 그리고, 상기 패브리케이션 공정과 어셈블리 공정 사이에는 상기 기판상에 형성하는 셀 들의 전기적 특성을 검사하기 위한 공정(Electrical Die Sorting; EDS)을 수행한다.
상기 검사 공정은 기판상에 형성한 셀 들의 전기적으로 양호한 상태 또는 불량한 상태를 갖는가를 판별하는 공정이다. 상기 검사 공정을 통하여 불량한 상태를 갖는 셀들을 상기 어셈블리 공정을 수행하기 이전에 제거함으로써, 상기 어셈블리 공정에서 소모되는 노력 및 비용을 절감할 수 있다. 또한, 상기 불량한 상태를 갖는 셀 들을 조기에 발견하고, 이를 리페어(Repair) 공정을 통하여 재생할 수 있다.
여기서, 상기 리페어 공정에 대해 좀더 자세히 설명하면 다음과 같다.
반도체 소자 제조 공정 중 결함이 발생할 경우 소자의 수율을 향상시킬 목적으로 소자 설계 시 결함이 있는 소자 또는 회로를 대체하기 위하여 여분(Redundancy)의 셀을 부가하며, 이러한 여분의 셀을 집적회로에 접속시키기 위해 퓨즈를 함께 설계하고 있는데, 상기 리페어 공정은 검사 공정을 통해 불량으로 판명된 셀을 상기 퓨즈를 사용하여 칩 내에 내장된 여분의 셀과 연결시켜 재생시키는 공정이다. 즉, 특정 퓨즈들만을 커팅(Cutting)함으로써 리페어할 셀 들의 위치 정보를 생성하는 것이다.
이하에서는, 종래 기술에 따른 반도체 소자의 리페어 방법을 간략하게 설명하도록 한다.
먼저, 반도체 기판의 퓨즈 영역 상에 표면이 평탄화된 층간 절연막을 증착한 후, 상기 층간 절연막 상에 다수 개의 퓨즈 패턴들을 형성한다. 그 다음에, 상기 퓨즈 패턴들을 덮도록 반도체 기판의 결과물 상에 절연막을 증착한다. 이어서, 상기 절연막의 일부 두께를 리페어 식각하여 블로잉 예정 영역, 즉 퓨즈 패턴 상에 소정 두께의 절연막을 잔류시키는 리페어 트렌치를 형성한다.
이후, 상기 반도체 기판의 퓨즈 영역에 레이저를 조사하여 특정 퓨즈를 커팅하는 퓨즈 블로잉(Blowing) 공정을 포함하는 공지의 검사 및 리페어 공정을 차례로 수행한다.
여기서, 퓨즈 패턴 상에 소정 두께의 절연막을 잔류시키는 리페어 트렌치를 형성한 후, 퓨즈 블로잉 공정을 진행한다. 이때, 상기 퓨즈 패턴 상에 잔류하는 절연막의 두께가 두꺼우면, 실제 이 빔(e-beam)에 의한 퓨즈 블로잉 시 퓨즈에 열 에너지(Thermal Energy)가 집속 되었다가 임계점에 도달하였을 때 상부로 폭발이 일어나면서 퓨즈가 단선 되어야하나 상기 절연막의 두께가 두껍다면 상부로 폭발이 일어나기 전에 하부 크랙(Crack)이 발생하여 그 크랙에 메탈 잔류물(Residue)이 생겨 불량을 유발하게 된다. 반대로, 상기 퓨즈 패턴 상에 잔류하는 절연막의 두께가 얇으면 열 에너지가 퓨즈에 집속 되어야하나 공기 중에 열 에너지가 노출 및 발산되어 퓨즈 블로잉(Blowing) 불량이 발생하게 된다.
이를 개선하기 위하여 상기 퓨즈 패턴 상에 잔류하는 절연막의 두께를 조절할 필요가 없는 메탈 베어(Bare) 퓨즈를 도입하게 되었다. 하지만, 이러한 메탈 베어 퓨즈도 레이저를 이용한 블로잉 시 금속 잔류물이 남아 퓨즈 불량을 발생시킨다. 또한, 메탈 베어 퓨즈의 상부와 측벽이 모두 노출된 형상이기 때문에 후속 공정(웨이퍼 패키지 공정) 중 노출된 상기 퓨즈에 산소 또는 수분이 침투하여 퓨즈의 부피 팽창 및 산화가 일어난다. 이로 인해 반도체 소자의 수율이 감소하는 문제점이 있다.
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 평면도이다.
도 1을 참조하면, 반도체 기판(100), 제 1 배선 패턴(110), 제 1 콘택 플러그(130), 퓨즈 패턴(140) 및 제 2 배선 패턴(160)을 도시한 것이다.
반도체 기판(100) 상에 형성된 제 1 배선 패턴(110) 및 상기 제 1 배선 패턴(110)의 일단부와 연결된 제 1 콘택 플러그(130)를 형성하되, 제 1 콘택 플러그(130)의 일단부와 연결된 퓨즈 패턴(140)이 구비되며, 도시된 A와 같이 퓨즈 패턴(140)을 커팅(cutting)한다.
도 2는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, 도 1의 A-A' 절단면을 도시한 것이다.
도 2를 참조하면, 반도체 기판(100) 상에 제 1 배선층(미도시)을 형성한다.
다음에는, 제 1 배선층 상에 감광막을 형성한 후, 제 1 배선 패턴 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 마스크로 제 1 배선층을 식각하여 제 1 배선 패턴(110)을 형성한다.
다음으로, 제 1 배선 패턴(110)을 포함한 전면에 제 1 절연막(120)을 형성한다.
그리고, 제 1 절연막(120) 상에 감광막을 형성한 후, 콘택 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 마스크로 제 1 배선 패턴(110)이 노출될 때까지 제 1 절연막(120)을 식각하여 콘택홀(미도시)을 형성한 후, 도전물질을 매립하여 제 1 콘택 플러그(130)를 형성한다. 여기서, 제 1 콘택 플러그(330)는 제 1 배선 패턴(310)의 일단부와 연결된다.
다음에는, 제 1 콘택 플러그(130) 상부에 퓨즈 패턴(140)을 형성한다. 여기서, 퓨즈 패턴(140)의 형성 방법은 퓨즈 배선층(미도시)을 형성한 다음에 퓨즈 배선층 상에 감광막을 형성하고, 퓨즈 형성용 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴을 형성한다. 감광막 패턴을 마스크로 제 1 절연막(120)이 노출될 때까지 퓨즈 배선층을 식각하여 퓨즈 패턴(140)을 형성한다.
다음으로, 퓨즈 패턴(340) 및 제 1 절연막(120) 상에 제 2 절연막(150)을 형성한다.
그리고, 제 2 절연막(150) 상에 제 2 배선 패턴(160)을 형성한다.
이후, 제 2 배선 패턴(160) 및 제 2 절연막(150) 상부에 제 3 절연막(170)을 형성한다. 그리고, 퓨즈 패턴(140)의 중심부를 도시된 A와 같이 커팅한다.
여기서, 도시된 A와 같이 퓨즈를 컷팅하기 위하여 오픈된 영역 외에 퓨즈 패턴과 배선과의 마진, 콘택 플러그 크기 및 다른 구성 요소들 간의 레이아웃 공간이 필요하는데, 칩 내에 신뢰성 특성을 확보하기 위하여 퓨즈 크기를 증가시키고 있다. 이러한 퓨즈 크기의 증가로 인하여 넷 다이(net die)가 감소하고 제조 원가가 상승하는 문제점이 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 퓨즈 배선의 제 1 단부는 하부 배선과 연결되도록 하고, 퓨즈 배선의 제 1 단부와 반대에 구비되는 제 2 단부는 상부 배선과 연결되도록 하며, 퓨즈 블로잉 영역을 퓨즈 배선의 일측단부에 형성함으로서 리페어 조건의 변화를 최소화하면서 퓨즈 크기(Size)를 감소시키고, 퓨즈 크기의 감소에 따른 칩 크기의 감소 및 넷 다이(Net Die) 증가로 인하여 반도체 제품의 제조 원가를 절감할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명은 퓨즈 패턴의 제 1 단부의 하부에 구비되며, 제 1 배선과 연결되는 제 1 콘택 플러그, 상기 제 1 단부의 반대에 구비된 제 2 단부의 상부에 구비된 제 2 콘택 플러그, 상기 제 2 콘택 플러그의 상부와 연결되며, 서로 이웃하는 퓨즈 패턴을 연결하는 제 2 배선 및 상기 퓨즈 패턴의 제 1 단부의 상부를 노출시키는 블로잉 예정영역을 포함하는 것을 특징으로 하는 반도체 소자를 제공한다.
바람직하게는, 상기 퓨즈 패턴은 구리(Cu)를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 콘택 플러그와 연결되며, 상기 제 1 콘택 플러그의 상부의 서로 이웃하는 퓨즈 패턴의 일단부가 동시에 블로잉된 것을 특징으로 한다.
바람직하게는, 상기 블로잉 예정 영역은 사각형 또는 원형으로 형성되고, 제 1 콘택 플러그 보다는 넓은 너비를 갖는 것을 특징으로 한다.
아울러, 본 발명은 반도체 기판상에 제 1 배선을 형성하는 단계, 상기 제 1 배선과 연결되는 제 1 콘택 플러그를 형성하는 단계, 상기 제 1 콘택 플러그 상부에 연결되는 퓨즈 패턴을 형성하되, 상기 제 1 콘택 플러그는 상기 퓨즈 패턴의 제 1 단부와 연결되는 단계, 상기 퓨즈 패턴의 제 1 단부와 반대되는 제 2 단부와 연결되는 제 2 콘택 플러그를 형성하는 단계, 상기 제 2 콘택 플러그와 연결되는 제 2 배선을 형성하되, 상기 제 2 배선은 복수의 상기 제 2 콘택 플러그를 이용하여 서로 이웃하는 상기 퓨즈 패턴을 연결되는 단계 및 상기 퓨즈 패턴의 제 1 단부를 노출시키는 블로잉 예정 영역을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 퓨즈 패턴은 구리(Cu)를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 블로잉 예정 영역은 사각형 또는 원형으로 형성되고, 제 1 콘택 플러그 보다는 넓은 너비를 갖는 것을 특징으로 한다.
바람직하게는, 상기 제 1 콘택 플러그의 상부의 서로 이웃하는 퓨즈 패턴의 일단부가 동시에 블로잉된 것을 특징으로 한다.
본 발명은 퓨즈 배선의 제 1 단부는 하부 배선과 연결되도록 하고, 퓨즈 배선의 제 1 단부와 반대에 구비되는 제 2 단부는 상부 배선과 연결되도록 하며, 퓨즈 블로잉 영역을 퓨즈 배선의 일측단부에 형성함으로서 리페어 조건의 변화를 최소화하면서 퓨즈 크기(Size)를 감소시키고, 퓨즈 크기의 감소에 따른 칩 크기의 감소 및 넷 다이(Net Die) 증가로 인하여 반도체 제품의 제조 원가를 절감할 수 있는 장점이 있다.
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 평면도.
도 2는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 3은 본 발명에 따른 반도체 소자의 제조 방법을 도시한 평면도.
도 4는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 5는 본 발명에 따른 셀 어레이의 구성을 설명하기 위한 블록도.
도 6은 본 발명에 따른 반도체 소자(Semiconductor Device)의 구성을 설명하기 위한 블록도.
도 7은 본 발명에 따른 반도체 모듈(Semiconductor Module)의 구성을 설명하기 위한 블록도.
도 8은 본 발명에 따른 반도체 시스템의(Semiconductor System) 구성을 설명하기 위한 블록도.
도 9는 본 발명에 따른 전자 유닛(Electronic Unit) 및 전자 시스템(Electronic System)의 구성을 설명하기 위한 블록도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 반도체 소자의 제조 방법을 도시한 평면도이다.
도 3을 참조하면, 반도체 기판(300), 제 1 배선 패턴(310), 제 1 콘택 플러그(330), 퓨즈 패턴(340), 제 2 콘택 플러그(360) 및 제 2 배선 패턴(370)을 도시한 것이다.
반도체 기판(300) 상에 형성된 제 1 배선 패턴(310) 및 상기 제 1 배선 패턴(310)의 일단부와 연결된 제 1 콘택 플러그(330)를 형성하되, 각각의 제 1 배선 패턴(310)과 연결된 각각의 제 1 콘택 플러그(330) 및 상기 제 1 콘택 플러그(330)의 일단부와 연결된 퓨즈 패턴(340)이 구비되며, 퓨즈 패턴(340)의 일단부에 연결된 제 2 콘택 플러그(360)를 형성하고, 복수의 제 2 콘택 플러그(360)는 하나의 제 1 배선 패턴(370)과 연결된다. 이후, 퓨즈 패턴(340)의 일단부를 커팅(cutting)한다.
도 4는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, 도 3의 B-B' 절단면을 도시한 것이다.
도 4를 참조하면, 반도체 기판(300) 상에 제 1 배선층(미도시)을 형성한다.
다음에는, 제 1 배선층 상에 감광막을 형성한 후, 제 1 배선 패턴 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 마스크로 제 1 배선층을 식각하여 제 1 배선 패턴(310)을 형성한다.
다음에는, 제 1 배선 패턴(310)을 포함한 전면에 제 1 절연막(320)을 형성한다. 이때, 제 1 절연막(320)은 산화막(oxide)을 포함하는 것이 바람직하다.
다음에는, 제 1 절연막(320) 상에 감광막을 형성한 후, 제 1 콘택 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 마스크로 제 1 배선 패턴(310)이 노출될 때까지 제 1 절연막(320)을 식각하여 콘택홀(미도시)을 형성한 후, 도전물질을 매립하여 제 1 콘택 플러그(330)를 형성한다. 여기서, 제 1 콘택 플러그(330)는 제 1 배선 패턴(310)의 일단부와 연결되는 것이 바람직하다.
그리고, 제 1 콘택 플러그(330) 상부에 퓨즈 패턴(340)을 형성한다. 여기서, 퓨즈 패턴(340)의 형성 방법은 퓨즈 배선층(미도시)을 형성한 다음에 퓨즈 배선층 상에 감광막을 형성하고, 퓨즈 형성용 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴을 형성한다. 감광막 패턴을 마스크로 제 1 절연막(320)이 노출될 때까지 퓨즈 배선층을 식각하여 퓨즈 패턴(340)을 형성한다.
다음으로, 퓨즈 패턴(340) 및 제 1 절연막(320) 상에 제 2 절연막(350)을 형성한다. 이때, 제 2 절연막(350)은 산화막(oxide)을 포함하는 것이 바람직하다.
그리고, 제 2 절연막(350) 상에 감광막을 형성한 후, 제 2 콘택 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 마스크로 퓨즈 패턴(340)이 노출될 때까지 제 2 절연막(350)을 식각하여 콘택홀(미도시)을 형성한 후, 도전물질을 매립하여 제 2 콘택 플러그(360)를 형성한다.
다음에는, 제 2 콘택 플러그(360) 상부에 제 2 배선 패턴(370)을 형성한다.
이후, 제 2 배선 패턴(370) 및 제 2 절연막(350) 상부에 제 3 절연막(380)을 형성한다. 이때, 제 3 절연막(380)은 산화막(oxide)을 포함하는 것이 바람직하다.
그리고, 퓨즈 패턴(340)의 일단부를 도시된 B와 같이 커팅한다.
도 5는 본 발명에 따른 셀 어레이의 구성을 설명하기 위한 블록도이다.
도 5를 참조하면, 셀 어레이(Cell Array)는 다수의 메모리 셀을 포함하며, 각각의 메모리 셀은 하나의 트랜지스터(Transistor)와 하나의 캐패시터(Capacitor)로 이루어져 있다. 이러한 메모리 셀들은 비트라인(BL1, ., BLn)과 워드라인(WL1, ., WLm)의 교차점에 위치한다. 메모리 셀들은 컬럼 디코더 및 로우 디코더에 의해서 선택된 비트라인(BL1, ., BLn) 및 워드라인(WL1, ., WLm)에 인가된 전압에 기초하여 데이터를 저장하거나 출력한다.
도시된 바와 같이, 셀 어레이에서 비트라인 (BL1, ., BLn)은 제 1 방향(즉, 비트라인 방향)을 길이 방향으로 형성되고 워드라인 (WL1, ., WLm)은 제 2 방향(즉, 워드라인 방향)을 길이 방향으로 형성되어 서로 교차하는 형태로 배열된다. 트랜지스터의 제 1 단자(예를 들어, 드레인 단자)는 비트라인(BL1, ..., BLn)에 연결되고, 제 2 단자(예를 들어, 소스 단자)는 커패시터에 연결되며, 제 3 단자(예를 들어, 게이트 단자)는 워드라인(WL1, ..., WLm)에 연결된다. 이러한 비트라인들(BL1, ..., BLn), 워드라인들(WL1, ..., WLm)을 포함하는 다수의 메모리 셀들이 반도체 셀 어레이의 내에 위치한다.
도 6은 본 발명에 따른 반도체 소자의 구성을 설명하기 위한 블록도이다.
도 6을 참조하면, 반도체 소자는 셀 어레이(Cell Array), 로우 디코더(Row Decorder), 컬럼 디코더(Column Decorder) 및 센스 앰프(Sense Amplifier, SA)를 포함할 수 있다. 로우 디코더는 반도체 셀 어레이의 워드라인들 중에서 독출 동작 또는 기입 동작을 수행할 메모리 셀에 상응하는 워드라인을 선택하여 반도체 셀 어레이에 워드라인 선택 신호(RS)를 출력한다. 그리고, 컬럼 디코더는 반도체 셀 어레이의 비트라인들 중에서 독출 동작 또는 기입 동작을 수행할 메모리 셀에 상응하는 비트라인을 선택하여 반도체 셀 어레이에 비트라인 선택 신호(CS)를 출력한다. 또한, 센스 앰프들은 로우 디코더 및 컬럼 디코더에 의해 선택된 메모리 셀에 저장된 데이터(BDS)를 센싱한다.
이 외에 반도체 소자는 마이크로 프로세서(Micro-Processor)와 연결되거나 메모리 콘트롤러(Memory Controller)와 연결될 수 있으며, 반도체 소자는 마이크로 프로세서로부터 WE*, RAS* 및 CAS*와 같은 제어 신호를 받고, 입출력 회로를 통하여 데이터를 받아서 저장한다. 이러한 반도체 소자는 디램(Dynamic Random Access Memory), 피램(Random Access Memory), 엠램(Random Access Memory), 낸드 플래쉬, CIS(CMOS Image Sensor) 등에 적용할 수 있다. 특히, 디램을 이용하여 데스크탑, 노트북, 서버에 사용되거나, 그래픽 메모리 및 모바일 메모리에도 이용할 수 있으며, 낸드 플래쉬는 메모리 스틱, MMC, SD, CF, xD Picture Card, USB Flash Drive 등과 같은 휴대용 저장 장치, MP3, PMP, 디지털 카메라, 캠코더, 메모리카드, USB, 게임기, 네비게이션, 노트북 및 데스트탑 컴퓨터 및 핸드폰 등 다양한 디지털 어플리케이션에 적용할 수 있으며, CIS는 디지털 기기에서 일종의 전자 필름 역할을 하는 촬상 소자로써, 카메라 폰, 웹 카메라, 의학용 소형 촬영장비에 적용가능하다.
도 7은 본 발명에 따른 반도체 모듈의 구성을 설명하기 위한 블록도이다.
도 7을 참조하면, 반도체 모듈은 모듈 기판상에 탑재된 복수 개의 반도체 소자들, 반도체 소자가 외부의 제어기(미도시)로부터 제어신호(어드레스 신호(ADDR), 커맨드 신호(CMD), 클럭 신호(CLK))를 제공받을 수 있도록 해주는 커맨드 링크(Command Link) 및 반도체 소자와 연결되어 데이터를 전송하는 데이터 링크(Data Link)를 포함한다.
이때, 반도체 소자는 예컨대 도 6에 대한 설명에서 예시된 반도체 소자들이 사용될 수 있다. 그리고, 커맨드 링크 및 데이터 링크는 통상의 반도체 모듈에서 사용되는 것들과 동일 또는 유사하게 형성될 수 있다.
도 7에서는 모듈 기판의 전면에 8개의 반도체 소자(chip)들이 탑재되어 있는 모습을 도시하고 있으나 모듈 기판의 후면에도 동일하게 반도체 소자들이 탑재될 수 있다. 즉, 모듈 기판의 일측 또는 양측에 반도체 소자들이 탑재될 수 있으며, 탑재되는 반도체 소자의 수는 도 7에 한정되지 않는다. 또한, 모듈 기판의 재료 및 구조도 특별히 제한되지 않는다.
도 8은 본 발명에 따른 반도체 시스템의 구성을 설명하기 위한 블록도이다.
도 8을 참조하면, 반도체 시스템은 복수 개의 반도체 소자들이 탑재된 적어도 하나의 반도체 모듈 및 반도체 모듈과 외부의 시스템(미도시) 사이에서 양방향 인터페이스를 제공하여 반도체 모듈의 동작을 제어하는 제어기(Controller)를 포함한다. 이러한 제어기는 통상의 데이터 프로세싱 시스템에서 복수의 반도체 모듈들의 동작을 제어하기 위한 제어기와 그 기능이 동일 또는 유사하게 형성될 수 있다. 따라서, 본 실시 예에서는 이에 대한 상세한 설명은 생략한다. 이때, 반도체 모듈은 예컨대 도 7에 예시된 반도체 모듈이 사용될 수 있다.
도 9는 본 발명에 따른 전자 유닛 및 전자 시스템의 구성을 설명하기 위한 블록도이다.
도 9의 왼쪽 도면을 참조하면, 본 발명에 따른 전자 유닛(Electronic Unit)은 반도체 시스템(Semiconductor System)과 전기적으로 연결되는 프로세서(Processor)를 포함한다. 이때, 반도체 시스템은 도 5의 반도체 시스템과 동일하다. 여기서, 프로세서는 CPU(Central Processing Unit), MPU(Micro Processor Unit), MCU(Micro Controller Unit), GPU(Graphics Processing Unit) 및 DSP(Digital Signal Processor)를 포함한다.
여기서, CPU 또는 MPU는 산술, 논리 연산 유닛인 ALU(Arithmetic Logic Unit)과 명령어를 읽어오고 해석해서 각 유닛을 제어하는 컨트롤 유닛(CU, control unit)을 묶은 형태이다. 프로세서가 CPU 또는 MPU일 경우 전자 유닛은 컴퓨터 기기 또는 모바일 기기를 포함하는 것이 바람직하다. 또한, GPU는 그래픽을 위한 CPU로서 소수점을 가진 숫자들을 계산하는데 사용되는 것으로 그래픽들을 실시간 화면으로 그려주기 위한 프로세스이다. 프로세서가 GPU인 경우 전자 유닛은 그래픽 기기를 포함하는 것이 바람직하다. 그리고, DSP는 아날로그 신호(예를 들면 음성)를 디지털로 고속 변환 후 계산하여 그 결과를 이용하거나 다시 아날로그로 변환하여 사용하는 프로세스를 일컫는다. DSP는 주로 디지털 값을 계산한다. 프로세서가 DSP인 경우 전자 유닛은 음향 및 영상 기기를 포함하는 것이 바람직하다.
이 외에도 프로세서는 APU(Accelerate Procesor Unit)를 포함하는데 이는 CPU를 GPU에 통합하는 형태로써 그래픽 카드의 역할을 포함하는 형태의 프로세서이다.
도 9의 오른쪽 도면을 참조하면, 전자 시스템(Electronic System)은 전자 유닛과 전기적으로 연결되는 하나 또는 다수의 인터페이스(Interface)를 포함한다. 이때, 전자 유닛은 도 9의 전자 유닛과 동일하다. 여기서, 인터페이스는 모니터, 키보드, 프린터, 포인팅 디바이스(마우스), USB, 스위치, 카드 리더기, 키패드, 디스펜서, 전화기, 디스플레이 또는 스피커를 포함한다. 하지만 이에 한정되지 않고 변경 가능하다.
전술한 바와 같이, 본 발명은 퓨즈 배선의 제 1 단부는 하부 배선과 연결되도록 하고, 퓨즈 배선의 제 1 단부와 반대에 구비되는 제 2 단부는 상부 배선과 연결되도록 하며, 퓨즈 블로잉 영역을 퓨즈 배선의 일측단부에 형성함으로서 리페어 조건의 변화를 최소화하면서 퓨즈 크기(Size)를 감소시키고, 퓨즈 크기의 감소에 따른 칩 크기의 감소 및 넷 다이(Net Die) 증가로 인하여 반도체 제품의 제조 원가를 절감할 수 있는 장점이 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

  1. 퓨즈 패턴의 제 1 단부의 하부에 구비되며, 제 1 배선과 연결되는 제 1 콘택 플러그;
    상기 제 1 단부의 반대에 구비된 제 2 단부의 상부에 구비된 제 2 콘택 플러그;
    상기 제 2 콘택 플러그의 상부와 연결되며, 서로 이웃하는 퓨즈 패턴을 연결하는 제 2 배선; 및
    상기 퓨즈 패턴의 제 1 단부의 상부를 노출시키는 블로잉 예정영역을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 퓨즈 패턴은 구리(Cu)를 포함하는 것을 특징으로 하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 제 1 콘택 플러그와 연결되며, 상기 제 1 콘택 플러그의 상부의 서로 이웃하는 퓨즈 패턴의 일단부가 동시에 블로잉된 것을 특징으로 하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 블로잉 예정 영역은 사각형 또는 원형으로 형성되고, 제 1 콘택 플러그 보다는 넓은 너비를 갖는 것을 특징으로 하는 반도체 소자.
  5. 반도체 기판상에 제 1 배선을 형성하는 단계;
    상기 제 1 배선과 연결되는 제 1 콘택 플러그를 형성하는 단계;
    상기 제 1 콘택 플러그 상부에 연결되는 퓨즈 패턴을 형성하되, 상기 제 1 콘택 플러그는 상기 퓨즈 패턴의 제 1 단부와 연결되는 단계;
    상기 퓨즈 패턴의 제 1 단부와 반대되는 제 2 단부와 연결되는 제 2 콘택 플러그를 형성하는 단계;
    상기 제 2 콘택 플러그와 연결되는 제 2 배선을 형성하되, 상기 제 2 배선은 복수의 상기 제 2 콘택 플러그를 이용하여 서로 이웃하는 상기 퓨즈 패턴을 연결되는 단계; 및
    상기 퓨즈 패턴의 제 1 단부를 노출시키는 블로잉 예정 영역을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 청구항 5에 있어서,
    상기 퓨즈 패턴은 구리(Cu)를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 청구항 5에 있어서,
    상기 블로잉 예정 영역은 사각형 또는 원형으로 형성되고, 제 1 콘택 플러그 보다는 넓은 너비를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 청구항 5에 있어서,
    상기 제 1 콘택 플러그의 상부의 서로 이웃하는 퓨즈 패턴의 일단부가 동시에 블로잉된 것을 특징으로 하는 반도체 소자의 제조 방법.
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