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KR20150032609A - 퓨즈 구조물 및 그 블로잉 방법 - Google Patents

퓨즈 구조물 및 그 블로잉 방법 Download PDF

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KR20150032609A
KR20150032609A KR20130111396A KR20130111396A KR20150032609A KR 20150032609 A KR20150032609 A KR 20150032609A KR 20130111396 A KR20130111396 A KR 20130111396A KR 20130111396 A KR20130111396 A KR 20130111396A KR 20150032609 A KR20150032609 A KR 20150032609A
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KR
South Korea
Prior art keywords
electrode line
anode electrode
line
cathode
cathode electrode
Prior art date
Application number
KR20130111396A
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English (en)
Inventor
최현민
시게노부 마에다
Original Assignee
삼성전자주식회사
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Publication date
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Priority to US14/261,505 priority patent/US9230925B2/en
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Abstract

퓨즈 구조물 및 그 블로잉 방법을 포함한다. 퓨즈 구조물은 기판 상에 형성된 도전 라인과, 도전 라인 상에 서로 이격되어 배치된 제1 및 제2 비아들과, 제1 비아와 전기적으로 연결되는 캐소드 전극 라인과, 제2 비아와 전기적으로 연결되는 애노드 전극 라인과, 캐소드 전극 라인에 인접하게 배치되는 제1 더미 패턴을 포함한다.

Description

퓨즈 구조물 및 그 블로잉 방법{FUSE STRUCTURE AND METHOD OF BLOWING THE SAME}
본 발명은 퓨즈를 포함하는 반도체 소자에 관련된 것으로, 더욱 상세하게는 전기적인 퓨즈(electrical fuse, e-fuse)를 포함하는 반도체 소자에 관련된 것이다.
반도체 기판 상에 형성된 반도체 기억 소자들(칩들)은 어셈블리 공정 전에 전기적으로 테스트된다. 그 결과, 상기 반도체 칩들은 불량 칩들 또는 양호한 칩들로 분류된다. 상기 불량 칩들이 적어도 하나의 불량 셀에 의해 오동작하는 경우에 상기 불량 셀은 리페어 공정(repair process)을 사용하여 여분의 셀(redundant cell)로 대체된다. 쓰기 모드 및 읽기 모드에서 상기 여분의 셀이 불량 셀의 어드레스(address)를 갖도록 하기 위하여 상기 리페어 공정을 통해 소정의 퓨즈들이 브로잉(blowing) 즉, 프로그램된다. 상기 리페어 공정이 수행된 퓨즈의 양단에 전압을 인가하여 저항을 감지함으로써 퓨즈의 블로잉 여부를 확인할 수 있다. 상기 퓨즈들은 레이저를 사용하여 블로잉되는 레이저 퓨즈(laser fuse) 및 전압을 인가하여 블로잉되는 전기적인 퓨즈(electrical fuse)를 포함한다.
본 발명이 이루고자 하는 일 기술적 과제는 블로잉 효율을 증대시키기 위한 퓨즈 구조물을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 퓨즈 구조물의 블로잉 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 퓨즈 구조물을 제공한다. 상기 퓨즈 구조물은, 기판 상에 형성된 도전 라인(conductive line); 상기 도전 라인 상에 서로 이격되어 배치된 제1 및 제2 비아들(first and second vias); 상기 제1 비아와 전기적으로 연결되는 캐소드 전극 라인(cathode electrode line); 상기 제2 비아와 전기적으로 연결되는 애노드 전극 라인(anode electrode line); 및 상기 캐소드 전극 라인 및 상기 애노드 전극 라인 중 적어도 하나에 인접하게 배치되는 더미 패턴(first dummy pattern)을 포함한다.
본 발명의 일 실시예에 따르면, 상기 제1 비아 및 상기 캐소드 전극 라인은 동일한 물질을 포함하며, 상기 제2 비아 및 상기 애노드 전극 라인은 동일한 물질을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 캐소드 및 애노드 전극 라인들은 동일한 물질을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 캐소스 및 애노드 전극 라인들에 포함된 물질의 전자 이동(electromigration) 속도가 상기 도전 라인에 포함된 물질의 전자 이동 속도보다 빠를 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 캐소드 및 애노드 전극 라인들과 상기 제1 및 제2 비아들은 구리 및 구리 화합물을 포함하며, 상기 도전 라인은 텅스텐, 알루미늄, 은, 금 및/또는 이들의 화합물을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 더미 패턴은, 상기 캐소드 전극 라인에 인접하게 배치되는 제1 더미 패턴; 및 상기 애노드 전극 라인에 인접하게 배치되는 제2 더미 패턴을 더 포함하되, 상기 제1 및 제2 더미 패턴들은 상기 캐소드 및 애노드 전극 라인들에 포함된 물질과 동일한 물질을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 도전 라인의 폭에 대한 길이의 비는 1 내지 100일 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 캐소드 전극 라인의 폭에 대한 길이의 비는 1 내지 100이며, 상기 애노드 전극 라인의 폭에 대한 길이의 비는 1 내지 100일 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 퓨즈 구조물은 상기 도전 라인의 하부면 및 측면을 감싸는 제1 베리어 막; 상기 제1 비아의 하부면 및 측면을 감싸고 상기 캐소드 전극 라인의 측면을 감싸는 제2 베리어 막; 및 상기 제2 비아의 하부면 및 측면을 감싸고 상기 애노드 전극 라인의 측면을 감싸는 제3 베리어 막을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 내지 제3 베리어 막들은 티타늄, 티타늄 질화물, 탄탈륨 및 탄탈륨 질화물 중 적어도 하나를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 도전 라인의 길이는 상기 제1 및 제2 비아들 사이의 폭의 3배 이상일 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 및 제2 비아들 각각의 면적(dimension)은 상기 퓨즈 구조물을 포함하는 반도체 소자의 최소 선폭(minimum critical dimension)을 가질 수 있다.
본 발명의 개념에 따른 다른 실시예는 퓨즈 구조물의 블로잉 방법을 제공한다. 상기 퓨즈 구조물의 블로잉 방법은, 기판 상에 형성되며 제1 전자 이동 속도를 갖는 제1 물질을 포함하는 도전 라인과, 상기 도전 라인 상에 서로 이격되어 배치되며 제2 전자 이동 속도를 갖는 제2 물질을 포함하는 제1 및 제2 비아들과, 상기 제1 비아와 전기적으로 연결되며 상기 제2 물질을 포함하는 캐소드 전극 라인과, 상기 제2 비아와 전기적으로 연결되며 상기 제2 물질을 포함하는 애노드 전극 라인을 포함하는 퓨즈 구조물의 블로잉 방법에 있어서, 상기 캐소드 및 애노드 전극 라인들 사이에 전압 차를 발생시키는 단계; 상기 캐소드 전극 라인의 제2 물질이 상기 제1 비아, 상기 도전 라인 및 상기 제2 비아를 통해 상기 애노드 전극 라인으로 이동하는 단계; 및 상기 제1 비아에 보이드(void)가 형성되어 상기 퓨즈 구조물이 블로잉되는 단계를 포함하되, 상기 블로잉된 후 상기 애노드 전극 라인의 폭이 증가한다.
본 발명의 일 실시예에 따르면, 상기 캐소드 전극 라인에서 상기 제1 비아로 아래 방향으로(downstream) 전자가 이동할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 물질은 텅스텐, 알루미늄, 은, 금 및 이들의 화합물 중 적어도 하나를 포함하며, 상기 제2 물질은 구리 및 구리 화합물 중 적어도 하나를 포함할 수 있다.
본 발명의 개념에 따른 실시예들에 따르면, 더미 패턴을 이용하여 캐소드 및 애노드 전극 라인들의 폭을 조절할 수 있다. 또한, 캐소드 및 애노드 전극 라인들과, 제1 및 제2 비아들에 포함된 물질의 전자 이동 속도가 도전 라인에 포함된 물질의 전자 이동 속도보다 빨라, 캐소드 전극 라인과 연결된 제1 비아에서 보이드가 형성되어 블로잉 위치를 제어할 수 있다.
도 1은 본 발명의 일 실시예에 따른 퓨즈 구조물을 설명하기 위한 사시도이다.
도 2는 도 1의 퓨즈 구조물을 설명하기 위한 평면도이다.
도 3은 본 발명의 일 실시예에 따른 퓨즈 구조물의 블로잉 방법을 설명하기 위한 순서도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 퓨즈 구조물의 블로잉 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 다른 실시예에 따른 퓨즈 구조물을 설명하기 위한 평면도이다.
도 6은 도 5를 I-I'으로 절단한 단면도이다.
도 7a 내지 도 15a는 본 발명의 일 실시예에 따른 퓨즈 구조물의 제조 방법을 설명하기 위한 평면도들이다.
도 7b 내지 도 15b는 도 7a 내지 도 15a을 I-I' 및 II-II'으로 절단한 단면도들이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
(전기적인 퓨즈_제1 실시예 )
도 1은 본 발명의 일 실시예에 따른 퓨즈 구조물을 설명하기 위한 사시도이고, 도 2는 도 1의 퓨즈 구조물을 설명하기 위한 평면도이다.
도 1 및 도 2를 참조하면, 퓨즈 구조물은 도전 라인(conductive line, 110), 제1 비아(first via, 135a), 제2 비아(135b), 캐소드 전극 라인(cathode electrode line, 140a) 및 애노드 전극 라인(anode electrode line, 140b)을 포함할 수 있다.
상기 도전 라인(110)은 기판(100) 상에 제1 방향으로 연장할 수 있다. 상기 도전 라인(110)은 텅스텐, 알루미늄, 은 및 금으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 도전 라인(110)의 폭에 대한 길이의 비(L/W)가 1 내지 100일 수 있다.
상기 제1 및 제2 비아들(135a, 135b)은 상기 도전 라인(110) 상에 배치될 수 있다. 상기 제1 및 제2 비아들(135a, 135b) 사이 이격 거리를 d라고 할 때, 상기 도전 라인(110)의 길이는 3d 이상일 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 비아들(135a, 135b) 각각의 면적(dimension)은, 상기 퓨즈 구조물을 포함하는 반도체 소자의 최소 선폭(critical dimension)을 가질 수 있다. 구체적으로 반도체 소자마다 디자인 룰에 따라 최소 선폭은 정해질 수 있으며, 상기 제1 및 제2 비아들(135a, 135b) 각각은 상기 최소 선폭을 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 비아들(135a, 135b) 각각은 상기 도전 라인(110)에 포함된 물질보다 전자 이동(electromigration; EM) 속도가 빠른 물질을 포함할 수 있다. 예컨대, 상기 제1 및 제2 비아들(135a, 135b)은 구리 또는 구리 화합물을 포함할 수 있다.
상기 캐소드 전극 라인(140a)은 상기 제1 비아(135a)와 전기적으로 연결될 수 있다. 상기 제1 비아(135a)는 상기 캐소드 전극 라인(140a)에 자기 정렬된(self-aligned) 구조를 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 캐소드 전극 라인(140a)은 상기 제1 비아(135a)와 일체형(one-body)일 수 있다. 상기 캐소드 전극 라인(140a)은 상기 제1 비아(135a)에 포함된 물질과 실질적으로 동일한 물질을 포함할 수 있다. 예컨대, 상기 캐소드 전극 라인(140a)은 구리 및 구리 화합물을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 캐소드 전극 라인(140a)의 폭에 대한 길이의 비(L/W)가 1 내지 100일 수 있다.
일 예로, 상기 캐소드 전극 라인(140a)은 상기 제1 방향과 수직인 제2 방향으로 연장될 수 있다. 다른 예로, 상기 캐소드 전극 라인(140a)은 상기 제1 방향으로 연장할 수 있다.
상기 애노드 전극 라인(140b)은 상기 제2 비아(135b)와 전기적으로 연결될 수 있다. 상기 제2 비아(135b)는 상기 애노드 전극 라인(140b)에 자기 정렬된 구조를 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 애노드 전극 라인(140b)은 상기 제2 비아(135b)와 일체형일 수 있다. 상기 애노드 전극 라인(140b)은 상기 제2 비아(135b)에 포함된 물질과 실질적으로 동일한 물질을 포함할 수 있다. 예컨대, 상기 애노드 전극 라인(140b)은 구리 및 구리 화합물을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 애노드 전극 라인(140b)의 폭에 대한 길이의 비(L/W)가 1 내지 100일 수 있다.
상기 애노드 전극 라인(140b)은 상기 캐소드 전극 라인(140a)과 나란하게 연장될 수 있다. 일 예로, 상기 애노드 전극 라인(140b)은 상기 제1 방향과 수직인 제2 방향으로 연장될 수 있다. 다른 예로, 상기 캐소드 전극 라인(140a)은 상기 제1 방향으로 연장할 수 있다.
상기 제1 및 제2 비아들(135a, 135b)이 동시에 형성되고, 상기 캐소드 전극 라인(140a) 및 애노드 전극 라인(140b)이 동시에 형성됨으로써, 상기 제1 및 제2 비아들(135a, 135b)의 상부면들이 동일 레벨이며, 상기 캐소드 및 애노드 전극 라인들(140a, 140b)의 상부면들이 동일 레벨일 수 있다.
본 실시예에서, 상기 캐소드 전극 라인(140a)에 연결된 제1 비아(135a)를 하나 도시하였으나, 상기 캐소드 전극 라인(140a)에 다수의 비아들이 연결될 수 있다. 또한, 상기 애노드 전극 라인(140b)에 연결된 제2 비아(135b)도 다수 개일 수 있다. 본 발명에서 상기 캐소드 및 애노드 전극 라인들(140a, 140b)에 연결된 비아들(135a, 135b)의 수량을 한정하는 것은 아니다.
이하에서, 본 발명의 일 실시예에 따른 퓨즈 구조물을 블로잉하는 방법에 대하여 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 퓨즈 구조물의 블로잉 방법을 설명하기 위한 순서도이고, 도 4a 및 도 4b는 본 발명의 일 실시예에 따른 퓨즈의 블로잉 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 퓨즈 구조물을 블로잉하기 위해 전기적인 스트레스를 통해 전기적인 단락을 유도할 수 있다. 상기 전기적인 스트레스는 캐소드 전극 라인(140a) 및 애노드 전극 라인(140b) 사이에서 전압 차이며, 일정량 이상의 전류의 흐름을 나타낼 수 있다(단계 S 100).
도 3 및 도 4a를 참조하면, 전기적 스트레스를 가하면, 자유전자들이 운동 에너지를 가지고 금속 원자와 충돌하면서 금속 원자들이 일정 방향으로 이동할 수 있다. 일정 방향이란 전자의 이동 방향일 수 있다. 상기의 현상을 전자 이동(electromigration)이라 한다.
본 발명의 일 실시예에 따르면, 캐소드 전극 라인(140a)을 통해 전자들이 유입되고, 상기 전자들은 제1 비아(135a)를 통해 도전 라인(110)을 향해 아래 방향으로(downstream) 이동할 수 있다. 상기 전자들은 도전 라인(110)을 이동하며 제2 비아(135b)를 통해 애노드 전극 라인(140b)으로 이동할 수 있다(단계 S 110).
본 발명의 일 실시예에 따르면, 상기 캐소드 전극 라인(140a) 및 제1 비아(135a)는 도전 라인(110)보다 전자 이동 속도가 빠른 물질을 포함할 수 있다. 일 예로, 상기 캐소드 전극 라인(140a) 및 제1 비아(135a)가 구리를 포함하고, 상기 도전 라인(110)은 텅스텐을 포함할 수 있다. 이 경우, 상기 캐소드 전극 라인(140a) 및 제1 비아(135a)의 구리의 전자 이동 속도가 커, 상기 애노드 전극 라인(140b)으로 이동하게 될 수 있다. 이와 같은 현상으로 상기 캐소드 전극 라인(140a) 및 제1 비아(135a) 내의 구리가 애노드 전극 라인(140b) 쪽으로 이동하게 되어, 상기 애노드 전극 라인(140b)의 크기가 점진적으로 커질 수 있다.
도 3 및 4b를 참조하면, 상기 캐소드 전극 라인(140a) 및 애노드 전극 라인(140b) 사이에 높은 전압 차이가 발생하면, 상기 제1 비아(135a)에 보이드(void, VD)가 형성될 수 있다. 이로써, 상기 캐소드 전극 라인(140a) 및 도전 라인(110) 사이에서 전기적 단락이 유발될 수 있다(단계 S 120).
본 발명의 일 실시예에 따르면, 상기 캐소드 전극 라인(140a)에서 상기 제1 비아(135a)를 통해 아래 방향으로 전자가 흐름으로써 상기 보이드(VD)는 제1 비아(135a)에서 발생될 수 있다. 따라서, 보이드(VD) 발생 위치를 컨트롤하기 용이할 수 있다.
이때, 제1 및 제2 비아들(135a, 135b)과 캐소드 및 애노드 전극 라인들(140a, 140b)이 금속을 포함하고 있어, 전기적 단락이 발생 전/후 높은 저항값 차이를 나타낼 수 있다. 즉, 전기적으로 단락된 퓨즈는 단락되지 않은 퓨즈에 비하여 상대적으로 매우 큰 저항값을 가질 수 있다.
(퓨즈 구조물_제2 실시예 )
도 5는 본 발명의 다른 실시예에 따른 퓨즈 구조물을 설명하기 위한 평면도이고, 도 6은 도 5를 I-I'으로 절단한 단면도이다.
도 5 및 도 6을 참조하면, 퓨즈 구조물은 도전 라인(110), 제1 비아(135a), 제2 비아(135b), 캐소드 전극 라인(140a), 애노드 전극 라인(140b) 및 더미 패턴들(dummy patterns, 140d, 140e)을 포함할 수 있다.
상기 더미 패턴들(140d, 140e)은 캐소드 전극 라인(140a) 및 애노드 전극 라인(140b)의 폭을 조절할 수 있다. 일 실시예에 따르면, 상기 더미 패턴들(140d, 140e)은 상기 캐소드 전극 라인(140a)에 인접하게 배치된 제1 더미 패턴(140d) 및 상기 애노드 전극 라인(140b)에 인접하게 배치되는 제2 더미 패턴(140e)을 포함할 수 있다. 상기 제1 및 제2 더미 패턴들(140d, 140e)은 상기 캐소드 및 애노드 전극 라인들(140a, 140b)에 포함된 물질과 실질적으로 동일한 물질을 포함할 수 있다.
본 실시예에서는 상기 제1 및 제2 더미 패턴들(140d, 140e)이 상기 캐소드 및 애노드 전극 라인들(140a, 140b)의 형상과 실질적으로 동일하게 형상을 갖는 것으로 도시하고 있으나, 본 발명에서 상기 제1 및 제2 더미 패턴들(140d, 140e)의 형상을 한정하지는 않는다.
상기 제1 및 제2 더미 패턴들(140d, 140e)은 상기 도전 라인(110)과 전기적으로 연결되지 않으며, 단지 상기 캐소드 및 애노드 전극 라인들(140a, 140b)의 폭을 조절하기 위하여 형성될 수 있다. 따라서, 본 발명에서는 상기 제1 및 제2 더미 패턴들(140d, 140e)의 물질 및 형상을 한정하지 않는다.
상기 퓨즈 구조물은 상기 도전 라인(110)의 하부면 및 측면을 감싸는 제1 베리어 막(first barrier layer, 109)과, 상기 제1 비아(135a) 및 캐소드 전극 라인(140a)의 하부면 및 측면을 감싸는 제2 베리어 막(139a)과, 상기 제2 비아(135b) 및 애노드 전극 라인(140b)의 하부면 및 측면을 감싸는 제3 베리어 막(139b)을 더 포함할 수 있다. 상기 제1 내지 제3 베리어 막들(109, 139a, 139b)은 티타늄, 티탄 질화물, 탄탈륨 및 탄탈륨 질화물 중 하나를 포함할 수 있다.
또한, 상기 퓨즈 구조물은 상기 제1 더미 패턴(140d)의 하부면 및 측면을 감싸는 제1 더미 베리어 막(139d)과, 상기 제2 더미 패턴(140e)의 하부면 및 측면을 감싸는 제2 더미 베리어 막(139e)을 더 포함할 수 있다. 상기 제1 및 제2 더미 베리어 막들(139d, 139e)은 티타늄, 티탄 질화물, 탄탈륨 및 탄탈륨 질화물 중 하나를 포함할 수 있다.
도 5 및 도 6의 도전 라인(110), 제1 비아(135a), 제2 비아(135b), 캐소드 전극 라인(140a) 및 애노드 전극 라인(140b)은 도 1 및 도 2의 도전 라인(110), 제1 비아(135a), 제2 비아(135b), 캐소드 전극 라인(140a) 및 애노드 전극 라인(140b)과 실질적으로 동일하여 그 상세한 설명을 생략하기로 한다.
(퓨즈 구조물의 제조 방법)
도 7a 내지 도 15a는 본 발명의 일 실시예에 따른 퓨즈 구조물의 제조 방법을 설명하기 위한 평면도들이다. 도 7b 내지 도 15b는 도 7a 내지 도 15a을 I-I' 및 II-II'으로 절단한 단면도들이다.
도 7a 및 도 7b를 참조하면, 기판(100) 상에 도전 라인(110)을 형성할 수 있다.
상기 기판(100)은 메모리 셀들(memory cells) 또는 로직 셀들(logic cells)이 형성되는 소자 영역(Device Region)과, 퓨즈 구조물이 형성되는 퓨즈 영역(Fuse Region)을 포함할 수 있다. 상기 기판(100)은 실리콘, 게르마늄, 실리콘/게르마늄을 포함하는 반도체 기판일 수 있다. 또는 상기 기판(100)은 SOI(silicon on insulator) 기판일 수 있다.
상기 기판(100) 상에 제1 절연막(102)을 형성하고, 상기 제1 절연막(102)의 적어도 일부를 식각한 후, 상기 제1 절연막(102) 상에 도전막을 형성할 수 있다. 상기 제1 절연막(102) 상부면이 노출되도록 상기 도전막을 평탄화하여, 제1 배선 라인(112) 및 도전 라인(110)을 형성할 수 있다. 상기 제1 배선 라인(112) 및 도전 라인(110)은 텅스텐, 알루미늄, 은 및 금으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 상기 제1 배선 라인(112)은 상기 소자 영역에 형성되며, 메모리 셀들 또는 로직 셀들과 전기적으로 연결될 수 있다. 상기 도전 라인(110)은 상기 퓨즈 영역에 형성될 수 있다. 상기 제1 배선 라인(112)과 도전 라인(110)은 하나의 공정에 의해 형성될 수 있다.
선택적으로, 상기 도전막을 형성하기 전에, 상기 일부가 식각된 제1 절연막(102) 상에 컨포멀하게 제1 베리어 막(도시되지 않음)을 더 형성할 수 있다. 상기 제1 베리어 막은 티타늄, 티탄 질화물, 탄탈륨 및 탄탈 질화물 중 적어도 하나를 포함할 수 있다.
도 8a 및 도 8b를 참조하면, 상기 제1 배선 라인(112) 및 도전 라인(110) 상에 제1 식각 저지막(114), 제2 절연막(116) 및 제1 마스크 패턴(118)을 형성할 수 있다.
상기 제1 식각 저지막(114)은, 일 에천트를 사용하는 식각 공정에서 상기 제2 절연막(116) 및 도전 라인(110)의 물질에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예컨대, 상기 제2 절연막(116)이 산화물을 포함하고, 상기 도전 라인(110)이 금속을 포함하는 경우, 상기 제1 식각 저지막(114)은 실리콘 질화물을 포함할 수 있다.
상기 제1 식각 저지막(114) 상에 제2 절연막(116)을 형성할 수 있다. 상기 제2 절연막(116)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
상기 제1 마스크 패턴(118)은 포토레지스트 패턴 및/또는 하드 마스크 패턴을 포함할 수 있다. 상기 제1 마스크 패턴(118)은 상기 제1 배선 라인(112)에 오버랩되는 제1 홀(first hole, 120c)과, 상기 도전 라인(110)에 오버랩되는 제2 및 제3 홀들(120a, 120b)을 포함할 수 있다.
도 9a 및 도 9b를 참조하면, 상기 제1 마스크 패턴(118)을 이용하여 식각 공정을 수행하여, 상기 제1 배선 라인(112)을 노출시키는 제1 콘택 홀(contact hole, 122c)과 상기 도전 라인(110)을 노출시키는 제1 비아 홀(first via hole, 122a) 및 제2 비아 홀(122b)을 각각 형성할 수 있다.
상기 식각 공정은 상기 제1 식각 저지막(114)이 노출될 때까지 상기 제2 절연막(116)을 식각한 후, 상기 제1 식각 저지막(114)을 식각할 수 있다.
도 10a 및 도 10b를 참조하면, 상기 제1 마스크 패턴(118)을 제거한 후, 상기 제1 콘택 홀(122c), 제1 및 제2 비아 홀들(122a, 122b) 내에 희생 패턴들(124a, 124b, 124c)을 형성할 수 있다.
구체적으로, 상기 제1 마스크 패턴(118)을 제거한 후, 상기 제1 콘택 홀(122c), 제1 및 제2 비아 홀들(122a, 122b)을 매립하는 희생막을 상기 제2 절연막(116) 상에 형성할 수 있다. 상기 제2 절연막(116)의 상부면이 노출되도록 상기 희생막의 상부를 평탄화할 수 있다.
도 11a 및 도 11b를 참조하면, 상기 희생 패턴들(124a, 124b, 124c) 및 제2 절연막(116) 상에 제2 식각 저지막(126), 제3 절연막(128) 및 제2 마스크 패턴(130)을 형성할 수 있다.
상기 제2 식각 저지막(126)은, 일 에천트를 사용하는 식각 공정에서 상기 제3 절연막(128) 및 희생 패턴들(124a, 124b, 124c)에 포함된 물질들에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예컨대, 상기 제2 식각 저지막(126)은 실리콘 질화물을 포함할 수 있다.
상기 제2 식각 저지막(126) 상에 제3 절연막(128)을 형성할 수 있다. 상기 제3 절연막(128)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
상기 제2 마스크 패턴(130)은 포토레지스트 패턴 및/또는 하드 마스크 패턴을 포함할 수 있다. 상기 제2 마스크 패턴(130)은 상기 제1 콘택 홀(122c)을 채우는 희생 패턴(124c)에 오버랩되는 제1 개구(132c), 상기 제1 비아 홀(122a)을 채우는 희생 패턴(124a)에 오버랩되는 제2 개구(132a), 및 상기 제2 비아 홀(122b)을 채우는 희생 패턴(124b)에 오버랩되는 제3 개구(132b)를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 마스크 패턴(130)은 상기 제2 개구(132a)의 폭을 조절하기 위하여, 상기 제2 개구(132a)에 인접하게 제1 더미 개구(132d)를 더 포함할 수 있다. 또한, 상기 제2 마스크 패턴(130)은 상기 제3 개구(132b)의 폭을 조절하기 위하여, 상기 제3 개구(132b)에 인접하게 제2 더미 개구(132e)를 더 포함할 수 있다.
구체적으로 설명하면, 상기 제2 개구(132a) 및 제3 개구(132b)를 포함하는 제2 마스크 패턴(130)을 형성하기 위하여, 통상적으로 레티클(reticle)을 사용할 수 있다. 상기 레티클은 상기 제2 마스크 패턴(130)의 평면적 형상과 상이할 수 있다. 상기 레티클에 제1 더미 개구(132d)에 대응되는 패턴이 없는 경우, 상기 제2 마스크 패턴(130)의 제2 개구(132a)는 목적하는 폭보다 넓게 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 제2 개구(132a)의 폭을 조절하기 위하여 상기 레티클 및 상기 제2 마스크 패턴(130)은 제1 더미 개구(132d)를 더 포함할 수 있다. 동일한 이유로, 상기 제2 마스크 패턴(130)은 상기 제3 개구(132b)에 인접하게 제2 더미 개구(132e)를 더 포함할 수 있다.
도 12a 및 도 12b를 참조하면, 상기 제2 마스크 패턴(130)을 이용하여 식각 공정을 수행하여, 상기 제1 콘택 홀(122c)을 채우는 희생 패턴(124c)을 노출시키는 제2 배선 라인 트렌치(134c), 상기 제1 비아 홀(122a)을 채우는 희생 패턴(124a)을 노출시키는 캐소드 전극 라인 트렌치(134a), 및 상기 제2 비아 홀(122b)을 채우는 희생 패턴(124b)을 노출시키는 애노드 전극 라인 트렌치(134b)를 형성할 수 있다. 또한, 상기 식각 공정으로, 상기 캐소드 전극 라인 트렌치(134a)에 인접하게 제1 더미 트렌치(134d) 및 상기 애노드 전극 라인 트렌치(134b)에 인접하게 제2 더미 트렌치(134e)가 더 형성될 수 있다.
상기 식각 공정은 상기 제2 식각 저지막(126)이 노출될 때까지 상기 제3 절연막(128)을 식각한 후, 상기 제2 식각 저지막(126)을 식각할 수 있다.
도 13a 및 도 13b를 참조하면, 상기 희생 패턴들(124a, 124b, 124c)을 제거할 수 있다. 또한, 상기 제2 마스크 패턴(130)을 제거할 수 있다.
본 발명에서 상기 희생 패턴들(124a, 124b, 124c) 및 제2 마스크 패턴(130)의 제거 순서는 한정하지 않는다.
상기 도 9a 내지 도 13b에 의해, 소자 영역에는 제1 콘택 홀(122c) 및 제2 배선 라인 트렌치(134c)가 연통되어 형성될 수 있다. 또한, 퓨즈 영역에는 제1 비아 홀(122a) 및 캐소드 전극 라인 트렌치(134a)가 연통되어 형성되며, 제2 비아 홀(122b) 및 애노드 전극 라인 트렌치(134b)가 연통되어 형성될 수 있다.
도 14a 및 도 14b를 참조하면, 상기 제3 절연막(128) 상에, 상기 제1 콘택 홀(122c), 제2 배선 라인 트렌치(134c), 제1 비아 홀(122a), 캐소드 전극 라인 트렌치(134a), 제2 비아 홀(122b), 애노드 전극 라인 트렌치(134b), 제1 더미 트렌치(134d) 및 제2 더미 트렌치(134e)를 매립하는 금속막을 형성할 수 있다.
상기 금속막은 상기 도전 라인(110)에 포함된 금속보다 전자 이동 속도가 빠른 물질을 포함할 수 있다. 예컨대, 상기 금속막은 구리 또는 구리 화합물을 포함할 수 있다.
상기 제3 절연막(128)이 노출되도록 상기 금속막을 평탄화하여, 소자 영역에 제1 콘택 플러그(135c) 및 제2 배선 라인(140c)을 형성할 수 있다. 상기 퓨즈 영역에, 제1 비아(135a) 및 캐소드 전극 라인(140a)과, 제2 비아(135b) 및 애노드 전극 라인(140b)을 형성할 수 있다. 또한, 상기 퓨즈 영역에, 제1 더미 패턴(140d) 및 제2 더미 패턴(140e)이 형성될 수 있다.
선택적으로, 상기 금속막을 형성하기 전에, 상기 제1 콘택 홀(122c), 제2 배선 라인 트렌치(134c), 제1 비아 홀(122a), 캐소드 전극 라인 트렌치(134a), 제2 비아 홀(122b), 애노드 전극 라인 트렌치(134b), 제1 더미 트렌치(134d) 및 제2 더미 트렌치(134e)가 형성된 제3 절연막(128) 상에 컨포멀하게 제2 베리어 막(도 6을 참조, 139a, 139b, 139d, 139e)을 형성할 수 있다. 상기 제2 베리어 막(139a, 139b, 139d, 139e)은 티타늄, 티탄 질화물, 탄탈륨 및 탄탈 질화물 중 적어도 하나를 포함할 수 있다.
도 15a 및 도 15b를 참조하면, 상기 소자 영역 상에 제2 콘택 플러그(146) 및 제3 배선 라인(152)을 형성할 수 있다.
구체적으로, 상기 제3 절연막(128) 상에 제3 식각 저지막(142) 및 제4 절연막(144)을 순차적으로 형성한 후 제2 콘택 홀(도시되지 않음)을 형성하고, 상기 제2 콘택 홀을 매립하는 희생 패턴(도시되지 않음)을 형성할 수 있다. 상기 제4 절연막(144) 상에 제4 식각 저지막(148) 및 제5 절연막(150)을 순차적으로 형성한 후 제3 배선 라인 트렌치(도시되지 않음)를 형성하고, 상기 희생 패턴을 제거할 수 있다. 상기 제2 콘택 홀 및 제3 배선 라인 트렌치를 도전물로 매립하여 상기 제2 콘택 플러그(146) 및 제3 배선 라인(152)을 형성할 수 있다.
선택적으로 상기 제2 콘택 홀 및 제3 배선 라인 트렌치를 도전물로 매립하기 전에, 상기 제2 콘택 홀 및 제3 배선 라인 트렌치가 형성된 제4 및 제5 절연막 상에 컨포멀하게 제3 베리어 막(도시되지 않음)을 더 형성할 수 있다. 상기 제3 베리어 막은 티타늄, 티탄 질화물, 탄탈륨 및 탄탈 질화물 중 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 도전 라인
135a: 제1 비아
135b: 제2 비아
140a: 캐소드 전극 라인
140b: 애노드 전극 라인

Claims (10)

  1. 기판 상에 형성된 도전 라인(conductive line);
    상기 도전 라인 상에 서로 이격되어 배치된 제1 및 제2 비아들(first and second vias);
    상기 제1 비아와 전기적으로 연결되는 캐소드 전극 라인(cathode electrode line);
    상기 제2 비아와 전기적으로 연결되는 애노드 전극 라인(anode electrode line); 및
    상기 캐소드 전극 라인 및 상기 애노드 전극 라인 중 적어도 하나에 인접하게 배치되는 더미 패턴(dummy pattern)을 포함하는 퓨즈 구조물.
  2. 제1항에 있어서,
    상기 제1 비아 및 상기 캐소드 전극 라인은 동일한 물질을 포함하며,
    상기 제2 비아 및 상기 애노드 전극 라인은 동일한 물질을 포함하는 퓨즈 구조물.
  3. 제2항에 있어서,
    상기 캐소드 및 애노드 전극 라인들은 동일한 물질을 포함하는 퓨즈 구조물.
  4. 제3항에 있어서,
    상기 캐소스 및 애노드 전극 라인들에 포함된 물질의 전자 이동(electromigration) 속도가 상기 도전 라인에 포함된 물질의 전자 이동 속도보다 빠른 퓨즈 구조물.
  5. 제1항에 있어서,
    상기 캐소드 및 애노드 전극 라인들과 상기 제1 및 제2 비아들은 구리 및 구리 화합물을 포함하며,
    상기 도전 라인은 텅스텐, 알루미늄, 은, 금 및/또는 이들의 화합물을 포함하는 퓨즈 구조물.
  6. 제1항에 있어서,
    상기 더미 패턴은
    상기 캐소드 전극 라인에 인접하게 배치되는 제1 더미 패턴; 및
    상기 애노드 전극 라인에 인접하게 배치되는 제2 더미 패턴을 포함하되,
    상기 제1 및 제2 더미 패턴들은 상기 캐소드 및 애노드 전극 라인들에 포함된 물질과 동일한 물질을 포함하는 퓨즈 구조물.
  7. 제1항에 있어서,
    상기 도전 라인의 폭에 대한 길이의 비는 1 내지 100인 퓨즈 구조물.
  8. 제1항에 있어서,
    상기 캐소드 전극 라인의 폭에 대한 길이의 비는 1 내지 100이며,
    상기 애노드 전극 라인의 폭에 대한 길이의 비는 1 내지 100인 퓨즈 구조물.
  9. 기판 상에 형성되며 제1 전자 이동 속도를 갖는 제1 물질을 포함하는 도전 라인과, 상기 도전 라인 상에 서로 이격되어 배치되며 제2 전자 이동 속도를 갖는 제2 물질을 포함하는 제1 및 제2 비아들과, 상기 제1 비아와 전기적으로 연결되며 상기 제2 물질을 포함하는 캐소드 전극 라인과, 상기 제2 비아와 전기적으로 연결되며 상기 제2 물질을 포함하는 애노드 전극 라인을 포함하는 퓨즈 구조물의 블로잉 방법에 있어서,
    상기 캐소드 및 애노드 전극 라인들 사이에 전압 차를 발생시키는 단계;
    상기 캐소드 전극 라인의 제2 물질이 상기 제1 비아, 상기 도전 라인 및 상기 제2 비아를 통해 상기 애노드 전극 라인으로 이동하는 단계; 및
    상기 제1 비아에 보이드(void)가 형성되어 상기 퓨즈 구조물이 블로잉되는 단계를 포함하되,
    상기 블로잉된 후 상기 애노드 전극 라인의 폭이 증가하는 퓨즈 구조물의 블로잉 방법.
  10. 제9항에 있어서,
    상기 캐소드 전극 라인에서 상기 제1 비아로 아래 방향으로(downstream) 전자가 이동하는 퓨즈 구조물의 블로잉 방법.
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