KR20100104932A - 인쇄회로기판의 제조방법 - Google Patents

Abstract

본 발명은 인쇄회로기판의 제조방법에 관한 것이다.

실시예에 따른 인쇄회로기판 제조 방법은 제1 접착층이 형성된 제1 금속층을 준비하는 단계; 상기 제1 접착층 상에 전자소자를 부착하는 단계; 상기 전자소자가 포위되도록 상기 제1 접착층 상에 절연층을 형성하는 단계; 상기 절연층 상에 제2 금속층을 형성하는 단계; 및 상기 제1 금속층 및 제2 금속층을 선택적으로 제거하여 회로패턴을 형성하는 단계를 포함하며, 상기 제1 접착층은 상기 제1 금속층의 전체 면적의 80% 이상의 면적에 형성된다.

인쇄회로기판

Description

인쇄회로기판의 제조방법{A METHOD FOR MANUFACTURING A PRINTED CIRCUIT BOARD}

본 발명은 인쇄회로기판의 제조방법에 관한 것이다.

최근, 경박 단소화 추세에 따라 인쇄회로기판은 점점 얇게 제작되고 있다.

인쇄회로기판이 얇고 조밀하게 제작됨에 따라 종래에 문제가 되지 않았던 현상들이 중요한 관리 인자로 부각되고 있다.

예를 들어, 인쇄회로기판에 포함되는 칩, 회로패턴, 접착층 및 절연층 사이의 열팽창계수(CTE:Coefficient of Thermal Expantion)의 불일치로 인하여 인쇄회로기판에 균열 혹은 휨 현상이 발생할 수 있는 문제가 있다.

또한, 접착층 및 절연층 등의 틈에 공기 기포가 발생하여 이로 인하여 전기적 단락이 발생하는 경우도 있다.

또한, 접착층의 두께가 균일하게 형성되지 못하는 경우, 상기 접착층 상에 부착되는 칩의 높이가 균일하지 않게 되어, 상기 칩이 손상될 수 있는 문제가 있을 수 있다.

실시예는 신뢰성이 향상된 인쇄회로기판 및 그 제조방법을 제공한다.

실시예는 제조 공정이 간단한 인쇄회로기판 및 그 제조방법을 제공한다.

실시예에 따른 인쇄회로기판 제조 방법은 제1 접착층이 형성된 제1 금속층을 준비하는 단계; 상기 제1 접착층 상에 전자소자를 부착하는 단계; 상기 전자소자가 포위되도록 상기 제1 접착층 상에 절연층을 형성하는 단계; 상기 절연층 상에 제2 금속층을 형성하는 단계; 및 상기 제1 금속층 및 제2 금속층을 선택적으로 제거하여 회로패턴을 형성하는 단계를 포함하며, 상기 제1 접착층은 상기 제1 금속층의 전체 면적의 80% 이상의 면적에 형성된다.

실시예에 따른 인쇄회로기판은 제1 회로패턴; 상기 제1 회로패턴 상에 제1 접착층; 상기 제1 접착층 상에 전자소자; 상기 전자소자가 포위되도록 상기 제1 접착층 상에 형성된 절연층; 및 상기 절연층 상에 제2 회로패턴을 포함하며, 상기 제1 접착층은 상기 전자소자 및 상기 절연층의 전체 면적의 80% 이상의 면적에 접촉되는 것을 특징으로 한다.

실시예는 접착층을 금속층의 전체 면적 또는 전체 면적의 적어도 80% 이상의 면적에 형성하여 신뢰성이 향상된 인쇄회로기판 및 그 제조방법을 제공할 수 있다.

실시예는 제조 공정이 간단한 인쇄회로기판 및 그 제조방법을 제공할 수 있 다.

본 발명에 따른 실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.

도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.

이하, 도 1 내지 도 8을 참조하여, 실시예에 따른 인쇄회로기판 및 그 제조방법에 대해 보다 상세히 설명하도록 한다.

도 1 내지 도 8은 실시예에 따른 인쇄회로기판 및 그 제조방법을 설명하는 도면이다.

도 1을 참조하면, 제1 접착층(20)이 형성된 제1 금속층(10)이 준비된다.

상세히 설명하면, 상기 제1 접착층(20)은 상기 제1 금속층(10) 상에 전체 면적에 형성되거나, 후술하는 바와 같은 휨 현상 등의 문제가 발생하지 않을 정도의 면적에 형성될 수 있다.

예를 들어, 상기 제1 접착층(20)은 상기 제1 금속층(10)의 전체 면적에 형성 되거나 적어도 80% 이상의 면적에 형성될 수 있다.

상기 제1 금속층(10)은 금속, 예를 들어 구리(Cu), 금(Au), 은(Ag), 알루미늄(Al), 니켈(Ni) 또는 주석(Sn) 중 적어도 어느 하나로 형성될 수 있다.

상기 제1 접착층(20)은 접착력을 가지는 반경화 상태(B-stage)의 수지 재질, 예를 들어 에폭시 수지 또는 페놀 수지로 형성될 수 있다.

상기 제1 접착층(20)의 두께는 필요에 따라 자유롭게 형성될 수 있다. 상기 제1 접착층(20)이 지나치게 얇을 경우, 누전 현상이나 회로 간에 전기적으로 단락(short)되는 현상이 발생될 수 있으므로, 이를 방지하기 위한 충분한 두께, 예를 들어, 10μm 내지 25μm로 형성될 수 있다.

또한, 상기 제1 접착층(20)은 균일한 두께의 필름 형태로 준비되어, 미리 준비된 상기 제1 금속층(10)에 적층하는 방법에 의해 형성될 수 있다.

또한, 상기 제1 접착층(20)은 롤 코팅(Roll Coating)을 실시하여, 상기 제1 금속층(10)의 일면에 균일하게 도포하는 롤 코팅 방법에 의해 형성될 수 있다.

한편, 접착층을 칩이 부착될 위치에 국부적으로 형성하는 방법은 인쇄 방법, 분산 방법 등이 있다. 그러나 상기 방법들은 제조 공정이 복잡하며, 상기 접착층이 경화될 때 열팽창계수(CTE : Coefficient of Thermal Expansion) 차이에 의해 휨(Warpage) 현상이 발생하여, 인쇄회로기판의 신뢰성에 문제가 있을 수 있다. 또한, 상기 휨 현상에 의해 후속 공정에서 회로 패턴 등을 형성할 위치가 틀어지게 되어 위치 정밀도가 떨어지는 문제가 있을 수 있다.

또한, 상기 접착층을 칩이 부착될 위치에 국부적으로 형성하는 방법은 제조 공정에서 기포가 발생하여, 상기 기포를 통해 누전 현상 또는 방전 현상 등이 일어나 전기적인 단락(Short)이 발생하는 문제가 있을 수 있다.

또한, 상기 접착층을 칩이 부착될 위치에 국부적으로 형성하는 방법은 균일한 두께의 접착층을 형성하기가 어려워, 부착된 칩의 높이가 불균일하게 되는 문제가 있을 수 있다. 칩의 높이가 불균일한 경우, 이후의 제조 공정에서 칩이 손상되거나 전기적 연결이 제대로 되지 않는 문제가 발생할 수 있다.

하지만, 본 실시예에서는 상기 제1 접착층(20)을 상기 제1 금속층(10) 상에 전체적으로 형성하므로 균일한 두께로 형성 가능하기 때문에, 이후에 부착될 전자소자(36)의 높이가 균일하게 부착될 수 있어, 상기 전자소자(36)가 손상되거나 전기적 연결이 제대로 이루어지지 않는 문제가 발생하지 않는다. 또한, 제조 공정이 간단하고 효율적이며, 제조 과정에서 기포 등이 발생하는 여지를 줄일 수 있는 효과가 있다.

또한, 본 실시예에서는 상기 제1 접착층(20)을 상기 제1 금속층(10) 상에 전체적으로 형성하므로 균일한 두께로 형성 가능하기 때문에, 상기 제1 접착층(20)과 제1 금속층(10) 사이의 열팽창계수 차이에 의한 균열 및 휨 현상을 최소화할 수 있고, 이후에 전자소자(36)를 부착시 균일한 높이를 가지도록 할 수 있어, 제조 공정의 신뢰성 및 수율을 향상시키는 효과가 있다.

도 2를 참조하면, 상기 제1 접착층(20) 상에 전자소자(36)를 부착한다.

상기 전자소자(36)는 칩(30) 및 수동소자(35) 중 적어도 어느 하나를 포함할 수 있다.

상기 칩(30)은 베어 칩(Bare Chip)이거나 혹은, 상기 베어 칩 상에 재배선층(RDL : Redistribution Layer)을 형성한 웨이퍼 레벨 패키지 단계(Wafer Level Package : WLP)의 칩일 수 있으나 이에 한정하지는 않는다. 상기 칩(30)은 다른 회로패턴 혹은 소자 등과 전기적으로 연결하기 위한 연결단자(31)를 포함할 수 있다.

또한, 도 2에 따르면, 상기 칩(30)은 상기 연결단자(31)가 형성된 제1 면이 상기 제1 접착층(20)에 부착되도록 도시되어 있지만, 상기 연결단자(31)가 형성되지 않은 제2 면이 상기 제1 접착층(20)에 부착될 수도 있다. 즉, 상기 칩(30)이 상기 제1 접착층(20)에 부착되는 방향은 인쇄회로기판의 회로 구현의 필요에 따라 상기 제1 면 또는 제2 면이 부착될 수 있다.

상기 수동소자(35)는 예를 들어 저항(Resistor), 인덕터(Inductor) 또는 커패시터(Capacitor) 일 수 있다. 상기 수동소자(35)도 상기 제1 접착층(20)에 인쇄회로기판의 회로 구현의 필요에 따라, 방향에 관계없이 자유롭게 부착될 수 있다.

상기 제1 접착층(20)은 반경화 상태이며 접착력을 가지므로, 상기 전자소자(36)를 접촉하거나 부분적으로 열 또는 압력을 가함으로써 간단히 부착할 수 있다. 그리고 상기 전자소자(36)를 부착한 후 상기 제1 접착층(20)을 경화시켜, 상기 전자소자(36)를 견고히 고정시킬 수 있다. 상기 경화는 상기 제1 접착층(20)에 열 및 자외선을 가하여 실시될 수 있다.

도 3a 내지 도 3c를 참조하면, 상기 전자소자(36)가 포위되도록 상기 제1 접착층(20) 상에 절연층(40)을 준비한다. 그리고 상기 절연층(40) 상에 제2 접착층(51)이 형성된 제2 금속층(50)을 준비한다. 이때, 상기 절연층(40)은 반경화(B- stage) 상태로 준비될 수 있다.

예를 들어, 도 3a에 도시된 것처럼, 상기 전자소자(36)의 측면을 둘러싸며, 상기 전자소자(36)의 높이에 상응하는 제1 층(41), 상기 전자소자(36)와 상기 제1 층(41)의 상면을 덮는 제2 층(42)을 포함하는 상기 절연층(40)과, 제2 접착층(51)이 형성된 제2 금속층(50)을 준비할 수 있다. 이때, 상기 제1 층(41) 및 제2 층(42)은 각각 한 개의 층으로 형성된 것에 한정되지 않으며, 각각 복수의 층으로 형성될 수 있다.

또는, 도 3b에 도시된 것처럼, 상기 전자소자(36)의 형상에 대응되는 홈(Cavity)을 형성한 상기 절연층(40)과, 상기 절연층(40) 상에 제2 접착층(51)이 형성된 제2 금속층(50)을 준비할 수 있다.

또는, 도 3c에 도시된 것처럼, 상기 전자소자(36)의 측면을 둘러싸며 상기 전자소자(36)의 높이에 상응하도록, 상기 제1 접착층(20) 상에 상기 절연층(40)을 준비할 수 있다.

상기 절연층(40)은 접착력을 가지는 수지 재질, 예를 들어 에폭시 수지 또는 페놀 수지이거나, ABF 필름이나 폴리이미드(Polyimide) 필름일 수 있다. 또는, 상기 절연층(40)은 유리 섬유에 열경화성 수지를 침투시켜 제작된 프리플래그(Prepreg)일 수도 있다.

상기 제2 접착층(51)이 형성된 제2 금속층(50)은 상기 제1 접착층(20)이 형성된 제1 금속층(10)과 같을 수 있으며, 상기 제2 금속층(50)이 상면에 노출되도록 상기 절연층(40) 상에 준비된다.

도 4를 참조하면, 상기 절연층(40) 및 제2 접착층(51)이 형성된 제2 금속층(50)과, 상기 제1 접착층(20) 및 상기 전자소자(36)를 압착한다.

상기 압착에 의해 상기 제1 접착층(20) 및 상기 전자소자(36) 상에 상기 절연층(40)이 형성되고, 상기 절연층(40) 상에 제2 접착층(51)이 형성되고, 상기 제2 접착층(51) 상에는 제2 금속층(50)이 형성될 수 있다.

또한 도 4는 상기 전자소자(36) 상에 상기 절연층(40)이 형성된 것으로 도시되었으나, 도 3c의 실시예에 따르면 상기 전자소자(36)는 상기 제2 접착층(51)과 직접 접촉할 수도 있다.

이때, 상기 절연층(40)이 반경화(B-stage) 상태로 준비될 수 있으므로, 상기 압착 후에 경화시켜 상기 전자소자(36)를 견고히 고정시킬 수 있다. 상기 경화는 상기 절연층(40)에 열 및 자외선을 가하여 실시될 수 있다.

한편, 도 3a 내지 도 3c 및 도 4에 도시된 바에 따르면, 상기 절연층(40) 상에 제2 접착층(51)이 형성된 제2 금속층(50)이 준비되어 압착되었으나, 상기 절연층(40) 상에 상기 제2 금속층(50) 만이 준비되거나, RCC(Resin Coated Cu-Foil)가 준비되어, 이들을 상기 절연층(40) 상에 압착할 수도 있다. 이 경우, 상기 절연층(40) 상에는 상기 제2 금속층(50)이 형성되거나, 상기 RCC가 형성되게 된다.

상기 RCC가 상기 절연층(40) 상에 형성된 경우, 상기 절연층(40) 상에 레진층(미도시)이 형성되고, 상기 레진층(미도시) 상에 제2 금속층(50)이 형성되게 된다.

상기 과정에 따라 상기 제1 접착층(20)은 상기 절연층(40) 및 상기 전자소 자(36)의 전체 면적에 접촉하거나, 적어도 80% 이상의 면적에 접촉되게 된다.

도 5를 참조하면, 상기 전자소자(36)가 일부 노출될 수 있도록 제1 비아홀(60)을 형성할 수 있다. 또한, 상기 인쇄회로기판의 양면에 형성될 회로패턴(80)이 전기적으로 연결될 필요가 있는 경우 상기 인쇄회로기판을 관통하는 제2 비아홀(61)을 형성할 수 있다. 도 5는 설명의 편의를 위해 상기 인쇄회로기판을 뒤집어서 도시하였다.

상기 제1, 제2 비아홀(60)(61)은 레이저 드릴링(Laser Drilling), 선택적 식각 방법 혹은 화학적 에칭 방법에 의해 형성될 수 있다.

도 6을 참조하면, 상기 제1, 제2 비아홀(60)(61)에 도금 공정을 실시하여 제1 도전비아(70) 및 제2 도전비아(71)를 형성한다.

상기 도금 공정은 무전해도금(Electroless Plating)을 실시하여 씨드층(Seed Layer)를 형성한 후, 전기도금(Electro Plating)을 실시하여 진행될 수 있다.

상기 제1, 제2 도전비아(70)(71)는 금속 재질, 예를 들어, 구리(Cu), 금(Au), 은(Ag), 알루미늄(Al), 니켈(Ni) 또는 주석(Sn) 중 적어도 어느 하나로 형성될 수 있다.

도 7을 참조하면, 상기 제1, 제2 금속층(10)(50)을 선택적으로 제거하여 회로패턴(80)을 형성할 수 있다. 상기 회로패턴(80)은 제1, 제2 금속층(10)(50) 상에 포토레지스트 패턴(미도시)을 형성한 후에 상기 포토레지스트 패턴(미도시)을 마스크로 하여 상기 제1, 제2 금속층(10)(50)을 에칭하여 형성할 수 있다. 상기 회로패턴(80)의 형성방법은 본 발명에 속하는 기술분야에서 통상의 지식을 가진 자가 용 이하게 이해할 수 있으므로 상세한 설명을 생략한다.

도 7 및 도 8을 참조하면, 상기 인쇄회로기판의 회로 설계에 따라, 상기 회로패턴(80) 상에 차례로 절연층, 회로패턴 및 도전비아를 형성하는 과정을 반복하여, 회로패턴부(81)를 형성할 수 있다.

즉, 상기 회로패턴부(81)는 복수의 절연층, 회로패턴 및 도전비아를 포함할 수 있다. 상기 회로패턴부(81)를 형성하는 과정은 상기 기술한 내용에 의해 당업자가 용이하게 이해할 수 있으므로 자세한 설명은 생략한다.

또한, 도시된 상기 회로패턴부(81)는 단지 예시일 뿐이며 다양한 구조로 설계될 수 있다.

이후, 상기 인쇄회로기판의 회로 설계에 따라, 상기 회로패턴부(81) 상에 솔더마스크(Solder Mask) 및 솔더볼(Solder Ball) 등을 형성하여, 다른 회로패턴부, 전자소자, 또는 기판들과 연결할 수 있다.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

도 1 내지 도 8은 실시예에 따른 인쇄회로기판의 제조방법을 설명하는 도면이다.

Claims (10)

1. 제1 접착층이 형성된 제1 금속층을 준비하는 단계;

   상기 제1 접착층 상에 전자소자를 부착하는 단계;

   상기 전자소자가 포위되도록 상기 제1 접착층 상에 절연층을 형성하는 단계;

   상기 절연층 상에 제2 금속층을 형성하는 단계; 및

   상기 제1 금속층 및 제2 금속층을 선택적으로 제거하여 회로패턴을 형성하는 단계를 포함하며,

   상기 제1 접착층은 상기 제1 금속층의 전체 면적의 80% 이상의 면적에 형성되는 인쇄회로기판 제조방법.
2. 제 1항에 있어서,

   상기 제1 접착층은 상기 제1 금속층 상에 균일한 두께로 형성되는 인쇄회로기판 제조방법.
3. 제 1항에 있어서,

   상기 제1 접착층은 반경화 상태의 수지 재질로 형성되어 상기 전자소자 부착 후 경화되는 인쇄회로기판 제조방법.
4. 제 1항에 있어서,

   상기 제1 접착층은 10μm 내지 25μm의 두께로 형성되는 인쇄회로기판 제조방법.
5. 제 1항에 있어서,

   상기 제1 접착층은 상기 제1 금속층에 적층 방법 또는 롤 코팅 방법으로 형성되는 인쇄회로기판 제조방법.
6. 제 1항에 있어서,

   상기 절연층과 상기 제2 금속층 사이에 제2 접착층 또는 레진층이 더 형성되는 것을 특징으로 하는 인쇄회로기판 제조방법.
7. 제1 회로패턴;

   상기 제1 회로패턴 상에 제1 접착층;

   상기 제1 접착층 상에 전자소자;

   상기 전자소자가 포위되도록 상기 제1 접착층 상에 형성된 절연층; 및

   상기 절연층 상에 제2 회로패턴을 포함하며,

   상기 제1 접착층은 상기 전자소자 및 상기 절연층의 전체 면적의 80% 이상의 면적에 접촉되는 것을 특징으로 하는 인쇄회로기판.
8. 제 7항에 있어서,

   상기 제1 접착층은 상기 제1 금속층 상에 균일한 두께로 형성된 인쇄회로기판.
9. 제 7항에 있어서,

   상기 제1 접착층은 10μm 내지 25μm의 두께로 형성된 인쇄회로기판.
10. 제 7항에 있어서,

    상기 절연층과 상기 제2 금속층 사이에 제2 접착층 또는 레진층이 더 형성되는 것을 특징으로 하는 인쇄회로기판.

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