JP2007243735A - Ｄｌｌ回路及びそれを備えた半導体装置 - Google Patents

Abstract

【課題】基準クロック信号に同期する信号を発生する際、ジッタの影響によるデータの誤ラッチを防止し得るＤＬＬ回路を提供する。
【解決手段】本発明のＤＬＬ回路は、制御信号Ｃ１、Ｃ２に応じて基準クロック信号ＣＬＫを遅延させた信号Ｄ１、Ｄ２を出力する遅延回路１２と、信号Ｄ１、Ｄ２の位相差を補間する補間回路１３と、内部クロック信号ＣＬＫ０をタイミング基準とするＤＱ／ＤＱＳ信号を出力する出力回路１４、１５と、内部クロック信号ＣＬＫ０を入力してＤＱ／ＤＱＳ信号と同位相の帰還クロック信号ＲＣＬＫを出力するダミー出力回路１６と、基準クロック信号ＣＬＫと帰還クロック信号ＲＣＬＫの位相を比較する位相比較回路１７と、位相が一致する方向に制御信号Ｃ１、Ｃ２を増減制御する第１、第２遅延制御回路１８、１９を備え、信号Ｄ２は信号Ｄ１と比べ基準クロック信号ＣＬＫの１サイクル分だけ遅延時間が大きくなるよう制御される。
【選択図】図１

Description

本発明は、クロック信号に同期して動作するＤＬＬ（Delay Locked Loop）回路に関し、特に、外部のクロック信号に対して所定の時間差を有する内部信号を発生するＤＬＬ回路と、このＤＬＬ回路を備えた半導体装置（例えば、同期型半導体記憶装置）に関するものである。

近年、高速な同期型半導体記憶装置として、ＤＤＲ（Double Data Rate）−ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）が広く知れられている。このＤＤＲ−ＳＤＲＡＭでは、リード動作を行う際、入出力データであるＤＱ信号と入出力データの取り込みタイミングを規定するＤＱＳ信号のそれぞれのエッジタイミングは、外部の基準クロックに対して正確な位相関係を持つように制御する必要がある。そのため、基準クロック信号に基づいて位相制御を行うことによりＤＱＳ信号及びＤＱ信号を発生するためのＤＬＬ回路が用いられる（例えば、特許文献１参照）。

従来の同期型半導体記憶装置で用いられる一般的なＤＬＬ回路は、例えば、図１０に示す構成を備えている。図１０に示すＤＬＬ回路においては、外部からの基準クロック信号ＣＬＫが入力回路１０１を介して遅延回路１０２に入力され、遅延制御回路１０４から供給される制御信号Ｃに応じた遅延時間だけ遅延される。遅延回路１０２からの信号Ｄはバッファ１０５を介して内部クロック信号ＣＬＫ０としてＤＱ出力回路１０７及びＤＱＳ出力回路１０８に入力される。ＤＱ出力回路１０７ではＤＱ信号が生成されるとともに、ＤＱＳ出力回路１０８ではＤＱＳ信号が出力され、それぞれ外部に出力される。一方、内部クロック信号ＣＬＫ０は、ＤＱ出力回路１０７及びＤＱＳ出力回路１０８と等しい伝送特性を有するダミー出力回路１０６にも入力され、ＤＱ信号及びＤＱＳ信号と同位相の帰還クロック信号ＲＣＬＫが出力される。位相比較回路１０３では、基準クロック信号ＣＬＫと帰還クロック信号ＲＣＬＫの位相が比較され、両位相が一致する方向に遅延制御回路１０４が制御される。このような構成により、基準クロック信号ＣＬＫとの同期を安定に保つＤＱ信号、ＤＱＳ信号を得ることができる。
特開２００３−９１３３１号公報

しかしながら、ＤＬＬ回路に外部から入力される基準クロック信号ＣＬＫは常に正常な波形とは限らず、所定のタイミングでジッタが発生する場合も想定される。図１１には、図１０のＤＬＬ回路において、基準クロック信号ＣＬＫにジッタが発生した状況における各部の動作波形を示している。図１１に示すように、基準クロック信号ＣＬＫの４番目のサイクルで時間Δだけ立上りタイミングが遅れ、所定のサイクルとその直後のサイクルで周期がずれるサイクルトゥサイクルジッタが発生している。その影響で信号Ｄ１、内部クロック信号ＣＬＫ０、ＤＱＳ信号、ＤＱ信号の立上りタイミングも、同様の時間Δだけの遅れが伝搬する。よって、ＤＱＳ信号とＤＱ信号により入出力データを取り込む場合の有効ウィンドウが時間Δだけ小さくなり、その分だけデータの誤ラッチの可能性が高くなるという問題がある。

そこで、本発明はこれらの問題を解決するためになされたものであり、基準クロック信号に同期する所定の信号を発生する際、所定のサイクルでジッタを生じる場合であっても、エッジタイミングのずれに起因するデータの誤ラッチを防止し得るＤＬＬ回路を提供することを目的としている。

上記課題を解決するために、本発明のＤＬＬ回路は、外部から基準クロック信号を入力し、第１の制御信号に応じて選択された遅延時間だけ前記基準クロック信号を遅延させて第１の遅延クロック信号として出力するとともに、第２の制御信号に応じて選択された遅延時間だけ前記基準クロック信号を遅延させて第２の遅延クロック信号として出力する遅延回路と、前記第１の遅延クロック信号と前記第２の遅延クロック信号の位相差を補間し、内部クロック信号として出力する補間回路と、前記内部クロック信号をタイミング基準とする所定の信号を生成して外部に出力する出力回路と、前記出力回路と等しい伝送特性を有し、前記内部クロック信号を入力して前記所定の信号と同位相の帰還クロック信号を出力するダミー出力回路と、前記基準クロック信号の位相と前記帰還クロック信号の位相を比較する位相比較回路と、前記位相比較回路において位相が一致する方向に前記第１の制御信号を増減制御する第１遅延制御回路と、前記位相比較回路において位相が一致する方向に前記第２の制御信号を増減制御する第２遅延制御回路とを備え、前記第２の遅延クロック信号は、前記第１の遅延クロック信号と比べて前記基準クロック信号の１サイクル分だけ遅延時間が大きくなるように制御されることを特徴としている。

このように構成されたＤＬＬ回路によれば、基準クロック信号と同期する所定の信号を生成する際、遅延回路により基準クロック信号を遅延させて遅延時間が互いに１サイクル分異なる２つの遅延クロック信号を得て、これらの位相差を補間した後、出力回路と等しい伝送特性を有するダミー出力回路を経由して帰還クロック信号とする。そして、基準クロック信号と帰還クロック信号の位相を比較し、その結果に応じて第１、第２の制御信号をそれぞれ増減制御して遅延回路に供給する。かかる構成により、所定のサイクルで基準クロック信号にジッタが生じ、それによりエッジタイミングがずれた場合であっても、２つの遅延クロック信号において異なるタイミングでジッタの影響が現れる。よって、２つの遅延クロック信号を補間することにより、ジッタに対応する時間差は半減し、データの誤ラッチを有効に防止することができる。

本発明において、前記遅延回路は、多段接続された複数の遅延素子と、当該複数の遅延素子における複数のタップとの接続を前記第１の制御信号に応じて選択的に切り替えて出力する第１のセレクタと、前記複数の遅延素子における複数のタップとの接続を前記第２の制御信号に応じて選択的に切り替えて出力する第２のセレクタとを含む構成としてもよい。

本発明において、前記遅延回路は、前記基準クロック信号を入力し、前記第１の制御信号に応じて選択された遅延時間だけ前記基準クロック信号を遅延させて前記第１の遅延クロック信号として出力する第１の遅延回路と、前記第１の遅延クロック信号を入力し、前記第２の制御信号に応じて選択された遅延時間だけ前記第１の遅延クロック信号を遅延させて前記第２の遅延クロック信号として出力する第２の遅延回路とを含んでいてもよい。

本発明において、前記第１の遅延回路は、多段接続された複数の遅延素子と、当該複数の遅延素子における複数のタップとの接続を前記第１の制御信号に応じて選択的に切り替えて出力するセレクタを含んで構成され、前記第２の遅延回路は、多段接続された複数の遅延素子と、当該複数の遅延素子における複数のタップとの接続を前記第２の制御信号に応じて選択的に切り替えて出力するセレクタを含んで構成されていてもよい。

本発明において、前記補間回路は、前記第１の遅延クロック信号と前記第２の遅延クロック信号に応じて出力ノードから引く抜く電流を導通制御し、前記第１の遅延クロック信号のエッジタイミングと前記第２の遅延クロック信号のエッジタイミングを平均化するように動作してもよい。

本発明において、前記補間回路は、前記第１の遅延クロック信号及び前記第２の遅延クロック信号の立上りエッジの時間差を補間する第１補間部と、前記第１の遅延クロック信号及び前記第２の遅延クロック信号の立下りエッジの時間差を補間する第２補間部と、前記第１補間部の出力信号と前記第２補間部の出力信号を合成して出力するマルチプレクサを備えていてもよい。

本発明の半導体装置は、いずれかの前記ＤＬＬ回路を備えて構成される。

本発明の半導体装置において、前記出力回路により生成される所定の信号は、メモリアレイの入出力データを含む信号と当該入出力データの取り込みタイミングを規定する信号であってもよい。

本発明の半導体装置において、前記メモリアレイに対するオートリフレッシュの際、前記第１の遅延クロック信号の遅延時間と前記第２の遅延クロック信号の遅延時間をそれぞれ調整してもよい。

本発明の半導体装置において、起動時のロックイン動作において、前記第１の遅延クロック信号の遅延時間と前記第２の遅延クロック信号の遅延時間を一致させた状態から、前記第２の遅延クロック信号の遅延時間を前記基準クロック信号の１サイクル分だけ強制的に増加させた後、通常の位相制御に移行するように制御するロックイン制御手段を更に備えていてもよい。

本発明によれば、基準クロック信号を用いた位相制御を行う際、１サイクルだけ遅延時間が異なる２つの遅延クロック信号を補間するように構成したので、所定のサイクルでジッタを含む基準クロック信号が入力されたとき、そのジッタが現れるのは２つの遅延クロック信号で異なるサイクルとなる。よって、補間信号に現れるジッタによるタイミングのずれを元の基準クロック信号と比べて半減させることができる。従って、出力される所定の信号において、ジッタの発生に伴う有効ウィンドウの低減量も半減し、データの誤ラッチの可能性を低くして信頼性の向上を図ることが可能となる。

本発明の好ましい実施形態について図面を参照しながら説明する。本実施形態では、本発明を適用する半導体装置として、例えば、ＤＱＳ信号及びＤＱ信号を発生するＤＬＬ回路が搭載された同期型半導体装置としてのＤＤＲ−ＳＤＲＡＭがある。以下、本実施形態の構成及び動作を図１〜図７を用いて説明する。

図１は、本実施形態のＤＬＬ回路の構成を示すブロック図である。図１に示すＤＬＬ回路は、入力回路１１、遅延回路１２、補間回路１３、ＤＱ出力回路１４、ＤＱＳ出力回路１５、ダミー出力回路１６、位相比較回路１７、第１遅延制御回路１８、第２遅延制御回路１９を備えて構成され、ＤＤＲ−ＳＤＲＡＭのデータ入出力に必要なＤＱ信号及びＤＱＳ信号を発生する機能を有する。

以上の構成において、外部からの基準クロック信号ＣＬＫは、入力回路１１によりバッファリングされた後、遅延回路１２に入力される。遅延回路１２は、基準クロック信号ＣＬＫを２つの異なる遅延時間により遅延させた遅延クロック信号Ｄ１、Ｄ２（以下、単に信号Ｄ１、Ｄ２と呼ぶ）をそれぞれ出力する。遅延回路１２は、入力された基準クロック信号ＣＬＫを伝送する多段の遅延素子を有し、第１遅延制御回路１８から供給される制御信号Ｃ１に応じた第１の遅延時間だけ一方の信号Ｄ１が遅延制御されるとともに、第２遅延制御回路１９から供給される制御信号Ｃ２に応じた第２の遅延時間だけ他方の信号Ｄ２が遅延制御される。

ここで、図２には、図１のＤＬＬ回路各部の動作波形を示している。図２に示すように、一定の周期ｔＣＫを持つ基準クロック信号ＣＬＫを基準にすると、信号Ｄ１は１サイクル以内で遅延され、信号Ｄ２は信号Ｄ１より更に１サイクル分相当だけ遅延される。よって、基準クロックＣＬＫが正確な位相を保つ場合は、信号Ｄ１と信号Ｄ２の位相が互いに一致する。

図１において、遅延回路１２から出力される２つの信号Ｄ１、Ｄ２は、ともに補間回路１３に入力される。補間回路１３では、２つの信号Ｄ１、Ｄ２を補間し、内部クロック信号ＣＬＫ０として出力する。これにより、信号Ｄ１、Ｄ２のエッジタイミングが平均化された内部クロック信号ＣＬＫ０を得ることができる。この内部クロック信号ＣＬＫ０は、ＤＱ出力回路１４及びＤＱＳ出力回路１５にそれぞれ入力され、内部クロック信号ＣＬＫ０をタイミング基準とするＤＱＳ信号及びＤＱ信号が生成され、ＤＬＬ回路の外部に供給される。図２においては、ＤＱＳ信号のエッジがＤＱ信号の変化タイミングに一致しているが、本実施形態ではソースシンクロナス方式の採用を前提とするので、メモリコントローラの側でＤＱＳ信号の位相をｔＣＫ／４だけシフトした状態でＤＱ信号がラッチされることになる。

さらに、内部クロック信号ＣＬＫ０は、ダミー出力回路１６にも入力される。ダミー出力回路１６は、ＤＱ出力回路１４及びＤＱＳ出力回路１５と等しい伝送特性を有する回路であり、ＤＱ信号及びＤＱＳ信号と同位相の帰還クロック信号ＲＣＬＫを出力する。従って、ＤＱ信号及びＤＱＳ信号の出力の位相は、比較対象である帰還クロック信号ＲＣＬＫに連動して変化することになる。

位相比較回路１７は、外部からの基準クロック信号ＣＬＫとダミー出力回路１６からの帰還クロック信号ＲＣＬＫを入力し、両者の位相を比較して、その結果を示す位相比較信号Ｐを出力する。この位相比較信号Ｐは、基準クロック信号ＣＬＫの位相に対して帰還クロック信号ＲＣＬＫの位相が遅れた状態にあるか、あるいは進んだ状態にあるかを判別する信号である。そして、第１遅延制御回路１８及び第２遅延制御回路１９には位相比較信号Ｐが入力され、比較結果に応じた制御が行われる。すなわち、帰還クロック信号ＲＣＬＫの位相が先行していると判別されたときは遅延時間を増加させる方向に制御され、信号Ｃ１、Ｃ２が変化し、帰還クロック信号ＲＣＬＫの位相が遅れていると判別されたときは遅延時間を減少させる方向に制御信号Ｃ１、Ｃ２が変化する。

第１遅延制御回路１８及び第２遅延制御回路１９は、位相比較信号Ｐに応じて制御信号Ｃ１、Ｃ２が増減制御するための回路である。具体的には、第１遅延制御回路１８と第２遅延制御回路１９として、位相比較信号Ｐに応じてカウントアップ制御又はカウントダウン制御可能なカウンタを用いればよい。この場合、制御信号Ｃ１、Ｃ２は、カウンタのカウント値に対応する。また、位相比較回路１７としては、帰還クロック信号ＲＣＬＫの立上りで基準クロック信号ＣＬＫをラッチするＤフリップフロップを用いればよい。これにより、ローがラッチされる場合は、帰還クロック信号ＲＣＬＫが先行しているので遅延時間を増加させるべき状態にあり、ハイがラッチされる場合は、帰還クロック信号ＲＣＬＫは遅れているので遅延時間を減少させるべき状態にある。

上記のような制御をＤＬＬ回路において所定の頻度で実行することにより、基準クロック信号ＣＬＫと帰還クロック信号ＲＣＬＫの位相が一致するように制御され、その結果、最終的な制御対象であるＤＱ信号及びＤＱＳ信号の位相が基準クロックＣＬＫに一致する状態が保たれる。そして、本実施形態では、１サイクル分タイミングが異なる２つの信号Ｄ１、Ｄ２を補間する構成を採用したので、特に基準クロック信号ＣＬＫにジッタが発生する場合のデータの誤ラッチを有効に防止することができる。すなわち、図２に示すように、基準クロック信号ＣＬＫのタイミングｔ１のサイクルにおいて、ジッタ（サイクルトゥサイクルジッタ）が発生して時間Δだけ立上りタイミングが遅れた場合、その影響が現れるのは信号Ｄ１は１サイクル後、信号Ｄ２は２サイクル後となる。よって、信号Ｄ１、Ｄ２を補間した後の内部クロック信号ＣＬＫ０では、１サイクル後及び２サイクル後に現れるジッタは、ともに時間Δ／２の立上りタイミングの遅れになる。従って、ＤＱ信号及びＤＱＳ信号についても同様となり、基準クロック信号ＣＬＫと比べてジッタの影響を半減でき、その分だけデータの誤ラッチの可能性を低減することができる。

次に、図１の遅延回路１２の構成について図３を用いて説明する。図３に示す遅延回路１２は、多段接続された２Ｎ個のインバータ３１（１〜２Ｎ）と第１セレクタ３２及び第２セレクタ３３を含んで構成されている。インバータ３１（１〜２Ｎ）は２個１組で遅延素子を構成し、Ｎ段の遅延素子におけるＮ＋１個タップの位置に応じて入力クロック信号ＣＬＫＩの遅延時間を増減できる。よって、第１セレクタ３２及び第２セレクタ３３には、それぞれＮ＋１個のタップが接続され、制御信号Ｃ１、Ｃ２に基づき所望のタップに切り替えることができる。先頭のインバータ３１（１）からの入力クロック信号ＣＬＫＩは、各段の遅延素子では共通の遅延時間ｔ０だけ遅延されるので、第１セレクタ３２及び第２セレクタ３３では、遅延時間０〜Ｎｔ０の範囲でｔ０刻みの遅延時間を有する信号Ｄ１、Ｄ２を選択的に出力可能となる。

例えば、制御信号Ｃ１、Ｃ２がともにｎビットのカウント値である場合、選択可能な最大のタップ数は２^ｎ個となるので、図３において２^ｎ−１段の遅延素子を接続する構成とすればよい。遅延素子の接続段数Ｎは、遅延素子の単位の遅延時間と所定のサイクル数に対応する必要な遅延量に応じて適切に決定することが望ましい。

なお、制御信号Ｃ１、Ｃ２の増減により調整可能な遅延時間は隣接タップの間隔の刻みとなるが、より細かい調整を行うための微調回路を付加してもよい。例えば、第１セレクタ３２において隣接するタップに対応する２つの信号を取り出し、その２つの信号を所望の内分比で補間する微調回路を構成すればよい。第２セレクタ３３についても同様の微調回路を構成することができる。このように遅延回路１２の微調回路を組合せることで、Ｎ段の遅延素子を用いて遅延時間の調整を広い範囲で行いながら、同時にきめ細かい調整を微調回路で行うことができる。

次に、図１の補間回路１３の構成について図４を用いて説明する。図４に示す補間回路１３は、第１補間部４１及び第２補間部４２を並列に配置し、入力側の切替部４３及び出力側のマルチプレクサ４４を設けた構成となっている。図４において切替部４３は、遅延回路１２から出力された信号Ｄ１、Ｄ２を、ＤＬＬ回路の動作状況に応じて切り替えて信号Ｄ１´、Ｄ２´を出力する。通常の位相制御時は、入力の信号Ｄ１が出力の信号Ｄ１´に、入力の信号Ｄ２が出力の信号Ｄ２´にそれぞれ接続されるように制御されるが、ロックイン動作時には異なる状態に切り替え制御される。なお、ロックイン動作の詳細と切替部４３の構成については後述する。

第１補間部４１には、切替部４３を経由して信号Ｄ１´、Ｄ２´が入力されるとともに、第２補間部４２には、上記の信号Ｄ１´、Ｄ２´がインバータ６４、６５を介して反転されて入力される。これにより、第１補間部４１は信号Ｄ１´、Ｄ２´、立上りエッジを補間するように動作し、第２補間部４２は信号Ｄ１´、Ｄ２´の立下りエッジを補間するように動作する。なお、第２補間部４２の内部で反転している信号は、出力側のインバータ６６により元の位相に戻される。図４においては、第１補間部４１の回路構成のみを示しているが、第２補間部４２についても第１補間部４１と同様の回路構成を有するので、以下の第１補間部４１の説明は第２補間部４２にもそのまま当てはまる。

図４の第１補間部４１において、ＮＭＯＳトランジスタ５５、５６からなる第１の直列回路と、ＮＭＯＳトランジスタ５７、５８からなる第２の直列回路は、ノードＮＤ１とグランドの間に並列接続され、ノードＮＤ１からインバータ６１を介してマルチプレクサ４４に出力される。信号Ｄ１´はインバータ５１、５２を介してＮＭＯＳトランジスタ５６のゲートに印加されるとともに、信号Ｄ２´はインバータ５３、５４を介してＮＭＯＳトランジスタ５８のゲートに印加される。ＮＭＯＳトランジスタ５５、５７の各ゲートは、電流源６２及びＮＭＯＳトランジスタ６３からなる定電流回路によりバイアスされている。また、インバータ５１、５３を経由する信号Ｄ１´、Ｄ２´の各反転信号が入力されるＮＡＮＤ回路５９の出力は、電源とノードＮＤ１の間に接続されたＰＭＯＳトランジスタ６０のゲートに印加されている。

図４の第１補間部４１の動作について図５の波形図を用いて説明する。図５（ａ）は、２つの信号Ｄ１´、Ｄ２´が同時に立ち上がる状況を示している。信号Ｄ１´、Ｄ２´がローの状態では、ＮＭＯＳトランジスタ５６、５８がオフとなり、第１、第２の直列回路とも非導通となる。このとき、ＮＡＮＤ回路５９の出力がローとなってＰＭＯＳトランジスタ６０がオンに保たれ、ノードＮＤ１がハイに充電されている。この状態から信号Ｄ１´、Ｄ２´が同時に立ちあがると、ＮＭＯＳトランジスタ５６、５８がともにオンになるとともに、ＮＡＮＤ回路５９の出力がハイとなってＰＭＯＳトランジスタ６０がオフになる。よって、ノードＮＤ１から２つの直列回路を介して電流が引き抜かれ、所定の傾斜で電圧レベルが徐々に減少していく。図５（ａ）に示すように、時間Ｔａが経過するとインバータ６１のスレッシュホールド電圧Ｖａに達し、ノードＮＤ１の後段の遅延時間Ｔｂを経て内部クロック信号ＣＬＫ０がローからハイに立ち上がる。

一方、図５（ｂ）は、信号Ｄ１´が立ち上がった後、時間ΔＴだけ遅れて信号Ｄ２´が立ち上がる状況を示している。信号Ｄ１´がハイ、信号Ｄ２´がローの状態では、ＰＭＯＳトランジスタ６０がオフとなり、ＮＭＯＳトランジスタ５６がオン、ＮＭＯＳトランジスタ５８がオフになるので、ノードＮＤ１からの引き抜き電流は第１の直列回路のみを流れ、第２の直列回路には流れない。図５（ｂ）に示すように、図５（ａ）と比較すると引き抜き電流が半減し、その分だけΔＴの期間の電圧レベルの傾斜が緩やかになり、スレッシュホールド電圧Ｖａに達する時間は、Ｔａ＋ΔＴ／２に延びる。一方、遅延時間Ｔｂは維持されるので、図５（ｂ）において内部クロック信号ＣＬＫ０は、図５（ａ）に比べてΔＴ／２だけ遅延して立ち上がることになる。その結果、内部クロック信号ＣＬＫ０の立上る際、２つの信号Ｄ１´、Ｄ２´の立上りエッジの時間差が補間されるので、両者を平均化したエッジタイミングを有することになる。

なお、図４において、２つの信号Ｄ１´、Ｄ２´の立下りエッジについては、図４の第２補間部４２により上記と同様の動作に基づいて補間が行われる。そして、第１補間部４１の出力とインバータ６６を介した第２補間部４２の出力はそれぞれマルチプレクサ４４に入力され、２つの信号Ｄ１´、Ｄ２´の立上りエッジ及び立下りエッジの両方について、その時間差が補間された各出力信号を合成することにより内部クロック信号ＣＬＫ０を得ることができる。

以上の構成を採用したＤＬＬ回路を用いることにより、図２に示すように１サイクル分だけ時間差を有する２つの信号Ｄ１、Ｄ２を発生させ、一方のエッジがジッタの影響で時間差Δだけ変動する状況では、その時間差を補間回路１３によって半分の時間差Δ／２にすることができる。かかる動作は信号Ｄ１、Ｄ２の各エッジの先後を問わず、かつ、立上り、立下りも問わない。これにより、クロック信号ＤＱ信号及びＤＱＳ信号を用いたデータ入出力に際し、基準クロック信号ＣＬＫにジッタが生じた場合であっても、十分な大きさの有効ウィンドウを確保して、データの誤ラッチの可能性を低減することができる。

次に、本実施形態のＤＬＬ回路におけるロックイン動作について図６及び図７を用いて説明する。ＤＤＲ−ＳＤＲＡＭの電源投入時には、ＤＬＬ回路の位相制御が不確定な状態になっているので、ＤＬＬ回路をリセットして位相をロックインさせる必要がある。本実施形態では、２つの信号Ｄ１、Ｄ２を独立に制御対象としてロックイン動作が行われる。図６は、ロックイン動作の流れを示す動作フロー図である。まず、外部からＤＬＬリセットコマンドを入力することにより、ロックイン動作が開始される（ステップＳ１）。この時点では、切替部４３は信号Ｄ１が信号Ｄ１´に、信号Ｄ２が信号Ｄ２´に出力される状態に制御されている（ステップＳ２）。

ここで、切替部４３の構成例を図７に示す。図７に示す切替部４３は、トライステートインバータ７１、７２と、インバータ７３、７４、７５から構成されている。信号Ｄ１が入力されるトライステートインバータ７１と、信号Ｄ２が入力されるトライステートインバータ７２は、切替部４３に供給される切替制御信号φＬによって互いに逆位相となるように導通制御される。切替制御信号φＬがローのときは、トライステートインバータ７１が導通し、トライステートインバータ７２がハイインピーダンスとなるので、信号Ｄ１が信号Ｄ１´に出力されるとともに、信号Ｄ２が信号Ｄ２´に出力される。これはステップＳ２の制御状態に対応する。これに対し、切替制御信号φＬがハイのときは、トライステートインバータ７１がハイインピーダンスとなり、トライステートインバータ７２が導通するので、信号Ｄ２のみが双方の信号Ｄ１´、Ｄ２´として出力される。

図６において、第１遅延制御回路１８及び第２遅延制御回路１９のそれぞれのカウント値を同一に設定して、互いに等しい制御信号Ｃ１、Ｃ２が遅延回路１２に供給され（ステップＳ３）、信号Ｄ１、Ｄ２の各エッジは一致する。この状態で位相比較回路１７による制御が行われ、外部の基準クロック信号ＣＬＫと帰還クロック信号ＲＣＬＫが同期状態となって位相がロックする（ステップＳ４）。

この時点で切替制御信号φＬがハイになり、切替部４３は信号Ｄ２が双方の信号Ｄ１´、Ｄ２´として出力される状態に切り替わる（ステップＳ５）。この場合、補間回路１２における補間動作は、同一の信号Ｄ２同士で行われることになる。そして、第１遅延制御回路１８の制御信号Ｃ１は固定した状態を保つとともに、第２遅延制御回路１９の制御信号Ｃ２を強制的に増加させるように制御する（ステップＳ６）。ステップＳ６において、いったん位相のロックが外れるが、制御信号Ｃ２の増加量が１サイクル相当になると、後続の立上りエッジで基準クロック信号ＣＬＫと帰還クロック信号ＲＣＬＫが同期状態となって位相がロックする（ステップＳ７）。

この時点で切替制御信号φＬが再びローに戻り、切替部４３は信号Ｄ１が信号Ｄ１´に、信号Ｄ２が信号Ｄ２´に出力される状態に切り替わる（ステップＳ８）。その後は補間回路１３において、２つの信号Ｄ１´、Ｄ２´を用いた通常の補間動作が行われ（ステップＳ９）、上述の内部クロック信号ＣＬＫ０が出力される。

以上のロックイン動作をいったん行うと、それ以降はＤＤＲ−ＳＤＲＡＭの動作が継続する限り、新たなロックイン動作は不要となる。一方、ＤＤＲ−ＳＤＲＡＭの電源を新たに投入する場合や、パワーダウンモードから復帰する場合などは、新たなロックイン動作が実行される。なお、いったんロックイン動作が完了した後は、信号Ｄ１、Ｄ２の位相は時間経過により変動するので、所定の間隔で位相を調整することにより制御信号Ｃ１、Ｃ２を更新する必要がある。

ここで、位相比較回路１７の比較結果に応じた位相の調整は、例えば、１０サイクルに１回程度行えばよい。多くの場合、温度や電源の変動に起因する遅延時間の変動は、２つの信号Ｄ１、Ｄ２に対して同程度の影響があるので、位相が一致する方向に制御信号Ｃ１、Ｃ２の双方を同一量だけ増減させれば調整可能である。ただし、比較的長い時間が経過すると、信号Ｄ１と信号Ｄ２の相対的変動を考慮する必要があるので、所定のタイミングで制御信号Ｃ１、Ｃ２を個別に増減させて調整することが望ましい。

このような位相の調整として、例えば、メモリアレイに対して周期的に実行されるオートリフレッシュの際に行うようにしてもよい。具体的には、オートリフレッシュコマンドが発行されたとき、信号Ｄ１が信号Ｄ１´、Ｄ２´の双方に出力されるように図４の切替部４３を制御し、位相比較回路１７の動作により信号Ｄ１の遅延時間を調整する。次いで、信号Ｄ２が信号Ｄ１´、Ｄ２´の双方に出力されるように図４の切替部４３を制御し、位相比較回路１７の動作により信号Ｄ２の遅延時間を調整する。ＤＤＲ−ＳＤＲＡＭにおいて、オートリフレッシュ時にはデータ入出力が実行されないので、位相の調整に際して発生したジッタは誤動作につながらなくなる。

次に、本実施形態のＤＬＬ回路の変形例について説明する。図８は、本変形例に係るＤＬＬ回路の構成を示すブロック図である。図８に示すＤＬＬ回路のうち、入力回路１１、補間回路１３、ＤＱ出力回路１４、ＤＱＳ出力回路１５、ダミー出力回路１６、位相比較回路１７、第１遅延制御回路１８、第２遅延制御回路１９の構成は、図１における同一番号の構成要素と同様であるので説明を省略する。一方、図８に示すＤＬＬ回路では、図１の遅延回路１２に対応して、第１遅延回路１２ａ及び第２遅延回路１２ｂの２つを備えている点で異なっている。

図９には、第１遅延回路１２ａ及び第２遅延回路１２ｂを含むブロックの構成を示している。第１遅延回路１２ａは、多段接続された２Ｎａ個のインバータ８１（１〜２Ｎａ）からなるＮａ段の遅延素子と、Ｎａ＋１個のタップに接続されたセレクタ８２からなる。また、第２遅延回路１２ｂは、多段接続された２Ｎｂ個のインバータ９１（１〜２Ｎｂ）からなるＮｂ段の遅延素子と、Ｎｂ＋１個のタップに接続されたセレクタ９２からなる。多段接続された遅延素子とセレクタ８２、９２の機能は図３の場合と同様である。なお、それぞれの段数Ｎａ、Ｎｂは遅延時間の調整範囲に応じて自在に設定でき、ＮａとＮｂは、互いに異なる値あるいは同一の値のいずれでもよい。

第１遅延回路１２ａにおいては、先頭のインバータ８１（１）には、入力クロック信号ＣＬＫＩが入力され、セレクタ８２から信号Ｄ１が出力される。出力されたＤ１は、補間回路１３に入力されるとともに、第２遅延回路１２ｂの先頭のインバータ９１（１）に入力される。第２遅延回路１２ｂでは、信号Ｄ２がセレクタ９２から出力され、補間回路１３に入力される。このように、本変形例においては、信号Ｄ２の伝送経路は信号Ｄ１の伝送経路を含んでいる。よって、信号Ｄ１の遅延時間は、第１遅延回路１２ａに対する制御信号Ｃ１に応じて定まるとともに、信号Ｄ２の遅延時間は、第１遅延回路１２ａに対する制御信号Ｃ１と、第２遅延回路１２ｂに対する制御信号Ｃ２の双方に応じて定まる。

本変形例に係るＤＬＬ回路各部の動作波形については、図２の動作波形と同様になる。本変形例の構成を採用することで、図１の構成と比べて回路規模は大きくなるが、温度変動等に起因する遅延時間の変動への追随性は良好になる。すなわち、位相制御時の１回の調整における遅延時間の変動量がｄｔである場合、制御信号Ｃ１のみによって制御される信号Ｄ１は最大ｄｔ、制御信号Ｃ１、Ｃ２によって制御される信号Ｄ２は最大２ｄｔの遅延時間の変動量が得られる。よって、内部クロックＣＬＫ０に対する遅延時間の変動量は、補間によって平均化された最大１．５ｄｔが得られるので、温度変動等による遅延時間の急速な変動に対して追随することができる。

以上、本実施形態に基づき本発明について具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。本発明を適用する半導体装置としてＤＤＲ−ＳＤＲＡＭの例を示したが、これ以外の方式の半導体装置に対して本発明を広く適用することができる。また、基準クロックと同期させる信号としてＤＱ信号及びＤＱＳ信号を用いる例を示したが、基準クロックと同期させる必要がある各種の信号に対して本発明を広く適用することができる。

本実施形態のＤＬＬ回路の構成を示すブロック図である。 図１のＤＬＬ回路各部の動作波形を示す図である。 遅延回路の構成を示す図である。 補間回路の構成を示す図である。 図４の第１補間部の動作を説明する波形図である。 ＤＬＬ回路におけるロックイン動作の流れを示す動作フロー図である。 補間回路の切替部の構成例を示す図である。 本実施形態のＤＬＬ回路の変形例の構成を示すブロック図である。 本実施形態のＤＬＬ回路の変形例において、第１遅延回路及び第２遅延回路を含むブロックの構成を示す図である。 従来のＤＬＬ回路の構成を示すブロック図である。 図１０のＤＬＬ回路各部の動作波形を示す図である。

符号の説明

１１…入力回路
１２…遅延回路
１３…補間回路
１４…ＤＱ出力回路
１５…ＤＱＳ出力回路
１６…ダミー出力回路
１７…位相比較回路
１８…第１遅延制御回路
１９…第２遅延制御回路
３１（１〜２Ｎ）…インバータ
３２…第１セレクタ
３３…第２セレクタ
４１…第１補間部
４２…第２補間部
４３…切替部
４４…マルチプレクサ
５１〜５４、６１、６４〜６６…インバータ
５５〜５８、６３…ＮＭＯＳトランジスタ
５９…ＮＡＮＤ回路
６０…ＰＭＯＳトランジスタ
６２…電流源
７１、７２…トライステートインバータ
７３〜７５…インバータ
８１（１〜２Ｎａ）…インバータ
８２…セレクタ
９１（１〜Ｎｂ）…インバータ
９２…セレクタ

Claims (10)

1. 外部から基準クロック信号を入力し、第１の制御信号に応じて選択された遅延時間だけ前記基準クロック信号を遅延させて第１の遅延クロック信号として出力するとともに、第２の制御信号に応じて選択された遅延時間だけ前記基準クロック信号を遅延させて第２の遅延クロック信号として出力する遅延回路と、
   前記第１の遅延クロック信号と前記第２の遅延クロック信号の位相差を補間し、内部クロック信号として出力する補間回路と、
   前記内部クロック信号をタイミング基準とする所定の信号を生成して外部に出力する出力回路と、
   前記出力回路と等しい伝送特性を有し、前記内部クロック信号を入力して前記所定の信号と同位相の帰還クロック信号を出力するダミー出力回路と、
   前記基準クロック信号の位相と前記帰還クロック信号の位相を比較する位相比較回路と、
   前記位相比較回路において位相が一致する方向に前記第１の制御信号を増減制御する第１遅延制御回路と、
   前記位相比較回路において位相が一致する方向に前記第２の制御信号を増減制御する第２遅延制御回路と、
   を備え、前記第２の遅延クロック信号は、前記第１の遅延クロック信号と比べて前記基準クロック信号の１サイクル分だけ遅延時間が大きくなるように制御されることを特徴とするＤＬＬ回路。
2. 前記遅延回路は、多段接続された複数の遅延素子と、当該複数の遅延素子における複数のタップとの接続を前記第１の制御信号に応じて選択的に切り替えて出力する第１のセレクタと、前記複数の遅延素子における複数のタップとの接続を前記第２の制御信号に応じて選択的に切り替えて出力する第２のセレクタと、を含んで構成されることを特徴とする請求項１に記載のＤＬＬ回路。
3. 前記遅延回路は、
   前記基準クロック信号を入力し、前記第１の制御信号に応じて選択された遅延時間だけ前記基準クロック信号を遅延させて前記第１の遅延クロック信号として出力する第１の遅延回路と、
   前記第１の遅延クロック信号を入力し、前記第２の制御信号に応じて選択された遅延時間だけ前記第１の遅延クロック信号を遅延させて前記第２の遅延クロック信号として出力する第２の遅延回路と、
   を含むことを特徴とする請求項１に記載のＤＬＬ回路。
4. 前記第１の遅延回路は、多段接続された複数の遅延素子と、当該複数の遅延素子における複数のタップとの接続を前記第１の制御信号に応じて選択的に切り替えて出力するセレクタを含んで構成されるとともに、
   前記第２の遅延回路は、多段接続された複数の遅延素子と、当該複数の遅延素子における複数のタップとの接続を前記第２の制御信号に応じて選択的に切り替えて出力するセレクタを含んで構成されることを特徴とする請求項３に記載のＤＬＬ回路。
5. 前記補間回路は、前記第１の遅延クロック信号と前記第２の遅延クロック信号に応じて出力ノードから引く抜く電流を導通制御し、前記第１の遅延クロック信号のエッジタイミングと前記第２の遅延クロック信号のエッジタイミングを平均化するように動作することを特徴とする請求項１に記載のＤＬＬ回路。
6. 前記補間回路は、前記第１の遅延クロック信号及び前記第２の遅延クロック信号の立上りエッジの時間差を補間する第１補間部と、前記第１の遅延クロック信号及び前記第２の遅延クロック信号の立下りエッジの時間差を補間する第２補間部と、前記第１補間部の出力信号と前記第２補間部の出力信号を合成して出力するマルチプレクサを備えていることを特徴とする請求項５に記載のＤＬＬ回路。
7. 請求項１から６のいずれかに記載のＤＬＬ回路を備えたことを特徴とする半導体装置。
8. 前記出力回路により生成される所定の信号は、メモリアレイの入出力データを含む信号と当該入出力データの取り込みタイミングを規定する信号であることを特徴とする請求項７に記載の半導体装置。
9. 前記メモリアレイに対するオートリフレッシュの際、前記第１の遅延クロック信号の遅延時間と前記第２の遅延クロック信号の遅延時間をそれぞれ調整することを特徴とする請求項８に記載の半導体装置。
10. 起動時のロックイン動作において、前記第１の遅延クロック信号の遅延時間と前記第２の遅延クロック信号の遅延時間を一致させた状態から、前記第２の遅延クロック信号の遅延時間を前記基準クロック信号の１サイクル分だけ強制的に増加させた後、通常の位相制御に移行するように制御するロックイン制御手段、を更に備えたことを特徴とする請求項７に記載の半導体装置。
    

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