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KR20080031510A - 마이크로 전자 장치, 적층된 마이크로 전자 장치, 및마이크로 전자 장치 제조 방법 - Google Patents

마이크로 전자 장치, 적층된 마이크로 전자 장치, 및마이크로 전자 장치 제조 방법 Download PDF

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KR20080031510A
KR20080031510A KR1020087005359A KR20087005359A KR20080031510A KR 20080031510 A KR20080031510 A KR 20080031510A KR 1020087005359 A KR1020087005359 A KR 1020087005359A KR 20087005359 A KR20087005359 A KR 20087005359A KR 20080031510 A KR20080031510 A KR 20080031510A
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KR
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microelectronic
interposer substrate
microelectronic die
contacts
substrate
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KR1020087005359A
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English (en)
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KR101021761B1 (ko
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셍 킴 달손 예
친 후이 총
춘 콴 리
왕 라이 리
로슬란 빈 사이드
Original Assignee
마이크론 테크놀로지, 인크
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Publication date
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract

마이크로 전자 장치, 적층된 마이크로 전자 장치 및, 마이크로 전자 장치를 제조하는 방법이 여기에 기술된다. 한 실시예에서, 한 세트의 적층된 마이크로 전자 장치는, (a) 제 1 측 및, 제 1 측에 대향하는 제 2 측을 가진 제 1 마이크로 전자 다이, (b) 제 1 마이크로 전자 다이의 제 1 측에 부착되고, 제 1 마이크로 전자 다이에 전기적으로 결합되는 제 1 기판, (c) 제 1 마이크로 전자 다이의 제 2 측에 부착된 제 2 기판, (d) 제 2 기판에 부착된 다수의 전기 결합기, (e) 전기 결합기에 결합된 제 3 기판 및, (f) 제 3 기판에 부착된 제 2 마이크로 전자 다이를 포함한다. 전기 결합기는 전기 결합기의 적어도 일부가 제 1 마이크로 전자 다이의 내측에 있도록 배치된다.

Description

마이크로 전자 장치, 적층된 마이크로 전자 장치, 및 마이크로 전자 장치 제조 방법{MICROELECTRONIC DEVICES, STACKED MICROELECTRONIC DEVICES, AND METHODS FOR MANUFACTURING MICROELECTRONIC DEVICES}
본 발명은 마이크로 전자 장치, 적층된 마이크로 전자 장치, 및 마이크로 전자 장치를 제조하는 방법에 관한 것이다.
마이크로 전자 장치는 일반적으로 고밀도의 매우 작은 구성 요소를 가진 집적 회로를 포함하는 다이(즉, 칩)를 가지고 있다. 통상의 프로세스에서, 여러 단계 (예컨대, 주입, 도핑, 포토리소그래피, 화학적 증착, 플라즈마 증착, 도금, 평탄화, 에칭 등)에서 반복될 수 있는 많은 상이한 프로세스를 이용하여 단일 웨이퍼 상에 다수의 다이가 제조된다. 이 다이는 통상적으로 집적 회로에 전기적으로 결합되는 매우 작은 본드 패드(bond-pad)의 어레이를 포함한다. 이 본드 패드는 공급 전압, 신호 등이 집적 회로로 및 그로부터 송신되는 다이 상의 외부 전기적 접점이다. 그 다음, 이 다이는 웨이퍼를 다이싱(dicing)하고, 개별 다이를 백그린딩(backgrinding)함으로써 서로 분리된다(즉, 싱귤레이트(singulate)된다). 다이가 싱귤레이트된 후, 다이는 통상적으로 본드 패드를 전기 단자의 더욱 큰 어레이에 결합하도록 "패키지되며"(packaged), 이 어레이는 여러 전력 공급 라인, 신호 라인 및 접지 라인에 더욱 쉽게 결합될 수 있다.
다이 상의 본드 패드를 핀, 볼 패드(ball-pad) 또는 다른 타입의 전기 단자의 어레이에 전기적으로 결합하여, 다이를 캡슐화하여 주변 요소 (예컨대, 습기, 미립자, 정전기 및 물리적 충격)로부터 보호함으로써 개별 다이는 패키지될 수 있다. 한 응용에서, 본드 패드는 볼 패드의 어레이를 가진 인터포저 기판(interposer substrate) 상의 접점에 전기적으로 접속된다. 도 1A는 인터포저 기판(20) 및, 인터포저 기판(20)에 부착된 마이크로 전자 다이(40)를 포함하는 종래의 패키지된 마이크로 전자 장치(10)를 개략적으로 도시한 것이다. 마이크로 전자 다이(40)는 주변 요소로부터 다이(40)를 보호하도록 케이싱(30)으로 캡슐화되었다.
전자 제품은, 매우 제한된 공간 내에서 상당한 고밀도의 구성 요소를 갖도록 패키지된 마이크로 전자 장치를 필요로 한다. 예컨대, 메모리 소자, 프로세서, 디스플레이 및 다른 마이크로 전자 부품에 이용 가능한 공간은 셀 전화, PDA, 휴대용 컴퓨터 및 많은 다른 제품에서 상당히 제한된다. 이와 같이, 인쇄 회로 기판 상에서 마이크로 전자 장치(10)의 표면적 또는 "풋프린트"(footprint)를 감소시킬 강력한 추진력(strong drive)이 존재한다. 고성능의 마이크로 전자 장치(10)가 일반적으로 더욱 많은 본드 패드를 가져, 볼 그리드 어레이를 더욱 크게 하여 풋프린트를 더욱 크게 하기 때문에, 마이크로 전자 장치(10)의 사이즈를 감소시키는 것은 어렵다. 주어진 풋프린트 내에 마이크로 전자 장치(10)의 밀도를 증대시키는데 이용되는 하나의 기술은 한 마이크로 전자 장치(10)를 다른 마이크로 전자 장치의 상부에 적층시키는 것이다.
도 1B는 제 2 유사한 마이크로 전자 장치(10b)의 상부에 적층된 도 1A의 패키지된 마이크로 전자 장치(10a로서 식별됨)를 개략적으로 도시한 것이다. 제 1 마이크로 전자 장치(10a)의 인터포저 기판(20)은 큰 솔더 볼(solder ball)(50)에 의해 제 2 마이크로 전자 장치(10b)의 인터포저 기판(20)에 결합된다. 적층된 장치(10a-b)의 한가지 결점은, 2개의 인터포저 기판(20) 간의 거리를 스팬하는데 필요로 된 큰 솔더 볼(50)이 마이크로 전자 장치(10a-b)의 풋프린트를 증대시키는 인터포저 기판(20) 상의 값비싼 공간을 이용한다는 것이다.
도 2는 종래 기술에 따른 다른 패키지된 마이크로 전자 장치(60)를 개략적으로 도시한 것이다. 장치(60)는 기판(80)에 부착된 제 1 마이크로 전자 다이(70a) 및 제 1 다이(70a)에 부착된 제 2 마이크로 전자 다이(70b)를 포함한다. 제 1 및 2 다이(70a-b)는 다수의 와이어 본드(90)로 기판(80)에 전기적으로 결합된다. 이 장치는 또한, 다이(70a-b) 및 와이어 본드(90)를 캡슐화하는 케이싱(95)을 포함한다. 도 2에 도시된 패키지된 마이크로 전자 장치(60)의 한가지 결점은, 다이(70a-b) 중 하나가 어떤 다른 이유로 기판(80)에 적절히 와이어 본드되지 않기 때문에 포스트 캡슐화 품질 제어를 하지 못할 경우, 양호한 다이(70)를 포함하는 패키지된 장치(60)가 통상적으로 폐기된다는 것이다. 따라서, 다수의 다이를 함께 캡슐화함으로써, 생성된 패키지의 양품률이 감소된다.
도 1A는 종래의 패키지된 마이크로 전자 장치를 개략적으로 도시한 것이다.
도 1B는 제 2 유사한 마이크로 전자 장치의 상부에 적층된 도 1A의 패키지된 마이크로 전자 장치를 개략적으로 도시한 것이다.
도 2는 종래 기술에 따른 다른 패키지된 마이크로 전자 장치를 개략적으로 도시한 것이다.
도 3A-3D는 다수의 마이크로 전자 장치를 제조하는 방법의 한 실시예의 단계를 도시한 것이다.
도 3A는 제 1 인터포저 기판 상에 배치된 다수의 마이크로 전자 다이를 포함하는 조립체의 개략적인 측단면도이다.
도 3B는 다수의 제 2 인터포저 기판을 대응하는 마이크로 전자 다이에 부착한 후의 조립체의 개략적인 측단면도이다.
도 3C는 케이싱을 형성하고, 다수의 전기적 결합기를 부착한 후의 조립체의 개략적인 측단면도이다.
도 3D는 하부 마이크로 전자 장치의 상부 상에 적층된 상부 마이크로 전자 장치의 개략적인 측단면도이다.
도 4는 본 발명의 다른 실시예에 따른 마이크로 전자 장치의 개략적인 측단면도이다.
도 5A-5C는 다수의 마이크로 전자 장치를 제조하는 방법의 다른 실시예의 단계를 도시한 것이다.
도 5A는 제 1 인터포저 기판 상에 배치된 다수의 마이크로 전자 다이를 포함하는 조립체의 개략적인 측단면도이다.
도 5B는 다수의 제 2 인터포저 기판을 대응하는 마이크로 전자 다이에 부착 한 후의 조립체의 개략적인 측단면도이다.
도 5C는 제 2 인터포저 기판을 제 1 인터포저 기판에 와이어 본드하고, 케이싱을 형성한 후의 조립체의 개략적인 측단면도이다.
도 6A-6E는 다수의 마이크로 전자 장치를 제조하는 방법의 다른 실시예의 단계를 도시한 것이다.
도 6A는 제 1 인터포저 기판 상에 배치된 다수의 마이크로 전자 다이를 포함하는 조립체의 개략적인 측단면도이다.
도 6B는 다수의 제 2 인터포저 기판을 대응하는 다이에 부착한 후의 조립체의 개략적인 측단면도이다.
도 6C는 케이싱을 형성한 후의 조립체의 개략적인 측단면도이다.
도 6D는 하부 마이크로 전자 장치의 상부 상에 적층된 상부 마이크로 전자 장치의 개략적인 측단면도이다.
도 7은 본 발명에 따른 마이크로 전자 장치의 개략적인 측단면도이다.
A. 개요
다음의 공개물은 마이크로 전자 장치, 적층된 마이크로 전자 장치 및, 마이크로 전자 장치를 제조하는 방법의 수개의 실시예를 기술한다. 이와 같은 한 세트의 적층된 마이크로 전자 장치의 실시예는, (a) 제 1 측 및, 제 1 측에 대향하는 제 2 측을 가진 제 1 마이크로 전자 다이, (b) 제 1 마이크로 전자 다이의 제 1 측에 부착되고, 제 1 마이크로 전자 다이에 전기적으로 결합되는 제 1 기판, (c) 제 1 마이크로 전자 다이의 제 2 측에 부착된 제 2 기판, (d) 제 2 기판에 부착된 다수의 전기 결합기, (e) 전기 결합기에 결합된 제 3 기판 및, (f) 제 3 기판에 부착된 제 2 마이크로 전자 다이를 포함한다. 전기 결합기는 전기 결합기의 적어도 일부가 제 1 마이크로 전자 다이의 내측에 있도록 배치된다.
본 발명의 다른 양태는 마이크로 전자 장치에 관한 것이다. 일부 실시예에서, 마이크로 전자 장치는, (a) 제 1 측, 제 1 측에 대향하는 제 2 측, 집적 회로 및, 집적 회로에 전기적으로 결합되는 다수의 단자를 가진 마이크로 전자 다이, (b) 마이크로 전자 다이의 제 1 측에 결합되는 제 1 인터포저 기판 및, (c) 마이크로 전자 다이의 제 2 측에 결합된 제 2 인터포저 기판을 포함한다. 제 1 인터포저 기판은 다수의 제 1 접점 및 다수의 제 2 접점을 갖는다. 제 1 접점은 대응하는 단자에 전기적으로 결합된다. 제 2 인터포저 기판은 제 1 인터포저 기판의 대응하는 제 2 접점에 전기적으로 결합되는 다수의 접점을 갖는다.
본 발명의 다른 양태는 다수의 마이크로 전자 장치를 제조하는 방법에 관한 것이다. 한 실시예에서, 방법은, 다수의 마이크로 전자 다이를 제 1 인터포저 기판에 설치하는 단계로서, 상기 다이는 어레이로 배치되는 단계, 다수의 제 2 인터포저 기판을 대응하는 마이크로 전자 다이에 부착하는 단계로서, 상기 마이크로 전자 다이는 제 1 인터포저 기판과 관련된 제 2 인터포저 기판 사이에 배치되는 단계 및, 제 2 인터포저 기판을 제 1 인터포저 기판에 전기적으로 결합하는 단계를 포함한다.
본 발명의 다른 양태는 마이크로 전자 장치를 적층하는 방법에 관한 것이다. 한 실시예에서, 방법은, (a) 마이크로 전자 다이를 가진 제 1 마이크로 전자 장치, 마이크로 전자 다이에 결합된 제 1 인터포저 기판 및, 마이크로 전자 다이에 결합된 제 2 인터포저 기판을 제공함으로써, 상기 다이가 제 1 및 2 인터포저 기판 사이에 배치되는 단계, (b) 마이크로 전자 다이를 가진 제 2 마이크로 전자 장치 및, 마이크로 전자 다이에 결합된 인터포저 기판을 제공하는 단계 및, (c) 제 1 및 2 마이크로 전자 장치 사이에 배치되고, 제 1 마이크로 전자 장치의 다이의 내측에 배치되는 다수의 전기 결합기로 제 1 마이크로 전자 장치의 상부 상에 제 2 마이크로 전자 장치를 적층하는 단계를 포함한다. 예컨대, 전기 결합기는 제 1 마이크로 전자 장치의 마이크로 전자 다이에 대해 겹쳐지고, 다이의 주변 내의 구역 내에 배치될 수 있다.
본 발명의 수개의 실시예에 대한 많은 특정 상세 사항은 단일 조립체에서 다수의 마이크로 전자 장치를 함께 형성하는 것에 관련하여 아래에 기술되지만, 다른 실시예에서는 각 장치가 개별적으로 형성될 수 있다. 본 발명에 따른 수개의 실시예는 본 발명의 특정 실시예에 대한 철저한 이해를 제공할 도 3A-7 및 다음의 텍스트에서 설명된다. 그러나, 당업자는, 본 발명이 부가적인 실시예를 가질 수 있거나, 본 발명이 도 3A-7에 도시된 실시예에 대한 수개의 상세 사항 없이 실시될 수 있는 것으로 이해할 것이다.
B. 마이크로 전자 장치를 제조하는 방법의 실시예
도 3A-3D는 다수의 마이크로 전자 장치를 제조하는 방법의 한 실시예의 단계를 도시한 것이다. 예컨대, 도 3A는 제 1 인터포저 기판(120) 상의 어레이에 배치 된 다수의 마이크로 전자 다이(110)(3개만이 도시됨)를 포함하는 조립체(100)의 개략적인 측단면도이다. 개별 다이(110)는 (개략적으로 도시된) 집적 회로(112), 능동 측(active side)(114), 능동 측(114) 상의 어레이에 배치된 다수의 단자(116)(예컨대, 본드 패드) 및, 능동 측(114)에 대향하는 후면(backside)(118)을 포함한다. 다이(110)의 후면(118)은, 접착막, 에폭시, 테이프, 페이스트 또는 다른 적절한 재료와 같은 접착제(130)로 제 1 인터포저 기판(120)에 부착된다. 도시된 다이(110)이 동일한 구조를 갖지만, 다른 실시예에서는 다이(110)가 상이한 기능을 실행할 상이한 특징물(features)을 가질 수 있다.
제 1 인터포저 기판(120)은 다이(110)를 운반하는 인쇄 회로 기판 또는 다른 부재일 수 있다. 도시된 실시예에서, 제 1 인터포저 기판(120)은, (a) 다수의 제 1 접점(126) 및 다수의 제 2 접점(127)을 가진 제 1 측(122) 및, (b) 다수의 패드(128)를 가진 제 2 측(124)을 포함한다. 제 1 접점(126)은 다이(110) 상의 대응하는 단자(116)에 전기 접속을 위한 어레이에 배치될 수 있고; 제 2 접점(127)은 (도 3B에 도시된) 제 2 인터포저 기판 상의 대응하는 접점에 전기 접속을 위한 어레이에 배치될 수 있으며; 그리고 패드(128)는 다수의 전기 결합기 (예컨대, 솔더 볼)를 수용할 어레이에 배치될 수 있다. 제 1 인터포저 기판(120)은 제 1 및 2 접점(126 및 127)을 대응하는 패드(128)에 전기적으로 결합하는 다수의 도전 트레이스(129)를 더 포함한다.
도 3B는 다수의 제 2 인터포저 기판(140)을 대응하는 마이크로 전자 다이(110)에 부착한 후의 조립체(100)의 개략적인 측단면도이다. 개별적인 제 2 인터 포저 기판(140)은, 접착제(132)로 다이(110) 중 하나에 부착된 제 1 측(142) 및 제 2 측(144)을 포함한다. 제 1 측(142)은, (a) 제 1 인터포저 기판(120) 상의 제 2 접점(127)의 대응하는 어레이에 전기 접속을 위한 어레이에 배치된 다수의 접점(146) 및, (b) 다수의 전기 결합기 (예컨대, 솔더 볼)에 부착을 위한 어레이에 배치된 다수의 패드(148)를 포함한다. 수개의 실시예에서, 패드(148)는 일반적으로 제 1 인터포저 기판(120) 상의 대응하는 패드(128)와 정렬됨으로써, 도 3D에 관련하여 아래에 기술되는 바와 같이, 마이크로 전자 장치는 유사한 장치상에 적층될 수 있고, 다수의 전기 결합기는 패드(128 및 148)의 대응하는 세트를 전기 접속할 수 있다. 개별적인 제 2 인터포저 기판(140)은 패드(148)를 대응하는 접점(146)에 전기 접속하는 다수의 도전 트레이스(149)를 더 포함한다. 도시된 제 2 인터포저 기판(140)의 풋프린트가 도 4에 관련하여 아래에 기술되는 실시예와 같은 다른 실시예에서 개별 다이(110)의 풋프린트보다 작지만, 제 2 인터포저 기판(140)의 풋프린트는 다이(110)의 풋프린트와 동일하거나 클 수 있다.
제 2 인터포저 기판(140)을 부착한 후, 마이크로 전자 다이(110) 및 제 2 인터포저 기판(140)은 제 1 인터포저 기판(120)에 와이어 본드된다. 특히, 제 1 인터포저 기판(120) 상의 다이(110)의 단자(116)와 대응하는 제 1 접점(126) 사이에는 다수의 제 1 와이어 본드(134)가 형성되고, 제 2 인터포저 기판(140) 상의 접점(146)과 제 1 인터포저 기판(120) 상의 대응하는 제 2 접점(127) 사이에는 다수의 제 2 와이어 본드(136)가 형성된다. 부가적인 실시예에서, 마이크로 전자 다이(110)는 제 2 인터포저 기판(140)이 다이(110)에 부착되기 전에 제 1 인터포저 기판(120)에 와이어 본드될 수 있다. 다른 실시예에서, 제 2 인터포저 기판(140)은 다이(110)가 제 1 인터포저 기판(120)에 부착되기 전에 다이(110)에 부착될 수 있다.
도 3C는 케이싱(150)을 형성하고, 다수의 전기적 결합기(160)를 부착한 후의 조립체(100)의 개략적인 측단면도이다. 케이싱(150)은 마이크로 전자 다이(110), 제 1 및 2 와이어 본드(134 및 136) 및, 제 1 및 2 인터포저 기판(120 및 140)의 일부를 캡슐화한다. 특히, 도시된 케이싱(150)은 제 2 인터포저 기판(140)의 제 1 측(142)의 주변부를 캡슐화함으로써, 접점(146)은 피복되고, 패드(148)가 노출되도록 제 2 인터포저 기판(140)의 제 1 측(142)의 중심부 위에 개구(152)를 형성한다. 케이싱(150)은 종래의 사출 성형, 막 성형 또는 다른 적절한 프로세스에 의해 형성될 수 있다. 케이싱(150)을 형성한 후, 전기 결합기(160)는 제 1 인터포저 기판(120) 상의 대응하는 패드(128)에 부착될 수 있고, 조립체(100)는 다수의 개별 마이크로 전자 장치(102)를 싱귤레이트하도록 라인 A-A을 따라 절단될 수 있다.
도 3D는 하부 마이크로 전자 장치(102b)의 상부 상에 적층된 상부 마이크로 전자 장치(102a)의 개략적인 측단면도이다. 상부 및 하부 장치(102a-b)는 일반적으로 도 3A-3C에 관련하여 상술한 마이크로 전자 장치(102)와 유사할 수 있다. 상부 장치(102a)의 전기 결합기(160)를 하부 장치(102b)의 케이싱(150) 내의 개구(152) 내로 삽입하여, 전기 결합기(160)를 하부 장치(102b)의 제 2 인터포저 기판(140) 상의 대응하는 패드(148)에 부착함으로써, 상부 장치(102a)는 하부 장치(102b)에 결합된다. 다른 실시예에서, 상부 및 하부 장치(102a-b)는 상이한 장치일 수 있다. 예컨대, 상부 장치(102a)는 제 2 인터포저 기판(140) 및 제 2 와이어 본드(136)를 포함하지 않을 수 있다. 더욱이, 상부 및 하부 장치(102a-b)의 마이크로 전자 다이(110)는 동일하거나 상이한 타입의 다이일 수 있다. 다른 실시예에서, 부가적인 마이크로 전자 장치는 상부 장치(102a)의 상부 및/또는 하부 장치(102b)의 아래에 적층될 수 있다. 부가적인 실시예에서, 마이크로 전자 장치(102)는, 조립체가 절단되고, 장치(102)가 싱귤레이트되기 전에 적층될 수 있다. 예컨대, 다수의 싱귤레이트된 장치(102)는 도 3C에 도시된 조립체(100)의 대응하는 장치(102)에 부착될 수 있다. 선택적으로, 2 이상의 조립체 내의 장치(102)는 서로 부착되고 싱귤레이트될 수 있다.
도 3A-3D에 관련하여 상술한 마이크로 전자 장치(102)의 한가지 이점은, 장치(102)가 서로의 상부 상에 적층될 수 있다는 것이다. 마이크로 전자 장치의 적층은 주어진 표면적 또는 회로 기판의 풋프린트 내에서 용량 및/또는 성능을 증대시킨다. 예컨대, 하부 마이크로 전자 장치(102b)의 상부 상에 상부 마이크로 전자 장치(102a)가 적층되고, 하부 장치(102b)는 회로 기판에 부착되며, 상부 마이크로 전자 장치(102a)는 회로 기판 상의 상당히 많은 표면적을 이용하지 않고 회로 기판에 전기적이고 유기적으로 결합된다.
도 3A-3D에 도시된 마이크로 전자 장치(102)의 다른 특징은, 개별 장치가 패키지한 후 및 적층 전에 테스트될 수 있다는 것이다. 이런 특징의 이점은, 결함이 있는 패키지된 장치는 검출되어, 장치의 적층으로부터 배제될 수 있다는 것이다. 그래서, 마이크로 전자 장치의 적층은 공지된 양호한 장치만을 포함할 수 있어, 장 치 적층의 양품률이 증대되고, 폐기되는 장치의 수가 감소된다.
도 3D에 도시된 적층된 마이크로 전자 장치(102)의 다른 특징은, 하부 마이크로 전자 장치(102b)가 다이(110)의 내측의 다수의 노출된 패드(148)를 가진 제 2 인터포저 기판(140)을 포함한다. 이 특징의 이점은, 상부 마이크로 전자 장치(102a)가 완전히 포퓰레이트된(populated) 볼 그리드 어레이를 포함할 수 있어, 회로 기판 상의 풋프린트의 증대 없이 상부 장치(102a)로부터 회로 기판으로 통과될 수 있는 신호의 수가 증가된다는 것이다.
C. 마이크로 전자 장치 및, 마이크로 전자 장치를 제조하는 방법에 대한 부가적인 실시예
도 4는 본 발명의 다른 실시예에 따른 마이크로 전자 장치(202)의 개략적인 측단면도이다. 마이크로 전자 장치(202)는 일반적으로 도 3A-3D에 관련하여 상술한 마이크로 전자 장치(102)와 유사하다. 예컨대, 마이크로 전자 장치(202)는 제 1 인터포저 기판(120)에 부착된 마이크로 전자 다이(110)를 포함한다. 그러나, 도시된 마이크로 전자 장치(202)는 스탠드오프(stand-off)(270)에 의해 다이(110)로부터 이격된 제 2 인터포저 기판(240)을 더 포함한다. 제 2 인터포저 기판(240)은 (a) 다수의 접점(246) 및 다수의 패드(248)를 가진 제 1 측(242) 및, (b) 제 1 측(242)에 대향하는 제 2 측(244)을 포함한다. 접점(246)은 어레이에 배치되고, 다수의 제 2 와이어 본드(136)로 제 1 인터포저 기판(120) 상의 대응하는 제 2 접점(127)에 전기적으로 접속된다. 패드(248)는 어레이에 배치되고, 제 1 인터포저 기판(120) 상의 대응하는 패드(128)와 정렬될 수 있다. 도시된 제 2 인터포저 기판(240)의 풋 프린트가 다이(110)의 풋프린트와 거의 동일하지만, 다른 실시예에서, 제 2 인터포저 기판(240)의 풋프린트는 다이(110)의 풋프린트 보다 크거나 작을 수 있다.
스탠드오프(270)는, 제 1 접착제(232a)에 의해서는 제 2 인터포저 기판(240)의 제 2 측(244)에 부착되고, 제 2 접착제(232b)에 의해서는 다이(110)의 능동 측(114)에 부착된다. 스탠드오프(270)는 제 2 인터포저 기판(240)을 다이(110)로부터 이격시키도록 사이즈가 정해짐으로써, 제 1 와이어 본드(134)는 단자(116)와 제 1 인터포저 기판(120) 상의 대응하는 제 1 접점(126) 사이로 연장할 수 있다. 스탠드오프(270)는 미러(mirror) 웨이퍼, 테이프, 페이스트 또는 다른 적절한 장치일 수 있다. 케이싱(250)은 제 2 인터포저 기판(240)와 마이크로 전자 다이(110) 간의 공극(void)을 채울 수 있다.
도 4에 도시된 마이크로 전자 장치(202)의 한 특징은, 제 2 인터포저 기판(240)이 도 3A-3D에 관련하여 상술한 제 2 인터포저 기판(140) 보다 큰 풋프린트를 갖는다는 것이다. 이 특징의 이점은, 도시된 제 2 인터포저 기판(240)이 더욱 많은 패드(248)를 포함하고, 더욱 큰 볼 그리드 어레이를 수용할 수 있어, 장치 적층에서 상부 마이크로 전자 장치로부터 하부 마이크로 전자 장치로 통과될 수 있는 신호의 수가 증가된다는 것이다.
도 5A-5C는 다수의 마이크로 전자 장치를 제조하는 방법의 다른 실시예의 단계를 도시한 것이다. 예컨대, 도 5A는 제 1 인터포저 기판(120) 상의 어레이에 배치된 다수의 마이크로 전자 다이(310)(3개만이 도시됨)를 포함하는 조립체(300)의 개략적인 측단면도이다. 개별 마이크로 전자 다이(310)는 (개략적으로 도시된) 집 적 회로(112), 능동 측(314), 능동 측(314) 상의 어레이에 배치된 다수의 단자(316) 및, 능동 측(314)에 대향하는 후면(318)을 포함한다. 마이크로 전자 다이(310)의 후면(318)은 접착제(130)로 제 1 인터포저 기판(120)에 부착된다. 제 1 인터포저 기판(120)은 일반적으로 도 3A-3D에 관련하여 상술한 제 1 인터포저 기판(120)과 유사하다.
도 5B는 상호 접속 요소(370)로 다수의 제 2 인터포저 기판(340)을 대응하는 마이크로 전자 다이(310)에 부착한 후의 조립체(300)의 개략적인 측단면도이다. 개별적인 제 2 인터포저 기판(340)은, 제 1 측(342), 제 1 측(342)에 대향하는 제 2 측(344), 제 1 측(342) 상의 다수의 제 1 접점(345), 제 1 측(342) 상의 다수의 제 2 접점(346), 제 2 측(344) 상의 다수의 제 3 접점(347) 및, 제 1 측(342) 상의 다수의 패드(348)를 포함한다. 제 1 접점(345)은 제 1 인터포저 기판(120) 상의 대응하는 제 1 접점(126)에 전기 접속을 위한 어레이에 배치되고; 제 2 접점(346)은 제 1 인터포저 기판(120) 상의 대응하는 제 2 접점(127)에 전기 접속을 위한 어레이에 배치되며; 제 3 접점(347)은 어레이에 배치되고, 대응하는 상호 접속 요소(370)에 부착되며; 그리고 패드(348)는 다수의 전기 결합기에 부착을 위한 어레이에 배치된다. 제 2 인터포저 기판(340)은 제 1 접점(345)을 대응하는 제 3 접점(347)에 전기적으로 결합하는 다수의 제 1 도전 트레이스(349a) 및, 제 2 접점(346)을 대응하는 패드(348)에 전기적으로 결합하는 다수의 제 2 도전 트레이스(349b)를 더 포함한다. 상호 접속 요소(370)는 마이크로 전자 다이(310)의 단자(316)를 제 2 인터포저 기판(340) 상의 대응하는 제 3 접점(347)에 전기적으로 결합하는 솔더 볼 또는 다 른 도전 부재일 수 있다. 조립체(300)는 마이크로 전자 다이(310)와 대응하는 제 2 인터포저 기판(340) 간의 언더필(underfill) 재료를 더 포함하여, 구성 요소 상의 약간의 응력을 지탱하여, 이 구성 요소를 습기, 화학 물질 및 다른 오염물로부터 보호한다.
도 5C는 제 2 인터포저 기판(340)을 제 1 인터포저 기판(120)에 와이어 본드하고, 케이싱(350)을 형성한 후의 조립체(300)의 개략적인 측단면도이다. 다수의 제 1 와이어 본드(334)는 제 2 인터포저 기판(340)의 제 1 접점(345)과 제 1 인터포저 기판(120) 상의 대응하는 제 1 접점(126) 사이로 연장하고, 다수의 제 2 와이어 본드(335)는 제 2 인터포저 기판(340)의 제 2 접점(346)과 제 1 인터포저 기판(120) 상의 대응하는 제 2 접점(127) 사이로 연장한다. 따라서, 제 1 및 2 와이어 본드(334 및 335)는, 제각기 마이크로 전자 다이(310)의 단자(316) 및 제 2 인터포저 기판(340)의 패드(348)를 제 1 인터포저 기판(120)의 패드(128)에 전기적으로 결합한다.
케이싱(350)은 마이크로 전자 다이(310) 및 제 1 및 2 인터포저 기판(120 및 340)의 일부를 캡슐화한다. 특히, 케이싱(350)은 제 2 인터포저 기판(340)의 주변부를 캡슐화함으로써, 제 1 및 2 접점(345 및 346)이 캡슐화되고, 패드(348)가 노출된다. 케이싱(350)을 형성한 후, 조립체(300)는 다수의 개별 마이크로 전자 장치(302)를 싱귤레이트하도록 라인 B-B을 따라 절단될 수 있다.
도 6A-6E는 다수의 마이크로 전자 장치를 제조하는 방법의 다른 실시예의 단계를 도시한 것이다. 예컨대, 도 6A는 제 1 인터포저 기판(420) 상의 어레이에 배 치된 다수의 마이크로 전자 다이(410)(3개만이 도시됨)를 포함하는 조립체(400)의 개략적인 측단면도이다. 개별 마이크로 전자 다이(410)는 집적 회로(112), 제 1 인터포저 기판(420)에 부착된 능동 측(414), 능동 측(414) 상의 다수의 단자(416) 및, 능동 측(414)에 대향하는 후면(418)을 포함한다.
도시된 제 1 인터포저 기판(420)은, 제 1 측(422), 제 1 측(422)에 대향하는 제 2 측(424), 제 1 측(422) 상의 다수의 제 1 접점(426), 제 2 측(424) 상의 다수의 제 2 접점(427), 제 2 측(424) 상의 다수의 제 1 패드(428a), 제 2 측(424) 상의 다수의 제 2 패드(428b) 및, 제 1 및 2 측(422 및 424) 사이로 연장하는 다수의 슬롯(425)을 포함한다. 제 1 접점(426)은, (도 6B에 관련하여 아래에 기술되는) 제 2 인터포저 기판상의 대응하는 접점에 전기 접속을 위한 어레이에 배치되고; 제 2 접점(427)은, 다이(410) 상의 대응하는 단자(416)에 전기 접속을 위한 어레이에 배치되며; 그리고 제 1 및 2 패드(428a-b)는 다수의 전기 결합기를 수용할 어레이에 배치된다. 제 1 인터포저 기판(420)은 제 1 접점(426)을 대응하는 제 1 패드(428a)에 전기적으로 결합하는 다수의 제 1 도전 트레이스(429a) 및, 제 2 접점(427)을 대응하는 제 2 패드(428b)에 전기적으로 결합하는 다수의 제 2 도전 트레이스(429b)를 더 포함한다.
도 6B는 접착제(432)로 다수의 제 2 인터포저 기판(440)을 대응하는 다이(410)에 부착한 후의 조립체(400)의 개략적인 측단면도이다. 제 2 인터포저 기판(440)은, 제 1 측(442), 다이(410) 중 하나에 부착된 제 2 측(444), 제 1 측(442) 상의 다수의 접점(446) 및, 접점(446)을 대응하는 패드(448)에 전기적으로 결합하는 다수의 도전 트레이스(449)를 포함한다. 패드(448)는 전기 결합기에 부착하기 위한 어레이에 배치되고, 일반적으로 제 1 인터포저 기판(420) 상의 대응하는 패드(428)와 정렬될 수 있다. 도시된 제 2 인터포저 기판(440)이 일반적으로 다이(410)의 풋프린트와 유사한 풋프린트를 갖지만, 다른 실시예에서, 제 2 인터포저 기판은 다이(410) 보다 크거나 작은 풋프린트를 가질 수 있다.
제 2 인터포저 기판(440)을 다이(410)에 부착한 후, 다이(410)는 제 1 인터포저 기판(420)에 와이어 본드되고, 제 1 인터포저 기판(420)은 제 2 인터포저 기판(440)에 와이어 본드된다. 특히, 다수의 제 1 와이어 본드(434)는 다이(410)의 단자(416)를 제 1 인터포저 기판(420) 상의 대응하는 제 2 접점(427)에 전기 접속하고, 다수의 제 2 와이어 본드(436)는 제 2 인터포저 기판(440) 상의 접점(446)을 제 1 인터포저 기판(420) 상의 대응하는 제 1 접점(426)에 전기 접속한다.
도 6C는 케이싱(450)을 형성한 후의 조립체(400)의 개략적인 측단면도이다. 케이싱(450)은, 마이크로 전자 다이(410), 제 1 및 2 와이어 본드(434 및 436) 및, 제 1 및 2 인터포저 기판(420 및 440)의 일부를 캡슐화한다. 특히, 케이싱(450)은 개별적인 제 2 인터포저 기판(440)의 주변부를 캡슐화함으로써, 접점(446)은 케이싱(450)에 의해 피복되지만, 패드(448)는 노출된다. 이와 같이, 케이싱(450)은 다른 마이크로 전자 장치로부터 전기 결합기를 수용하는 개구(452)를 형성한다. 케이싱(450)은 또한 제 1 인터포저 기판(420) 내의 슬롯(425) 및 제 2 접점(427)을 피복한다. 케이싱(450)을 형성한 후, 다수의 전기 결합기(460)는 제 1 인터포저 기판(420)의 대응하는 패드(428) 상에 배치될 수 있고, 조립체(400)는 다수의 개별 장치(402)를 싱귤레이트하도록 라인 C-C을 따라 절단될 수 있다.
도 6D는 하부 마이크로 전자 장치(402b)의 상부 상에 적층된 상부 마이크로 전자 장치(402a)의 개략적인 측단면도이다. 상부 장치(402a)의 전기 결합기(460)를 하부 장치(402b)의 케이싱(450) 내의 개구(452) 내로 삽입하여, 전기 결합기(460)를 하부 장치(402b)의 제 2 인터포저 기판(440) 상의 대응하는 패드(448)에 부착함으로써, 상부 장치(402a)는 하부 장치(402b)에 결합된다.
도 6A-6D에 도시된 마이크로 전자 장치(402)의 한 특징은 전기 결합기(460)가 마이크로 전자 다이(410)의 내측에 배치된다는 것이다. 이 특징의 이점은 장치(402)의 풋프린트가 감소된다는 것이다. 이에 반해, 도 1A 및 1B에 도시된 장치(10a-b)와 같은 종래 기술의 장치에서는, 솔더 볼(50)이 다이(40)의 외측에 배치되어, 결과적으로, 장치(10a-b)는 도 6A-6D에 도시된 마이크로 전자 장치(402)보다 큰 풋프린트를 갖는다. 더욱 큰 풋프린트를 가진 장치는, 셀 전화, PDA, 컴퓨터 및 다른 제품에서 인쇄 회로 기판 및 다른 기판상에 더욱 많은 공간을 사용한다.
도 7은 본 발명의 다른 실시예에 따른 마이크로 전자 장치(502)의 개략적인 측단면도이다. 마이크로 전자 장치(502)는 일반적으로 도 6A-6D에 관련하여 상술한 마이크로 전자 장치(402)와 유사하다. 예컨대, 도시된 마이크로 전자 장치(502)는 제 1 인터포저 기판(520)과 제 2 인터포저 기판(540) 사이에 부착된 마이크로 전자 다이(410)를 포함한다. 그러나, 도시된 실시예에서, 제 1 인터포저 기판(520)은 제 2 측(424) 상의 다수의 제 1 접점을 포함하고, 제 2 인터포저 기판(540)은 제 2 측(444) 상의 다수의 접점(546)을 포함한다. 더욱이, 도시된 제 2 인터포저 기 판(540)은 다이(410) 및 제 1 인터포저 기판(520)보다 큰 풋프린트를 갖는다. 도시된 마이크로 전자 장치(502)는 또한 (a) 제 2 인터포저 기판(540) 상의 접점(546)과 제 1 인터포저 기판(520) 상의 대응하는 제 1 접점(526) 사이로 연장하는 다수의 제 2 와이어 본드(536) 및, (b) 제 1 및 2 와이어 본드(434 및 536)를 캡슐화하는 케이싱(550)을 포함한다.
도 7에 도시된 마이크로 전자 장치(502)의 한 특징은 제 1 및 2 와이어 본드(434 및 536)가 장치(502)의 단일 측 상에 형성된다는 것이다. 이 특징의 이점은 마이크로 전자 장치(502)가 양 측 상에 와이어 본드를 형성하도록 장치의 플립핑 오버(flipping over)를 필요로 하는 프로세스보다 빠르고 쉬운 싱글 패스(single-pass) 프로세스에서 와이어 본드될 수 있다. 도 7에 도시된 마이크로 전자 장치(502)의 다른 특징은 케이싱(550)이 제 2 인터포저 기판(540)의 단일 측 상에만 형성된다는 것이다. 이 특징의 이점은 케이싱(550)에는 2측(two-sided) 성형 공동부보다 덜 복잡하고 값싼 한측 성형 공동부가 형성될 수 있다는 것이다.
상술한 바로부터, 본 발명의 특정 실시예는 여기에 설명을 위해 기술되었지만, 본 발명의 정신 및 범주 내에서 여러 수정이 행해질 수 있음을 알 것이다. 예컨대, 한 실시예의 많은 소자는 다른 실시예의 소자 이외에 또는 대신에 다른 실시예와 조합될 수 있다. 따라서, 본 발명은 첨부한 청구범위를 제외하고는 제한을 받지 않는다.

Claims (66)

  1. 세트의 적층된 마이크로 전자 장치에 있어서,
    제 1 측 및, 제 1 측에 대향하는 제 2 측을 포함하는 제 1 마이크로 전자 다이;
    상기 제 1 마이크로 전자 다이의 상기 제 1 측에 부착되고, 상기 제 1 마이크로 전자 다이에 전기적으로 결합되는 제 1 기판;
    상기 제 1 마이크로 전자 다이의 상기 제 2 측에 부착된 제 2 기판;
    상기 제 2 기판에 부착되고, 적어도 일부가 상기 제 1 마이크로 전자 다이의 내측에 있도록 배치된 다수의 전기 결합기;
    상기 전기 결합기에 결합된 제 3 기판 및;
    상기 제 3 기판에 부착된 제 2 마이크로 전자 다이를 포함하는 적층된 마이크로 전자 장치.
  2. 청구항 1에 있어서,
    상기 제 1 마이크로 전자 다이의 상기 제 1 측은 후면을 포함하고, 상기 제 1 마이크로 전자 다이의 상기 제 2 측은 능동 측을 포함하며;
    상기 제 1 마이크로 전자 다이는 상기 능동 측 상의 다수의 단자를 더 포함하며;
    상기 제 1 기판은 상기 제 1 마이크로 전자 다이의 상기 후면에 부착된 제 1 측, 상기 제 1 측 상의 다수의 제 1 접점 및, 상기 제 1 측 상의 다수의 제 2 접점을 포함하며;
    상기 제 2 기판은 대응하는 전기 결합기에 부착된 다수의 패드 및, 대응하는 패드에 전기적으로 결합된 다수의 접점을 포함하며;
    상기 마이크로 전자 장치는 (a) 상기 제 1 마이크로 전자 다이 상의 상기 단자를 상기 제 1 기판 상의 대응하는 제 1 접점에 전기적으로 결합하는 다수의 제 1 와이어 본드, (b) 상기 제 2 기판 상의 상기 접점을 상기 제 1 기판 상의 대응하는 제 2 접점에 전기적으로 결합하는 다수의 제 2 와이어 본드 및, (c) 상기 제 2 기판과 상기 제 1 마이크로 전자 다이 간의 스탠드오프(stand-off)를 더 포함하는, 적층된 마이크로 전자 장치.
  3. 청구항 1에 있어서,
    상기 제 1 마이크로 전자 다이의 상기 제 1 측은 능동 측을 포함하며;
    상기 제 1 마이크로 전자 다이는 상기 능동 측 상의 다수의 단자를 더 포함하며;
    상기 제 1 기판은 상기 제 1 마이크로 전자 다이의 상기 능동 측에 부착된 제 1 측, 상기 제 1 측에 대향하는 제 2 측, 상기 제 1 및 2 측 사이로 연장하는 개구 및, 상기 제 2 측 상의 다수의 접점을 포함하며;
    상기 마이크로 전자 장치는 상기 단자를 대응하는 접점에 전기적으로 결합하는 다수의 와이어 본드를 더 포함하는, 적층된 마이크로 전자 장치.
  4. 청구항 1에 있어서,
    상기 제 1 마이크로 전자 다이의 상기 제 1 측은 능동 측을 포함하고, 상기 제 1 마이크로 전자 다이의 상기 제 2 측은 후면을 포함하며;
    상기 제 1 마이크로 전자 다이는 상기 능동 측 상의 다수의 단자를 더 포함하며;
    상기 제 1 기판은 상기 제 1 마이크로 전자 다이의 상기 능동 측에 부착된 제 1 측, 상기 제 1 측에 대향하는 제 2 측, 상기 제 1 및 2 측 사이로 연장하는 개구, 상기 제 1 측 상의 다수의 제 1 접점 및, 상기 제 2 측 상의 다수의 제 2 접점을 포함하며;
    상기 제 2 기판은 대응하는 전기 결합기에 부착된 다수의 패드 및, 대응하는 패드에 전기적으로 결합된 다수의 접점을 포함하며;
    상기 마이크로 전자 장치는 (a) 상기 제 1 마이크로 전자 다이 상의 상기 단자를 상기 제 1 기판 상의 대응하는 제 2 접점에 전기적으로 결합하는 다수의 제 1 와이어 본드 및, (b) 상기 제 2 기판 상의 상기 접점을 상기 제 1 기판 상의 대응하는 제 1 접점에 전기적으로 결합하는 다수의 제 2 와이어 본드를 더 포함하는, 적층된 마이크로 전자 장치.
  5. 청구항 1에 있어서,
    상기 제 1 마이크로 전자 다이의 상기 제 1 측은 후면을 포함하고, 상기 제 1 마이크로 전자 다이의 상기 제 2 측은 능동 측을 포함하며;
    상기 제 1 마이크로 전자 다이는 상기 능동 측 상의 다수의 단자를 더 포함하며;
    상기 제 1 기판은 상기 제 1 마이크로 전자 다이의 상기 후면에 부착된 제 1 측 및, 상기 제 1 측 상의 다수의 접점을 포함하며;
    상기 마이크로 전자 장치는 상기 단자를 대응하는 접점에 전기적으로 결합하는 다수의 와이어 본드를 더 포함하는, 적층된 마이크로 전자 장치.
  6. 청구항 1에 있어서,
    상기 제 1 마이크로 전자 다이의 상기 제 1 측은 후면을 포함하고, 상기 제 1 마이크로 전자 다이의 상기 제 2 측은 능동 측을 포함하며;
    상기 제 1 마이크로 전자 다이는 상기 능동 측 상의 다수의 단자를 더 포함하며;
    상기 제 1 기판은 상기 제 1 마이크로 전자 다이의 상기 후면에 부착된 제 1 측, 상기 제 1 측 상의 다수의 제 1 접점 및, 상기 제 1 측 상의 다수의 제 2 접점을 포함하며;
    상기 제 2 기판은 대응하는 전기 결합기에 부착된 다수의 패드 및, 대응하는 패드에 전기적으로 결합된 다수의 접점을 포함하며;
    상기 마이크로 전자 장치는 (a) 상기 제 1 마이크로 전자 다이 상의 상기 단자를 상기 제 1 기판 상의 대응하는 제 1 접점에 전기적으로 결합하는 다수의 제 1 와이어 본드 및, (b) 상기 제 2 기판 상의 상기 접점을 상기 제 1 기판 상의 대응하는 제 2 접점에 전기적으로 결합하는 다수의 제 2 와이어 본드를 더 포함하는, 적층된 마이크로 전자 장치.
  7. 청구항 1에 있어서,
    상기 제 1 마이크로 전자 다이의 상기 제 1 측은 후면을 포함하고, 상기 제 1 마이크로 전자 다이의 상기 제 2 측은 능동 측을 포함하며;
    상기 제 1 마이크로 전자 다이는 상기 능동 측 상의 다수의 단자를 더 포함하며;
    상기 제 1 기판은 상기 제 1 마이크로 전자 다이의 상기 후면에 부착된 제 1 측 및, 상기 제 1 측 상의 다수의 접점을 포함하며;
    상기 제 2 기판은 상기 제 1 마이크로 전자 다이의 상기 능동 측으로 향한 제 1 측, 상기 제 1 측 상의 다수의 제 1 접점 및, 대응하는 제 1 접점에 전기적으로 결합된 다수의 제 2 접점을 포함하며;
    상기 마이크로 전자 장치는 (a) 상기 제 1 마이크로 전자 다이와 상기 제 2 기판 사이에 배치되고, 상기 단자를 대응하는 제 1 접점에 전기적으로 결합하는 다수의 전기 결합기 및, (b) 상기 제 2 기판 상의 상기 제 2 접점을 상기 제 1 기판 상의 대응하는 접점에 전기적으로 결합하는 다수의 와이어 본드를 더 포함하는, 적층된 마이크로 전자 장치.
  8. 청구항 1에 있어서,
    상기 제 1 마이크로 전자 다이의 상기 제 1 측은 후면을 포함하고, 상기 제 1 마이크로 전자 다이의 상기 제 2 측은 능동 측을 포함하며;
    상기 제 1 마이크로 전자 다이는 상기 능동 측 상의 다수의 단자를 더 포함하며;
    상기 제 1 기판은 상기 제 1 마이크로 전자 다이의 상기 후면에 부착된 제 1 측 및, 상기 제 1 측 상의 다수의 접점을 포함하며;
    상기 제 2 기판은 상기 제 1 마이크로 전자 다이의 상기 능동 측으로 향한 제 1 측, 상기 제 1 측에 대향하는 제 2 측, 상기 제 1 측 상의 다수의 제 1 접점, 대응하는 전기 결합기에 부착된 상기 제 2 측 상의 다수의 제 2 접점 및, 다수의 제 3 접점을 포함하며;
    상기 마이크로 전자 장치는 (a) 상기 제 1 마이크로 전자 다이와 상기 제 2 기판 사이에 배치되고, 상기 단자를 대응하는 제 1 접점에 전기적으로 결합하는 다수의 상호 접속 소자 및, (b) 상기 제 2 기판 상의 상기 제 3 접점을 상기 제 1 기판 상의 대응하는 접점에 전기적으로 결합하는 다수의 와이어 본드를 더 포함하는, 적층된 마이크로 전자 장치.
  9. 청구항 1에 있어서,
    상기 제 2 기판은 다수의 접점을 포함하고;
    상기 제 3 기판은 다수의 접점을 포함하며;
    상기 전기 결합기는 상기 제 2 기판의 상기 접점을 상기 제 3 기판의 대응하는 접점에 전기적으로 접속하는 도전성 볼을 포함하는, 적층된 마이크로 전자 장치.
  10. 청구항 1에 있어서,
    상기 제 2 마이크로 전자 다이는 상기 제 3 기판에 부착된 제 1 측 및, 상기 제 1 측에 대향하는 제 2 측을 포함하며;
    상기 마이크로 전자 장치는 상기 제 2 마이크로 전자 다이의 상기 제 2 측에 부착된 제 4 기판을 더 포함하는, 적층된 마이크로 전자 장치.
  11. 청구항 1에 있어서,
    상기 제 1 마이크로 전자 다이, 상기 제 1 기판, 및 상기 제 2 기판의 적어도 일부를 피복하는 케이싱을 더 포함하는, 적층된 마이크로 전자 장치.
  12. 청구항 1에 있어서,
    상기 제 2 기판은 상기 제 1 마이크로 전자 다이의 상기 제 2 측에 부착된 제 1 측 및, 상기 제 1 측에 대향하는 제 2 측을 포함하고;
    상기 마이크로 전자 장치는 상기 제 1 마이크로 전자 다이, 상기 제 1 기판, 및 상기 제 2 기판의 적어도 일부를 피복하는 케이싱을 더 포함하며;
    상기 케이싱은 상기 제 2 기판의 상기 제 2 측의 부분을 노출시키는 개구를 규정하는, 적층된 마이크로 전자 장치.
  13. 청구항 1에 있어서,
    마이크로 전자 다이는 상기 제 2 및 3 기판 사이에는 배치되지 않는, 적층된 마이크로 전자 장치.
  14. 청구항 1에 있어서,
    상기 제 1 마이크로 전자 다이는 집적 회로 및, 상기 집적 회로에 전기적으로 결합된 다수의 단자를 더 포함하고;
    상기 제 1 기판은 상기 제 1 마이크로 전자 다이의 상기 제 1 측에 부착된 제 1 측, 상기 제 1 측에 대향하는 제 2 측, 상기 제 2 측 상의 다수의 패드 및, 대응하는 패드에 전기적으로 접속되는 다수의 접점을 더 포함하며;
    상기 전기 결합기는 다수의 제 1 전기 결합기를 포함하며;
    상기 마이크로 전자 장치는 대응하는 패드 상의 다수의 제 2 전기 결합기를 더 포함하는, 적층된 마이크로 전자 장치.
  15. 청구항 1에 있어서,
    상기 제 1 마이크로 전자 다이는 집적 회로 및, 상기 집적 회로에 전기적으로 결합된 다수의 단자를 더 포함하고;
    상기 제 1 기판은 다수의 접점을 더 포함하며;
    상기 마이크로 전자 장치는 상기 단자를 대응하는 접점에 전기적으로 결합하는 다수의 와이어 본드를 더 포함하는, 적층된 마이크로 전자 장치.
  16. 청구항 1에 있어서,
    상기 제 1 기판은 다수의 접점을 포함하고;
    상기 제 2 기판은 다수의 접점을 포함하며;
    상기 마이크로 전자 장치는 상기 제 1 기판 상의 상기 접점을 상기 제 2 기판 상의 대응하는 접점에 전기적으로 결합하는 다수의 와이어 본드를 더 포함하는, 적층된 마이크로 전자 장치.
  17. 청구항 1에 있어서,
    상기 제 1 마이크로 전자 다이의 상기 제 1 측은 능동 측을 포함하고, 상기 제 1 마이크로 전자 다이의 상기 제 2 측은 후면을 포함하며;
    상기 제 1 마이크로 전자 다이는 상기 능동 측 상의 다수의 단자를 더 포함하며;
    상기 제 1 기판은 상기 제 1 마이크로 전자 다이의 능동 측에 부착된 제 1 측, 상기 제 1 측에 대향하는 제 2 측, 상기 제 1 및 2 측 사이로 연장하는 개구, 상기 제 2 측 상의 다수의 제 1 접점 및, 상기 제 2 측 상의 다수의 제 2 접점을 포함하며;
    상기 제 2 기판은 대응하는 전기 결합기에 부착된 다수의 패드 및, 대응하는 패드에 전기적으로 결합된 다수의 접점을 포함하며;
    상기 마이크로 전자 장치는 (a) 상기 제 1 마이크로 전자 다이 상의 상기 단자를 상기 제 1 기판 상의 대응하는 제 2 접점에 전기적으로 결합하는 다수의 제 1 와이어 본드 및, (b) 상기 제 2 기판 상의 상기 접점을 상기 제 1 기판 상의 대응하는 제 1 접점에 전기적으로 결합하는 다수의 제 2 와이어 본드를 더 포함하는, 적층된 마이크로 전자 장치.
  18. 청구항 1에 있어서,
    상기 전기 결합기는 상기 제 1 마이크로 전자 다이의 주변 내의 구역에 배치되는, 적층된 마이크로 전자 장치.
  19. 청구항 1에 있어서,
    상기 전기 결합기는 상기 제 1 마이크로 전자 다이에 대해 겹쳐지는, 적층된 마이크로 전자 장치.
  20. 세트의 적층된 마이크로 전자 장치에 있어서,
    제 1 마이크로 전자 다이;
    상기 제 1 마이크로 전자 다이에 부착된 제 1 인터포저(interposer) 기판;
    제 2 인터포저 기판으로서, 상기 제 1 마이크로 전자 다이가 상기 제 1 및 2 인터포저 기판 사이에 배치되도록 상기 제 1 마이크로 전자 다이에 부착된 제 2 인 터포저 기판;
    제 3 인터포저 기판으로서, 상기 제 2 인터포저 기판이 상기 제 1 마이크로 전자 다이와 상기 제 3 인터포저 기판 사이에 배치되도록 상기 제 2 인터포저 기판에 결합되며, 상기 제 2 및 3 인터포저 기판 사이에는 마이크로 전자 다이가 배치되지 않는 제 3 인터포저 기판 및;
    제 2 마이크로 전자 다이로서, 상기 제 3 인터포저 기판이 상기 제 2 마이크로 전자 다이와 상기 제 2 인터포저 기판 사이에 배치되도록 상기 제 3 인터포저 기판에 부착된 제 2 마이크로 전자 다이를 포함하는, 적층된 마이크로 전자 장치.
  21. 청구항 20에 있어서,
    상기 제 2 및 3 인터포저 기판 사이에 부착되고, 적어도 일부가 상기 제 1 마이크로 전자 다이의 내측에 있도록 배치된 다수의 전기 결합기를 더 포함하는, 적층된 마이크로 전자 장치.
  22. 청구항 20에 있어서,
    상기 제 1 마이크로 전자 다이는 능동 측 및, 상기 능동 측 상의 다수의 단자를 포함하고;
    상기 제 1 인터포저 기판은 상기 제 1 마이크로 전자 다이의 상기 능동 측에 부착된 제 1 측, 상기 제 1 측에 대향하는 제 2 측, 상기 제 1 및 2 측 사이로 연장하는 개구 및, 상기 제 2 측 상의 다수의 접점을 포함하며;
    상기 마이크로 전자 장치는 상기 단자를 대응하는 접점에 전기적으로 결합하는 다수의 와이어 본드를 더 포함하는, 적층된 마이크로 전자 장치.
  23. 청구항 20에 있어서,
    상기 제 1 마이크로 전자 다이는 능동 측, 상기 능동 측에 대향하는 후면 및, 상기 능동 측 상의 다수의 단자를 포함하고;
    상기 제 1 인터포저 기판은 상기 제 1 마이크로 전자 다이의 상기 후면에 부착된 제 1 측 및, 상기 제 1 측 상의 다수의 접점을 포함하며;
    상기 마이크로 전자 장치는 상기 단자를 대응하는 접점에 전기적으로 결합하는 다수의 와이어 본드를 더 포함하는, 적층된 마이크로 전자 장치.
  24. 청구항 20에 있어서,
    상기 제 1 마이크로 전자 다이는 능동 측, 상기 능동 측에 대향하는 후면 및, 상기 능동 측 상의 다수의 단자를 포함하고;
    상기 제 1 인터포저 기판은 상기 제 1 마이크로 전자 다이의 상기 후면에 부착된 제 1 측 및, 상기 제 1 측 상의 다수의 접점을 포함하며;
    상기 제 2 인터포저 기판은 상기 제 1 마이크로 전자 다이의 상기 능동 측으로 향한 제 1 측, 상기 제 1 측 상의 다수의 제 1 접점 및, 대응하는 제 1 접점에 전기적으로 결합된 다수의 제 2 접점을 포함하며;
    상기 마이크로 전자 장치는 (a) 상기 제 1 마이크로 전자 다이와 상기 제 2 인터포저 기판 사이에 배치되고, 상기 단자를 대응하는 제 1 접점에 전기적으로 결합하는 다수의 상호 접속 소자 및, (b) 상기 제 2 인터포저 기판 상의 상기 제 2 접점을 상기 제 1 인터포저 기판 상의 대응하는 접점에 전기적으로 결합하는 다수의 와이어 본드를 더 포함하는, 적층된 마이크로 전자 장치.
  25. 청구항 20에 있어서,
    상기 제 1 마이크로 전자 다이, 상기 제 1 인터포저 기판, 및 상기 제 2 인터포저 기판의 적어도 일부를 피복하는 케이싱을 더 포함하는, 적층된 마이크로 전자 장치.
  26. 청구항 20에 있어서,
    상기 제 1 마이크로 전자 다이는 집적 회로 및, 상기 집적 회로에 전기적으로 결합된 다수의 단자를 포함하고;
    상기 제 1 인터포저 기판은 다수의 접점을 포함하며;
    상기 마이크로 전자 장치는 상기 단자를 대응하는 접점에 전기적으로 결합하는 다수의 와이어 본드를 더 포함하는, 적층된 마이크로 전자 장치.
  27. 청구항 20에 있어서,
    상기 제 1 인터포저 기판은 다수의 접점을 포함하고;
    상기 제 2 인터포저 기판은 다수의 접점을 포함하며;
    상기 마이크로 전자 장치는 상기 제 1 인터포저 기판 상의 상기 접점을 상기 제 2 인터포저 기판 상의 대응하는 접점에 전기적으로 결합하는 다수의 와이어 본드를 더 포함하는, 적층된 마이크로 전자 장치.
  28. 마이크로 전자 장치에 있어서,
    제 1 측, 상기 제 1 측에 대향하는 제 2 측, 집적 회로 및, 상기 집적 회로에 전기적으로 결합된 다수의 단자를 포함하는 마이크로 전자 다이;
    상기 마이크로 전자 다이의 상기 제 1 측에 결합되고, 대응하는 단자에 전기적으로 결합된 다수의 제 1 접점, 및 다수의 제 2 접점을 갖는 제 1 인터포저 기판 및;
    상기 마이크로 전자 다이의 상기 제 2 측에 결합되고, 상기 제 1 인터포저 기판 상의 대응하는 제 2 접점에 전기적으로 결합된 다수의 접점을 갖는 제 2 인터포저 기판을 포함하는, 마이크로 전자 장치.
  29. 청구항 28에 있어서,
    상기 마이크로 전자 다이의 상기 제 1 측은 상기 단자를 가진 능동 측을 포함하고;
    상기 제 1 인터포저 기판은, 상기 마이크로 전자 다이의 상기 능동 측에 부착되고 상기 제 2 접점을 갖는 제 1 측, 상기 제 1 측에 대향하고 상기 제 1 접점을 갖는 제 2 측, 및 상기 제 1 및 2 측 사이로 연장하는 개구를 더 포함하며;
    상기 마이크로 전자 장치는 상기 단자를 상기 제 1 인터포저 기판 상의 대응하는 제 1 접점에 전기적으로 결합하는 다수의 와이어 본드를 더 포함하는, 마이크로 전자 장치.
  30. 청구항 28에 있어서,
    상기 마이크로 전자 다이의 상기 제 1 측은 상기 단자를 가진 능동 측을 포함하고, 상기 마이크로 전자 다이의 상기 제 2 측은 후면을 포함하며;
    상기 제 1 인터포저 기판은, 상기 마이크로 전자 다이의 상기 능동 측에 부착되고 상기 제 2 접점을 갖는 제 1 측, 상기 제 1 측에 대향하고 상기 제 1 접점을 갖는 제 2 측 및, 상기 제 1 및 2 측 사이로 연장하는 개구를 더 포함하며;
    상기 마이크로 전자 장치는 (a) 상기 마이크로 전자 다이 상의 상기 단자를 상기 제 1 인터포저 기판 상의 대응하는 제 1 접점에 전기적으로 결합하는 다수의 제 1 와이어 본드 및, (b) 상기 제 2 인터포저 기판 상의 상기 접점을 상기 제 1 인터포저 기판 상의 대응하는 제 2 접점에 전기적으로 결합하는 다수의 제 2 와이어 본드를 더 포함하는, 마이크로 전자 장치.
  31. 청구항 28에 있어서,
    상기 마이크로 전자 다이의 상기 제 1 측은 상기 단자를 가진 능동 측을 포함하고, 상기 마이크로 전자 다이의 상기 제 2 측은 후면을 포함하며;
    상기 제 1 인터포저 기판은 상기 마이크로 전자 다이의 상기 후면에 부착된 제 1 측을 더 포함하며;
    상기 마이크로 전자 장치는 상기 단자를 상기 제 1 인터포저 기판 상의 대응하는 제 1 접점에 전기적으로 결합하는 다수의 와이어 본드를 더 포함하는, 마이크로 전자 장치.
  32. 청구항 28에 있어서,
    상기 마이크로 전자 다이의 상기 제 1 측은 후면을 포함하고, 상기 마이크로 전자 다이의 상기 제 2 측은 상기 단자를 가진 능동 측을 포함하며;
    상기 제 1 인터포저 기판은, 상기 마이크로 전자 다이의 상기 후면에 부착되고 상기 제 1 및 2 접점을 갖는 제 1 측을 더 포함하며;
    상기 마이크로 전자 장치는 (a) 상기 마이크로 전자 다이 상의 상기 단자를 상기 제 1 인터포저 기판 상의 대응하는 제 1 접점에 전기적으로 결합하는 다수의 제 1 와이어 본드 및, (b) 상기 제 2 인터포저 기판 상의 상기 접점을 상기 제 1 인터포저 기판 상의 대응하는 제 2 접점에 전기적으로 결합하는 다수의 제 2 와이어 본드를 더 포함하는, 마이크로 전자 장치.
  33. 청구항 28에 있어서,
    상기 마이크로 전자 다이의 상기 제 1 측은 후면을 포함하고, 상기 마이크로 전자 다이의 상기 제 2 측은 상기 단자를 가진 능동 측을 포함하며;
    상기 제 1 인터포저 기판은, 상기 마이크로 전자 다이의 상기 후면에 부착되 고 상기 제 1 및 2 접점을 갖는 제 1 측을 더 포함하며;
    상기 마이크로 전자 장치는 (a) 상기 마이크로 전자 다이 상의 상기 단자를 상기 제 1 인터포저 기판 상의 대응하는 제 1 접점에 전기적으로 결합하는 다수의 제 1 와이어 본드, (b) 상기 제 2 인터포저 기판 상의 상기 접점을 상기 제 1 인터포저 기판 상의 대응하는 제 2 접점에 전기적으로 결합하는 다수의 제 2 와이어 본드 및, (c) 상기 제 2 인터포저 기판과 상기 마이크로 전자 다이 간의 스탠드오프를 더 포함하는, 마이크로 전자 장치.
  34. 청구항 28에 있어서,
    상기 마이크로 전자 다이의 상기 제 1 측은 후면을 포함하고, 상기 마이크로 전자 다이의 상기 제 2 측은 상기 단자를 가진 능동 측을 포함하며;
    상기 제 1 인터포저 기판은, 상기 마이크로 전자 다이의 상기 후면에 부착되고 상기 제 1 및 2 접점을 갖는 제 1 측을 더 포함하며;
    상기 제 2 인터포저 기판 상의 상기 접점은 다수의 제 1 접점을 포함하며;
    상기 제 2 인터포저 기판은 상기 마이크로 전자 다이의 상기 능동 측으로 향한 제 1 측, 상기 제 1 측에 대향하고 상기 제 1 접점을 갖는 제 2 측 및, 상기 제 1 측 상의 다수의 제 2 접점을 더 포함하며;
    상기 마이크로 전자 장치는 (a) 상기 마이크로 전자 다이와 상기 제 2 인터포저 기판 사이에 배치되고, 상기 단자를 상기 제 2 인터포저 기판 상의 대응하는 제 2 접점에 전기적으로 결합하는 다수의 상호 접속 소자 및, (b) 상기 제 2 인터 포저 기판 상의 상기 제 1 접점을 상기 제 1 인터포저 기판 상의 대응하는 제 1 접점에 전기적으로 결합하는 다수의 와이어 본드를 더 포함하는, 마이크로 전자 장치.
  35. 청구항 28에 있어서,
    상기 제 1 인터포저 기판은 상기 마이크로 전자 다이의 상기 제 1 측에 부착된 제 1 측, 상기 제 1 측에 대향하는 제 2 측 및, 상기 제 2 측 상의 다수의 패드를 더 포함하고;
    상기 마이크로 전자 장치는 대응하는 패드 상의 다수의 전기 결합기를 더 포함하는, 마이크로 전자 장치.
  36. 청구항 28에 있어서,
    상기 마이크로 전자 다이, 상기 제 1 인터포저 기판, 및 상기 제 2 인터포저 기판의 적어도 일부를 피복하는 케이싱을 더 포함하는, 마이크로 전자 장치.
  37. 청구항 28에 있어서,
    상기 제 2 인터포저 기판은 상기 마이크로 전자 다이의 상기 제 2 측에 부착된 제 1 측 및, 상기 제 1 측에 대향하는 제 2 측을 더 포함하고;
    상기 마이크로 전자 장치는 상기 마이크로 전자 다이, 상기 제 1 인터포저 기판, 및 상기 제 2 인터포저 기판의 적어도 일부를 피복하는 케이싱을 더 포함하 며;
    상기 케이싱은 상기 제 2 인터포저 기판의 상기 제 2 측의 부분을 노출시키는 개구를 규정하는, 마이크로 전자 장치.
  38. 청구항 28에 있어서,
    상기 마이크로 전자 다이의 상기 제 1 측은 상기 단자를 가진 능동 측을 포함하고, 상기 마이크로 전자 다이의 상기 제 2 측은 후면을 포함하며;
    상기 제 1 인터포저 기판은 상기 마이크로 전자 다이의 상기 능동 측에 부착된 제 1 측, 상기 제 1 측에 대향하고 상기 제 1 및 2 접점을 갖는 제 2 측 및, 상기 제 1 및 2 측 사이로 연장하는 개구를 더 포함하며;
    상기 마이크로 전자 장치는 (a) 상기 마이크로 전자 다이 상의 상기 단자를 상기 제 1 인터포저 기판 상의 대응하는 제 1 접점에 전기적으로 결합하는 다수의 제 1 와이어 본드 및, (b) 상기 제 2 인터포저 기판 상의 상기 접점을 상기 제 1 인터포저 기판 상의 대응하는 제 2 접점에 전기적으로 결합하는 다수의 제 2 와이어 본드를 더 포함하는, 마이크로 전자 장치.
  39. 다수의 마이크로 전자 장치에 있어서,
    다수의 제 1 접점 어레이 및 다수의 제 2 접점 어레이를 갖는 제 1 인터포저 기판;
    상기 제 1 인터포저 기판에 부착된 다수의 마이크로 전자 다이로서, 개별 마 이크로 전자 다이는 대응하는 제 1 접점에 전기적으로 결합된 다수의 단자 및 상기 단자에 전기적으로 결합된 집적 회로를 포함하는 다수의 마이크로 전자 다이;
    상기 개별 마이크로 전자 다이가 상기 제 1 인터포저 기판 및 관련된 제 2 인터포저 기판 사이에 배치되도록 대응하는 마이크로 전자 다이에 결합된 다수의 제 2 인터포저 기판으로서, 개별 제 2 인터포저 기판이 다수의 접점을 갖는 다수의 제 2 인터포저 기판;
    상기 제 2 인터포저 기판 상의 상기 접점을 상기 제 1 인터포저 기판 상의 대응하는 제 2 접점에 전기적으로 결합하는 다수의 와이어 본드 및;
    상기 마이크로 전자 다이, 상기 제 1 인터포저 기판, 및 상기 제 2 인터포저 기판의 적어도 일부를 피복하는 케이싱을 포함하는 마이크로 전자 장치.
  40. 청구항 39에 있어서,
    상기 개별 마이크로 전자 다이는 상기 단자를 가진 능동 측을 더 포함하고;
    상기 제 1 인터포저 기판은 상기 마이크로 전자 다이의 상기 능동 측에 부착되고 상기 제 2 접점을 갖는 제 1 측, 상기 제 1 측에 대향하고 상기 제 1 접점을 갖는 제 2 측 및, 상기 제 1 및 2 측 사이로 연장하는 다수의 개구를 더 포함하며;
    상기 와이어 본드는 다수의 제 1 와이어 본드를 포함하며;
    상기 마이크로 전자 장치는, 상기 개구를 통해 연장하고 상기 단자를 상기 제 1 인터포저 기판 상의 대응하는 제 1 접점에 전기적으로 결합하는 다수의 제 2 와이어 본드를 더 포함하는, 마이크로 전자 장치.
  41. 청구항 39에 있어서,
    상기 개별 마이크로 전자 다이는 상기 단자를 가진 능동 측 및, 상기 능동 측에 대향하는 후면을 더 포함하고;
    상기 제 1 인터포저 기판은, 상기 마이크로 전자 다이의 상기 후면에 부착되고 상기 제 1 및 2 접점을 갖는 제 1 측을 더 포함하며;
    상기 와이어 본드는 다수의 제 1 와이어 본드를 포함하며;
    상기 마이크로 전자 장치는 상기 단자를 상기 제 1 인터포저 기판 상의 대응하는 제 1 접점에 전기적으로 결합하는 다수의 제 2 와이어 본드를 더 포함하는, 마이크로 전자 장치.
  42. 청구항 39에 있어서,
    상기 개별 마이크로 전자 다이는 상기 단자를 가진 능동 측 및, 상기 능동 측에 대향하는 후면을 포함하고;
    상기 제 1 인터포저 기판은, 상기 마이크로 전자 다이의 상기 후면에 부착되고 상기 제 1 및 2 접점을 갖는 제 1 측을 더 포함하며;
    상기 와이어 본드는 다수의 제 1 와이어 본드를 포함하며;
    상기 마이크로 전자 장치는 (a) 상기 마이크로 전자 다이의 상기 단자를 상기 제 1 인터포저 기판 상의 대응하는 제 1 접점에 전기적으로 결합하는 다수의 제 2 와이어 본드 및, (b) 제 2 인터포저 기판과 마이크로 전자 다이의 대응하는 쌍들 사이의 다수의 스탠드오프를 더 포함하는, 마이크로 전자 장치.
  43. 청구항 39에 있어서,
    상기 제 1 인터포저 기판은 상기 마이크로 전자 다이의 상기 제 1 측에 부착된 제 1 측, 상기 제 1 측에 대향하는 제 2 측 및, 상기 제 2 측 상의 다수의 패드 어레이를 더 포함하고;
    상기 마이크로 전자 장치는 대응하는 패드 상의 다수의 전기 결합기를 더 포함하는, 마이크로 전자 장치.
  44. 마이크로 전자 장치를 제조하는 방법에 있어서,
    마이크로 전자 다이를 제 1 인터포저 기판에 부착하는 단계;
    제 2 인터포저 기판을 상기 마이크로 전자 다이에 결합하는 단계로서, 상기 마이크로 전자 다이는 상기 제 1 및 2 인터포저 기판 사이에 배치되는, 단계;
    상기 마이크로 전자 다이를 상기 제 1 인터포저 기판에 전기적으로 결합하는 단계 및;
    상기 제 2 인터포저 기판을 상기 제 1 인터포저 기판에 와이어 본딩(bonding)하는 단계를 포함하는, 마이크로 전자 장치 제조 방법.
  45. 청구항 44에 있어서,
    상기 마이크로 전자 다이를 부착하는 단계는, 상기 마이크로 전자 다이의 능 동 측을 상기 제 1 인터포저 기판의 제 1 측에 결합하는 단계를 포함하고;
    상기 마이크로 전자 다이를 전기적으로 결합하는 단계는, 상기 마이크로 전자 다이 상의 다수의 단자를 상기 제 1 인터포저 기판의 제 2 측 상의 대응하는 접점에 와이어 본딩하는 단계를 포함하며, 상기 제 2 측은 상기 제 1 측에 대향하는, 마이크로 전자 장치 제조 방법.
  46. 청구항 44에 있어서,
    상기 마이크로 전자 다이를 부착하는 단계는, 상기 마이크로 전자 다이의 후면을 상기 제 1 인터포저 기판의 제 1 측에 결합하는 단계를 포함하고;
    상기 마이크로 전자 다이를 전기적으로 결합하는 단계는, 상기 마이크로 전자 다이의 능동 측 상의 다수의 단자를 상기 제 1 인터포저 기판의 상기 제 1 측 상의 대응하는 접점에 와이어 본딩하는 단계를 포함하며, 상기 마이크로 전자 다이의 상기 능동 측은 상기 후면에 대향하는, 마이크로 전자 장치 제조 방법.
  47. 청구항 44에 있어서,
    상기 제 2 인터포저 기판을 결합하는 단계는, 상기 제 2 인터포저 기판의 제 1 측을 상기 마이크로 전자 다이에 부착하는 단계를 포함하고;
    상기 제 2 인터포저 기판을 와이어 본딩하는 단계는, 상기 제 2 인터포저 기판의 제 2 측 상의 다수의 접점을 상기 제 1 인터포저 기판 상의 대응하는 접점에 와이어 본딩하는 단계를 포함하며, 상기 제 2 측은 상기 제 1 측에 대향하는, 마이 크로 전자 장치 제조 방법.
  48. 청구항 44에 있어서,
    상기 마이크로 전자 다이와 상기 제 2 인터포저 기판 사이에 스탠드오프를 부착하는 단계를 더 포함하는, 마이크로 전자 장치 제조 방법.
  49. 청구항 44에 있어서,
    상기 제 1 인터포저 기판의 대응하는 패드 상에 다수의 전기 결합기를 배치하는 단계를 더 포함하는, 마이크로 전자 장치 제조 방법.
  50. 청구항 44에 있어서,
    상기 마이크로 전자 다이, 상기 제 1 인터포저 기판, 및 상기 제 2 인터포저 기판의 적어도 일부를 캡슐화하는 단계를 더 포함하는, 마이크로 전자 장치 제조 방법.
  51. 마이크로 전자 장치를 적층하는 방법에 있어서,
    마이크로 전자 다이, 상기 마이크로 전자 다이에 결합된 제 1 인터포저 기판, 및 상기 마이크로 전자 다이에 결합된 제 2 인터포저 기판을 포함하여, 상기 다이가 상기 제 1 및 2 인터포저 기판 사이에 배치되도록 된 제 1 마이크로 전자 장치를 제공하는 단계;
    마이크로 전자 다이 및, 상기 마이크로 전자 다이에 결합된 인터포저 기판을 포함하는 제 2 마이크로 전자 장치를 제공하는 단계; 및
    상기 제 1 및 2 마이크로 전자 장치 사이에 배치되고 상기 제 1 마이크로 전자 장치의 상기 다이의 내측에 있는 다수의 전기 결합기로 상기 제 1 마이크로 전자 장치의 상부 상에 상기 제 2 마이크로 전자 장치를 적층하는 단계를 포함하는 마이크로 전자 장치 적층 방법.
  52. 청구항 51에 있어서,
    상기 제 2 마이크로 전자 장치를 적층하는 단계는, 상기 제 2 마이크로 전자 장치의 상기 인터포저 기판과 상기 제 1 마이크로 전자 장치의 상기 제 2 인터포저 기판 사이에 배치된 마이크로 전자 다이를 가지지 않고, 상기 제 1 마이크로 전자 장치의 상부 상에 상기 제 2 마이크로 전자 장치를 배치하는 단계를 포함하는, 마이크로 전자 장치 적층 방법.
  53. 청구항 51에 있어서,
    상기 제 1 마이크로 전자 장치를 제공하는 단계는,
    상기 마이크로 전자 다이의 능동 측을 상기 제 1 인터포저 기판의 제 1 측에 결합하는 단계 및;
    상기 마이크로 전자 다이 상의 다수의 단자를 상기 제 1 인터포저 기판의 제 2 측 상의 대응하는 접점에 와이어 본딩하는 단계를 포함하며, 상기 제 2 측은 상 기 제 1 측에 대향하는, 마이크로 전자 장치 적층 방법.
  54. 청구항 51에 있어서,
    상기 제 1 마이크로 전자 장치를 제공하는 단계는,
    상기 마이크로 전자 다이의 후면을 상기 제 1 인터포저 기판의 제 1 측에 결합하는 단계 및;
    상기 마이크로 전자 다이의 능동 측 상의 다수의 단자를 상기 제 1 인터포저 기판의 상기 제 1 측 상의 대응하는 접점에 와이어 본딩하는 단계를 포함하며, 상기 마이크로 전자 다이의 상기 능동 측은 상기 후면에 대향하는, 마이크로 전자 장치 적층 방법.
  55. 청구항 51에 있어서,
    상기 제 1 마이크로 전자 장치를 제공하는 단계는,
    상기 제 2 인터포저 기판의 제 1 측을 상기 마이크로 전자 다이에 부착하는 단계 및;
    상기 제 2 인터포저 기판의 제 2 측 상의 다수의 접점을 상기 제 1 인터포저 기판 상의 대응하는 접점에 와이어 본딩하는 단계를 포함하며, 상기 제 2 측은 상기 제 1 측에 대향하는, 마이크로 전자 장치 적층 방법.
  56. 청구항 51에 있어서,
    상기 제 2 마이크로 전자 장치를 적층하는 단계는,
    상기 제 1 마이크로 전자 장치의 상기 제 2 인터포저 기판 상의 대응하는 패드 및 상기 제 2 마이크로 전자 장치의 상기 인터포저 기판 상의 대응하는 패드에 상기 전기 결합기를 부착하는 단계를 포함하는, 마이크로 전자 장치 적층 방법.
  57. 청구항 51에 있어서,
    상기 제 2 마이크로 전자 장치의 상기 인터포저 기판은 제 1 인터포저 기판이고,
    상기 제 2 마이크로 전자 장치를 제공하는 단계는, 상기 다이가 상기 제 1 및 2 인터포저 기판 사이에 배치되도록 제 2 인터포저 기판을 상기 마이크로 전자 다이에 부착하는 단계를 포함하는, 마이크로 전자 장치 적층 방법.
  58. 청구항 51에 있어서,
    상기 제 2 마이크로 전자 장치를 적층하는 단계는, 상기 제 1 마이크로 전자 다이의 주변 내의 구역에 배치된 전기 결합기로, 상기 제 1 마이크로 전자 장치의 상부 상에 상기 제 2 마이크로 전자 장치를 배치하는 단계를 포함하는, 마이크로 전자 장치 적층 방법.
  59. 청구항 51에 있어서,
    상기 제 2 마이크로 전자 장치를 적층하는 단계는, 상기 제 1 마이크로 전자 다이에 대해 겹쳐진 상기 전기 결합기로, 상기 제 1 마이크로 전자 장치의 상부 상에 상기 제 2 마이크로 전자 장치를 배치하는 단계를 포함하는, 마이크로 전자 장치 적층 방법.
  60. 다수의 마이크로 전자 장치를 제조하는 방법에 있어서,
    다수의 마이크로 전자 다이를 제 1 인터포저 기판에 설치하는 단계로서, 상기 다이는 어레이로 배치되는, 단계;
    다수의 제 2 인터포저 기판을 대응하는 마이크로 전자 다이에 부착하는 단계로서, 상기 마이크로 전자 다이는 상기 제 1 인터포저 기판 및 관련된 제 2 인터포저 기판 사이에 배치되는, 단계; 및
    상기 제 2 인터포저 기판을 상기 제 1 인터포저 기판에 전기적으로 결합하는 단계를 포함하는 마이크로 전자 장치 제조 방법.
  61. 청구항 60에 있어서,
    상기 마이크로 전자 다이를 설치하는 단계는, 상기 마이크로 전자 다이의 능동 측을 상기 제 1 인터포저 기판의 일측에 결합하는 단계를 포함하는, 마이크로 전자 장치 제조 방법.
  62. 청구항 60에 있어서,
    상기 마이크로 전자 다이를 설치하는 단계는, 상기 마이크로 전자 다이의 후 면을 상기 제 1 인터포저 기판의 일측에 결합하는 단계를 포함하는, 마이크로 전자 장치 제조 방법.
  63. 청구항 60에 있어서,
    상기 마이크로 전자 다이를 상기 제 1 인터포저 기판에 전기적으로 결합하는 단계를 더 포함하는, 마이크로 전자 장치 제조 방법.
  64. 청구항 60에 있어서,
    상기 마이크로 전자 다이, 상기 제 1 인터포저 기판, 및 상기 제 2 인터포저 기판의 적어도 일부를 캡슐화하는 단계를 더 포함하는, 마이크로 전자 장치 제조 방법.
  65. 청구항 60에 있어서,
    마이크로 전자 다이 및 제 2 인터포저 기판의 대응하는 쌍들 사이에 다수의 스탠드오프를 부착하는 단계를 더 포함하는, 마이크로 전자 장치 제조 방법.
  66. 청구항 60에 있어서,
    상기 마이크로 전자 다이를 상기 제 2 인터포저 기판에 전기적으로 결합하는 단계를 더 포함하는, 마이크로 전자 장치 제조 방법.
KR1020087005359A 2005-08-19 2006-08-08 마이크로 전자 장치, 적층된 마이크로 전자 장치, 및마이크로 전자 장치 제조 방법 KR101021761B1 (ko)

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Families Citing this family (97)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101053079A (zh) 2004-11-03 2007-10-10 德塞拉股份有限公司 堆叠式封装的改进
US20060214284A1 (en) * 2005-03-24 2006-09-28 Stuart Haden Apparatus and method for data capture
SG130055A1 (en) 2005-08-19 2007-03-20 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices
SG130066A1 (en) 2005-08-26 2007-03-20 Micron Technology Inc Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
US20070045807A1 (en) * 2005-09-01 2007-03-01 Micron Technology, Inc. Microelectronic devices and methods for manufacturing microelectronic devices
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
DE102006016345A1 (de) * 2006-04-05 2007-10-18 Infineon Technologies Ag Halbleitermodul mit diskreten Bauelementen und Verfahren zur Herstellung desselben
JP5598787B2 (ja) * 2006-04-17 2014-10-01 マイクロンメモリジャパン株式会社 積層型半導体装置の製造方法
US7462509B2 (en) * 2006-05-16 2008-12-09 International Business Machines Corporation Dual-sided chip attached modules
TWI312569B (en) * 2006-10-12 2009-07-21 Siliconware Precision Industries Co Ltd Semiconductor package on which a semiconductor device is stacked and production method thereof
SG143098A1 (en) 2006-12-04 2008-06-27 Micron Technology Inc Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices
DE102007002807B4 (de) 2007-01-18 2014-08-14 Infineon Technologies Ag Chipanordnung
US8685792B2 (en) * 2007-03-03 2014-04-01 Stats Chippac Ltd. Integrated circuit package system with interposer
US8338267B2 (en) * 2007-07-11 2012-12-25 Sematech, Inc. Systems and methods for vertically integrating semiconductor devices
JP2009044110A (ja) * 2007-08-13 2009-02-26 Elpida Memory Inc 半導体装置及びその製造方法
US7834464B2 (en) * 2007-10-09 2010-11-16 Infineon Technologies Ag Semiconductor chip package, semiconductor chip assembly, and method for fabricating a device
US8129832B2 (en) * 2007-10-29 2012-03-06 Stats Chippac Ltd. Mountable integrated circuit package system with substrate having a conductor-free recess
US8084849B2 (en) * 2007-12-12 2011-12-27 Stats Chippac Ltd. Integrated circuit package system with offset stacking
US8536692B2 (en) * 2007-12-12 2013-09-17 Stats Chippac Ltd. Mountable integrated circuit package system with mountable integrated circuit die
US7985628B2 (en) * 2007-12-12 2011-07-26 Stats Chippac Ltd. Integrated circuit package system with interconnect lock
US7781261B2 (en) * 2007-12-12 2010-08-24 Stats Chippac Ltd. Integrated circuit package system with offset stacking and anti-flash structure
US20090152740A1 (en) * 2007-12-17 2009-06-18 Soo-San Park Integrated circuit package system with flip chip
US7800212B2 (en) * 2007-12-27 2010-09-21 Stats Chippac Ltd. Mountable integrated circuit package system with stacking interposer
US8247893B2 (en) * 2007-12-27 2012-08-21 Stats Chippac Ltd. Mountable integrated circuit package system with intra-stack encapsulation
US8035210B2 (en) 2007-12-28 2011-10-11 Stats Chippac Ltd. Integrated circuit package system with interposer
US9236319B2 (en) * 2008-02-29 2016-01-12 Stats Chippac Ltd. Stacked integrated circuit package system
US7919871B2 (en) * 2008-03-21 2011-04-05 Stats Chippac Ltd. Integrated circuit package system for stackable devices
US20090243069A1 (en) * 2008-03-26 2009-10-01 Zigmund Ramirez Camacho Integrated circuit package system with redistribution
US7750454B2 (en) * 2008-03-27 2010-07-06 Stats Chippac Ltd. Stacked integrated circuit package system
TWI362732B (en) * 2008-04-07 2012-04-21 Nanya Technology Corp Multi-chip stack package
US9293385B2 (en) * 2008-07-30 2016-03-22 Stats Chippac Ltd. RDL patterning with package on package system
US7750455B2 (en) * 2008-08-08 2010-07-06 Stats Chippac Ltd. Triple tier package on package system
US9818680B2 (en) 2011-07-27 2017-11-14 Broadpak Corporation Scalable semiconductor interposer integration
US10026720B2 (en) 2015-05-20 2018-07-17 Broadpak Corporation Semiconductor structure and a method of making thereof
US9893004B2 (en) * 2011-07-27 2018-02-13 Broadpak Corporation Semiconductor interposer integration
US8014166B2 (en) 2008-09-06 2011-09-06 Broadpak Corporation Stacking integrated circuits containing serializer and deserializer blocks using through silicon via
US7859094B2 (en) * 2008-09-25 2010-12-28 Stats Chippac Ltd. Integrated circuit package system for stackable devices
US8130512B2 (en) * 2008-11-18 2012-03-06 Stats Chippac Ltd. Integrated circuit package system and method of package stacking
US8518752B2 (en) * 2009-12-02 2013-08-27 Stats Chippac Ltd. Integrated circuit packaging system with stackable package and method of manufacture thereof
US8115293B2 (en) * 2009-12-08 2012-02-14 Stats Chippac Ltd. Integrated circuit packaging system with interconnect and method of manufacture thereof
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
JP5827393B2 (ja) * 2010-08-06 2015-12-02 ルネサスエレクトロニクス株式会社 半導体装置、電子装置、及び半導体装置の製造方法
JP5675504B2 (ja) 2010-08-06 2015-02-25 ルネサスエレクトロニクス株式会社 半導体装置、電子装置、及び半導体装置の製造方法
US9070851B2 (en) 2010-09-24 2015-06-30 Seoul Semiconductor Co., Ltd. Wafer-level light emitting diode package and method of fabricating the same
US9245760B2 (en) * 2010-09-30 2016-01-26 Infineon Technologies Ag Methods of forming epitaxial layers on a porous semiconductor layer
KR101796116B1 (ko) 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8389329B2 (en) * 2011-05-31 2013-03-05 Stats Chippac Ltd. Integrated circuit packaging system with package stacking and method of manufacture thereof
US8765497B2 (en) * 2011-09-02 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging and function tests for package-on-package and system-in-package structures
US8513057B2 (en) 2011-09-16 2013-08-20 Stats Chippac Ltd. Integrated circuit packaging system with routable underlayer and method of manufacture thereof
US8836136B2 (en) 2011-10-17 2014-09-16 Invensas Corporation Package-on-package assembly with wire bond vias
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
KR20130105175A (ko) * 2012-03-16 2013-09-25 삼성전자주식회사 보호 층을 갖는 반도체 패키지 및 그 형성 방법
US9768137B2 (en) 2012-04-30 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Stud bump structure for semiconductor package assemblies
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9385006B2 (en) * 2012-06-21 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming an embedded SOP fan-out package
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9136213B2 (en) * 2012-08-02 2015-09-15 Infineon Technologies Ag Integrated system and method of making the integrated system
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US9196537B2 (en) * 2012-10-23 2015-11-24 Nxp B.V. Protection of a wafer-level chip scale package (WLCSP)
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9653442B2 (en) 2014-01-17 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and methods of forming same
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
KR102298728B1 (ko) 2014-08-19 2021-09-08 삼성전자주식회사 반도체 패키지
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761562B2 (en) 2015-05-06 2017-09-12 Micron Technology, Inc. Semiconductor device packages including a controller element
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US10043779B2 (en) 2015-11-17 2018-08-07 Invensas Corporation Packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
CN205944139U (zh) 2016-03-30 2017-02-08 首尔伟傲世有限公司 紫外线发光二极管封装件以及包含此的发光二极管模块
US20180019194A1 (en) * 2016-07-14 2018-01-18 Semtech Corporation Low Parasitic Surface Mount Circuit Over Wirebond IC
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10199353B2 (en) * 2016-09-12 2019-02-05 Intel Corporation Microelectronic interposer for a microelectronic package
US9768133B1 (en) 2016-09-22 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of forming the same
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
US11127716B2 (en) 2018-04-12 2021-09-21 Analog Devices International Unlimited Company Mounting structures for integrated device packages
KR20200007509A (ko) * 2018-07-13 2020-01-22 삼성전자주식회사 반도체 패키지
US11296034B2 (en) * 2020-06-18 2022-04-05 Advanced Semiconductor Engineering, Inc. Substrate and semiconductor package comprising an interposer element with a slot and method of manufacturing the same
CN112349655B (zh) * 2020-10-21 2021-10-19 长江存储科技有限责任公司 一种半导体器件及其安装结构、封装模具和制作方法

Family Cites Families (205)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US729110A (en) * 1903-02-17 1903-05-26 Charles P Young Rural-delivery letter-box.
US5921061A (en) 1984-05-22 1999-07-13 Southpac Trust International, Inc. Optical effect material and methods
US5138438A (en) * 1987-06-24 1992-08-11 Akita Electronics Co. Ltd. Lead connections means for stacked tab packaged IC chips
JPH025553A (ja) 1988-06-24 1990-01-10 Fujitsu Ltd 半導体装置
US5258330A (en) * 1990-09-24 1993-11-02 Tessera, Inc. Semiconductor chip assemblies with fan-in leads
US5946553A (en) * 1991-06-04 1999-08-31 Micron Technology, Inc. Process for manufacturing a semiconductor package with bi-substrate die
US5252857A (en) * 1991-08-05 1993-10-12 International Business Machines Corporation Stacked DCA memory chips
KR940008327B1 (ko) * 1991-10-10 1994-09-12 삼성전자 주식회사 반도체 패키지 및 그 실장방법
US5128831A (en) * 1991-10-31 1992-07-07 Micron Technology, Inc. High-density electronic package comprising stacked sub-modules which are electrically interconnected by solder-filled vias
US5422435A (en) * 1992-05-22 1995-06-06 National Semiconductor Corporation Stacked multi-chip modules and method of manufacturing
US5291061A (en) * 1993-04-06 1994-03-01 Micron Semiconductor, Inc. Multi-chip stacked devices
KR970000214B1 (ko) * 1993-11-18 1997-01-06 삼성전자 주식회사 반도체 장치 및 그 제조방법
TW236744B (ko) 1994-03-23 1994-12-21 Thomson Consumer Electronics
JPH088389A (ja) * 1994-04-20 1996-01-12 Fujitsu Ltd 半導体装置及び半導体装置ユニット
US6005778A (en) * 1995-06-15 1999-12-21 Honeywell Inc. Chip stacking and capacitor mounting arrangement including spacers
US6013948A (en) * 1995-11-27 2000-01-11 Micron Technology, Inc. Stackable chip scale semiconductor package with mating contacts on opposed surfaces
KR0184076B1 (ko) * 1995-11-28 1999-03-20 김광호 상하 접속 수단이 패키지 내부에 형성되어 있는 3차원 적층형 패키지
JPH09186289A (ja) * 1995-12-28 1997-07-15 Lucent Technol Inc 多層積層化集積回路チップ組立体
US6072236A (en) * 1996-03-07 2000-06-06 Micron Technology, Inc. Micromachined chip scale package
JP2806357B2 (ja) * 1996-04-18 1998-09-30 日本電気株式会社 スタックモジュール
DE19626126C2 (de) * 1996-06-28 1998-04-16 Fraunhofer Ges Forschung Verfahren zur Ausbildung einer räumlichen Chipanordnung und räumliche Chipanordung
KR0130985Y1 (ko) 1996-10-10 1999-10-01 현대자동차주식회사 밸브스템실(seal)장착구조
US5864177A (en) * 1996-12-12 1999-01-26 Honeywell Inc. Bypass capacitors for chip and wire circuit assembly
US5994166A (en) * 1997-03-10 1999-11-30 Micron Technology, Inc. Method of constructing stacked packages
KR100246333B1 (ko) 1997-03-14 2000-03-15 김영환 비 지 에이 패키지 및 그 제조방법
US5986209A (en) * 1997-07-09 1999-11-16 Micron Technology, Inc. Package stack via bottom leaded plastic (BLP) packaging
US5904497A (en) * 1997-08-22 1999-05-18 Micron Technology, Inc. Method and apparatus for semiconductor assembly which includes testing of chips and replacement of bad chips prior to final assembly
JP3937265B2 (ja) 1997-09-29 2007-06-27 エルピーダメモリ株式会社 半導体装置
US6885092B1 (en) 1997-09-29 2005-04-26 Hitachi, Ltd. Semiconductor device and a memory system including a plurality of IC chips in a common package
US6055778A (en) * 1997-12-01 2000-05-02 Aoyama Seisakusho Co., Ltd. Guide slider for window regulator
JP2000208698A (ja) * 1999-01-18 2000-07-28 Toshiba Corp 半導体装置
US6117382A (en) * 1998-02-05 2000-09-12 Micron Technology, Inc. Method for encasing array packages
US6175149B1 (en) * 1998-02-13 2001-01-16 Micron Technology, Inc. Mounting multiple semiconductor dies in a package
US6297547B1 (en) * 1998-02-13 2001-10-02 Micron Technology Inc. Mounting multiple semiconductor dies in a package
US6429528B1 (en) * 1998-02-27 2002-08-06 Micron Technology, Inc. Multichip semiconductor package
US6028365A (en) * 1998-03-30 2000-02-22 Micron Technology, Inc. Integrated circuit package and method of fabrication
US6072233A (en) * 1998-05-04 2000-06-06 Micron Technology, Inc. Stackable ball grid array package
US5990566A (en) * 1998-05-20 1999-11-23 Micron Technology, Inc. High density semiconductor package
US6020629A (en) * 1998-06-05 2000-02-01 Micron Technology, Inc. Stacked semiconductor package and method of fabrication
JP4343286B2 (ja) 1998-07-10 2009-10-14 シチズンホールディングス株式会社 半導体装置の製造方法
US6153929A (en) * 1998-08-21 2000-11-28 Micron Technology, Inc. Low profile multi-IC package connector
US6285558B1 (en) * 1998-09-25 2001-09-04 Intelect Communications, Inc. Microprocessor subsystem module for PCB bottom-side BGA installation
KR100304959B1 (ko) 1998-10-21 2001-09-24 김영환 칩 적층형 반도체 패키지 및 그 제조방법
JP3395164B2 (ja) * 1998-11-05 2003-04-07 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体装置
US6461895B1 (en) * 1999-01-05 2002-10-08 Intel Corporation Process for making active interposer for high performance packaging applications
US6351028B1 (en) * 1999-02-08 2002-02-26 Micron Technology, Inc. Multiple die stack apparatus employing T-shaped interposer elements
US6242932B1 (en) * 1999-02-19 2001-06-05 Micron Technology, Inc. Interposer for semiconductor components having contact balls
US6750551B1 (en) * 1999-12-28 2004-06-15 Intel Corporation Direct BGA attachment without solder reflow
US6294839B1 (en) * 1999-08-30 2001-09-25 Micron Technology, Inc. Apparatus and methods of packaging and testing die
US6212767B1 (en) * 1999-08-31 2001-04-10 Micron Technology, Inc. Assembling a stacked die package
US6303981B1 (en) * 1999-09-01 2001-10-16 Micron Technology, Inc. Semiconductor package having stacked dice and leadframes and method of fabrication
US6255899B1 (en) * 1999-09-01 2001-07-03 International Business Machines Corporation Method and apparatus for increasing interchip communications rates
US6291061B1 (en) 1999-09-09 2001-09-18 The United States Of America As Represented By The United States Department Of Energy Hydrogen gettering packing material, and process for making same
JP2001127088A (ja) 1999-10-27 2001-05-11 Mitsubishi Electric Corp 半導体装置
US6376904B1 (en) * 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package
US6621155B1 (en) * 1999-12-23 2003-09-16 Rambus Inc. Integrated circuit device having stacked dies and impedance balanced transmission lines
US6336491B1 (en) 1999-12-27 2002-01-08 Yasuaki Sakamoto Adhesive-tape dispenser
JP2001203319A (ja) * 2000-01-18 2001-07-27 Sony Corp 積層型半導体装置
US6528870B2 (en) * 2000-01-28 2003-03-04 Kabushiki Kaisha Toshiba Semiconductor device having a plurality of stacked wiring boards
US6335491B1 (en) * 2000-02-08 2002-01-01 Lsi Logic Corporation Interposer for semiconductor package assembly
US7878905B2 (en) 2000-02-22 2011-02-01 Creative Kingdoms, Llc Multi-layered interactive play experience
JP3456462B2 (ja) 2000-02-28 2003-10-14 日本電気株式会社 半導体装置及びその製造方法
JP2001257307A (ja) * 2000-03-09 2001-09-21 Sharp Corp 半導体装置
US6424031B1 (en) * 2000-05-08 2002-07-23 Amkor Technology, Inc. Stackable package with heat sink
DE10023823A1 (de) 2000-05-15 2001-12-06 Infineon Technologies Ag Multichip-Gehäuse
US6552910B1 (en) * 2000-06-28 2003-04-22 Micron Technology, Inc. Stacked-die assemblies with a plurality of microelectronic devices and methods of manufacture
US6560117B2 (en) * 2000-06-28 2003-05-06 Micron Technology, Inc. Packaged microelectronic die assemblies and methods of manufacture
JP2002033441A (ja) 2000-07-14 2002-01-31 Mitsubishi Electric Corp 半導体装置
TW459361B (en) * 2000-07-17 2001-10-11 Siliconware Precision Industries Co Ltd Three-dimensional multiple stacked-die packaging structure
EP1318546A4 (en) * 2000-07-19 2007-08-08 Shindo Company Ltd SEMICONDUCTOR COMPONENT
US6472758B1 (en) * 2000-07-20 2002-10-29 Amkor Technology, Inc. Semiconductor package including stacked semiconductor dies and bond wires
KR100379600B1 (ko) 2000-08-14 2003-04-10 삼성전자주식회사 듀얼 칩 패키지의 제조 방법
US6607937B1 (en) * 2000-08-23 2003-08-19 Micron Technology, Inc. Stacked microelectronic dies and methods for stacking microelectronic dies
US6370012B1 (en) * 2000-08-30 2002-04-09 International Business Machines Corporation Capacitor laminate for use in printed circuit board and as an interconnector
JP4570809B2 (ja) 2000-09-04 2010-10-27 富士通セミコンダクター株式会社 積層型半導体装置及びその製造方法
JP4447143B2 (ja) * 2000-10-11 2010-04-07 新光電気工業株式会社 半導体装置及びその製造方法
JP3499202B2 (ja) 2000-10-16 2004-02-23 沖電気工業株式会社 半導体装置の製造方法
JP2002134650A (ja) 2000-10-23 2002-05-10 Rohm Co Ltd 半導体装置およびその製造方法
US6418033B1 (en) 2000-11-16 2002-07-09 Unitive Electronics, Inc. Microelectronic packages in which second microelectronic substrates are oriented relative to first microelectronic substrates at acute angles
US6664143B2 (en) 2000-11-22 2003-12-16 North Carolina State University Methods of fabricating vertical field effect transistors by conformal channel layer deposition on sidewalls
US6506681B2 (en) 2000-12-06 2003-01-14 Micron Technology, Inc. Thin flip—chip method
JP3420748B2 (ja) 2000-12-14 2003-06-30 松下電器産業株式会社 半導体装置及びその製造方法
TW565925B (en) 2000-12-14 2003-12-11 Vanguard Int Semiconduct Corp Multi-chip semiconductor package structure process
US6588781B2 (en) 2000-12-22 2003-07-08 Daimlerchrysler Corporation Vehicle side step assembly
US6414384B1 (en) * 2000-12-22 2002-07-02 Silicon Precision Industries Co., Ltd. Package structure stacking chips on front surface and back surface of substrate
JP3683179B2 (ja) 2000-12-26 2005-08-17 松下電器産業株式会社 半導体装置及びその製造方法
JP2002204053A (ja) * 2001-01-04 2002-07-19 Mitsubishi Electric Corp 回路実装方法、回路実装基板及び半導体装置
US6503776B2 (en) * 2001-01-05 2003-01-07 Advanced Semiconductor Engineering, Inc. Method for fabricating stacked chip package
US6885106B1 (en) * 2001-01-11 2005-04-26 Tessera, Inc. Stacked microelectronic assemblies and methods of making same
JP2002208656A (ja) * 2001-01-11 2002-07-26 Mitsubishi Electric Corp 半導体装置
JP4586273B2 (ja) * 2001-01-15 2010-11-24 ソニー株式会社 半導体装置構造
JP2002231885A (ja) * 2001-02-06 2002-08-16 Mitsubishi Electric Corp 半導体装置
US6686659B2 (en) * 2001-02-23 2004-02-03 Intel Corporation Selectable decoupling capacitors for integrated circuit and methods of use
KR100401020B1 (ko) 2001-03-09 2003-10-08 앰코 테크놀로지 코리아 주식회사 반도체칩의 스택킹 구조 및 이를 이용한 반도체패키지
US6441483B1 (en) * 2001-03-30 2002-08-27 Micron Technology, Inc. Die stacking scheme
US6603072B1 (en) * 2001-04-06 2003-08-05 Amkor Technology, Inc. Making leadframe semiconductor packages with stacked dies and interconnecting interposer
SG106054A1 (en) * 2001-04-17 2004-09-30 Micron Technology Inc Method and apparatus for package reduction in stacked chip and board assemblies
JP4454181B2 (ja) 2001-05-15 2010-04-21 富士通マイクロエレクトロニクス株式会社 半導体装置
SE0101688L (sv) * 2001-05-15 2002-09-03 Safetrack Baavhammar Ab Sätt och anordning för en martensitfri lödningsprocess
JP2002373969A (ja) 2001-06-15 2002-12-26 Oki Electric Ind Co Ltd 半導体装置及び半導体装置の製造方法
US6740906B2 (en) 2001-07-23 2004-05-25 Cree, Inc. Light emitting diodes including modifications for submount bonding
KR100445073B1 (ko) 2001-08-21 2004-08-21 삼성전자주식회사 듀얼 다이 패키지
US20030038356A1 (en) 2001-08-24 2003-02-27 Derderian James M Semiconductor devices including stacking spacers thereon, assemblies including the semiconductor devices, and methods
US6548376B2 (en) * 2001-08-30 2003-04-15 Micron Technology, Inc. Methods of thinning microelectronic workpieces
US20030042615A1 (en) 2001-08-30 2003-03-06 Tongbi Jiang Stacked microelectronic devices and methods of fabricating same
JP2003086733A (ja) 2001-09-11 2003-03-20 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法およびそれを用いた電子機器
US6580611B1 (en) * 2001-12-21 2003-06-17 Intel Corporation Dual-sided heat removal system
KR100447869B1 (ko) 2001-12-27 2004-09-08 삼성전자주식회사 다핀 적층 반도체 칩 패키지 및 이에 사용되는 리드 프레임
KR100480909B1 (ko) 2001-12-29 2005-04-07 주식회사 하이닉스반도체 적층 칩 패키지의 제조 방법
US6896760B1 (en) 2002-01-16 2005-05-24 Micron Technology, Inc. Fabrication of stacked microelectronic devices
US6774475B2 (en) * 2002-01-24 2004-08-10 International Business Machines Corporation Vertically stacked memory chips in FBGA packages
US6472736B1 (en) 2002-03-13 2002-10-29 Kingpak Technology Inc. Stacked structure for memory chips
JP2003273317A (ja) * 2002-03-19 2003-09-26 Nec Electronics Corp 半導体装置及びその製造方法
KR100470897B1 (ko) 2002-07-19 2005-03-10 삼성전자주식회사 듀얼 다이 패키지 제조 방법
KR101166575B1 (ko) 2002-09-17 2012-07-18 스태츠 칩팩, 엘티디. 적층형 패키지들 간 도선연결에 의한 상호연결을 이용한반도체 멀티-패키지 모듈 및 그 제작 방법
TW567601B (en) * 2002-10-18 2003-12-21 Siliconware Precision Industries Co Ltd Module device of stacked semiconductor package and method for fabricating the same
JP2004172157A (ja) * 2002-11-15 2004-06-17 Shinko Electric Ind Co Ltd 半導体パッケージおよびパッケージスタック半導体装置
DE10259221B4 (de) 2002-12-17 2007-01-25 Infineon Technologies Ag Elektronisches Bauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben
JP4554152B2 (ja) * 2002-12-19 2010-09-29 株式会社半導体エネルギー研究所 半導体チップの作製方法
KR100621991B1 (ko) 2003-01-03 2006-09-13 삼성전자주식회사 칩 스케일 적층 패키지
US6686656B1 (en) * 2003-01-13 2004-02-03 Kingston Technology Corporation Integrated multi-chip chip scale package
US6861288B2 (en) * 2003-01-23 2005-03-01 St Assembly Test Services, Ltd. Stacked semiconductor packages and method for the fabrication thereof
JP4615189B2 (ja) * 2003-01-29 2011-01-19 シャープ株式会社 半導体装置およびインターポーザチップ
JP4110992B2 (ja) * 2003-02-07 2008-07-02 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
US6815254B2 (en) * 2003-03-10 2004-11-09 Freescale Semiconductor, Inc. Semiconductor package with multiple sides having package contacts
JP3917946B2 (ja) * 2003-03-11 2007-05-23 富士通株式会社 積層型半導体装置
US6856009B2 (en) * 2003-03-11 2005-02-15 Micron Technology, Inc. Techniques for packaging multiple device components
JP2004281920A (ja) * 2003-03-18 2004-10-07 Seiko Epson Corp 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
TWI338927B (en) 2003-04-02 2011-03-11 United Test And Assembly Ct Multi-chip ball grid array package and method of manufacture
KR20040087501A (ko) * 2003-04-08 2004-10-14 삼성전자주식회사 센터 패드 반도체 칩의 패키지 및 그 제조방법
TWI311353B (en) * 2003-04-18 2009-06-21 Advanced Semiconductor Eng Stacked chip package structure
US7230331B2 (en) 2003-04-22 2007-06-12 Industrial Technology Research Institute Chip package structure and process for fabricating the same
TWI225292B (en) * 2003-04-23 2004-12-11 Advanced Semiconductor Eng Multi-chips stacked package
US7095103B1 (en) * 2003-05-01 2006-08-22 Amkor Technology, Inc. Leadframe based memory card
JP3912318B2 (ja) * 2003-05-02 2007-05-09 セイコーエプソン株式会社 半導体装置の製造方法および電子デバイスの製造方法
JP2005011986A (ja) 2003-06-19 2005-01-13 Sanyo Electric Co Ltd 半導体装置
KR100604821B1 (ko) 2003-06-30 2006-07-26 삼성전자주식회사 적층형 볼 그리드 어레이 패키지 및 그 제조방법
KR100524975B1 (ko) 2003-07-04 2005-10-31 삼성전자주식회사 반도체 장치의 적층형 패키지
KR100546374B1 (ko) 2003-08-28 2006-01-26 삼성전자주식회사 센터 패드를 갖는 적층형 반도체 패키지 및 그 제조방법
US7071421B2 (en) 2003-08-29 2006-07-04 Micron Technology, Inc. Stacked microfeature devices and associated methods
DE10339890A1 (de) 2003-08-29 2005-03-31 Infineon Technologies Ag Halbleiterbauelement
KR100541395B1 (ko) * 2003-09-09 2006-01-11 삼성전자주식회사 반도체칩 적층장치, 이것을 이용한 반도체 패키지의제조방법, 그리고 이러한 방법에 의하여 제조된 반도체패키지
KR100564585B1 (ko) 2003-11-13 2006-03-28 삼성전자주식회사 이중 스택된 ｂｇａ 패키지 및 다중 스택된 ｂｇａ 패키지
JP5197961B2 (ja) 2003-12-17 2013-05-15 スタッツ・チップパック・インコーポレイテッド マルチチップパッケージモジュールおよびその製造方法
DE10360708B4 (de) * 2003-12-19 2008-04-10 Infineon Technologies Ag Halbleitermodul mit einem Halbleiterstapel, Umverdrahtungsplatte, und Verfahren zur Herstellung derselben
EP1560267A1 (en) 2004-01-29 2005-08-03 Kingston Technology Corporation Integrated multi-chip chip scale package
US7393105B2 (en) 2004-02-04 2008-07-01 Arnold & Richter Cine Technik Gmbh & Co. Betriebs Kg Film guide for a movie camera
DE102004009056B4 (de) * 2004-02-23 2010-04-22 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleitermoduls aus mehreren stapelbaren Halbleiterbauteilen mit einem Umverdrahtungssubstrat
JP5010275B2 (ja) * 2004-03-25 2012-08-29 日本電気株式会社 チップ積層型半導体装置
JP4051570B2 (ja) * 2004-05-26 2008-02-27 セイコーエプソン株式会社 半導体装置の製造方法
TWI236744B (en) 2004-06-25 2005-07-21 Advanced Semiconductor Eng Method for manufacturing stacked multi-chip package
JP4449608B2 (ja) * 2004-07-09 2010-04-14 凸版印刷株式会社 半導体装置
US7602618B2 (en) 2004-08-25 2009-10-13 Micron Technology, Inc. Methods and apparatuses for transferring heat from stacked microfeature devices
US20060043603A1 (en) * 2004-08-31 2006-03-02 Lsi Logic Corporation Low temperature PB-free processing for semiconductor devices
KR100688501B1 (ko) 2004-09-10 2007-03-02 삼성전자주식회사 미러링 구조를 갖는 스택 ｂｏｃ 패키지 및 이를 장착한양면 실장형 메모리 모듈
US20060108676A1 (en) * 2004-11-22 2006-05-25 Punzalan Nelson V Jr Multi-chip package using an interposer
KR20060067374A (ko) 2004-12-15 2006-06-20 동부일렉트로닉스 주식회사 채널 핫 캐리어 열화가 억제되는 모스 트랜지스터 및 그제조 방법
US7205656B2 (en) 2005-02-22 2007-04-17 Micron Technology, Inc. Stacked device package for peripheral and center device pad layout device
US7364945B2 (en) 2005-03-31 2008-04-29 Stats Chippac Ltd. Method of mounting an integrated circuit package in an encapsulant cavity
TWI442520B (zh) 2005-03-31 2014-06-21 Stats Chippac Ltd 具有晶片尺寸型封裝及第二基底及在上側與下側包含暴露基底表面之半導體組件
US7354800B2 (en) * 2005-04-29 2008-04-08 Stats Chippac Ltd. Method of fabricating a stacked integrated circuit package system
US7429786B2 (en) 2005-04-29 2008-09-30 Stats Chippac Ltd. Semiconductor package including second substrate and having exposed substrate surfaces on upper and lower sides
US20060270104A1 (en) * 2005-05-03 2006-11-30 Octavio Trovarelli Method for attaching dice to a package and arrangement of dice in a package
US8395251B2 (en) * 2005-05-12 2013-03-12 Stats Chippac Ltd. Integrated circuit package to package stacking system
SG130055A1 (en) * 2005-08-19 2007-03-20 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices
SG130066A1 (en) 2005-08-26 2007-03-20 Micron Technology Inc Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
US7485969B2 (en) 2005-09-01 2009-02-03 Micron Technology, Inc. Stacked microelectronic devices and methods for manufacturing microelectronic devices
JP5103724B2 (ja) * 2005-09-30 2012-12-19 富士通株式会社 インターポーザの製造方法
KR100791576B1 (ko) 2005-10-13 2008-01-03 삼성전자주식회사 볼 그리드 어레이 유형의 적층 패키지
US7279795B2 (en) * 2005-12-29 2007-10-09 Intel Corporation Stacked die semiconductor package
SG135074A1 (en) 2006-02-28 2007-09-28 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing such devices
US7390700B2 (en) * 2006-04-07 2008-06-24 Texas Instruments Incorporated Packaged system of semiconductor chips having a semiconductor interposer
US7498667B2 (en) * 2006-04-18 2009-03-03 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
SG139573A1 (en) 2006-07-17 2008-02-29 Micron Technology Inc Microelectronic packages with leadframes, including leadframes configured for stacked die packages, and associated systems and methods
US7888185B2 (en) * 2006-08-17 2011-02-15 Micron Technology, Inc. Semiconductor device assemblies and systems including at least one conductive pathway extending around a side of at least one semiconductor device
US7851119B2 (en) * 2006-09-07 2010-12-14 Ricoh Company, Ltd. Electrophotographic photoconductor, method for producing the same, image forming process, image forming apparatus and process cartridge
KR100809702B1 (ko) * 2006-09-21 2008-03-06 삼성전자주식회사 반도체 패키지
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US7635913B2 (en) * 2006-12-09 2009-12-22 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
US8198735B2 (en) * 2006-12-31 2012-06-12 Stats Chippac Ltd. Integrated circuit package with molded cavity
KR100809718B1 (ko) * 2007-01-15 2008-03-06 삼성전자주식회사 이종 칩들을 갖는 적층형 반도체 칩 패키지 및 그 제조방법
US8685792B2 (en) * 2007-03-03 2014-04-01 Stats Chippac Ltd. Integrated circuit package system with interposer
US7576435B2 (en) * 2007-04-27 2009-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Low-cost and ultra-fine integrated circuit packaging technique
KR100865125B1 (ko) * 2007-06-12 2008-10-24 삼성전기주식회사 반도체 패키지 및 그 제조방법
US20110024890A1 (en) * 2007-06-29 2011-02-03 Stats Chippac, Ltd. Stackable Package By Using Internal Stacking Modules
KR101213175B1 (ko) * 2007-08-20 2012-12-18 삼성전자주식회사 로직 칩에 층층이 쌓인 메모리장치들을 구비하는반도체패키지
US8124451B2 (en) * 2007-09-21 2012-02-28 Stats Chippac Ltd. Integrated circuit packaging system with interposer
US7919871B2 (en) * 2008-03-21 2011-04-05 Stats Chippac Ltd. Integrated circuit package system for stackable devices
US8106520B2 (en) * 2008-09-11 2012-01-31 Micron Technology, Inc. Signal delivery in stacked device
US20100065949A1 (en) 2008-09-17 2010-03-18 Andreas Thies Stacked Semiconductor Chips with Through Substrate Vias
US7859094B2 (en) * 2008-09-25 2010-12-28 Stats Chippac Ltd. Integrated circuit package system for stackable devices
US8129824B1 (en) * 2008-12-03 2012-03-06 Amkor Technology, Inc. Shielding for a semiconductor package
US8471376B1 (en) * 2009-05-06 2013-06-25 Marvell International Ltd. Integrated circuit packaging configurations
US8242543B2 (en) 2009-08-26 2012-08-14 Qualcomm Incorporated Semiconductor wafer-to-wafer bonding for dissimilar semiconductor dies and/or wafers
US8362598B2 (en) * 2009-08-26 2013-01-29 Amkor Technology Inc Semiconductor device with electromagnetic interference shielding
US9397050B2 (en) 2009-08-31 2016-07-19 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming pre-molded semiconductor die having bumps embedded in encapsulant
US8987896B2 (en) * 2009-12-16 2015-03-24 Intel Corporation High-density inter-package connections for ultra-thin package-on-package structures, and processes of forming same
US8519537B2 (en) * 2010-02-26 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. 3D semiconductor package interposer with die cavity
US20130000968A1 (en) * 2011-06-30 2013-01-03 Broadcom Corporation 1-Layer Interposer Substrate With Through-Substrate Posts
US8686570B2 (en) * 2012-01-20 2014-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-dimensional integrated circuit structures and methods of forming the same
KR101904926B1 (ko) * 2012-05-04 2018-10-08 에스케이하이닉스 주식회사 반도체 패키지
US8970023B2 (en) * 2013-02-04 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and methods of forming same
TWI529825B (zh) * 2013-09-04 2016-04-11 矽品精密工業股份有限公司 半導體結構之製法
US20160064320A1 (en) * 2014-08-27 2016-03-03 Cisco Technology, Inc. Coupling of an interposer to a package substrate
US10124666B2 (en) 2015-09-08 2018-11-13 High Stone Technologies, LLC Wheelchair drive boost

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