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JP2005011986A - 半導体装置 - Google Patents

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JP2005011986A
JP2005011986A JP2003174464A JP2003174464A JP2005011986A JP 2005011986 A JP2005011986 A JP 2005011986A JP 2003174464 A JP2003174464 A JP 2003174464A JP 2003174464 A JP2003174464 A JP 2003174464A JP 2005011986 A JP2005011986 A JP 2005011986A
Authority
JP
Japan
Prior art keywords
electrode
chips
semiconductor device
mosfet
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003174464A
Other languages
English (en)
Inventor
Shigeji Yoshiba
茂治 吉羽
Hirokazu Fukuda
浩和 福田
Haruhiko Sakai
春彦 境
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kanto Sanyo Semiconductors Co Ltd
Sanyo Electric Co Ltd
Original Assignee
Kanto Sanyo Semiconductors Co Ltd
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kanto Sanyo Semiconductors Co Ltd, Sanyo Electric Co Ltd filed Critical Kanto Sanyo Semiconductors Co Ltd
Priority to JP2003174464A priority Critical patent/JP2005011986A/ja
Priority to TW093114730A priority patent/TWI241714B/zh
Priority to KR1020040042418A priority patent/KR100613796B1/ko
Priority to US10/869,551 priority patent/US7030501B2/en
Priority to CNB2004100593395A priority patent/CN100388482C/zh
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Abstract

【課題】従来の１チップデュアル型ＭＯＳＦＥＴは、２つのＭＯＳＦＥＴのチップを並べて、ドレイン電極をショートさせる構造のため、実装面積が大きく、また、ドレイン電極間の抵抗も低減できない問題があり、市場要求である小型化・薄型化にも限界があった。
【解決手段】本発明は、２つのＭＯＳＦＥＴの半導体チップのドレイン電極同士を直接接続し、２つのチップを重畳させるものである。デュアル型ＭＯＳＦＥＴでは、ドレイン電極を外部に導出する必要が無く、２つのゲート端子および２つのソース端子のみであるため、これら４端子をリードフレーム又は導電パターンにより外部に導出する。これにより装置の小型化と低オン抵抗化を実現できる。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特に二次電池に内蔵できるバッテリーマネジメントを行うＭＯＳＦＥＴの小型化を実現する半導体装置に関する。
【０００２】
【従来の技術】
携帯端末の普及に伴い小型で大容量のリチウムイオン電池が求められるようになってきた。このリチウムイオン電池の充放電のバッテリーマネージメントを行う保護回路基板は携帯端末の軽量化のニーズにより、より小型で負荷ショートにも十分に耐えうるものでなくてはならない。かかる保護回路装置はリチウムイオン電池の容器内に内蔵されるために小型化が求められ、チップ部品を多用したＣＯＢ（Ｃｈｉｐ ｏｎ Ｂｏａｒｄ）技術が駆使され、小型化の要求に応えてきた。しかし一方ではリチウムイオン電池に直列にスイッチング素子を接続するのでこのスイッチング素子のオン抵抗も極めて小さくするニーズがあり、これが携帯電話では通話時間や待機時間を長くするために不可欠の要素である。
【０００３】
図５に具体的なバッテリーマネージメントを行う保護回路を示す。リチウムイオン電池ＬｉＢに直列に２個のパワーＭＯＳＦＥＴＱ１、Ｑ２を接続し、リチウムイオン電池ＬｉＢの電圧をコントロールＩＣで検知しながら２個のパワーＭＯＳＦＥＴＱ１、Ｑ２ のオンオフ制御を行って過充電、過放電あるいは負荷ショートからリチウムイオン電池ＬｉＢを保護している。２個のパワーＭＯＳＦＥＴＱ１、Ｑ２はドレイン電極Ｄを共通接続し、両端にそれぞれのソース電極Ｓが配置され、各々のゲート電極ＧはコントロールＩＣに接続されている。
【０００４】
このパワーＭＯＳＦＥＴＱ１、Ｑ２は薄いゲート酸化膜を静電破壊から保護するためにゲート電極とソース電極間に保護用の双方向ツェナーダイオードが接続されている。
【０００５】
充電時には両端に電源が接続され、リチウムイオン電池ＬｉＢに充電電流が矢印の方向に供給され充電を行う。リチウムイオン電池ＬｉＢが過充電になるとコントロールＩＣで電圧の検出をして、パワーＭＯＳＦＥＴＱ２のゲート電圧がＨ（ハイレベル）からＬ（ローレベル）になり、パワーＭＯＳＦＥＴＱ２がオフして回路を遮断してリチウムイオン電池ＬｉＢの保護をする。
【０００６】
放電時には両端は負荷に接続され、所定の電圧までは携帯端末の動作を行う。しかしリチウムイオン電池ＬｉＢが過放電となるとコントロールＩＣで電圧を検知して、パワーＭＯＳＦＥＴＱ１のゲート電圧をＨからＬにしてパワーＭＯＳＦＥＴＱ１をオフして回路を遮断してリチウムイオン電池ＬｉＢの保護を行う。
【０００７】
更に負荷ショート時あるいは過電流が流れた時はパワーＭＯＳＦＥＴＱ１、Ｑ２に大電流が流れ、パワーＭＯＳＦＥＴＱ１、Ｑ２の両端電圧が急激に上昇するので、この電圧をコントロールＩＣで検出して放電時と同様にパワーＭＯＳＦＥＴＱ１をオフして回路を遮断してリチウムイオン電池ＬｉＢの保護を行う。しかし保護回路が動作するまでの短期間に大電流が流れるため、パワーＭＯＳＦＥＴＱ１、Ｑ２に対してせん頭ドレイン電流の大電流化が要求される。
【０００８】
このような、バッテリマネジメント用として、２つのＭＯＳＦＥＴチップを用いて両チップのドレイン電極を共通とし、１チップに集積化したいわゆる１チップデュアル型ＭＯＳＦＥＴの需要が高まっている。
【０００９】
図６に従来の１チップデュアル型ＭＯＳＦＥＴの一例を示す。１チップデュアル型ＭＯＳＦＥＴ３３は２個のパワーＭＯＳＦＥＴ３３ａ、３３ｂを１チップに集積化して表面にソース電極１１とゲートパッド電極１２を有し、裏面全面には金属が蒸着されており、２個のパワーＭＯＳＦＥＴ３３ａ、３３ｂに共通でドレイン電極（図示せず）を設けている。各パワーＭＯＳＦＥＴ３３ａ、３３ｂはチップの中心線Ｘ−Ｘに対して線対称に配置され、それぞれのゲートパッド電極１２は独立してチップのコーナー部分に配置される。ソース電極１１の下には、多数のＭＯＳＦＥＴのセルが配置されている。
【００１０】
図７は上記のパワーＭＯＳＦＥＴをリードフレームに実装した図を示す。図７（Ａ）は上面図であり、Ｄ−Ｄ線の断面図を図７（Ｂ）に示す。
【００１１】
リードフレーム３７は、銅を素材とした打ち抜きフレームであり、このフレームのヘッダー３７ｈ上に半田あるいはＡｇペーストよりなるプリフォーム材でパワーＭＯＳＦＥＴのチップ３３が固着される。パワーＭＯＳＦＥＴのチップ３３の下面は金の裏張り電極（図示せず）によりドレイン電極が形成され、上面にはアルミニウム合金のスパッタによりゲートパッド電極１２とソース電極１１が形成される。更に、半田および導電材料との抵抗を下げるためＡｕ等の金属多層膜をその上部に蒸着する。ＭＯＳＦＥＴのドレイン電極は、フレームのヘッダー３７ｈに固着され、そのヘッダー３７ｈはドレイン端子３７ｄに連結する。ゲート電極はゲートパッド電極１２を介してボンディングワイヤ３４によりゲート端子３７ｇに接続し、ソース電極１１はボンディングワイヤ３４によりソース端子３７ｓと電気的に接続される。
【００１２】
チップ３３およびフレームは金型およびトランスファーモールドで樹脂封止され、樹脂層３８はパッケージ外形を構成する。フレームは、半田等によりプリント基板に実装される。
【００１３】
尚、図７では、ドレイン電極はドレイン端子３７ｄとして導出されているが、図５に示す保護回路に採用されるデュアル型ＭＯＳＦＥＴの場合は、各チップのソース端子３７ｓおよびゲート端子３７ｇの４端子のみを利用する。
【００１４】
また、図８の如く、表面のソース電極およびゲート電極にそれぞれ接続する半田バンプ３５を設けて、半田バンプ３５を介して外部端子３７と電気的に接続し、フリップチップ方式で、パッケージに実装してもよい（例えば特許文献１参照。）。
【００１５】
【特許文献１】特開２００２−３６８２１９号公報
【００１６】
【発明が解決しようとする課題】
上記の通り、例えばリチウムイオン電池の保護に採用されるＭＯＳＦＥＴは、ＭＯＳＦＥＴの半導体チップを２個使用し、ドレイン電極同士をショートさせた状態で、各ＦＥＴのソース電極およびゲート電極を外部に導出した４端子の素子である。
【００１７】
そして、この様な場合には２つのＭＯＳＦＥＴのチップを１チップ化した、デュアル型ＭＯＳＦＥＴを採用するのが一般的である。しかし、デュアル型ＭＯＳＦＥＴでは、２個のチップを並べて１チップ化するため、１個のＭＯＳＦＥＴの２倍の面積が必要となり、実装面積が増大してしまう。
【００１８】
また、図７に示すワイヤボンド方式による実装ではボンディングワイヤの抵抗分が大きくなるため、オン抵抗が低減できない問題があった。一方、図８の如くフリップチップ方式では、ボンディングワイヤに変えて接続手段として半田バンプを用いるため、ワイヤボンド方式に比べると接続手段での抵抗は低減できる。しかし、ワイヤボンド方式では、両チップの電流が基板に比べて抵抗の低いフレーム部分を流れるが、フリップチップ方式では基板内を流れるため、ドレイン電極間の抵抗分Ｒ２が大きくなってしまう問題がありこの方法でもオン抵抗の低減には限界があった。
【００１９】
また、フリップチップ方式では、チップ裏面に金属板を固着してドレイン電極間の抵抗分を低減する方法もあるが、実装面積についてはチップサイズの２倍必要となるため、小型化が進まない問題があった。
【００２０】
【課題を解決するための手段】
本発明はかかる課題に鑑みてなされ、第１に、表面電極及び裏面電極を有する２つの半導体チップの裏面電極同士を直接接続して両チップを重畳し、前記両チップの表面電極を外部に導出することにより解決するものである。
【００２１】
第２に、表面電極と裏面電極とを有する２つの半導体チップの裏面電極同士を直接接続して両チップを重畳した半導体素子と、前記表面電極と接続手段を介して接続する外部端子と、少なくとも前記重畳した半導体素子を被覆する樹脂層とを具備することにより解決するものである。
【００２２】
また、前記両チップは同一パターンであることを特徴とするものである。
【００２３】
また、前記両チップは同一パターンのＭＯＳＦＥＴであり、該ＭＯＳＦＥＴのドレイン電極同士を短絡し、ゲート電極およびソース電極を外部に導出して４端子素子とすることを特徴とするものである。
【００２４】
また、前記接続手段は金属細線であることを特徴とするものである。
【００２５】
また、前記接続手段は、半田バンプであることを特徴とするものである。
【００２６】
また、前記接続手段は、金属板であることを特徴とするものである。
【００２７】
また、前記外部端子はリードフレームの一部であることを特徴とするものである。
【００２８】
また、前記外部端子は前記樹脂層に埋込まれた導電パターンで、該導電パターンの裏面は前記樹脂層から露出することを特徴とするものである。
【００２９】
また、前記重畳する半導体素子は絶縁性基板表面に固着され、前記表面電極は前記絶縁性基板に設けたスルーホールを介して前記絶縁性基板裏面の前記外部端子に接続することを特徴とするものである。
【００３０】
【発明の実施の形態】
本発明の実施の形態を、ＭＯＳＦＥＴの半導体チップを例に図１から図４を参照して詳細に説明する。
【００３１】
図１には、まず、本発明の半導体素子２３を示す。図１（Ａ）は半導体素子２３の側面図であり、図１（Ｂ）は一つの半導体チップ２３ａの平面図であり、図１（Ｃ）は図１（Ｂ）のＡ−Ａ線断面図である。
【００３２】
半導体素子２３は、図１（Ａ）の如く、第１および第２のＭＯＳＦＥＴの半導体チップ２３ａ、２３ｂからなる。両チップ２３ａ、２３ｂはそれぞれ基板表面に多数のＭＯＳＦＥＴのセル７を配置し、そのセル７に接続するソース電極１１およびセル内のゲート電極に連結するゲートパッド電極１２を有している。両チップの裏面にはドレイン電極１９が設けられており、このドレイン電極１９同士を直接接続して、両チップ２３ａ、２３ｂが重畳される。半導体素子２３はセルが設けられる両主面に半田バンプ等の接続手段２４を設け、両チップ２３ａ、２３ｂのソース電極およびゲート電極の取り出しを行う。
【００３３】
図１（Ｂ）には第１のＭＯＳＦＴＥのチップ２３ａの平面図を示す。尚、第２のチップは、第１のＭＯＳＦＥＴと同一パターンであるので、説明は省略する。
【００３４】
実動作領域１６の中にパワーＭＯＳＦＥＴを構成する多数のＭＯＳトランジスタのセル７が配列されている。ソース電極１１は、実動作領域１６上の各セル７のソース領域と接続して設けられる。ゲート連結電極１７は各セル７のゲート電極と接続され且つ実動作領域１６の周囲に配置されている。なお、ソース電極１１には点線の丸印で示すように半田バンプ（またはボンディングワイヤ）等の接続手段が接続し、ソース電極１１およびゲート電極６の取り出しを行う。また、ゲートパッド電極１２の下に保護用のツェナーダイオード１３が形成される。
【００３５】
図１（Ｃ）の如く、ＮチャンネルのパワーＭＯＳＦＥＴにおいては、Ｎ＋型の半導体基板１の上にＮ−型のエピタキシャル層からなるドレイン領域２を設け、その上にＰ型のチャネル層３を設ける。チャネル層３からドレイン領域２まで到達するトレンチ４を作り、トレンチ４の内壁をゲート酸化膜５被膜し、トレンチ４に充填されたポリシリコンよりなるゲート電極６を設ける。トレンチ４に隣接したチャネル層３表面にはＮ＋型のソース領域８が形成され、隣り合う２つのソース領域８間のチャネル層３表面にはＰ＋型のボディコンタクト領域９が形成され、ＭＯＳＦＥＴの各セル７が形成される。トレンチ４上は層間絶縁膜１０で覆われている。
【００３６】
ソース電極１１は層間絶縁膜１０を介して実動作領域１６上に設けられ、ＭＯＳトランジスタのソース領域８にコンタクトする。ゲートパッド電極１２は、実動作領域１６の外側に配置される。ゲートパッド電極１２は、ソース電極１１と同一工程にて形成された電極であり、ゲート電極６を延在してコンタクトさせる。ゲートパッド電極１２直下には保護用のツェナーダイオード１３が設けられ、ツェナーダイオード１３の中心はゲートパッド電極１２とコンタクトし、最外周はソース電極１１と連結される。
【００３７】
このソース電極１１とゲートパッド電極１２上には例えばＰｄ／ＴｉあるいはＡｕ／ＴｉＷのバリアメタル層１４を設ける。ソース電極１１およびゲート電極６は、例えば、ソース電極１１およびゲートパッド電極１２上に約２５μｍの高さに金メッキ層で形成した金バンプまたは半田バンプ２４により取り出され、外部端子（ここでは不図示）に接続する。
【００３８】
ドレイン電極１９は、半導体チップ裏面に金等の裏張電極を設けて裏面電極とする。
【００３９】
このようにして形成した２つの半導体チップ２３ａ、２３ｂを図１（Ａ）のごとく固着する。固着方法の一例としては、まずウェハをダイシングして個々の半導体チップに分割した後、１つの半導体チップ２３ｂの半田バンプ２４をフレームにダイボンドする。その後、露出している半導体チップ２３ｂのドレイン電極１９に、半田・共晶・ペースト材等を用いて２つめのチップ２３ａをダイボンドして、ドレイン電極１９同士を固着するものである（図２（Ｂ）参照）。
【００４０】
また、ウェハの状態で、２枚のウェハ同士を画像認識にて位置合わせを行い、半田・共晶・ペースト材等を用いてウェハの裏面電極（ドレイン電極１９）同士を固着し、その後個々の半導体チップ毎に分割して図１（Ａ）の半導体素子２３を形成しても良い。
【００４１】
本実施形態の半導体素子２３は、上記の如く第１および第２の半導体チップ２３ａ、２３ｂのドレイン電極１９同士を直接接続して、両チップを重畳したものである。２つのＭＯＳＦＥＴのドレイン電極１９同士を接続することにより、ドレイン電極１９をショートさせる。ゲート端子およびソース端子の４端子のみを利用する素子では、ドレイン端子は外部に導出する必要がないので、半導体素子２３の両主面から、それぞれソース電極１１およびゲート電極６を取り出せばよい。すなわち、チップ１個分の実装面積で、図５に示す保護回路に採用される、デュアル型ＭＯＳＦＥＴを提供できるものである。更に、ドレイン電極１９同士を接続することにより図７の如く従来ドレイン電極間に存在していたフレーム（Ｃｕ）の抵抗成分Ｒ１がキャンセルされる。また図８に示す構造と比較してもドレイン電極間の抵抗成分Ｒ２を低減でき、ドレイン電極間の抵抗を最小限に抑えることができる。
【００４２】
図２から図４には、上記の半導体素子２３をパッケージに実装した例を示す。本発明の半導体装置は、半導体素子２３と、外部端子２７と、接続手段２４と、樹脂層２８とから構成される。
【００４３】
まず図２は、半導体素子２３をリードフレーム２７に固着して樹脂層で被覆し、リードを外部端子２７として導出したものである。図２（Ａ）は平面図である。両チップは重畳しており、紙面左側に延びるリードは下側の第２のＭＯＳＦＥＴ２３ｂのソース電極およびゲートパッド電極に接続する。また、紙面右側に延びるリードは、上側の第１のＭＯＳＦＥＴ２３ａのソース電極およびゲートパッド電極に接続する。
【００４４】
図２（Ａ）のＢ−Ｂ線の断面が図２（Ｂ）となる。このように、リードフレームは、例えば銅を素材とした打ち抜きフレームであり、ゲート端子２７ｇとなるリードに第１のＭＯＳＦＥＴ２３ａおよび第２のＭＯＳＦＥＴ２３ｂのゲート電極が、半田バンプ２４ａを介して接続する。また、ソース端子２７ｓとなるリードに第１のＭＯＳＦＥＴおよび第２のＭＯＳＦＥＴ２３ｂのソース電極が第し、半田バンプ２４ａを介して接続する。
【００４５】
半導体素子２３およびリードフレーム２７は金型およびトランスファーモールドで樹脂封止され、樹脂層２８はパッケージ外形を構成する。各ＭＯＳＦＥＴのチップからソース端子２７ｓ、ゲート端子２７ｇが導出されて４端子の素子となり、半田等によりプリント基板（不図示）に実装される。
【００４６】
デュアル型ＭＯＳＦＥＴの場合は、ドレイン電極１９はショートして使用するため、ドレイン端子としての電極の引き出しは不用である。このため、上記の如き実装が可能となり、チップ１個分の実装面積でパッケージすることができるので、装置の小型化に寄与できるものである。
【００４７】
また、図２（Ｃ）の如く、第１のＭＯＳＦＥＴとリードフレームとの接続手段を半田バンプ２４ａとし、第２のＭＯＳＦＥＴとリードフレームとの接続手段はボンディングワイヤ２４ｂを用いても良い。金属板、半田バンプに替えてワイヤを用いると、現有設備を使用できる等、コスト面で有利となる。又、ワイヤを用いることで配線の自由度を増しやすくなる利点がある。
【００４８】
図３は、本発明の半導体素子をチップサイズパッケージに実装するものである。チップサイズパッケージにおいては、絶縁性基板２１表面に半導体素子２３を固着するものであり、図３（Ａ）に示す平面図のＣ−Ｃ線断面図を図３（Ｂ）に示す。
【００４９】
図３（Ａ）の破線で示す部分が、下側の第２のＭＯＳＦＥＴの電極を導出するソース端子２７ｓ、ゲート端子２７ｇである。チップサイズパッケージであるので、上側の第１のＭＯＳＦＥＴの電極を導出する端子も、パッケージ裏面に導出する。
【００５０】
図３（Ｂ）の如く、絶縁性基板２１は、表面に各電極に対応して導電パターン２５が複数設けられ、更に各導電パターン２５に対応したスルーホール２６が設けられている。スルーホール２６は絶縁性基板２１を貫通し、内部はタングステンなどの導電材料によって埋設されている。そして、裏面には各スルーホール２６に対応し、導電材料からなる外部端子２７（２７ｓ、２７ｇ）を有する。半導体素子２３のソース電極およびドレイン電極は、対応する各導電パターン２５と接続し、外部端子２７ｓ、２７ｇにより外部に導出される。
【００５１】
この場合、絶縁性基板２１の同一面上に全ての導電パターン２５が設けられるので、例えば図３（Ｂ）の如く第１のＭＯＳＦＥＴの接続手段は半田バンプ２４ａを採用し、第２のＭＯＳＦＥＴは、接続手段に金属板２４ｃを用いて接続し、外部端子２７と電気的に接続される。このように、金属板２４ｃを用いれば、ボンディングワイヤ２４ｂを用いる場合と比べて接続手段の抵抗分を低減することができる。
【００５２】
また、特性に影響がなければ、金属板２４ｃに変えてボンディングワイヤ２４ｂでもよく、更に図３（Ｃ）の如くボンディングワイヤ２４ｂと金属板２４ｃとを併用してもよい。例えば、面積の大きいソース電極の取り出しには金属板２４ｃを用い、ゲート電極はボンディングワイヤ２４ｂを用いる。ゲート電極は信号が取り出せれば良いので、抵抗が小さくまた配線の自由度の大きいボンディングワイヤ２４ｂで充分である場合が多い。
【００５３】
パッケージの周囲４側面は、樹脂層２８と絶縁性基板２１の切断面で形成され、パッケージの上面は平坦化した樹脂層２８の表面で形成され、パッケージの下面は絶縁性基板２１の裏面側で形成される。
【００５４】
更に図４は、チップサイズパッケージをマルチチップモジュール化したものであり、導電パターンを支持基板となる絶縁性樹脂に埋め込んだ構造である、平面図は図３（Ａ）と同様であるので図示は省略する。
【００５５】
支持基板となる絶縁性樹脂２８は、半導体チップ２３および外部端子２７となる複数の導電パターン２５を完全に被覆し、導電パターン２５間には絶縁性樹脂２８が充填され、導電パターン２５の側面の湾曲構造（図示は省略するが、実際はリード側面は湾曲している）と嵌合して強固に結合する。そして絶縁性樹脂２８により導電パターン２５が支持されている。導電パターン２５上に固着された半導体素子２３も一括して被覆し、共通モールドされる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドで実現でき、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
【００５６】
導電パターン２５は、図の最終構造になる以前は、最終構造で外部端子２７となる部分が突出するように分離溝が設けられた１枚の導電箔である。この導電箔に半導体素子２３を固着して各電極と導電パターン２５とを接続し、樹脂封止後、導電箔の裏面を研磨、研削、エッチング、レーザの金属蒸発等により、化学的および／または物理的に除き、導電パターン２５として分離する。これにより、絶縁性樹脂２８裏面に導電パターン２５の裏面が露出する構造となる。つまり、絶縁性樹脂２８の裏面と導電パターン２５の裏面は、実質的に一致している構造となっている。
【００５７】
各導電パターン２５は、外部端子２７（２７ｓ、２７ｇ）として露出し、その裏面はレジストで覆われ、所望の位置を開口して半田が供給される。これにより、マウント時に半田等の表面張力でそのまま水平に移動してセルフアラインできる。なお、この構造であっても、図４（Ｂ）の如く接続手段を併用しても良い。
【００５８】
この方法は、図３に示すチップサイズパッケージに比べて安価で、また導電パターンの形成も容易であるので、汎用性が高い。
【００５９】
更に図３および図４の如く、チップサイズパッケージであれば、リードフレームの導出部分が不要となるので、より装置の小型化に寄与できる。
【００６０】
また、図２では金属板を打ち抜いた折り曲げ式のリードフレームを例に説明したが、これに限らず、例えばエッチングにより、ヘッダー部、リード部をパターニングしたエッチングフレームでも同様に実施でき、折り曲げ式のパッケージに比べて小型化、薄型化が図れる。
【００６１】
尚、本実施形態においては、パッケージ形態や接続手段の組み合わせの一例を示したが、上記のものに限らず、特許請求の範囲によってのみ規定されるものである。
【００６２】
【発明の効果】
本発明に依れば、デュアル型ＭＯＳＦＥＴを１つのＭＯＳＦＥＴのチップサイズで実現でき、小型化が図れる。更に、２つのＭＯＳＦＥＴのドレイン電極を直接固着することにより、ドレイン電極間の抵抗が最小限に抑えられる。
【００６３】
すなわち、２つのＭＯＳＦＥＴのチップのドレイン電極をショートさせ、ソース端子、ゲート端子の４端子を導出したデュアル型ＭＯＳＦＥＴの、装置の小型化と低オン抵抗化を兼ね備えた半導体装置を実現できる。
【図面の簡単な説明】
【図１】本発明の半導体装置を説明する（Ａ）側面図、（Ｂ）平面図、（Ｃ）断面図である。
【図２】本発明の半導体装置を説明する（Ａ）平面図、（Ｂ）断面図、（Ｃ）断面図である。
【図３】本発明の半導体装置を説明する（Ａ）平面図、（Ｂ）断面図、（Ｃ）断面図である。
【図４】本発明の半導体装置を説明する断面図である。
【図５】従来および本発明の二次電池の充放電用保護回路を説明する回路図である。
【図６】従来の半導体装置を説明する平面図である。
【図７】従来の半導体装置を説明する（Ａ）平面図、（Ｂ）断面図である。
【図８】従来の半導体装置を説明する側面図である。
【符号の説明】
１ Ｎ＋型半導体基板
２ ドレイン領域
３ チャネル層
４ トレンチ
５ ゲート酸化膜
６ ゲート電極
７ セル
８ ソース領域
９ ボディコンタクト領域
１０ 層間絶縁膜
１１ ソース電極
１２ ゲートパッド電極
１９ ドレイン電極
２１ 絶縁性基板
２５ 導電パターン
２６ スルーホール
２３ 半導体素子
２３ａ チップ
２３ｂ チップ
２４ 接続手段
２７ 外部端子
２７ｓ ソース端子
２７ｇ ゲート端子
２８ 樹脂層

Claims (10)

  1. 表面電極及び裏面電極を有する２つの半導体チップの裏面電極同士を直接接続して両チップを重畳し、前記両チップの表面電極を外部に導出することを特徴とする半導体装置。
  2. 表面電極と裏面電極とを有する２つの半導体チップの裏面電極同士を直接接続して両チップを重畳した半導体素子と、
    前記表面電極と接続手段を介して接続する外部端子と、
    少なくとも前記重畳した半導体素子を被覆する樹脂層とを具備することを特徴とする半導体装置。
  3. 前記両チップは同一パターンであることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
  4. 前記両チップは同一パターンのＭＯＳＦＥＴであり、該ＭＯＳＦＥＴのドレイン電極同士を短絡し、ゲート電極およびソース電極を外部に導出して４端子素子とすることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
  5. 前記接続手段は金属細線であることを特徴とする請求項２に記載の半導体装置。
  6. 前記接続手段は、半田バンプであることを特徴とする請求項請求項２に記載の半導体装置。
  7. 前記接続手段は、金属板であることを特徴とする請求項２に記載の半導体装置。
  8. 前記外部端子はリードフレームの一部であることを特徴とする請求項２に記載の半導体装置。
  9. 前記外部端子は前記樹脂層に埋込まれた導電パターンで、該導電パターンの裏面は前記樹脂層から露出することを特徴とする請求項２に記載の半導体装置。
  10. 前記重畳した半導体素子は絶縁性基板表面に固着され、前記表面電極は前記絶縁性基板に設けたスルーホールを介して前記絶縁性基板裏面の前記外部端子に接続することを特徴とする請求項２に記載の半導体装置。
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