[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP5598787B2 - 積層型半導体装置の製造方法 - Google Patents

積層型半導体装置の製造方法 Download PDF

Info

Publication number
JP5598787B2
JP5598787B2 JP2006113529A JP2006113529A JP5598787B2 JP 5598787 B2 JP5598787 B2 JP 5598787B2 JP 2006113529 A JP2006113529 A JP 2006113529A JP 2006113529 A JP2006113529 A JP 2006113529A JP 5598787 B2 JP5598787 B2 JP 5598787B2
Authority
JP
Japan
Prior art keywords
wiring
semiconductor device
sealing body
semiconductor chip
connection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006113529A
Other languages
English (en)
Other versions
JP2007287922A (ja
Inventor
豊 加賀谷
英宏 竹嶋
政道 石原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyushu Institute of Technology NUC
Original Assignee
Kyushu Institute of Technology NUC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyushu Institute of Technology NUC filed Critical Kyushu Institute of Technology NUC
Priority to JP2006113529A priority Critical patent/JP5598787B2/ja
Priority to US11/734,054 priority patent/US7808093B2/en
Priority to TW096112814A priority patent/TWI352420B/zh
Publication of JP2007287922A publication Critical patent/JP2007287922A/ja
Priority to US12/875,799 priority patent/US8247896B2/en
Priority to US13/540,233 priority patent/US9252125B2/en
Application granted granted Critical
Publication of JP5598787B2 publication Critical patent/JP5598787B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48471—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area being a ball bond, i.e. wedge-to-ball, reverse stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06551—Conductive connections on the side of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は半導体装置及びその製造方法に係わり、特に、半導体装置の上面に半導体装置を重ねて積層する積層型半導体装置の製造技術に適用して有効な技術に関する。
半導体装置の集積度向上及び小型・軽量化を図るためのパッケージ構造として、ＢＧＡ（Ball Grid Array ）構造及びＬＧＡ（Land Grid Array ）と呼称される表面実装型の半導体装置が知られている。これら半導体装置は、配線基板上に半導体素子（半導体チップ）を固定し、かつ半導体チップの電極と配線基板の配線で形成される接続パッドを導電性のワイヤ（接続手段）で接続し、かつ半導体チップ及びワイヤ等を絶縁性の樹脂からなる封止体で覆った構造になっている。また、生産性を向上させるために、いわゆる一括モールド方法を採用した製造方法も採用されている。この製造方法では、半導体装置を製造する製品形成部を縦横に配列した配線母基板が準備される。その後、各製品形成部に半導体チップを固定し、かつワイヤの接続を行い、さらに絶縁性樹脂で配線母基板全体を覆い、ついで配線母基板を樹脂毎縦横に切断して複数の半導体装置を製造する。なお、前記接続手段としては、半導体チップの各電極を配線基板の接続パッドにフリップ・チップ接続する方法もある。
一方、半導体装置の集積度及び小型化の向上を図る一つの方法として、ＩＣ等が形成された半導体チップを積層したり、あるいはパッケージされた半導体装置を積層する手法等が採用されている（例えば、特許文献１、２）
特開２００４−１７２１５７号公報 特開２００４−２７３９３８号公報
本発明者は配線基板の下面に設けた半田ボール（外部電極端子）を利用してパッケージされた半導体装置を積層する、いわゆるパッケージ・オン・パッケージの積層型半導体装置の製造について検討した。
一般に良く知られた半導体装置として、樹脂封止型の半導体装置が知られている。この半導体装置は、下面に外部電極端子を有する配線基板の上面に半導体チップを搭載するとともに、半導体チップの電極を配線基板の配線に接続手段を介して電気的に接続し、かつ前記半導体チップ及び接続手段を絶縁性樹脂からなる封止体（パッケージ）で覆った構造になっている。このような半導体装置を積層する場合、例えば、封止体の外側に配線の一部を露出させる配線基板の外周部分を突出させ、この露出する配線部分に積層する半導体装置（上段の半導体装置）の外部電極端子（半田バンプ）を接続して積層型半導体装置を製造する方法が考えられる。
このような構造では、下段の半導体装置のパッケージに半導体チップを２段積層配置する構造では、パッケージが高くなることから、１個の半田ボールで形成するバンプ電極では、高さが足りなくなり、中段に積層用の基板を配置し、この基板の上下に半田ボールを取り付けて上下の半導体装置を電気的に接続する方法が考えられる。
しかし、このような構造の積層型半導体装置では、積層型半導体装置の高さが高くなり、積層型半導体装置の薄型化が図り難くなる。また、パッケージの外側にバンプ電極を接続するための配線基板部分が必要となり、積層型半導体装置の小型化が図り難くなる。
本発明の目的は、薄型の積層型半導体装置を提供することにある。
本発明の他の目的は、小型の積層型半導体装置を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
このような積層型半導体装置は、（ａ）第１の面及びこの第１の面の反対面となる第２の面を有し、前記第１の面に複数の電極を有する半導体チップを準備する工程、（ｂ）第１の面及びこの第１の面の反対面となる第２の面に形成された所定パターンの配線であって、前記第１の面と前記第２の面との間を電気的に接続する配線を含む配線と、前記第１の面に形成された複数の接続パッドと、前記第２の面に形成された複数の端子形成パッドとを有する製品形成部が縦横に整列形成された配線母基板を準備する工程、（ｃ）前記配線母基板の前記各製品形成部の前記第１の面側に前記半導体チップを搭載し、かつ前記半導体チップの前記各電極を接続手段を介して前記各接続パッドに電気的に接続する工程、（ｄ）前記配線母基板の前記各製品形成部の前記第１の面に、前記第１の面上の前記配線の一部を露出させたままとし、前記半導体チップ及び前記接続手段を覆い、上面と該上面に連なり前記製品形成部の前記第１の面に至る側面とを有する絶縁性樹脂からなる封止体を形成する工程、（ｅ）前記封止体から露出している、前記各製品形成部の前記第１の面上の所定の前記配線の一部に接続された一端部と、前記封止体の前記上面に形成された他の一端部と、前記封止体上に形成され、前記一端部と前記他の一端部の間を接続する中間部とを有し、少なくとも前記他の一端部の側面が前記封止体に埋め込まれている連結用配線を複数形成する工程、（ｆ）前記配線母基板の前記各製品形成部の前記第２の面の前記端子形成パッドに外部電極端子を形成する工程、（ｇ）前記配線母基板を前記各製品形成部の境界線で切断して個片化する工程によって第１の半導体装置を製造し、前記第１の半導体装置に第２の半導体装置を積層し、前記第１の半導体装置の前記連結用配線の前記他の一端部と前記第２の半導体装置が備える電極とを電気的に接続することによって製造することができる。
このような積層型半導体装置は、（ａ）第１の面及びこの第１の面の反対面となる第２の面を有し、前記第１の面に複数の電極を有する半導体チップを準備する工程、（ｂ）第１の面及びこの第１の面の反対面となる第２の面に形成された所定パターンの配線であって、前記第１及び第２の面との間を電気的に接続する配線を含む配線と、前記第１の面に形成された複数の接続パッドと、前記第２の面に形成された複数の端子形成パッドとを有する製品形成部が縦横に整列形成された配線母基板を準備する工程、（ｃ）前記配線母基板の前記各製品形成部の前記第１の面側に前記半導体チップを搭載し、かつ前記半導体チップの前記各電極を接続手段を介して前記各接続パッドに電気的に接続する工程、（ｄ）前記配線母基板の前記各製品形成部の前記第１の面に、前記第１の面上の前記配線の一部を露出させたままとし、前記半導体チップ及び前記接続手段を覆い、上面と前記上面に連なり前記製品形成部の前記第１の面に至る側面とを有する絶縁性樹脂からなる封止体を形成する工程、（ｅ）前記封止体から露出している、前記各製品形成部の前記第１の面上の所定の前記配線の一部に接続された一端部と、前記封止体の前記上面に形成された他の一端部と、前記封止体上に形成され、前記一端部と前記他の一端部の間を接続する中間部とを有し、少なくとも前記他の一端部の側面が前記封止体に埋め込まれている連結用配線を複数形成する工程、（ｆ）前記配線母基板の前記各製品形成部の前記第１の面側であって、前記封止体の前記側面から前記製品形成部の外周縁に至る領域に、前記連結用配線を覆う絶縁性樹脂からなる保護層を形成する工程、（ｇ）前記配線母基板の前記各製品形成部の前記第２の面の前記端子形成パッドに外部電極端子を形成する工程、（ｈ）前記配線母基板を前記各製品形成部の境界線で切断して個片化する工程によって第１の半導体装置を製造し、前記第１の半導体装置に第２の半導体装置を積層し、前記第１の半導体装置の前記連結用配線の前記他の一端部と前記第２の半導体装置が備える電極とを電気的に接続することによって製造することができる。
本願において開示される発明によれば、薄型または小型の積層型半導体装置の製造方法を提供することが可能となる。
図１乃至図１８は本発明の実施例１の積層型半導体装置及びその製造方法に係わる図であり、図１乃至図７は積層型半導体装置の構造に係わる図であり、図８乃至図１８は半導体装置の製造方法に係わる図である。
本発明の積層型半導体装置は複数の半導体装置を多段に積層した半導体装置である。実施例１では２個の半導体装置を積層した積層型半導体装置に本発明を適用した例について説明する。
本実施例１の積層型半導体装置１は、図１及び図２に示すように、下段の半導体装置１０と、この下段の半導体装置１０上に積層される上段の半導体装置４０とからなっている。下段の半導体装置１０は、各種電子装置の実装基板（配線基板）に実装される外部電極端子を下面に有し、上段の半導体装置４０の下面の外部電極端子が接続される端子を上面に有する構造となる。この構造の半導体装置を、説明の便宜上第１の半導体装置１０とも呼称する。また、上段の半導体装置４０は、外部に露出して設けられる端子は下面の外部電極端子だけである。この構造の半導体装置を、説明の便宜上第２の半導体装置４０と呼称する。
下段の半導体装置（第１の半導体装置）１０は、図３乃至図５に示すように、外観的には四角形の配線基板１１と、この配線基板１１の第１の面１１ａ（図４では上面）に部分的に形成した四角形の封止体１２と、配線基板１１の第１の面１１ａの反対面となる第２の面１１ｂ（図４では下面）に形成された複数の電極（外部電極端子）１３とからなっている。外部電極端子１３は、図１及び図２に示すように、四角形の配線基板１１の各辺に沿って４列設けられている。
配線基板１１は、例えば、厚さ０．２５ｍｍのガラス・エポキシ樹脂配線基板からなり、図４、図５に示すように、第１の面１１ａ及び第２の面１１ｂに所定パターンの配線１５，１６を有している。これら配線１５，１６は、図５に示すように、配線基板１１の上下面間を貫通する配線１７で接続されている。配線基板１１の第１の面１１ａ及び第２の面１１ｂには、図示しないが、選択的に絶縁膜（ソルダーレジスト膜）が設けられている。従って、配線基板１１の第１の面１１ａ及び第２の面１１ｂには部分的に配線１５，１６が露出するようになる。第１の面１１ａに露出する配線１５は接続パッド１８となり、第２の面１１ｂに露出する配線１６は電極（外部電極端子）１３を形成するための端子形成パッド１９となる。
配線基板１１の第１の面１１ａには第１の半導体チップ２０が搭載される。第１の半導体チップ２０は第１の面及び第１の面の反対面となる第２の面を有し、第１の面に電極（バンプ電極）２１を有し、この電極２１が一部の接続パッド１８にフリップ・チップ接続される（図５参照）。フリップ・チップ接続によって第１の半導体チップ２０に形成された図示しない回路素子の各部が接続パッド１８に電気的に接続される。フリップ・チップ接続によって第１の半導体チップ２０も配線基板１１に固定される。図５に示すように、配線基板１１と第１の半導体チップ２０との間には隙間が存在するが、この隙間には絶縁性樹脂からなるアンダーフィル樹脂２２が充填されている。隙間はアンダーフィル樹脂２２によって埋め尽くされ、第１の半導体チップ２０の第１の面はアンダーフィル樹脂２２によって保護される。
また、第１の半導体チップ２０の第２の面（図４では上面）には絶縁性の接着剤２５を介して第２の半導体チップ２６が固定される。第２の半導体チップ２６は第１の面及び第１の面の反対面となる第２の面を有し、第２の半導体チップ２６の第２の面が第１の半導体チップ２０に接続される。第２の半導体チップ２６の第１の面（図４では上面）には電極２７（図５参照）が複数設けられている。これら電極２７は四角形の第２の半導体チップ２６の各辺の近傍に各辺に沿って設けられている。これら電極２７は導電性のワイヤ２８によって一部の接続パッド１８に電気的に接続されている。
封止体１２は配線基板１１の第１の面１１ａに選択的に設けられ、第１の半導体チップ２０，第２の半導体チップ２６及びワイヤ２８等を覆う。実施例では、配線基板１１の外周部は封止体１２の外周縁から外側に突出する構造になっている。封止体１２は、トランスファモールディングによって形成される。封止体１２は、配線基板１１に相似形となる四角形の上面２９と、この上面２９の各辺に連なり、配線基板１１の第１の面１１ａに到達する傾斜した側面３０とからなり、四角形台状の構造になっている。
また、封止体１２の外周縁から突出する配線基板１１部分の第１の面１１ａには配線１５の一部が露出するようになっている（図５参照）。即ち、封止体１２から外れた配線基板１１部分には配線１５が露出している。そして、露出する配線部分には、例えば、銅からなる連結用配線３１が重ねて形成されている。この連結用配線３１は、配線基板１１の第１の面１１ａ上から封止体１２の側面３０を通り、封止体１２の上面２９にまで延在している。封止体１２の上面２９に延在する連結用配線３１の先端部分は、図３に示すように、連結用接続パッド３２と呼称する円形の端子を形成している。これら連結用接続パッド３２上に上段の半導体装置４０の下面の外部電極端子が重ねて接続されることになる（図２参照）。なお、連結用接続パッド３２は必ずしも円形でなくともよく、四角形等他の形状でもよい。
上段の半導体装置（第２の半導体装置）４０は、図６及び図７に示すように、外観的には四角形の配線基板４１と、この配線基板４１の第１の面４１ａ（図７では上面）側に重ねて一致して形成された四角形の封止体４２と、配線基板４１の第１の面４１ａの反対面となる第２の面４１ｂ（図７では下面）に形成された複数の電極（外部電極端子）４３とからなっている。外部電極端子４３は、図６に示すように、四角形の配線基板４１の各辺に沿って３列設けられている。
配線基板４１は、例えば、厚さ０．２５ｍｍのガラス・エポキシ樹脂配線基板からなり、図７に示すように、第１の面４１ａ及び第２の面４１ｂに所定パターンの配線４５，４６を有している。これら配線４５，４６は、配線基板４１の上下面間を貫通する配線４７で接続されている。配線基板４１の第１の面４１ａ及び第２の面４１ｂには、図示しないが、選択的に絶縁膜（ソルダーレジスト膜）が設けられている。従って、配線基板４１の第１の面４１ａ及び第２の面４１ｂには部分的に配線４５，４６が露出するようになる。第１の面４１ａに露出する配線４５は接続パッド４８となり、第２の面４１ｂに露出する配線４６は電極（外部電極端子）４３を形成するための端子形成パッド４９となる。
配線基板４１の第１の面４１ａには半導体チップ５０が絶縁性の接着剤５１を介して固定されている。半導体チップ５０は第１の面（図７では上面）に図示しない電極を有している。この電極と配線基板４１の接続パッド４８は導電性のワイヤ５２によって電気的に接続されている。
このような上段の半導体装置４０は、図２に示すように、下段の半導体装置１０に積層されて積層型半導体装置１となる。即ち、上段の半導体装置４０の外部電極端子４３が下段の半導体装置１０の封止体１２の上面２９に位置する連結用配線３１の連結用接続パッド３２に重ねて接続されることによって積層型半導体装置１が製造される。上段の半導体装置４０の外部電極端子４３は、例えば、半田ボール（Ｓｎ−Ａｇ−Ｃｕ）で形成されている。従って、下段の半導体装置１０上に上段の半導体装置４０を位置決めして重ね、半田をリフローして一次的に溶融することによって、外部電極端子４３は連結用接続パッド３２に接続される。
つぎに、図８乃至図１８を参照しながら積層型半導体装置１の製造方法について説明する。図８は上段の半導体装置４０の製造方法を示す図であり、図９は下段の半導体装置１０の製造方法の一部を示す図である。図１０は下段の半導体装置１０の製造方法の一部と、下段の半導体装置１０上に上段の半導体装置４０を積層して積層型半導体装置１を製造する方法を示す図である。
最初に、図８（ａ）〜（ｆ）を参照しながら、上段の半導体装置（第２の半導体装置）４０の製造方法について説明する。
図８（ａ）に示すように、配線基板からなる配線母基板６０を準備する。配線母基板６０は、区画され、矩形枠状の枠部６１と、この枠部６１の内側に縦横に整列形成（マトリックス状）された複数の製品形成部６２を有している。配線母基板６０は、製造の最終段階で製品形成部６２の外周縁に沿って縦横に切断され、各製品形成部６２は上段の半導体装置４０になる。従って、配線母基板６０は切断によって配線基板４１になる。製品形成部６２の構造は、既に図６及び図７で説明した配線基板４１の構造そのものであることから、製品形成部６２の構造説明は省略する。図８（ａ）では製品形成部６２は小さな四角形で示してある。また、配線母基板６０の第１の面は配線基板４１の第１の面４１ａであり、同様に製品形成部６２の第１の面も配線基板４１の第１の面４１ａである。従って、配線母基板６０及び製品形成部６２の第１の面及び第２の面を、第１の面４１ａ，第２の面４１ｂとして説明する。
つぎに、図８（ｂ）に示すように、各製品形成部６２の第１の面４１ａの所定位置に半導体チップ５０を固定する。半導体チップ５０は第１の面に図示しない電極を有していることから、第１の面の反対面となる第２の面を絶縁性の接着剤５１を介して配線母基板６０の第１の面４１ａに固定する。なお、図８（ｂ）〜（ｅ）において、隣接する一対の一点鎖線間が製品形成部６２である。
つぎに、図８（ｃ）に示すように、各製品形成部６２において、半導体チップ５０の第１の面の図示しない電極と配線母基板６０の第１の面４１ａの接続パッド４８をワイヤ５２で電気的に接続する。
つぎに、図８（ｄ）に示すように、一括モールドを行い、配線母基板６０の枠部６１の内側領域全体に絶縁性の樹脂からなる封止体４２を形成する。封止体４２は、例えば、トランスファモールディング装置を使用して形成する。
つぎに、図８（ｅ）に示すように、配線母基板６０の各製品形成部６２の第２の面４１ｂの端子形成パッド４９に外部電極端子４３を重ねて形成する。外部電極端子４３は、例えば、直径２５０μｍの半田ボールで形成したバンプ電極となる。バンプ電極の状態では、外部電極端子４３は１５０μｍの厚さになる。
つぎに、配線母基板６０及び封止体４２を各製品形成部６２の境界線で切断して個片化し、複数の上段の半導体装置４０を製造する。配線母基板６０は切断によって配線基板４１になる。
下段の半導体装置（第１の半導体装置）１０の製造においては、最初に、図９（ａ）に示すように、配線基板からなる配線母基板７０を準備する。また、第１の面及びその反対面となる第２の面を有し前記第１の面にフリップ・チップ接続用の電極を有する第１の半導体チップと、第１の面及びその反対面となる第２の面を有し前記第１の面にワイヤ接続用の電極を有する第２の半導体チップも準備される。
配線母基板７０は、区画され、矩形枠状の枠部７１と、この枠部７１の内側に縦横に整列形成（マトリックス状）された複数の製品形成部７２を有している。配線母基板７０は、製造の最終段階で製品形成部７２の外周縁に沿って縦横に切断され、各製品形成部７２は下段の半導体装置１０になる。従って、配線母基板７０は切断によって配線基板１１になる。製品形成部７２の構造は、既に図３乃至図５で説明した配線基板１１の構造そのものであることから、製品形成部７２の構造説明は省略する。図９（ａ）では製品形成部７２は小さな四角形で示してある。また、配線母基板７０の第１の面は配線基板１１の第１の面１１ａであり、同様に製品形成部７２の第１の面も配線基板１１の第１の面１１ａである。従って、配線母基板７０及び製品形成部７２の第１の面及び第２の面を、第１の面１１ａ，第２の面１１ｂとして説明する。
つぎに、図９（ｂ）に示すように、各製品形成部７２の第１の面１１ａの所定位置に第１の半導体チップ２０を搭載する。第１の半導体チップ２０はフリップ・チップ接続構造となることから、第１の半導体チップ２０の電極２１は配線母基板７０の各製品形成部７２の第１の面１１ａの接続パッド１８にフリップ・チップ接続される（図５参照）。また、フリップ・チップボンディング後、配線母基板７０と第１の半導体チップ２０との間の隙間に絶縁性の樹脂を充填し、かつ樹脂のキュアーを行って樹脂（アンダーフィル樹脂２２）で前記隙間を塞ぐ（図５参照）。なお、図９（ｂ）〜（ｅ）及び図１０（ａ），（ｂ）において、隣接する一対の一点鎖線間が製品形成部７２である。
つぎに、図９（ｃ）に示すように、第２の半導体チップ２６を第２の面を介して第１の半導体チップ２０の第２の面に絶縁性の接着剤２５で接続する。
つぎに、図９（ｄ）に示すように、第２の半導体チップ２６の電極（図５に示す電極２７）と第１の半導体チップ２０から外れた位置にある配線母基板７０に設けられた接続パッド１８（図５参照）を導電性のワイヤ２８で接続する。ワイヤ２８のループ高さは、第２の半導体チップ２６の上面から１００μｍ以下と低くして下段の半導体装置１０の高さを極力低くするように配慮されている。実施例では、第２の半導体チップ２６は第１の半導体チップ２０よりも小さく、全体が第１の半導体チップ２０の外周縁よりも内側に位置しているが、第２の半導体チップ２６の電極にワイヤを接続するときに支障がなければ、第２の半導体チップ２６の外周縁は第１の半導体チップ２０の外周縁よりも突出するようなサイズの第２の半導体チップ２６であってもよい。
つぎに、図９（ｅ）に示すように、配線母基板７０の各製品形成部７２の第１の面１１ａに独立した封止体１２を形成する。封止体１２は絶縁性の樹脂で形成され、第１の半導体チップ２０，第２の半導体チップ２６及びワイヤ２８等を覆う。封止体１２は、例えば、トランスファモールディング装置を用いて形成する。このトランスファモールディング装置におけるモールド金型の封止体１２を形成するキャビティ（窪み）には、個々にキャビティの底部分から樹脂が注入されて封止体１２が形成される。この封止体１２は、露出した部分が、上面２９と、この上面２９に連なり製品形成部７２の第１の面１１ａに至る傾斜した側面３０とからなっている。また、製品形成部７２の第１の面１１ａの配線１５の一部は封止体１２から外れて露出している。
つぎに、図１０（ａ）に示すように、各製品形成部７２において、製品形成部７２の第１の面１１ａから封止体１２の側面３０及び上面２９まで延在する連結用配線３１を形成する。この連結用配線３１は、図５に示すように、封止体１２から外れて露出した前記配線１５に重なり電気的に接続されている。封止体１２の上面２９に延在する連結用配線３１の先端部分は連結用接続パッド３２（図３参照）となっている。この連結用接続パッド３２上は、上段の半導体装置４０の下面の外部電極端子４３が重ねて接続される端子となっている。
つぎに、図１０（ｂ）に示すように、配線母基板７０の各製品形成部７２の第２の面１１ｂの端子形成パッド１９に外部電極端子１３を重ねて形成する。外部電極端子１３は、例えば、直径２５０μｍの半田ボールで形成したバンプ電極となる。バンプ電極の状態では、外部電極端子１３は２００μｍの厚さになる。
つぎに、配線母基板７０を各製品形成部７２の境界線で切断して個片化し、図１０（ｃ）に示すように、複数の下段の半導体装置１０を製造する。配線母基板７０は切断によって配線基板１１になる。
つぎに、図１０（ｄ）に示すように、下段の半導体装置１０の上に上段の半導体装置４０を位置決めする。その後、下段の半導体装置１０の上に上段の半導体装置４０を重ね、かつ上段の半導体装置４０の外部電極端子４３を一時的に加熱処理（リフロー）して下段の半導体装置１０の封止体１２の上面２９の連結用接続パッド３２に接続する。これにより、図１０（ｅ）に示すような積層型半導体装置１が製造される。
ここで、連結用配線３１の形成方法について、図１１乃至図１８を参照しながら説明する。図１１は下段の半導体装置１０の製造において、配線母基板７０に封止体１２を形成した状態を示す製品形成部７２の平面図である。四角形の封止体１２の周辺からそれぞれ突出して描かれる線が配線１５である。
つぎに、配線母基板７０の第１の面１１ａにマスク７５を形成する。図１２は封止体１２上等にマスク７５を形成した状態の配線母基板７０の製品形成部７２を示す断面図であり、図１３は平面図である。図１２では、マスク７５は黒く描かれていて、封止体１２の表面及び配線母基板７０の第１の面１１ａ上に位置している。このマスク７５は、一枚の金属板（Ａｌ、ＳＵＳ等）をパターニングしかつ成形して封止体１２の表面及び第１の面１１ａに密着できる構造になっている。図１３では、円とその円に連なる太い線の部分が貫通孔（スリット）７６である。この各スリット７６が各連結用配線３１と一致するパターンとなっている。図１４に製品形成部７２の角部を拡大して示す。ハッチング部分がマスク７５であり、太い黒の点線が配線１５である。図１４では、スリット７６は円形部分と直線部分とからなり、外郭線で示してある。また、図面が見にくくなることから省略してあるが、スリット７６の直線部分の先端部分は配線１５に重なっている。
つぎに、図１５に示すように、配線母基板７０の製品形成部７２の第１の面１１ａ全域上に、金属粒子（例えば、銅の粒子）を含むインク７７をインクジェットノズル７８で均一に塗布して（吹き付けて）、均一の厚さのインク層７９を形成する。図１６は図１５に示す配線母基板７０部分に塗布されたインク層７９を示す平面図である。
つぎに、スリット７６に充填されたインク層７９の形状を損なうことのないようにマスク７５を配線母基板７０から取り外す。
つぎに、配線母基板７０及び封止体１２の表面に残留したインク層７９を硬化処理する。硬化処理は、例えば、１６０〜１７０℃の温度で３０分処理する。この硬化処理によって、インクに含まれるバインダー等の有機成分が除去されて導体層が形成され、図１７に示すように、連結用配線３１が形成される。封止体１２の上面２９から側面３０を通り、製品形成部７２の第１の面１１ａに至って延在する連結用接続パッド３２は、図５及び図１８に示すように、配線１５に重なり電気的に接続される構造になる。これにより、封止体１２の外側に露出する各配線１５は各連結用配線３１によって封止体１２の上面に引き出されるため、封止体１２の上面２９の連結用接続パッド３２が各配線１５の引き出し端子となる。なお、図１２、図１５、図１７では配線１５は省略してある。
実施例１によれば、以下の効果を有する。
（１）下段の半導体装置１０においては、封止体１２を設けた配線基板１１の上面（第１の面１１ａ）の一部の配線１５は封止体１２から外れて露出し、この露出した配線１５に電気的に接続される連結用配線３１が封止体１２の上面２９上にまで延在して位置している。そして、封止体１２の上面２９上の各連結用配線部分（連結用接続パッド３２）に、上段の半導体装置４０の下面（配線基板４１の第２の面４１ｂ）の電極（外部電極端子）４３が電気的に接続される構造となっている。下段の半導体装置１０の封止体１２内に複数の半導体チップ（例えば、第１の半導体チップ２０及び第２の半導体チップ２６）を重ねて搭載すると必然的に封止体１２の厚さ（高さ）が厚く（高く）なる。しかし、上段の半導体装置４０の電極（外部電極端子）４３の厚さ（高さ）は、下段の半導体装置１０の封止体１２の上面２９に設けた連結用配線部分（連結用接続パッド３２）に重ねて接続する構造であることから、下段の半導体装置１０の封止体１２の厚さに左右されることなく薄くできる。この結果、積層型半導体装置１の薄型化が達成できる。上段の半導体装置４０の電極（外部電極端子）４３は、例えば、半田ボール等によって形成するバンプ電極であるが、この半田ボールも、２００〜３００μｍ直径程度にすることができるため、積層型半導体装置１の薄型化が可能になる。
（２）下段の半導体装置１０において、封止体１２を設けた配線基板１１の上面（第１の面１１ａ）の一部の配線１５を封止体１２から外れて露出させるため、配線基板１１の外周部は封止体１２の外側に突出する構造になる。封止体１２の外周縁から突出する配線基板１１の突出長さは、配線基板１１に設ける配線１５と連結用配線３１とを電気的に接続するためでよいことから、バンプ電極を配置する構造に比較して前記配線基板外周部分の突出長さは短くでき、積層型半導体装置１の小型化が達成できる。
（３）上記（１）及び（２）により、積層型半導体装置１の小型・薄型化が達成できることになる。
（４）下段の半導体装置１０及び上段の半導体装置４０には、それぞれ複数の半導体チップを積層して搭載できることから、高密度・高集積度の積層型半導体装置１となる。
（５）下段の半導体装置１０では、封止体１２の上面２９に上段の半導体装置４０との接続を行う接続部分（連結用配線部分：連結用接続パッド３２）を配置する構造であることから、接続部分の配置に制約がなくなり、積層型半導体装置１の設計の自由度が高くなる。
図１９乃至図２３は本発明の実施例２の積層型半導体装置の製造方法に係わるである。実施例２は、実施例１の積層型半導体装置の製造方法において、下段の半導体装置１０の連結用配線３１を形成する他の方法に係わるものである。即ち、連結用配線３１の封止体１２と重なる部分は、封止体１２の側面３０から上面２９に亘って設けられた溝８１内に形成されている。図１９では、封止体１２の側面３０から上面２９に亘って設けた溝８１を示し、図２３では、溝８１に埋め込まれた連結用配線３１を示す。封止体１２の上面２９の円形部分が連結用接続パッド３２となる。
このような構造の下段の半導体装置１０は、その製造時、トランスファモールディングによる封止体１２の形成工程では、樹脂が充填されるキャビティの壁面に連結用配線に対応する突条が設けられたモールド金型を使用する。図２０に示すように、トランスファモールディングにおいては、下型８２と上型８３とからなるモールド金型８４を使用する。この際、封止体１２を形成するキャビティ（窪み）８５を有する上型８３において、連結用配線３１を形成したい部分に突条８６を設けておく。これにより、図２１に示すように、封止体１２の側面３０及び上面２９に選択的に溝８１が形成される。
つぎに、ディスペンサのノズル８７を操作して、溝８１に金属粒子を含むインク７７を充填する。その後、実施例１と同様にインク７７を硬化処理することによって、図２２及び図２３に示すように、溝８１内に連結用配線３１を形成する。
この実施例によれば、溝８１内にインク７７を入れて連結用配線３１を形成することから、精度良く連結用配線３１を形成することができる。また、封止体１２と重なる連結用配線３１が封止体１２の側面３０から上面２９に亘って設けられた溝８１内に形成されていることから、封止体１２の上面２９に突出する連結用配線３１の突出高さ（厚さ）を実施例１の下段の半導体装置１０の場合よりも薄くできるため、さらに積層型半導体装置１の薄型化が達成できる。
図２４は本発明の実施例３の積層型半導体装置の製造方法によって製造された第１の半導体装置を示す平面図である。また、図２５は図２４のＤ−Ｄ線に沿う断面図である。
実施例３の積層型半導体装置における下段の半導体装置１０は、実施例１の下段の半導体装置１０において、図２４及び図２５に示すように、封止体１２の側面３０から配線基板１１の外周縁に至る配線基板１１の第１の面１１ａ側には連結用配線３１部分を覆う絶縁性樹脂からなる保護層９０が形成されていることを特徴とする。
このような下段の半導体装置１０は、図１０（ａ）〜（ｃ）に示す実施例１の下段の半導体装置１０の製造方法において、図１０（ｂ）に示すように、連結用配線３１を形成した後、配線母基板７０の各製品形成部７２の封止体１２の外周部分に絶縁性の樹脂を封止体１２の高さと同じ程度に埋め込んで保護層９０を形成する。つぎに、外部電極端子１３を形成し、ついで配線母基板７０を保護層９０共々切断することによって、図２４及び図２５に示す下段の半導体装置１０を製造する。
実施例３によれば、下段の半導体装置１０において、封止体１２の側面３０に位置する連結用配線３１部分は保護層９０によって保護されていることから、配線１５及び連結用配線３１に異物が付着して発生するショート不良を防止できるため、信頼性が高い積層型半導体装置１となる。
図２６は本発明の実施例４である積層型半導体装置の製造方法によって製造された積層型半導体装置を示す断面図である。
実施例４の積層型半導体装置１は、実施例１の積層型半導体装置１において、下段の半導体装置１０の第１の半導体チップ２０の図示しない電極が配線基板１１の配線１５（接続パッド１８）にワイヤ２８によって接続される構造となっている。電極がワイヤ２８によって配線１５に接続する構造となることから、第１の半導体チップ２０の第２の面が絶縁性の接着剤２５を介して配線基板１１に固定される。また、第２の半導体チップ２６は第２の面が絶縁性の接着剤２５によって第１の半導体チップ２０の第１の面に接続される構造となる。
このように、下段の半導体装置１０において、配線基板１１に搭載する二つの半導体チップの電極の配線との接続を行う接続手段は、フリップ・チップ接続及びワイヤ接続のどちらも採用可能である。また、上段の半導体装置４０においても、２個以上の半導体チップを重ねて搭載することも可能である。この場合においても、フリップ・チップ接続及びワイヤ接続のどちらも採用可能である。
図２７は本発明の実施例５である積層型半導体装置の断面図である。実施例５の積層型半導体装置１は、半導体装置をさらに多数積層する構造であり、実施例では３個の半導体装置を積層した例である。
半導体装置を３段以上重ねる構造においては、最下段の半導体装置と、最上段の半導体装置との間に１乃至複数の中段の半導体装置を積層配置するものである。最下段の半導体装置は実施例１の場合の下段の半導体装置（第１の半導体装置）１０である。また、最上段の半導体装置は実施例１の場合の上段の半導体装置（第２の半導体装置）４０である。中段の半導体装置（第３の半導体装置）９５は、寸法等一部は異なるが、実施例１の場合の下段の半導体装置と構成は同じである。従って、中段の半導体装置（第３の半導体装置）９５の各部の名称及び符号は下段の半導体装置（第１の半導体装置）１０と同じとする。
中段の半導体装置（第３の半導体装置）９５の下面側の外部電極端子１３は、第３の半導体装置９５の下方の半導体装置の連結用接続パッド３２に重ねて接続され、第３の半導体装置９５の封止体１２の上面２９の連結用接続パッド３２には上方の半導体装置の下面側の外部電極端子が重ねて接続される構造となる。
中段の半導体装置（第３の半導体装置）９５は、封止体１２の上面２９に連結用接続パッド３２を有する構造となるが、この連結用接続パッド３２は封止体１２の側面３０から上面２９に亘って設けられる連結用配線３１によって形成される構造であることから、上段になればなるほど半導体装置は小型になっていく。
実施例５によれば、さらに高密度でかつ高集積度の積層型半導体装置を提供することができる。
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、実施例では、下段の半導体装置１０の製造において、封止体１２は、各製品形成部７２の外周部分を枠状に露出させる独立した封止体構造としたが、隣接する製品形成部のキャビティ（窪み）を順次樹脂が流れるトランスファモールディング方法によって封止体を形成する方法でもよい。図２８及び図２９は製造後の下段の半導体装置１０の平面図であるが、封止体１２の形成時点では、矢印９６に示す方向から樹脂を流入させて封止体１２を形成し、矢印９７に示す方向に樹脂を流して隣接する製品形成部に封止体を形成する。この樹脂の流入側及び流出側の流路で硬化した樹脂部分９８，９９は一定の厚さを有することから、この部分をクランプすることによって配線母基板７０をクランプすることができる。
本発明の実施例１である積層型半導体装置の平面図である。 図１のＡ−Ａ線に沿う拡大断面図である。 実施例１の積層型半導体装置を構成する第１の半導体装置の平面図である。 図３のＢ−Ｂ線に沿う拡大断面図である。 図４の一部を示す拡大断面図である。 実施例１の積層型半導体装置を構成する第２の半導体装置の平面図である。 図６のＣ−Ｃ線に沿う拡大断面図である。 実施例１の積層型半導体装置の製造方法において、第２の半導体装置を製造する方法を示す工程断面図である。 実施例１の積層型半導体装置の製造方法を示す一部の工程断面図である。 実施例１の積層型半導体装置の製造方法を示す一部の工程断面図である。 前記第１の半導体装置の製造において、配線母基板に封止体を形成した状態を示す製品形成部の平面図である。 前記第１の半導体装置の製造において、封止体上等にマスクを形成した状態の配線母基板の製品形成部を示す断面図である。 前記第１の半導体装置の製造において、封止体上等にマスクを形成した状態の配線母基板の製品形成部を示す平面図である。 図１３の一部を示す拡大平面図である。 前記第１の半導体装置の製造において、封止体上等に導体層を形成した状態の配線母基板の製品形成部を示す断面図である。 前記第１の半導体装置の製造において、封止体上等に導体層を形成した状態の配線母基板の製品形成部を示す平面図である。 前記第１の半導体装置の製造において、封止体上等に導体層からなる連結用配線を形成した状態の配線母基板の製品形成部を示す断面図である。 前記第１の半導体装置の製造において、封止体上等に導体層からなる連結用配線を形成した状態の配線母基板の製品形成部の一部を示す拡大平面図である。 本発明の実施例２である積層型半導体装置の製造方法において、封止体表面に配線形成用溝を形成した状態を示す配線母基板の製品形成部の一部を示す斜視図である。 前記配線形成用溝を形成するトランスファモールディング状態を示す断面図である。 前記配線形成用溝に導体を充填する状態を示す断面図である。 前記配線形成用溝に連結用配線を形成した状態を示す断面図である。 前記配線形成用溝に連結用配線を形成した状態を示す一部の斜視図である。 本発明の実施例３の積層型半導体装置の製造方法によって製造された第１の半導体装置を示す平面図である。 図２４のＤ−Ｄ線に沿う断面図である。 本発明の実施例４である積層型半導体装置の製造方法によって製造された積層型半導体装置を示す断面図である。 本発明の実施例５である積層型半導体装置の断面図である。 本発明の他の実施例である積層型半導体装置における下段の半導体装置の平面図である。 本発明の他の実施例である積層型半導体装置における下段の半導体装置の平面図である。
符号の説明
１…積層型半導体装置、１０…下段の半導体装置（第１の半導体装置）、１１…配線基板、ａ…第１の面１１、１１ｂ…第２の面、１２…封止体、１３…外部電極端子、１５，１６，１７…配線、１８…接続パッド１８、２０…第１の半導体チップ、２１…電極、２２…接着剤、２５…接着剤、２６…第２の半導体チップ、２７…電極、２８…ワイヤ、２９…上面、３０…側面、３１…連結用配線、３２…連結用接続パッド、４０…上段の半導体装置（第２の半導体装置）、４１…配線基板、４１ａ…第１の面、４１ｂ…第２の面、４２…封止体、４３…電極（外部電極端子）、４５，４６，４７…配線、４８…接続パッド、４９…端子形成パッド、５０…半導体チップ、５１…接着剤、５２…ワイヤ、６０…配線母基板、６１…枠部、６２…製品形成部、７０…配線母基板、７１…枠部、７２…製品形成部、７５…マスク、７６…貫通孔、７７…インク、７８…インクジェットノズル、７９…インク層、８１…溝、８２…下型、８３…上型、８４…モールド金型、８５…キャビティ（窪み）、８６…突条、８７…ノズル、９０…保護層、９５…中段の半導体装置（第３の半導体装置）、９６，９７…矢印、９８，９９…樹脂部分。

Claims (6)

  1. 積層型半導体装置を製造する方法であって、
    （ａ）第１の面及びこの第１の面の反対面となる第２の面を有し、前記第１の面に複数の電極を有する半導体チップを準備する工程、
    （ｂ）第１の面及びこの第１の面の反対面となる第２の面に形成された所定パターンの配線であって、前記第１の面と前記第２の面との間を電気的に接続する配線を含む配線と、前記第１の面に形成された複数の接続パッドと、前記第２の面に形成された複数の端子形成パッドとを有する製品形成部が縦横に整列形成された配線母基板を準備する工程、
    （ｃ）前記配線母基板の前記各製品形成部の前記第１の面側に前記半導体チップを搭載し、かつ前記半導体チップの前記各電極を接続手段を介して前記各接続パッドに電気的に接続する工程、
    （ｄ）前記配線母基板の前記各製品形成部の前記第１の面に、前記第１の面上の前記配線の一部を露出させたままとし、前記半導体チップ及び前記接続手段を覆い、上面と該上面に連なり前記製品形成部の前記第１の面に至る側面とを有する絶縁性樹脂からなる封止体を形成する工程、
    （ｅ）前記封止体から露出している、前記各製品形成部の前記第１の面上の所定の前記配線の一部に接続された一端部と、前記封止体の前記上面に形成された他の一端部と、前記封止体上に形成され、前記一端部と前記他の一端部の間を接続する中間部とを有し、少なくとも前記他の一端部の側面が前記封止体に埋め込まれている連結用配線を複数形成する工程、
    （ｆ）前記配線母基板の前記各製品形成部の前記第２の面の前記端子形成パッドに外部電極端子を形成する工程、
    （ｇ）前記配線母基板を前記各製品形成部の境界線で切断して個片化する工程、
    によって第１の半導体装置を製造し、
    前記第１の半導体装置に第２の半導体装置を積層し、前記第１の半導体装置の前記連結用配線の前記他の一端部と前記第２の半導体装置が備える電極とを電気的に接続することを特徴とする積層型半導体装置の製造方法。
  2. 前記工程（ｄ）の前記封止体の形成工程では、
    前記絶縁性樹脂が充填されるキャビティの壁面に前記連結用配線に対応する突条が設けられたモールド金型を用いて前記封止体を形成して、前記封止体の前記側面及び前記上面に選択的に溝を形成し、
    前記工程（ｅ）の連結用配線の形成工程では、
    前記封止体の表面に設けられた前記溝に金属粒子を含むインクを充填し、
    前記インクを硬化処理することによって、前記連結用配線を形成することを特徴とする請求項１に記載の積層型半導体装置の製造方法。
  3. 前記工程（ｃ）の前記半導体チップの搭載工程では、
    （１）第１の面及びその反対面となる第２の面を有し、前記第１の面にフリップ・チップ接続用の電極を有する第１の半導体チップと、第１の面及びその反対面となる第２の面を有し、前記第１の面にワイヤ接続用の電極を有する第２の半導体チップを準備し、
    （２）前記配線母基板の前記各製品形成部の前記接続パッドに、フリップ・チップ接続用の前記電極を介して前記第１の半導体チップをフリップ・チップ接続し、
    （３）前記第２の半導体チップをその第２の面を介して前記第１の半導体チップの前記第２の面に絶縁性接着剤で接続し、
    （４）前記第２の半導体チップのワイヤ接続用の前記電極と前記第１の半導体チップから外れた位置にある前記接続パッドを導電性のワイヤで接続することを特徴とする請求項１に記載の積層型半導体装置の製造方法。
  4. 前記工程（ｃ）の前記半導体チップの搭載工程では、
    （１）第１の面及びその反対面となる第２の面を有し、前記第１の面の周縁にワイヤ接続用の電極を有する第１の半導体チップと、第１の面及びその反対面となる第２の面を有し、前記第１の面にワイヤ接続用の電極を有しかつ前記第１の半導体チップに重ねたときに前記第１の半導体チップの前記電極が露出する大きさである第２の半導体チップを準備し、
    （２）前記配線母基板の前記各製品形成部の前記第１の面に、前記第１の半導体チップをその第２の面を介して絶縁性接着剤で接続し、
    （３）前記第１の半導体チップのワイヤ接続用の前記電極を露出させる状態で前記第２の半導体チップをその第２の面を介して前記第１の半導体チップの第１の面に絶縁性接着剤で接続し、
    （４）前記第１及び第２の半導体チップのワイヤ接続用の前記各電極と前記各接続パッドを導電性のワイヤで接続することを特徴とする請求項１に記載の積層型半導体装置の製造方法。
  5. 積層型半導体装置を製造する方法であって、
    （ａ）第１の面及びこの第１の面の反対面となる第２の面を有し、前記第１の面に複数の電極を有する半導体チップを準備する工程、
    （ｂ）第１の面及びこの第１の面の反対面となる第２の面に形成された所定パターンの配線であって、前記第１及び第２の面との間を電気的に接続する配線を含む配線と、前記第１の面に形成された複数の接続パッドと、前記第２の面に形成された複数の端子形成パッドとを有する製品形成部が縦横に整列形成された配線母基板を準備する工程、
    （ｃ）前記配線母基板の前記各製品形成部の前記第１の面側に前記半導体チップを搭載し、かつ前記半導体チップの前記各電極を接続手段を介して前記各接続パッドに電気的に接続する工程、
    （ｄ）前記配線母基板の前記各製品形成部の前記第１の面に、前記第１の面上の前記配線の一部を露出させたままとし、前記半導体チップ及び前記接続手段を覆い、上面と前記上面に連なり前記製品形成部の前記第１の面に至る側面とを有する絶縁性樹脂からなる封止体を形成する工程、
    （ｅ）前記封止体から露出している、前記各製品形成部の前記第１の面上の所定の前記配線の一部に接続された一端部と、前記封止体の前記上面に形成された他の一端部と、前記封止体上に形成され、前記一端部と前記他の一端部の間を接続する中間部とを有し、少なくとも前記他の一端部の側面が前記封止体に埋め込まれている連結用配線を複数形成する工程、
    （ｆ）前記配線母基板の前記各製品形成部の前記第１の面側であって、前記封止体の前記側面から前記製品形成部の外周縁に至る領域に、前記連結用配線を覆う絶縁性樹脂からなる保護層を形成する工程、
    （ｇ）前記配線母基板の前記各製品形成部の前記第２の面の前記端子形成パッドに外部電極端子を形成する工程、
    （ｈ）前記配線母基板を前記各製品形成部の境界線で切断して個片化する工程、
    によって第１の半導体装置を製造し、
    前記第１の半導体装置に第２の半導体装置を積層し、前記第１の半導体装置の前記連結用配線の前記他の一端部と前記第２の半導体装置が備える電極とを電気的に接続することを特徴とする積層型半導体装置の製造方法。
  6. 前記工程（ｄ）の前記封止体の形成工程では、
    前記絶縁性樹脂が充填されるキャビティの壁面に前記連結用配線に対応する突条が設けられたモールド金型を用いて前記封止体を形成して、前記封止体の前記側面及び前記上面に選択的に溝を形成し、
    前記工程（ｅ）の連結用配線の形成工程では、
    前記封止体の表面に設けられた前記溝に金属粒子を含むインクを充填し、
    前記インクを硬化処理することによって、前記連結用配線を形成することを特徴とする請求項５に記載の積層型半導体装置の製造方法。
JP2006113529A 2006-04-17 2006-04-17 積層型半導体装置の製造方法 Expired - Fee Related JP5598787B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2006113529A JP5598787B2 (ja) 2006-04-17 2006-04-17 積層型半導体装置の製造方法
US11/734,054 US7808093B2 (en) 2006-04-17 2007-04-11 Stacked semiconductor device
TW096112814A TWI352420B (en) 2006-04-17 2007-04-12 Stacked semiconductor device and fabrication metho
US12/875,799 US8247896B2 (en) 2006-04-17 2010-09-03 Stacked semiconductor device and fabrication method for same
US13/540,233 US9252125B2 (en) 2006-04-17 2012-07-02 Stacked semiconductor device and fabrication method for same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006113529A JP5598787B2 (ja) 2006-04-17 2006-04-17 積層型半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2007287922A JP2007287922A (ja) 2007-11-01
JP5598787B2 true JP5598787B2 (ja) 2014-10-01

Family

ID=38604066

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006113529A Expired - Fee Related JP5598787B2 (ja) 2006-04-17 2006-04-17 積層型半導体装置の製造方法

Country Status (3)

Country Link
US (3) US7808093B2 (ja)
JP (1) JP5598787B2 (ja)
TW (1) TWI352420B (ja)

Families Citing this family (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101313391B1 (ko) 2004-11-03 2013-10-01 테세라, 인코포레이티드 적층형 패키징
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
US8471374B2 (en) * 2006-02-21 2013-06-25 Stats Chippac Ltd. Integrated circuit package system with L-shaped leadfingers
JP5598787B2 (ja) * 2006-04-17 2014-10-01 マイクロンメモリジャパン株式会社 積層型半導体装置の製造方法
US8841759B2 (en) * 2006-12-23 2014-09-23 Lg Innotek Co., Ltd. Semiconductor package and manufacturing method thereof
JP2009044110A (ja) 2007-08-13 2009-02-26 Elpida Memory Inc 半導体装置及びその製造方法
US7834464B2 (en) * 2007-10-09 2010-11-16 Infineon Technologies Ag Semiconductor chip package, semiconductor chip assembly, and method for fabricating a device
JP2009094434A (ja) * 2007-10-12 2009-04-30 Elpida Memory Inc 半導体装置およびその製造方法
JP2009105139A (ja) * 2007-10-22 2009-05-14 Shinko Electric Ind Co Ltd 配線基板及びその製造方法と半導体装置
US8350367B2 (en) 2008-02-05 2013-01-08 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
US8212339B2 (en) 2008-02-05 2012-07-03 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
US7477811B1 (en) * 2008-03-25 2009-01-13 International Business Machines Corporation Method of forming a three-dimensional stacked optical device
US7480426B1 (en) * 2008-03-25 2009-01-20 International Business Machines Corporation Method of forming a three-dimensional stacked optical device
JP5543084B2 (ja) * 2008-06-24 2014-07-09 ピーエスフォー ルクスコ エスエイアールエル 半導体装置の製造方法
US8410584B2 (en) 2008-08-08 2013-04-02 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
US8110902B2 (en) * 2009-02-19 2012-02-07 Advanced Semiconductor Engineering, Inc. Chip package and manufacturing method thereof
TWI379367B (en) * 2009-06-15 2012-12-11 Kun Yuan Technology Co Ltd Chip packaging method and structure thereof
US8212340B2 (en) 2009-07-13 2012-07-03 Advanced Semiconductor Engineering, Inc. Chip package and manufacturing method thereof
US8378466B2 (en) 2009-11-19 2013-02-19 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with electromagnetic interference shielding
US8368185B2 (en) 2009-11-19 2013-02-05 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
US8030750B2 (en) * 2009-11-19 2011-10-04 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
KR101075241B1 (ko) 2010-11-15 2011-11-01 테세라, 인코포레이티드 유전체 부재에 단자를 구비하는 마이크로전자 패키지
US20120146206A1 (en) 2010-12-13 2012-06-14 Tessera Research Llc Pin attachment
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
KR101678969B1 (ko) * 2011-03-09 2016-11-23 테세라, 인코포레이티드 유전체 부재에 단자를 구비하는 마이크로전자 패키지
US8692377B2 (en) 2011-03-23 2014-04-08 Stats Chippac Ltd. Integrated circuit packaging system with plated leads and method of manufacture thereof
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8530277B2 (en) * 2011-06-16 2013-09-10 Stats Chippac Ltd. Integrated circuit packaging system with package on package support and method of manufacture thereof
KR101831692B1 (ko) 2011-08-17 2018-02-26 삼성전자주식회사 기능적으로 비대칭인 전도성 구성 요소들을 갖는 반도체 소자, 패키지 기판, 반도체 패키지, 패키지 적층 구조물 및 전자 시스템
US9105483B2 (en) 2011-10-17 2015-08-11 Invensas Corporation Package-on-package assembly with wire bond vias
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9548283B2 (en) * 2012-07-05 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package redistribution layer structure and method of forming same
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
TWI581396B (zh) * 2012-10-17 2017-05-01 環旭電子股份有限公司 立體堆疊式封裝結構及其製作方法
US8975738B2 (en) 2012-11-12 2015-03-10 Invensas Corporation Structure for microelectronic packaging with terminals on dielectric mass
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
CN203026500U (zh) * 2012-12-25 2013-06-26 华为终端有限公司 堆叠封装器件
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
US9385070B2 (en) 2013-06-28 2016-07-05 Delta Electronics, Inc. Semiconductor component having a lateral semiconductor device and a vertical semiconductor device
US9034696B2 (en) 2013-07-15 2015-05-19 Invensas Corporation Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
US9023691B2 (en) 2013-07-15 2015-05-05 Invensas Corporation Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US8883563B1 (en) 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
CN104576411A (zh) * 2013-10-25 2015-04-29 飞思卡尔半导体公司 双角部顶部闸道模制
US9087815B2 (en) 2013-11-12 2015-07-21 Invensas Corporation Off substrate kinking of bond wire
US9082753B2 (en) 2013-11-12 2015-07-14 Invensas Corporation Severing bond wire by kinking and twisting
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9214454B2 (en) 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
US9202789B2 (en) * 2014-04-16 2015-12-01 Qualcomm Incorporated Die package comprising die-to-wire connector and a wire-to-die connector configured to couple to a die package
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US10685943B2 (en) 2015-05-14 2020-06-16 Mediatek Inc. Semiconductor chip package with resilient conductive paste post and fabrication method thereof
US9842831B2 (en) 2015-05-14 2017-12-12 Mediatek Inc. Semiconductor package and fabrication method thereof
FR3041209B1 (fr) * 2015-09-15 2017-09-15 Sagem Defense Securite Systeme electronique compact et dispositif comprenant un tel systeme
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US10043779B2 (en) 2015-11-17 2018-08-07 Invensas Corporation Packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
CN106847802B (zh) * 2016-12-29 2019-09-24 矽力杰半导体技术(杭州)有限公司 光学传感器封装组件及其制作方法和电子设备
WO2018126542A1 (zh) * 2017-01-04 2018-07-12 华为技术有限公司 一种堆叠封装结构及终端
CN109637939B (zh) * 2017-10-09 2020-08-18 中芯国际集成电路制造(上海)有限公司 半导体封装模具、半导体器件及半导体器件的封装方法
TWI822504B (zh) * 2022-12-05 2023-11-11 勤誠興業股份有限公司 印刷電路板

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW400587B (en) 1999-01-06 2000-08-01 United Microelectronics Corp Multi-chip chip scale package
US6607937B1 (en) * 2000-08-23 2003-08-19 Micron Technology, Inc. Stacked microelectronic dies and methods for stacking microelectronic dies
US7443010B2 (en) * 2001-04-05 2008-10-28 Taiwan Semiconductor Manufacturing Co., Ltd. Matrix form semiconductor package substrate having an electrode of serpentine shape
DE10149689A1 (de) * 2001-10-09 2003-04-10 Philips Corp Intellectual Pty Elektrisches oder elektronische Bauteil und Verfahren zum Herstellen desselben
US20040061213A1 (en) * 2002-09-17 2004-04-01 Chippac, Inc. Semiconductor multi-package module having package stacked over die-up flip chip ball grid array package and having wire bond interconnect between stacked packages
AU2003298595A1 (en) * 2002-10-08 2004-05-04 Chippac, Inc. Semiconductor stacked multi-package module having inverted second package
DE10250538B4 (de) * 2002-10-29 2008-02-21 Infineon Technologies Ag Elektronisches Bauteil als Multichipmodul und Verfahren zu dessen Herstellung
JP2004172157A (ja) 2002-11-15 2004-06-17 Shinko Electric Ind Co Ltd 半導体パッケージおよびパッケージスタック半導体装置
JP2004266271A (ja) * 2003-02-12 2004-09-24 Matsushita Electric Ind Co Ltd 電子部品の実装体及びその製造方法
JP3917946B2 (ja) 2003-03-11 2007-05-23 富士通株式会社 積層型半導体装置
DE10360708B4 (de) * 2003-12-19 2008-04-10 Infineon Technologies Ag Halbleitermodul mit einem Halbleiterstapel, Umverdrahtungsplatte, und Verfahren zur Herstellung derselben
JP2005203497A (ja) * 2004-01-14 2005-07-28 Toshiba Corp 半導体装置およびその製造方法
JP2005317861A (ja) * 2004-04-30 2005-11-10 Toshiba Corp 半導体装置およびその製造方法
SG130055A1 (en) * 2005-08-19 2007-03-20 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices
JP4473807B2 (ja) * 2005-10-27 2010-06-02 パナソニック株式会社 積層半導体装置及び積層半導体装置の下層モジュール
SG133445A1 (en) * 2005-12-29 2007-07-30 Micron Technology Inc Methods for packaging microelectronic devices and microelectronic devices formed using such methods
US7312519B2 (en) * 2006-01-12 2007-12-25 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
JP5598787B2 (ja) * 2006-04-17 2014-10-01 マイクロンメモリジャパン株式会社 積層型半導体装置の製造方法
US7550857B1 (en) * 2006-11-16 2009-06-23 Amkor Technology, Inc. Stacked redistribution layer (RDL) die assembly package

Also Published As

Publication number Publication date
JP2007287922A (ja) 2007-11-01
US9252125B2 (en) 2016-02-02
TW200810079A (en) 2008-02-16
US8247896B2 (en) 2012-08-21
US20110001235A1 (en) 2011-01-06
US20130001755A1 (en) 2013-01-03
US7808093B2 (en) 2010-10-05
US20070241437A1 (en) 2007-10-18
TWI352420B (en) 2011-11-11

Similar Documents

Publication Publication Date Title
JP5598787B2 (ja) 積層型半導体装置の製造方法
JP6027966B2 (ja) エリアアレイユニットコネクタを備えるスタック可能モールド超小型電子パッケージ
KR100800478B1 (ko) 적층형 반도체 패키지 및 그의 제조방법
US8076770B2 (en) Semiconductor device including a first land on the wiring substrate and a second land on the sealing portion
US7618849B2 (en) Integrated circuit package with etched leadframe for package-on-package interconnects
JP5215587B2 (ja) 半導体装置
JP5467959B2 (ja) 半導体装置
US11437326B2 (en) Semiconductor package
CN110858576B (zh) 覆晶封装基板及其制法
US7935576B2 (en) Semiconductor device and manufacturing method of the same
KR100991623B1 (ko) 반도체 디바이스 및 그 제조 방법
JP5501562B2 (ja) 半導体装置
KR101653563B1 (ko) 적층형 반도체 패키지 및 이의 제조 방법
JP4963879B2 (ja) 半導体装置および半導体装置の製造方法
CN112768437B (zh) 多层堆叠封装结构和多层堆叠封装结构的制备方法
JP2014192171A (ja) 半導体装置及びその製造方法
JP2011061055A (ja) 半導体装置の製造方法
KR102540829B1 (ko) 반도체 패키지, 반도체 패키지 제조방법 및 재배선 구조체 제조방법
TWI461126B (zh) 晶片封裝基板和結構及其製作方法
US6875639B2 (en) Semiconductor device and method of manufacturing the same
KR100907730B1 (ko) 반도체 패키지 및 그 제조 방법
JP5103155B2 (ja) 半導体装置およびその製造方法
KR102109042B1 (ko) 반도체 패키지
KR102091619B1 (ko) 반도체 패키지
JP2011233672A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090310

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090326

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20090326

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110317

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110323

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110511

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110907

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111019

TRDD Decision of grant or rejection written
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20140530

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140603

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20140609

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140801

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140801

R150 Certificate of patent or registration of utility model

Ref document number: 5598787

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees