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KR20050118469A - A method for forming a dual damascene pattern in semiconductor device - Google Patents

A method for forming a dual damascene pattern in semiconductor device Download PDF

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KR20050118469A
KR20050118469A KR1020040043600A KR20040043600A KR20050118469A KR 20050118469 A KR20050118469 A KR 20050118469A KR 1020040043600 A KR1020040043600 A KR 1020040043600A KR 20040043600 A KR20040043600 A KR 20040043600A KR 20050118469 A KR20050118469 A KR 20050118469A
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interlayer insulating
insulating film
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조일현
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매그나칩 반도체 유한회사
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Abstract

본 발명은 반소체 소자의 듀얼 다마신 패턴 형성방법에 관한 것으로, 본 발명은 비아홀 및/또는 트렌치 식각 후 포토레지스트 패턴을 제거하기 위한 스트립 공정 전에 He 플라즈마 처리를 실시하여 상기 비아홀 및/또는 트렌치 내측벽에 He 플라즈마 처리막을 형성한다. 따라서, 본 발명에서는 상기 스트립 공정시 실시되는 O2/N2 플라즈마 처리에 의해 상기 비아홀 및/또는 트렌치의 내측벽이 손상되는 것을 방지하여 상기 스트립 공정시 노출되는 부위에서 유전율이 증가되는 것을 방지할 수 있다.The present invention relates to a method for forming a dual damascene pattern of a semi-sodium element, and the present invention provides a He plasma treatment prior to a strip process for removing a photoresist pattern after via holes and / or trench etching. A He plasma treatment film is formed on the side wall. Therefore, in the present invention, the inner wall of the via hole and / or the trench may be prevented from being damaged by the O 2 / N 2 plasma treatment performed at the strip process, thereby preventing the dielectric constant from increasing at the exposed portion during the strip process. Can be.

Description

반도체 소자의 듀얼 다마신 패턴 형성방법{A METHOD FOR FORMING A DUAL DAMASCENE PATTERN IN SEMICONDUCTOR DEVICE}A method for forming a dual damascene pattern of a semiconductor device {A METHOD FOR FORMING A DUAL DAMASCENE PATTERN IN SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 듀얼 다마신 패턴 형성공정에 관한 것으로, 특히 비아홀 및/또는 트렌치 식각 후 실시되는 포토레지스트 패턴의 스트립 공정에 의해 비아홀 및/또는 트렌치의 내측벽에 발생되는 손상을 방지할 수 있는 반도체 소자의 듀얼 다마신 패턴 형성방법에 관한 것이다. The present invention relates to a process for forming a dual damascene pattern of a semiconductor device, and in particular, it is possible to prevent damage generated on the inner wall of the via hole and / or the trench by a stripping process of the photoresist pattern performed after the via hole and / or the trench etching. The present invention relates to a dual damascene pattern forming method of a semiconductor device.

반도체 소자 또는 전자 소자 등의 제조공정에 있어서, 금속배선 형성기술로서 절연막 상에 알루미늄(Al) 또는 텅스텐(W) 등과 같은 도전체막이 증착된 후, 상기 도전체막이 통상의 포토리소그래피(photolithography) 공정 및 건식식각(dry etching) 공정을 통해 패터닝됨으로써 금속배선이 형성되는 기술이 확립되어 이 분야에서 널리 이용되고 있다. 특히, 최근에는 반도체 소자 중에서 고집적화와 고성능화가 요구되는 로직(logic) 소자를 중심으로 해서 RC 지연을 줄이기 위한 일환으로 알루미늄 또는 텅스텐 대신에 구리(Cu)와 같이 비저항이 낮은 금속을 배선으로 이용하는 방법이 연구되고 있다. 상기 RC에서, 'R'은 배선 저항을 나타내고, 'C'는 절연막의 유전율을 나타낸다. In a manufacturing process of a semiconductor device or an electronic device, a conductor film such as aluminum (Al) or tungsten (W) is deposited on an insulating film as a metal wiring forming technique, and then the conductor film is a conventional photolithography process. And a technique for forming metal wirings by patterning through a dry etching process, which has been widely used in this field. In particular, recently, a method of using a low-resistance metal such as copper (Cu) instead of aluminum or tungsten as wiring to reduce the RC delay centering on logic devices requiring high integration and high performance among semiconductor devices has recently been used. Is being studied. In RC, 'R' represents wiring resistance, and 'C' represents dielectric constant of the insulating film.

구리를 이용한 금속배선 형성공정에서는 알루미늄 또는 텅스텐에 비해 패터닝 공정이 어렵다. 이에 따라, 먼저 트렌치(trench)를 형성한 후 트렌치가 매립되도록 금속배선을 형성하는 소위 '다마신(damascene)' 공정이 사용되고 있다. 현재 일반적으로 사용되는 공정으로는 싱글 다마신 공정(single damascene)과 듀얼 다마신 공정(Dual damascene)이 있다. 싱글 다마신 공정은 비아홀(via hole)을 형성한 후 도전재료로 비아홀을 매립하고 그 상부에 배선용 트렌치를 형성한 후 다시 배선재료로 트렌치를 매립하여 금속배선을 형성하는 방법이다. 듀얼 다마신 공정은 비아홀과 배선용 트렌치를 형성한 후 배선재료를 동시에 비아홀과 배선용 트렌치를 매립하여 금속배선을 형성하는 방법이다. 이러한 다마신 공정을 기본으로 하여 다양한 금속배선 형성방법들이 제시되고 있다. In the metallization process using copper, the patterning process is more difficult than aluminum or tungsten. Accordingly, a so-called 'damascene' process is used in which a trench is first formed and a metal wiring is formed to fill the trench. Currently commonly used processes include the single damascene process and the dual damascene process. The single damascene process is a method of forming a via hole by filling a via hole with a conductive material, forming a wiring trench on the upper portion thereof, and then filling the trench with a wiring material to form a metal wiring. The dual damascene process is a method for forming metal vias by forming via holes and wiring trenches and then filling the wiring material with via holes and wiring trenches at the same time. Based on the damascene process, various metal wire forming methods have been proposed.

그러나, 상기에서 설명한 다마신 공정들은 모두 비아홀 또는 트렌치 식각 후 식각 마스크로 사용되는 포토레지스트 패턴을 제거하기 위한 스트립(strip) 공정이 실시된다. 보편적으로, 스트립 공정은 O2 플라즈마(plasma)를 사용한다. 이때, O2 플라즈마에 의해 층간절연막으로 사용되는 저유전율 막의 카본(carbon)이 O2와 반응하여 SiO2 물질로 바뀌게 되고, 이에 따라, 층간절연막의 유전율값이 증가하는 문제점이 발생된다. 이러한 현상은 비아홀 또는 트렌치의 측벽 부위에서 주로 발생되는 것으로 보고되고 있다.However, all of the damascene processes described above are subjected to a strip process for removing a photoresist pattern used as an etch mask after via holes or trench etching. Typically, the strip process uses an O 2 plasma. At this time, the low dielectric constant film of carbon (carbon) which is used as an interlayer insulating film by the O 2 plasma is turned into SiO 2 material reacts with O 2, As a result, a problem that the dielectric constant of the interlayer insulating film increases is caused. This phenomenon is reported to occur mainly in the sidewalls of the via holes or trenches.

따라서, 본 발명은 상기한 문제점들을 해결하기 위하여 안출된 것으로서, 비아홀 및/또는 트렌치 식각 후 실시되는 포토레지스트 패턴의 스트립 공정에 의해 비아홀 및/또는 트렌치의 내측벽에 발생되는 손상을 방지할 수 있는 반도체 소자의 듀얼 다마신 패턴 형성방법을 제공하는데 그 목적이 있다. Accordingly, the present invention has been made to solve the above problems, it is possible to prevent damage to the inner wall of the via hole and / or trench by the strip process of the photoresist pattern after the via hole and / or trench etching. It is an object of the present invention to provide a method for forming a dual damascene pattern of a semiconductor device.

상기한 목적을 구현하기 위한 본 발명의 일측면에 따르면, 층간 절연막이 형성된 반도체 기판이 제공되는 단계와, 상기 층간 절연막 상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각 마스크로 이용한 식각공정을 실시하여 비아홀 및/또는 트렌치를 형성하는 단계와, 상기 비아홀 및/또는 트렌치의 내측벽에 대하여 He 플라즈마 처리를 실시하여 He 플라즈마 처리막을 형성하는 단계와, 스트립 공정을 실시하여 상기 포토레지스트 패턴을 제거하는 단계를 포함하는 반도체 소자의 듀얼 다마신 패턴 형성방법이 제공된다.According to an aspect of the present invention for achieving the above object, the step of providing a semiconductor substrate having an interlayer insulating film, forming a photoresist pattern on the interlayer insulating film, using the photoresist pattern as an etching mask Performing an etching process to form via holes and / or trenches, performing He plasma treatment on the inner walls of the via holes and / or trenches to form a He plasma treatment film, and performing a strip process to perform the photoresist Provided is a method of forming a dual damascene pattern of a semiconductor device comprising removing a pattern.

또한, 상기한 목정을 구현하기 위한 본 발명의 다른 측면에 따르면, 층간 절연막이 형성된 반도체 기판이 제공되는 단계와, 상기 층간 절연막에 비아홀을 형성하는 단계와, 상기 비아홀을 포함하는 전체 구조 상부에 반사 방지막을 증착하는 단계와, 상기 반사 방지막 상에 상기 반사 방지막의 일부가 노출되도록 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각 마스크로 이용한 식각공정을 실시하여 트렌치를 형성하는 단계와, 상기 비아홀 및/또는 트렌치의 내측벽에 대하여 He 플라즈마 처리를 실시하여 He 플라즈마 처리막을 형성하는 단계와, 스트립 공정을 실시하여 상기 포토레지스트 패턴을 제거하는 단계를 포함하는 반도체 소자의 듀얼 다마신 패턴 형성방법이 제공된다. In addition, according to another aspect of the present invention for implementing the above wood, the step of providing a semiconductor substrate having an interlayer insulating film, forming a via hole in the interlayer insulating film, and reflecting on the entire structure including the via hole Forming a trench by depositing a protective film, forming a photoresist pattern on the anti-reflective film to expose a portion of the anti-reflective film, and performing an etching process using the photoresist pattern as an etch mask; Forming a He plasma treatment layer by performing He plasma treatment on the inner walls of the via holes and / or trenches; and removing the photoresist pattern by performing a strip process to form the dual damascene pattern of the semiconductor device. A method is provided.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 그리고, 이하에서 설명되는 동일한 참조부호는 동일한 기능을 수행하는 동일한 구성요소이다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information. In addition, the same reference numerals described below are the same components that perform the same function.

도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성방법을 설명하기 위하여 도시된 단면도들이다. 1 to 8 are cross-sectional views illustrating a method for forming a dual damascene pattern of a semiconductor device according to an exemplary embodiment of the present invention.

도 1을 참조하면, 소정의 반도체 구조물층(12)이 형성된 반도체 기판(10)이 제공된다. 여기서, 반도체 구조물층(12)은 트랜지스터(transistor), 메모리 셀(memory cell), 캐패시터(capacitor), 접합층, 도전층 및 절연층들 중 적어도 어느 하나의 층이 포함될 수 있다. Referring to FIG. 1, a semiconductor substrate 10 having a predetermined semiconductor structure layer 12 formed thereon is provided. The semiconductor structure layer 12 may include at least one of a transistor, a memory cell, a capacitor, a junction layer, a conductive layer, and an insulating layer.

그리고, 반도체 구조물층(12) 상에는 저유전율 막으로 절연막(이하, '제1 층간 절연막'이라 함)(14)이 증착된다. 제1 층간 절연막(14)은 PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), FSG(Fluorinated Silicate Glass), 실리콘 산화물, 불소 함유 실리콘 산화물 및 불소 함유 산화물들 중 어느 하나로 이루어질 수 있다. 일반적으로, 불소 함유 실리콘 산화물은 실리콘 산화물보다 낮은 유전율을 가지며, 이러한 유전율은 불소 함유량을 조절하여 그 제어가 가능하다. An insulating film 14 (hereinafter referred to as a 'first interlayer insulating film') 14 is deposited on the semiconductor structure layer 12 using a low dielectric constant film. The first interlayer insulating layer 14 is made of any one of Plasma Enhanced Tetra Ethyle Ortho Silicate (PETOS), Un-doped Silicate Glass (USG), Fluorinated Silicate Glass (FSG), silicon oxide, fluorine-containing silicon oxide, and fluorine-containing oxide. Can be. In general, fluorine-containing silicon oxide has a lower dielectric constant than silicon oxide, and the dielectric constant can be controlled by adjusting the fluorine content.

이어서, 포토리소그래피 공정을 실시하여 제1 층간 절연막(14)에 콘택홀(미도시)이 형성되고, 상기 콘택홀이 매립되도록 하부 금속배선(16)이 형성된다. 이때, 하부 금속배선(16)은 구리, 텅스텐, Al, Pt(Platinum), Pd(Palladium), Ru(Rubidium), St(Strontium), Rh(Rhadium) 및 Co 중 어느 하나로 이루어질 수 있다. Subsequently, a photolithography process is performed to form a contact hole (not shown) in the first interlayer insulating layer 14, and the lower metal wiring 16 is formed to fill the contact hole. At this time, the lower metal wiring 16 may be made of any one of copper, tungsten, Al, Pt (Platinum), Pd (Palladium), Ru (Rubidium), St (Strontium), Rh (Rhadium) and Co.

한편, 하부 금속배선(16)이 증착되기 전 상기 콘택홀의 내부면에는 베리어막(barrier layer, 미도시)이 형성될 수 있으며, 이때, 상기 베리어막은 Ta, TaN, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, Co 및 CoSi2 중 어느 하나로 이루어질 수 있다.Meanwhile, a barrier layer (not shown) may be formed on an inner surface of the contact hole before the lower metal wiring 16 is deposited. In this case, the barrier layer may include Ta, TaN, TaAlN, TaSiN, TaSi 2 , Ti. , TiN, TiSiN, WN, Co and CoSi 2 may be made of any one.

도 2를 참조하면, 하부 금속배선(16)이 형성된 후 전체 구조 상부에는 확산 방지막(18)이 형성된다. 이때, 확산 방지막(18)은 300Å 내지 1000Å의 두께로 형성될 수 있다. Referring to FIG. 2, after the lower metal wiring 16 is formed, a diffusion barrier 18 is formed on the entire structure. In this case, the diffusion barrier 18 may be formed to a thickness of 300 kPa to 1000 kPa.

이어서, 확산방지막(18) 상에는 저유전율 막으로 절연막(20)(이하, '제2 층간 절연막'이라 함)이 형성된다. 이때, 제2 층간 절연막(20)은 제1 층간 절연막(14)과 동일 물질로, PETEOS, USG, FSG, 또는 SiO 또는 SiO2에 국부적으로 불소, 수소, 붕소 또는 인 등이 결합(substitutional) 또는 삽입(interstitial)된 막으로 형성될 수 있다. 또한, 제2 층간 절연막(20)은 카본(carbon)이 함유된 막일 수 있다.Subsequently, an insulating film 20 (hereinafter referred to as a 'second interlayer insulating film') is formed on the diffusion barrier film 18 using a low dielectric constant film. In this case, the second interlayer insulating film 20 is made of the same material as the first interlayer insulating film 14, and fluorine, hydrogen, boron, phosphorus or the like is locally bonded to PETEOS, USG, FSG, or SiO or SiO 2 or It may be formed of an interstitial membrane. In addition, the second interlayer insulating film 20 may be a film containing carbon.

이어서, 제2 층간절연막(20)은 CMP(Chemical Mechanical Polishing) 공정을 통해 평탄화될 수 있다. Subsequently, the second interlayer insulating film 20 may be planarized through a chemical mechanical polishing (CMP) process.

이어서, 제2 층간절연막(20) 상에는 캡핑층(capping layer; 22)이 형성된다. 이때, 캡핑층(22)은 질화막(예컨대, 실리콘 질화막), 질산화막(예컨대, 실리콘 질산화막) 또는 SiC 등과 같이 탄소가 함유된 탄화막을 적어도 단층 또는 이 들이 적어도 2층 이상 적층된 적층구조로 이루어질 수 있다. 그리고, 캡핑층(22)은 50Å 내지 1000Å로 형성될 수 있다. 여기서, 캡핑층(22)이 실리콘 질화막(SiN) 또는 실리콘 질산화막(SiON)으로 형성될 경우 반사방지 효과를 부수적으로 얻어 후속 공정을 통해 형성된 바툼 반사 방지막(BARC, 도 4의 '26' 참조)의 두께를 감소시키는 것이 가능하다. Subsequently, a capping layer 22 is formed on the second interlayer insulating film 20. In this case, the capping layer 22 is formed of a laminated structure in which at least a single layer or at least two or more layers of carbon-containing carbon films, such as a nitride film (eg, silicon nitride film), a nitride oxide film (eg, silicon nitride oxide film), or SiC, are stacked. Can be. In addition, the capping layer 22 may be formed to have a thickness of 50 mV to 1000 mV. Here, when the capping layer 22 is formed of silicon nitride (SiN) or silicon oxynitride (SiON), the anti-reflective effect is additionally obtained, thereby forming a bottom anti-reflective film (BARC, see '26' of FIG. 4). It is possible to reduce the thickness of.

도 3을 참조하면, 일례로 선비아 방식으로 듀얼 다마신 공정이 실시된다. 우선, 전체 구조 상부에는 포토레지스트(photoresist)가 전면 코팅된 후, 포토 마스크(photomask)를 이용한 노광 및 현상공정을 순차적으로 실시하여 캡핑층(22)의 일부가 노출되는 비아홀 형성용 식각 마스크로 포토레지스트 패턴(photoresist pattern; 미도시)이 형성된다.Referring to FIG. 3, the dual damascene process is performed by, for example, a sun via method. First, a photoresist is entirely coated on the entire structure, and then an exposure and development process using a photomask is sequentially performed to form a photo as an etch mask for forming a via hole in which a part of the capping layer 22 is exposed. A resist pattern (not shown) is formed.

이어서, 상기 포토레지스트 패턴을 식각 마스크로 이용한 식각공정을 건식식각방식으로 실시하여 노출되는 캡핑층(22)과 제2 층간절연막(20)을 순차적으로 식각하여 비아홀(24)을 형성한다. 상기 식각공정은 CxHyFz(x,y,z는 0 또는 자연수)가스를 주(main) 식각가스로 사용하고, O2, N2, Ar 또는 He 등의 불활성 기체원자 또는 분자를 첨가가스로 사용하여 실시될 수 있다. 이 경우, 주 식각가스인 CxHyFz 에서 'x'의 비율을 증가시키거나, 첨가가스의 비율을 감소시키면 캡핑층(22), 예컨대, SiC에 대한 선택비가 증가된다. 또한, 첨가가스의 비율을 증가 또는 주 식각가스인 CxHyFz에서 'y', 'z'의 비율을 증가시키면 캡핑층(22), 예컨대, SiC에 대한 선택비를 낮출 수 있으며, SiC 건식식각시 제2 층간절연막(20), 예컨대, SiOC에 대한 선택비가 선택비를 증가시킬 수 있게 된다.Next, an etching process using the photoresist pattern as an etching mask is performed by dry etching to sequentially expose the capping layer 22 and the second interlayer insulating layer 20 to form the via holes 24. The etching process uses C x H y F z (x, y, z is 0 or natural water) gas as the main etching gas, and inert gas atoms or molecules such as O 2 , N 2 , Ar or He It can be carried out using as an additive gas. In this case, increasing the ratio of 'x' in the main etching gas C x H y F z , or decreasing the ratio of the additive gas increases the selectivity to the capping layer 22, for example, SiC. In addition, by increasing the ratio of the additive gas or increasing the ratio of 'y', 'z' in the main etching gas C x H y F z can lower the selectivity for the capping layer 22, for example, SiC, In SiC dry etching, the selectivity to the second interlayer insulating film 20, for example, SiOC, may increase the selectivity.

도 4 및 도 5를 참조하면, 비아홀(24)이 형성된 전체 구조 상부에 비아홀(24)이 매립되도록 바툼 반사 방지막(26)을 증착한다. 도 5를 참조하면, 바툼 반사 방지막(26)이 증착된 전체 구조 상부에 포토레지스트를 전면 코팅한 후 포토 마스크를 이용한 노광 및 현상을 순차적으로 실시하여 트렌치 형성용 포토레지스트 패턴(28)을 형성한다. 4 and 5, a bottom anti-reflection film 26 is deposited to fill the via hole 24 over the entire structure in which the via hole 24 is formed. Referring to FIG. 5, a photoresist pattern 28 for forming trenches is formed by sequentially coating a photoresist on the entire structure on which the bottom anti-reflection film 26 is deposited, followed by exposure and development using a photo mask. .

도 6을 참조하면, 포토레지스트 패턴(28)을 이용한 식각공정을 실시하여 바툼 반사 방지막(26)을 리세스(recess) 시킨다. 이로써, 비아홀(24) 및 트렌치(미도시)를 통해 제2 층간 절연막(20)의 측벽이 노출된다. 이때, 상기 식각공정은 포토레지스트 패턴(28)을 식각 마스크로 이용한 식각공정을 건식식각방식 또는 습식식각방식으로 실시할 수 있다. 그리고, 상기 식각공정시 트렌치 내에서 바툼 반사 방지막(26)이 잔류되는 높이의 비율이 목표치 트렌치 깊이의 10% 내지 90%가 되도록 실시된다. Referring to FIG. 6, an etching process using the photoresist pattern 28 is performed to recess the bottom anti-reflection film 26. As a result, sidewalls of the second interlayer insulating layer 20 are exposed through the via hole 24 and the trench (not shown). In this case, the etching process may be performed by a dry etching method or a wet etching method using the photoresist pattern 28 as an etching mask. In addition, the etching process may be performed such that the ratio of the height at which the bottom anti-reflection film 26 remains in the trench is 10% to 90% of the target trench depth.

이어서, 노출되는 제2 층간 절연막(20)의 측벽에 대하여 He 플라즈마 처리를 실시하여 He 플라즈마 처리막(30)을 형성한다. 여기서, He 플라즈마 처리는 식각챔버 내에서 20초 내지 60초 동안 실시하는 것이 바람직하며, RF 파워는 1000W 내지 1500W 정도 조건에서 행하는 것이 바람직하다. 그리고, He 플로우율(flow rate)은 200sccm 내지 500sccm으로 하고, 압력은 50Torr 내지 200Torr 사이에서 하는 것이 바람직하다. 이때, 반도체 기판(10)의 온도는 상온을 유지한다. 그리고, 반도체 기판(10)에는 바이어스 파워(bias power)를 인가하지 않거나, 최소화하여 He 플라즈마의 직진성을 감소시켜 측벽에 He 플라즈마 처리막(30)을 형성하는 것이 중요하다. 이러한 He 플라즈마 처리막(30)은 He 플라즈마에 노출된 부위에 형성되게 된다. Subsequently, He plasma treatment is performed on the exposed sidewall of the second interlayer insulating film 20 to form a He plasma treatment film 30. Here, the He plasma treatment is preferably performed for 20 to 60 seconds in the etching chamber, and the RF power is preferably performed at 1000W to 1500W. In addition, the He flow rate is set to 200 sccm to 500 sccm, and the pressure is preferably set to 50 Torr to 200 Torr. At this time, the temperature of the semiconductor substrate 10 is maintained at room temperature. In addition, it is important to form the He plasma treatment layer 30 on the sidewall by not applying or minimizing bias power to the semiconductor substrate 10 to reduce the straightness of the He plasma. The He plasma treatment film 30 is formed on a portion exposed to the He plasma.

도 7을 참조하면, 포토레지스트 패턴(28)을 제거하기 위한 스트립 공정을 실시한다. 여기서, 스트립 공정은 O2 또는 N2/O2 플라즈마를 이용하여 실시한다. 이때, He 플라즈마 처리막(30)이 저유전율 막인 제2 층간 절연막(20)을 보호하고 있기 때문에 이 부위에서 스트립 공정시 에싱(ashing)에 의한 손상은 발생하지 않는다.Referring to FIG. 7, a strip process for removing the photoresist pattern 28 is performed. Here, the stripping process is performed using O 2 or N 2 / O 2 plasma. At this time, since the He plasma treatment film 30 protects the second interlayer insulating film 20, which is a low dielectric constant film, damage due to ashing during the stripping process does not occur in this region.

도 8을 참조하면, 식각공정을 실시하여 트렌치 내부에 잔류되는 바툼 반사 방지막(26)을 제거한다. 그리고, 트렌치 및 비아홀(24)에 대해 전처리 세정공정을 실시한다. 그리고, 트렌치 및 비아홀(24) 내부면에 베리어막(32)을 형성한다. 그리고, 구리 시드층을 증착한 후, Cu 전기 도금 방식으로 트렌치 및 비아홀(24)이 매립되도록 구리층을 증착한다. 그리고, CMP 공정을 실시하여 구리층을 평탄화하여 구리배선(34)을 형성한다. Referring to FIG. 8, an etch process is performed to remove the bottom anti-reflective film 26 remaining in the trench. Then, the pretreatment cleaning step is performed on the trenches and via holes 24. The barrier layer 32 is formed on the inner surface of the trench and the via hole 24. Then, after depositing a copper seed layer, a copper layer is deposited so that the trenches and via holes 24 are embedded by Cu electroplating. Then, the CMP process is performed to planarize the copper layer to form the copper wiring 34.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면, 비아홀 및/또는 트렌치 식각 후 포토레지스트 패턴을 제거하기 위한 스트립 공정 전에 He 플라즈마 처리를 실시하여 상기 비아홀 및/또는 트렌치 내측벽에 He 플라즈마 처리막을 형성함으로써 상기 스트립 공정시 실시되는 O2/N2 플라즈마 처리에 의해 상기 비아홀 및/또는 트렌치의 내측벽이 손상되는 것을 방지하여 이 부위에서의 유전율이 증가되는 것을 방지할 수 있다.As described above, according to the present invention, the He plasma treatment is performed before the strip process for removing the photoresist pattern after the via hole and / or trench etching to form the He plasma treatment film on the inner wall of the via hole and / or trench. O 2 / N 2 plasma treatment carried out during the strip process can prevent the inner walls of the via holes and / or trenches from being damaged, thereby increasing the dielectric constant in this region.

도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성방법을 설명하기 위하여 도시된 단면도들이다. 1 to 8 are cross-sectional views illustrating a method for forming a dual damascene pattern of a semiconductor device according to an exemplary embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10 : 반도체 기판 12 : 반도체 구조물층10 semiconductor substrate 12 semiconductor structure layer

14 : 제1 층간 절연막 16 : 하부 금속배선14: first interlayer insulating film 16: lower metal wiring

18 : 베리어층 20 : 제2 층간 절연막18 barrier layer 20 second interlayer insulating film

22 : 캡핑층 24 : 비아홀22: capping layer 24: via hole

26 : 바툼 반사 방지막 28 : 포토레지스트 패턴26: anti-reflective film 28: photoresist pattern

30 : He 플라즈마 처리막 32 : 베이어막30 He plasma treatment film 32 Bayer film

34 : 구리배선34 copper wiring

Claims (6)

(a) 층간 절연막이 형성된 반도체 기판이 제공되는 단계;(a) providing a semiconductor substrate having an interlayer insulating film formed thereon; (b) 상기 층간 절연막 상에 포토레지스트 패턴을 형성하는 단계; (b) forming a photoresist pattern on the interlayer insulating film; (c) 상기 포토레지스트 패턴을 식각 마스크로 이용한 식각공정을 실시하여 비아홀 및/또는 트렌치를 형성하는 단계; (c) forming a via hole and / or a trench by performing an etching process using the photoresist pattern as an etching mask; (d) 상기 비아홀 및/또는 트렌치의 내측벽에 대하여 He 플라즈마 처리를 실시하여 He 플라즈마 처리막을 형성하는 단계; 및(d) performing He plasma treatment on the inner walls of the via holes and / or trenches to form a He plasma treatment film; And (e) 스트립 공정을 실시하여 상기 포토레지스트 패턴을 제거하는 단계를 포함하는 반도체 소자의 듀얼 다마신 패턴 형성방법. (e) performing a strip process to remove the photoresist pattern. (a) 층간 절연막이 형성된 반도체 기판이 제공되는 단계;(a) providing a semiconductor substrate having an interlayer insulating film formed thereon; (b) 상기 층간 절연막에 비아홀을 형성하는 단계; (b) forming via holes in the interlayer insulating film; (c) 상기 비아홀을 포함하는 전체 구조 상부에 반사 방지막을 증착하는 단계;(c) depositing an anti-reflection film over the entire structure including the via hole; (d) 상기 반사 방지막 상에 상기 반사 방지막의 일부가 노출되도록 포토레지스트 패턴을 형성하는 단계;(d) forming a photoresist pattern on the anti-reflection film to expose a portion of the anti-reflection film; (e) 상기 포토레지스트 패턴을 식각 마스크로 이용한 식각공정을 실시하여 트렌치를 형성하는 단계;(e) forming a trench by performing an etching process using the photoresist pattern as an etching mask; (f) 상기 비아홀 및/또는 트렌치의 내측벽에 대하여 He 플라즈마 처리를 실시하여 He 플라즈마 처리막을 형성하는 단계; 및(f) performing He plasma treatment on the inner walls of the via holes and / or trenches to form a He plasma treatment film; And (g) 스트립 공정을 실시하여 상기 포토레지스트 패턴을 제거하는 단계를 포함하는 반도체 소자의 듀얼 다마신 패턴 형성방법. (g) performing a stripping process to remove the photoresist pattern. 제 1 항 또는 제 2 항에 있어서, The method according to claim 1 or 2, 상기 He 플라즈마 처리는 50Torr 내지 200Torr의 압력으로 유지되고, RF 파워가 1000W 내지 1500W 정도로 가해지는 식각챔버 내로 He를 200sccm 내지 500sccm로 플로우시켜 20초 내지 60초 동안 실시되는 반도체 소자의 듀얼 다마신 패턴 형성방법. The He plasma treatment is maintained at a pressure of 50 Torr to 200 Torr, and flows He into 200 sccm to 500 sccm into an etching chamber where RF power is applied at about 1000 W to 1500 W to form a dual damascene pattern of a semiconductor device performed for 20 to 60 seconds. Way. 제 1 항 또는 제 2 항에 있어서, The method according to claim 1 or 2, 상기 He 플라즈마 처리시 He 플라즈마의 직진성을 감소시키기 위하여 상기 반도체 기판에는 바이어스 파워가 인가되지 않는 반도체 소자의 듀얼 다마신 패턴 형성방법.The dual damascene pattern forming method of the semiconductor device is a bias power is not applied to the semiconductor substrate in order to reduce the straightness of the He plasma during the He plasma treatment. 제 1 항 또는 제 2 항에 있어서, The method according to claim 1 or 2, 상기 스트립 공정은 O2 또는 O2/N2 플라즈마 처리로 실시되는 반도체 소자의 듀얼 다마신 패턴 형성방법.The strip process is a dual damascene pattern forming method of a semiconductor device is performed by O 2 or O 2 / N 2 plasma treatment. 제 1 항 또는 제 2 항에 있어서, The method according to claim 1 or 2, 상기 층간 절연막은 카본이 함유된 막으로 이루어진 반도체 소자의 듀얼 다마신 패턴 형성방법.The interlayer insulating film is a method of forming a dual damascene pattern of a semiconductor device consisting of a film containing carbon.
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