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KR100799118B1 - Method for forming multi-Cu interconnection layer - Google Patents

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KR100799118B1
KR100799118B1 KR1020010081074A KR20010081074A KR100799118B1 KR 100799118 B1 KR100799118 B1 KR 100799118B1 KR 1020010081074 A KR1020010081074 A KR 1020010081074A KR 20010081074 A KR20010081074 A KR 20010081074A KR 100799118 B1 KR100799118 B1 KR 100799118B1
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trench
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이성권
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Abstract

본 발명은 비아홀의 측벽에 재증착되는 구리원자의 후속 세정공정시 층간절연막으로의 확산에 따른 소자 특성 저하를 개선시키도록 한 다층 구리배선의 형성 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 다층 구리 배선의 형성 방법은 제1구리배선 상에 실리콘카바이드막, 제1절연막, 제1질화막을 차례로 형성하는 단계; 상기 제1질화막을 선택적으로 식각하여 홀을 형성하는 단계; 상기 홀이 형성된 상기 제1질화막 상에 제2절연막, 제2질화막을 형성하는 단계; 트렌치 마스크를 이용하여 상기 제2질화막을 식각하고, 상기 제1질화막에서 식각이 정지하도록 상기 제2절연막을 식각하여 상기 홀보다 큰 선폭을 갖는 트렌치를 형성하는 단계; 상기 트렌치 아래에서 상기 홀에 의해 노출된 제1절연막을 식각하여 비아홀을 형성하면서 상기 비아홀의 측벽에 폴리머를 형성하는 단계; 상기 트렌치 아래의 제1질화막과 상기 비아홀 형성후 노출된 실리콘카바이드막을 식각하여 상기 제1구리배선을 노출시키는 단계; 상기 트렌치마스크를 제거하는 단계; 세정공정을 진행하여 상기 폴리머를 제거하는 단계; 및 상기 비아홀에 비아를 형성함과 동시에 상기 트렌치에 제2구리배선을 형성하는 단계를 포함한다.The present invention is to provide a method for forming a multilayer copper wiring to improve the deterioration of device characteristics due to diffusion into the interlayer insulating film during the subsequent cleaning process of the copper atom redeposited on the sidewall of the via hole, the multilayer of the present invention for this purpose The method for forming a copper wiring may include forming a silicon carbide film, a first insulating film, and a first nitride film in order on the first copper wiring; Selectively etching the first nitride film to form a hole; Forming a second insulating film and a second nitride film on the first nitride film on which the hole is formed; Etching the second nitride layer by using a trench mask, and etching the second insulating layer to stop the etching in the first nitride layer to form a trench having a line width larger than that of the hole; Forming a polymer on a sidewall of the via hole while forming a via hole by etching the first insulating layer exposed by the hole under the trench; Etching the first silicon nitride film under the trench and the silicon carbide film exposed after the via hole is formed to expose the first copper wiring; Removing the trench mask; Performing a cleaning process to remove the polymer; And forming a second copper wiring in the trench at the same time as forming a via in the via hole.

듀얼다마신, 구리배선, 재증착, 비아홀, 트렌치, 비아 Dual damascene, copper wiring, redeposition, via holes, trenches, vias

Description

다층 구리 배선의 형성 방법{Method for forming multi-Cu interconnection layer} Method for forming multi-Cu interconnection layer             

도 1a 내지 도 1e는 종래기술에 따른 다층 구리배선의 형성 방법을 도시한 공정 단면도,1A to 1E are cross-sectional views illustrating a method of forming a multilayer copper wiring according to the prior art;

도 2a 내지 도 2e는 본 발명의 제1실시예에 따른 다층 구리배선의 형성 방법을 도시한 공정 단면도,2A to 2E are cross-sectional views illustrating a method of forming a multilayer copper interconnection according to a first embodiment of the present invention;

도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 다층 구리배선의 형성 방법을 도시한 공정 단면도.
3A to 3E are cross-sectional views illustrating a method of forming a multilayer copper wiring according to a second embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

31 : 반도체기판 32 : 하층 구리배선31 semiconductor substrate 32 lower layer copper wiring

33 : 제1층간절연막 34 : 실리콘카바이드막33: first interlayer insulating film 34: silicon carbide film

35 : 제2층간절연막 36 : 제1질화막35: second interlayer insulating film 36: first nitride film

37 : 비아홀 마스크 38 : 제3층간절연막37: via hole mask 38: third interlayer insulating film

39 : 제2질화막 40 : 트렌치 마스크39: second nitride film 40: trench mask

41 : 트렌치 42 : 비아홀 41: trench 42: via hole                 

43 : SiF계 폴리머 44 : 구리원자43 SiF-based polymer 44 Copper atom

45 : 상층 구리배선
45: upper copper wiring

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 듀얼다마신 공정(Dual damascene process)에 의한 다층 구리(Cu) 배선의 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a multilayer copper (Cu) wiring by a dual damascene process.

반도체 소자 제조에 있어 고집적화될수록 RC 지연, 교류전력, 누화에 영향을 미치는 배선 캐패시턴스를 줄이기 위해 금속간절연막(Inter Metal Dielectric; IMD)으로 저유전상수(low-k)를 갖는 절연막을 적용하는 다마신 공정이 개발되고 있다.The higher the integration, the more damaging the application of an insulating film with a low dielectric constant (low-k) as an Inter Metal Dielectric (IMD) to reduce the wiring capacitance affecting RC delay, AC power, and crosstalk. Is being developed.

일반적으로 다마신 공정은 절연막을 식각하여 트렌치를 형성하고, 트렌치에 배선막을 매립시키는 공정으로, 트렌치 하부에 비아(Via)가 정렬되는 자기정렬 듀얼 다마신 공정(Self-aligned dual damascene etching)이 주로 이용되고 있다.In general, the damascene process forms a trench by etching an insulating film and fills a wiring film in the trench, and a self-aligned dual damascene etching process in which vias are aligned under the trench is mainly used. It is used.

자기정렬 듀얼 다마신 공정은 절연막을 사진 및 식각으로 식각하여 트렌치(Trench)를 형성하고, 이 트렌치에 텅스텐(W), 알루미늄, 구리 등의 도전 물질을 채워 넣고 필요한 배선 이외의 도전 물질은 에치백(Etchback)이나 화학적기계적연마(Chemical Mechanical Polishing; CMP) 등의 기술을 이용하여 제거하므로써 처음에 형성한 트렌치 모양으로 배선을 형성하는 기술이다.In the self-aligned dual damascene process, the insulating film is etched by photo and etching to form a trench, and the trench is filled with a conductive material such as tungsten (W), aluminum, or copper, and the conductive material other than the necessary wiring is etched back. It is a technique for forming wiring in the trench shape first formed by removing using techniques such as etching or chemical mechanical polishing (CMP).

이러한 자기정렬 듀얼 다마신 기술은 주로 DRAM 등의 비트 라인(bit line) 또는 워드라인(Wordline), 금속배선 형성에 이용되며, 특히 다층 금속배선에서 상층 금속배선과 하층 금속배선을 접속시키기 위한 비아홀을 동시에 형성할 수 있을뿐만 아니라, 금속배선에 의해 발생하는 단차를 제거할 수 있으므로 후속 공정을 용이하게 하는 장점이 있다.The self-aligned dual damascene technology is mainly used for forming bit lines, word lines, and metal interconnections such as DRAMs. In particular, via holes for connecting upper metal interconnections and lower metal interconnections in multilayer metal interconnections are provided. Not only can it be formed at the same time, it is possible to eliminate the step caused by the metal wiring has the advantage of facilitating subsequent processes.

도 1a 내지 도 1e는 종래기술에 따른 자기정렬 듀얼 다마신 공정에 의한 다층 구리배선의 형성 방법을 도시한 공정 단면도이다.1A to 1E are cross-sectional views illustrating a method of forming a multilayer copper wiring by a self-aligned dual damascene process according to the prior art.

도 1a에 도시된 바와 같이, 소정 공정이 완료된 반도체기판(11)상에 하층 구리배선(12)을 형성한 후, 하층 구리배선(12)을 포함한 전면에 제1층간절연막(13)을 형성한다.As shown in FIG. 1A, after the lower copper wiring 12 is formed on the semiconductor substrate 11 on which the predetermined process is completed, the first interlayer insulating film 13 is formed on the entire surface including the lower copper wiring 12. .

계속해서, 하층 구리배선(12)의 표면이 드러날때까지 제1층간절연막(13)을 평탄화한 후, 전면에 제1질화막(14), 제2층간절연막(15), 제2질화막(16)을 형성한다.Subsequently, the first interlayer insulating film 13 is planarized until the surface of the lower copper wiring 12 is exposed, and then the first nitride film 14, the second interlayer insulating film 15, and the second nitride film 16 are disposed on the entire surface. To form.

다음으로, 제2질화막(16)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 비아홀 마스크(17)를 형성한 후, 비아홀 마스크(17)를 이용하여 제2질화막(16)을 식각한다. 이 때, 제2질화막(16)의 식각부분 즉 홀(16a)은 후에 형성될 비아홀의 폭과 동일하다.Next, after the photoresist is coated on the second nitride film 16 and patterned by exposure and development to form a via hole mask 17, the second nitride film 16 is etched using the via hole mask 17. At this time, the etching portion of the second nitride film 16, that is, the hole 16a, is equal to the width of the via hole to be formed later.

도 1b에 도시된 바와 같이, 비아홀마스크(17)를 제거한 후, 홀(16a)이 형성된 제2질화막(16)을 포함한 전면에 제3층간절연막(18), 제3질화막(19)을 차례로 형 성한다.As shown in FIG. 1B, after the via hole mask 17 is removed, the third interlayer insulating film 18 and the third nitride film 19 are sequentially formed on the entire surface including the second nitride film 16 on which the holes 16a are formed. Sung.

다음으로, 제3질화막(19)상에 감광막을 다시 도포하고 노광 및 현상으로 패터닝하여 트렌치 마스크(20)를 형성한다. 이 때, 트렌치 마스크(20)는 전술한 비아홀 마스크(17)보다 선폭이 더 크다.Next, the photoresist film is again coated on the third nitride film 19 and patterned by exposure and development to form the trench mask 20. At this time, the trench mask 20 has a larger line width than the above-described via hole mask 17.

다음으로, 트렌치 마스크(20)를 식각마스크로 하여 제3질화막(19)을 먼저 식각하고 연속해서 제3층간절연막(18)을 식각하여 후속 상층 구리배선의 라인(line)을 위한 트렌치(21)를 형성한다. 이때, 제3층간절연막(18) 식각시 제2질화막(16)에서 식각이 멈추고, 제2질화막(16)의 홀(16a)을 통해 제2층간절연막(15)이 식각됨에 따라 트렌치(21)가 형성됨과 동시에 비아홀(22)이 형성된다.Next, the third nitride film 19 is etched first using the trench mask 20 as an etch mask, and the third interlayer insulating film 18 is subsequently etched to continuously trench 21 for a line of the upper upper copper wiring. To form. In this case, when the third interlayer dielectric layer 18 is etched, the etching stops in the second nitride layer 16 and the second interlayer dielectric layer 15 is etched through the hole 16a of the second nitride layer 16. Is formed and via holes 22 are formed.

그리고, 비아홀(22) 형성시 제2층간절연막(15)의 식각은 제1질화막(14)에서 정지한다.When the via hole 22 is formed, the etching of the second interlayer insulating layer 15 stops at the first nitride layer 14.

결국, 트렌치(21) 및 비아홀(22) 형성시 제2질화막(16)과 제1질화막(14)이 노출되고, 이와 같이 노출된 질화막들은 하층 구리배선(12)을 통전시키기 위해서는 제거되어야 한다.As a result, when the trench 21 and the via hole 22 are formed, the second nitride film 16 and the first nitride film 14 are exposed, and the nitride films thus exposed must be removed to energize the lower copper wiring 12.

이를 도 1c에 도시하고 있는데, 트렌치 마스크(20)를 남겨둔 상태에서 노출된 제2질화막(16)과 제1질화막(14)을 플라즈마 식각하여 하층 구리배선(12)을 노출시킨다.This is illustrated in FIG. 1C, in which the exposed second nitride film 16 and the first nitride film 14 are plasma-etched while the trench mask 20 is left to expose the lower copper wiring 12.

이와 같은 하층 구리배선(12)의 통전을 위한 제1질화막(14)의 플라즈마 식각시 노출되는 하층 구리배선(12)도 소정 부분 식각된다. 즉, 미량의 구리원자(23)가 비아홀의 측벽에 스퍼터되어 재증착(redeposition)되는 현상이 발생된다. The lower copper wiring 12 exposed during plasma etching of the first nitride film 14 for energizing the lower copper wiring 12 is also partially etched. That is, a phenomenon in which a small amount of copper atoms 23 are sputtered on the sidewalls of the via holes and redeposited.                         

다음으로, 도 1d에 도시된 바와 같이, 트렌치 마스크(20)를 제거하는데, 트렌치마스크(20)가 통상의 감광막을 이용하므로 감광막 스트립(strip) 공정에 의해 제거된다.Next, as shown in FIG. 1D, the trench mask 20 is removed, and the trench mask 20 is removed by a photoresist strip process because a conventional photoresist film is used.

그리고, 감광막 스트립공정후 부산물들을 제거하기 위해 세정(cleaning) 공정을 실시하는데, 통상적으로 알려진 EKC, ACT, R502 등의 솔벤트 용액을 이용한다. In addition, a cleaning process is performed to remove by-products after the photosensitive film strip process, and solvent solutions such as EKC, ACT, and R502 are commonly used.

다음으로, 도 1e에 도시된 바와 같이, 전면에 구리막을 증착하고 제3층간절연막(18)의 표면이 노출될때까지 화학적기계적연마(CMP)를 실시하여 트렌치(21) 및 비아홀(22)에 매립되는 상층 구리배선(24)을 형성한다. 여기서, 상층 구리배선(24) 형성시 하층 구리배선(12)과의 접속을 위한 비아(24a)가 동시에 형성된다.Next, as shown in FIG. 1E, a copper film is deposited on the entire surface, and chemical mechanical polishing (CMP) is performed until the surface of the third interlayer insulating film 18 is exposed, and then embedded in the trench 21 and the via hole 22. An upper copper wiring 24 is formed. Here, when the upper copper wiring 24 is formed, vias 24a for connection with the lower copper wiring 12 are simultaneously formed.

상술한 종래기술에서는 질화막을 식각정지막으로 이용하고, 층간절연막으로 산화막을 이용하고, 하층 구리배선(12)의 통전을 위한 제1질화막(14)의 플라즈마 식각시 노출되는 하층 구리배선(12)도 소정 부분 식각되어 미량의 구리원자(23)가 비아홀(22)의 측벽에 재증착되는 현상이 발생된다.In the above-described prior art, the nitride copper film is used as an etch stop film, the oxide film is used as an interlayer insulating film, and the lower copper wiring 12 exposed during plasma etching of the first nitride film 14 for energizing the lower copper wiring 12. In addition, a predetermined portion is etched to cause a small amount of copper atoms 23 to be redeposited on the sidewalls of the via holes 22.

결국, 도 1d에 도시된 것처럼, 재증착된 구리원자(23)는 감광막 스트립후 실시하는 후속 솔벤트 등을 이용한 세정시에 제거되기 전 비아홀(22)이 형성된 제2층간절연막(15)으로 확산되어 소자의 절연특성을 열화시키는 현상이 발생되는 문제점이 있다. As a result, as shown in FIG. 1D, the redeposited copper atoms 23 are diffused into the second interlayer insulating film 15 having the via holes 22 formed therein before being removed at the time of cleaning using a subsequent solvent or the like after the photosensitive film strip. There is a problem that a phenomenon occurs that degrades the insulation characteristics of the device.

통상적으로 구리의 확산속도는 산화막(특히 SiO2)내에서 매우 빠른 것으로 알려져 있다.
Typically, the diffusion rate of copper is known to be very fast in oxide films (particularly SiO 2 ).

본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 비아홀의 측벽에 재증착되는 구리원자의 후속 세정공정시 층간절연막으로의 확산에 따른 소자 특성 저하를 방지하는데 적합한 다층 구리배선의 형성 방법을 제공하는데 그 목적이 있다.
The present invention has been made to solve the problems of the prior art, a method of forming a multilayer copper wiring suitable for preventing the deterioration of device characteristics due to diffusion into the interlayer insulating film during the subsequent cleaning process of the copper atom redeposited on the sidewall of the via hole. The purpose is to provide.

상기 목적을 달성하기 위한 본 발명의 다층 구리배선의 형성 방법은 제1구리배선 상에 실리콘카바이드막, 제1절연막, 제1질화막을 차례로 형성하는 단계; 상기 제1질화막을 선택적으로 식각하여 홀을 형성하는 단계; 상기 홀이 형성된 상기 제1질화막 상에 제2절연막, 제2질화막을 형성하는 단계; 트렌치 마스크를 이용하여 상기 제2질화막을 식각하고, 상기 제1질화막에서 식각이 정지하도록 상기 제2절연막을 식각하여 상기 홀보다 큰 선폭을 갖는 트렌치를 형성하는 단계; 상기 트렌치 아래에서 상기 홀에 의해 노출된 제1절연막을 식각하여 비아홀을 형성하면서 상기 비아홀의 측벽에 폴리머를 형성하는 단계; 상기 트렌치 아래의 제1질화막과 상기 비아홀 형성후 노출된 실리콘카바이드막을 식각하여 상기 제1구리배선을 노출시키는 단계; 상기 트렌치마스크를 제거하는 단계; 세정공정을 진행하여 상기 폴리머를 제거하는 단계; 및 상기 비아홀에 비아를 형성함과 동시에 상기 트렌치에 제2구리배선을 형성하는 단계를 포함하는 것을 특징으로 한다.Method for forming a multi-layer copper wiring of the present invention for achieving the above object comprises the steps of forming a silicon carbide film, a first insulating film, a first nitride film in order on the first copper wiring; Selectively etching the first nitride film to form a hole; Forming a second insulating film and a second nitride film on the first nitride film on which the hole is formed; Etching the second nitride layer by using a trench mask, and etching the second insulating layer to stop the etching in the first nitride layer to form a trench having a line width larger than that of the hole; Forming a polymer on a sidewall of the via hole while forming a via hole by etching the first insulating layer exposed by the hole under the trench; Etching the first silicon nitride film under the trench and the silicon carbide film exposed after the via hole is formed to expose the first copper wiring; Removing the trench mask; Performing a cleaning process to remove the polymer; And forming a second copper wiring in the trench at the same time as forming a via in the via hole.

바람직하게, 상기 비아홀을 형성하는 단계는, 불소계 플라즈마를 식각가스로 이용함을 특징으로 하며, 불소계 플라즈마는 CF4, C4F8, C2F6, CO 및 Ar의 기체를 혼용하여 사용하는 것을 특징으로 한다.Preferably, the forming of the via hole may be performed by using a fluorine-based plasma as an etching gas, and the fluorine-based plasma may be a mixture of gases of CF 4 , C 4 F 8 , C 2 F 6 , CO, and Ar. It features.

또한, 본 발명의 다층 구리배선의 형성 방법은 제1구리배선 상에 실리콘카바이드막, 실리콘질화막, 제1절연막, 제1질화막을 차례로 형성하는 단계; 상기 제1질화막을 선택적으로 식각하여 홀을 형성하는 단계; 상기 홀이 형성된 상기 제1질화막 상에 제2절연막, 제2질화막을 형성하는 단계; 트렌치 마스크를 이용하여 상기 제2질화막을 식각하고, 상기 제1질화막에서 식각이 정지하도록 상기 제2절연막을 식각하여 상기 홀보다 큰 선폭을 갖는 트렌치를 형성하는 단계; 상기 트렌치 아래에서 상기 홀에 의해 노출된 제1절연막을 식각하여 비아홀을 형성하는 단계; 상기 제1질화막과 상기 비아홀 아래의 실리콘질화막을 식각하여 상기 비아홀의 측벽에 폴리머를 형성하는 단계; 상기 실리콘카바이드막을 식각하여 상기 제1구리배선을 노출시키는 단계; 상기 트렌치마스크를 제거하는 단계; 세정공정을 진행하여 상기 폴리머를 제거하는 단계; 및 상기 비아홀에 비아를 형성함과 동시에 상기 트렌치에 제2구리배선을 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, the method of forming a multilayer copper wiring of the present invention comprises the steps of: forming a silicon carbide film, a silicon nitride film, a first insulating film, a first nitride film on the first copper wiring in order; Selectively etching the first nitride film to form a hole; Forming a second insulating film and a second nitride film on the first nitride film on which the hole is formed; Etching the second nitride layer by using a trench mask, and etching the second insulating layer to stop the etching in the first nitride layer to form a trench having a line width larger than that of the hole; Forming a via hole by etching the first insulating layer exposed by the hole under the trench; Etching the first nitride film and the silicon nitride film under the via hole to form a polymer on sidewalls of the via hole; Etching the silicon carbide film to expose the first copper wiring; Removing the trench mask; Performing a cleaning process to remove the polymer; And forming a second copper wiring in the trench at the same time as forming a via in the via hole.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 2a 내지 도 2e는 본 발명의 제1실시예에 따른 자기정렬 듀얼 다마신 공정에 의한 다층 구리배선의 형성 방법을 도시한 공정 단면도이다.2A to 2E are cross-sectional views illustrating a method of forming a multilayer copper wiring by a self-aligning dual damascene process according to a first embodiment of the present invention.

도 2a에 도시된 바와 같이, 소정 공정이 완료된 반도체기판(31)상에 하층 구리배선(32)을 형성한 후, 하층 구리배선(32)을 포함한 전면에 제1층간절연막(33)을 형성한다. As shown in FIG. 2A, after the lower copper wiring 32 is formed on the semiconductor substrate 31 having a predetermined process, the first interlayer insulating film 33 is formed on the entire surface including the lower copper wiring 32. .                     

계속해서, 하층 구리배선(32)의 표면이 드러날때까지 제1층간절연막(33)을 평탄화한 후, 전면에 실리콘카바이드(Silicon carbide: SiC)막(34), 제2층간절연막 (35), 제1질화막(36)을 형성한다.Subsequently, the first interlayer insulating film 33 is planarized until the surface of the lower layer copper wiring 32 is exposed, and then a silicon carbide (SiC) film 34, a second interlayer insulating film 35, The first nitride film 36 is formed.

여기서, 실리콘카바이드막(34)은 200Å∼2000Å의 두께로 형성되며, 제1층간절연막(33) 및 제2층간절연막(35)은 SOG, PE-산화막, TEOS, HDP-산화막 및 저유전율막중에서 선택된 하나를 이용하고, 그 두께는 3000Å∼30000Å이다.Here, the silicon carbide film 34 is formed to have a thickness of 200 to 2000 microseconds, and the first interlayer insulating film 33 and the second interlayer insulating film 35 are formed of SOG, PE-oxide film, TEOS, HDP-oxide film and low dielectric constant film. Using the selected one, the thickness is 3000 kPa to 30000 kPa.

그리고, 제1질화막(36)은 500Å∼2000Å 두께로 형성된다.The first nitride film 36 is formed to a thickness of 500 kPa to 2000 kPa.

다음으로, 제1질화막(36)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 비아홀 마스크(37)를 형성한 후, 비아홀 마스크(37)를 이용하여 제1질화막(36)을 식각한다. 이 때, 제1질화막(36)의 식각부분 즉 홀(36a)은 후에 형성될 비아홀의 폭과 동일하다.Next, after the photoresist film is coated on the first nitride film 36 and patterned by exposure and development to form the via hole mask 37, the first nitride film 36 is etched using the via hole mask 37. At this time, the etching portion of the first nitride layer 36, that is, the hole 36a, is equal to the width of the via hole to be formed later.

도 2b에 도시된 바와 같이, 비아홀마스크(37)를 제거한 후, 홀(36a)이 형성된 제1질화막(36)을 포함한 전면에 제3층간절연막(38), 제2질화막(39)을 차례로 형성한다.As shown in FIG. 2B, after the via hole mask 37 is removed, the third interlayer insulating film 38 and the second nitride film 39 are sequentially formed on the entire surface including the first nitride film 36 on which the holes 36a are formed. do.

여기서, 제2질화막(39)은 500Å∼2000Å 두께로 형성되고, 제3층간절연막(38)은 제1 및 제2층간절연막(33,35)과 동일하게 SOG, PE-산화막, TEOS, HDP-산화막 및 저유전율막중에서 선택된 하나를 이용하고 그 두께는 3000Å∼30000Å이다.In this case, the second nitride film 39 is formed to have a thickness of 500 kPa to 2000 kPa, and the third interlayer insulating film 38 is formed of SOG, PE-oxide, TEOS, and HDP- in the same manner as the first and second interlayer insulating films 33 and 35. One selected from an oxide film and a low dielectric constant film is used, and its thickness is 3000 kPa to 30000 kPa.

다음으로, 제2질화막(39)상에 감광막을 다시 도포하고 노광 및 현상으로 패터닝하여 트렌치 마스크(40)를 형성한다. 이 때, 트렌치 마스크(40)는 전술한 비아 홀 마스크(37)보더 선폭이 더 크다.Next, the photoresist film is applied again on the second nitride film 39 and patterned by exposure and development to form the trench mask 40. At this time, the trench mask 40 has a larger line border than the above-described via hole mask 37.

다음으로, 트렌치 마스크(40)를 식각마스크로 하여 제2질화막(39)을 먼저 식각하고 연속해서 제3층간절연막(38)을 식각하여 트렌치(41)를 형성한다. 이때, 제3층간절연막(38) 식각시 제1질화막(36)에서 식각이 멈추고, 제1질화막(36)의 홀(36a)을 통해 제2층간절연막(35)이 식각됨에 따라 트렌치(41)가 형성됨과 동시에 비아홀(42)이 형성된다.Next, the second nitride film 39 is etched first using the trench mask 40 as an etch mask, and the third interlayer insulating film 38 is subsequently etched to form the trench 41. At this time, when the third interlayer insulating layer 38 is etched, the etching stops in the first nitride layer 36 and the second interlayer insulating layer 35 is etched through the hole 36a of the first nitride layer 36. And via holes 42 are formed at the same time.

이러한 비아홀(42) 형성시 제2층간절연막(35)의 식각이 실리콘카바이드막(34)에서 정지하며, 이 때, 식각가스와 실리콘카바이드막(34)이 반응하여 비아홀(42)의 측벽에 SiF계 폴리머(43)가 형성된다.When the via hole 42 is formed, the etching of the second interlayer insulating film 35 stops at the silicon carbide film 34. At this time, the etching gas and the silicon carbide film 34 react to form SiF on the sidewall of the via hole 42. System polymer 43 is formed.

상술한 것처럼 SiF계 폴리머(43)를 비아홀(42)의 측벽에 형성하기 위해서는 식각가스로서 불소(F)계 플라즈마를 이용하며, 불소계 플라즈마를 이용하는 경우 CF4, C4F8, C2F6, CO, Ar의 기체를 혼용 또는 단독으로 사용한다.As described above, in order to form the SiF polymer 43 on the sidewalls of the via hole 42, a fluorine (F) plasma is used as an etching gas, and in the case of using the fluorine plasma, CF 4 , C 4 F 8 , C 2 F 6 Gases of CO, Ar and Ar may be used in combination or alone.

결국, 트렌치(41)과 비아홀(42)을 동시에 형성할 때 제1질화막(36)과 실리콘카바이드막(34)이 노출되고, 노출된 실리콘카바이드막(34)은 하층 구리배선(32)을 통전시키기 위해서는 제거되어야 한다.As a result, when the trench 41 and the via hole 42 are simultaneously formed, the first nitride film 36 and the silicon carbide film 34 are exposed, and the exposed silicon carbide film 34 conducts the lower copper wiring 32. To be removed.

이를 도 2c에 도시하고 있는데, 트렌치 마스크(40)를 남겨둔 상태에서 노출된 제1질화막(36)과 실리콘카바이드막(34)를 플라즈마 식각하여 하층 구리배선(32)을 노출시킨다.In FIG. 2C, the first copper nitride layer 36 and the silicon carbide layer 34 are plasma-etched while the trench mask 40 is left to expose the lower copper interconnect 32.

이 때, 실리콘카바이드막(34)의 플라즈마 식각시 하층 구리배선(32)이 노출 됨에 따라 종래와 동일하게 미량의 구리원자가 비아홀(42)의 측벽에 스퍼터되어 재증착되는 현상이 발생된다. 도면부호 '44'는 재증착된 구리원자를 나타낸다.At this time, as the lower copper wiring 32 is exposed during the plasma etching of the silicon carbide film 34, the same amount of copper atoms are sputtered on the sidewall of the via hole 42 and redeposited. Reference numeral 44 denotes the copper atom redeposited.

다음으로, 도 2d에 도시된 바와 같이, 트렌치 마스크(40)를 제거하는데, 트렌치마스크(40)가 통상의 감광막을 이용하므로 감광막 스트립 공정에 의해 제거된다.Next, as shown in FIG. 2D, the trench mask 40 is removed, and the trench mask 40 is removed by a photoresist strip process because a conventional photoresist film is used.

그리고, 감광막 스트립공정후 부산물들을 제거하기 위해 세정 공정을 실시하는데, 통상적으로 알려진 EKC, ACT, R502 등의 솔벤트 용액을 이용한다. 이때, SiF계 폴리머(43)도 동시에 제거된다.In addition, a cleaning process is performed to remove the by-products after the photoresist strip process, and a solvent solution such as EKC, ACT, and R502, which is known in general, is used. At this time, the SiF polymer 43 is also removed at the same time.

상술한 세정 공정시에 비아홀(42) 형성시 식각가스와 실리콘카바이드막(34)의 반응에 의해 비아홀(42)의 측벽에 미리 SiF계 폴리머(43)가 형성되어 있으므로 재증착된 구리원자(44)가 제거되기전 주로 산화막인 제2층간절연막(35)으로 확산되는 것을 방지하고, 아울러 재증착된 구리원자(44)는 세정공정시 SiF계 폴리머(43)와 함께 제거된다.Since the SiF-based polymer 43 is formed on the sidewall of the via hole 42 by the reaction of the etching gas and the silicon carbide film 34 when the via hole 42 is formed in the above-described cleaning process, the redeposited copper atoms 44 ) Is prevented from being diffused into the second interlayer insulating film 35, which is mainly an oxide film, and the redeposited copper atoms 44 are removed together with the SiF-based polymer 43 during the cleaning process.

다음으로, 도 2e에 도시된 바와 같이, 전면에 구리막을 증착하고 제3층간절연막(38)의 표면이 노출될때까지 화학적기계적연마(CMP)를 실시하여 트렌치(41) 및 비아홀(42)에 매립되는 상층 구리배선(45)을 형성한다. 여기서, 상층 구리배선(45) 형성시 하층 구리배선(32)과의 접속을 위한 비아(45a)가 동시에 형성된다.Next, as shown in FIG. 2E, a copper film is deposited on the entire surface, and chemical mechanical polishing (CMP) is performed until the surface of the third interlayer insulating film 38 is exposed to be buried in the trench 41 and the via hole 42. An upper copper wiring 45 is formed. Here, when the upper copper wiring 45 is formed, vias 45a for connection with the lower copper wiring 32 are simultaneously formed.

한편, 구리배선(45)을 위한 구리막은 화학기상증착법(CVD), 무전해법(Electroless), 물리기상증착법(PVD)중에서 선택된 하나의 증착법으로 증착되고, 그 증착두께는 1000Å∼5000Å이다. On the other hand, the copper film for the copper wiring 45 is deposited by one vapor deposition method selected from chemical vapor deposition (CVD), electroless deposition, and physical vapor deposition (PVD), and its deposition thickness is 1000 kPa to 5000 kPa.                     

도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 자기정렬 듀얼 다마신 공정에 의한 다층 구리배선의 형성 방법을 도시한 공정 단면도이다.3A to 3E are cross-sectional views illustrating a method of forming a multilayer copper wiring by the self-aligned dual damascene process according to the second embodiment of the present invention.

도 3a에 도시된 바와 같이, 소정 공정이 완료된 반도체기판(31)상에 하층 구리배선(32)을 형성한 후, 하층 구리배선(32)을 포함한 전면에 제1층간절연막(33)을 형성한다.As shown in FIG. 3A, after the lower copper wiring 32 is formed on the semiconductor substrate 31 on which the predetermined process is completed, the first interlayer insulating film 33 is formed on the entire surface including the lower copper wiring 32. .

계속해서, 하층 구리배선(32)의 표면이 드러날때까지 제1층간절연막(33)을 평탄화한 후, 전면에 실리콘카바이드막(SiC)(34a)과 실리콘질화막(SiN)(34b)의 순서로 적층한 식각정지막, 제2층간절연막(35), 제1질화막(36)을 차례로 형성한다.Subsequently, the first interlayer insulating film 33 is planarized until the surface of the lower layer copper wiring 32 is exposed, and then the silicon carbide film (SiC) 34a and the silicon nitride film (SiN) 34b are disposed on the entire surface. The laminated etch stop film, the second interlayer insulating film 35, and the first nitride film 36 are formed in this order.

여기서, 실리콘카바이드막(34a)은 200Å∼2000Å의 두께로 형성되며, 제1층간절연막(33) 및 제2층간절연막(35)은 SOG, PE-산화막, TEOS, HDP-산화막 및 저유전율막중에서 선택된 하나를 이용하고, 그 두께는 3000Å∼30000Å이다.Here, the silicon carbide film 34a is formed to have a thickness of 200 k? To 2000 k ?, and the first interlayer insulating film 33 and the second interlayer insulating film 35 are formed of SOG, PE-oxide film, TEOS, HDP-oxide film, and low dielectric constant film. Using the selected one, the thickness is 3000 kPa to 30000 kPa.

그리고, 제1질화막(36)과 실리콘질화막(34b)은 500Å∼2000Å 두께로 형성된다.The first nitride film 36 and the silicon nitride film 34b are formed to have a thickness of 500 kPa to 2000 kPa.

다음으로, 제1질화막(36)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 비아홀 마스크(37)를 형성한 후, 비아홀 마스크(37)를 이용하여 제1질화막(36)을 식각한다. 이 때, 제1질화막(36)의 식각부분 즉 홀(36a)은 후에 형성될 비아홀의 폭과 동일하다.Next, after the photoresist film is coated on the first nitride film 36 and patterned by exposure and development to form the via hole mask 37, the first nitride film 36 is etched using the via hole mask 37. At this time, the etching portion of the first nitride layer 36, that is, the hole 36a, is equal to the width of the via hole to be formed later.

도 3b에 도시된 바와 같이, 비아홀마스크(37)를 제거한 후, 홀(36a)이 형성된 제1질화막(36)을 포함한 전면에 제3층간절연막(38), 제2질화막(39)을 차례로 형성한다. As shown in FIG. 3B, after the via hole mask 37 is removed, the third interlayer insulating film 38 and the second nitride film 39 are sequentially formed on the entire surface including the first nitride film 36 on which the holes 36a are formed. do.                     

여기서, 제2질화막(39)은 500Å∼2000Å 두께로 형성되고, 제3층간절연막(38)은 제1 및 제2층간절연막(33,35)과 동일하게 SOG, PE-산화막, TEOS, HDP-산화막 및 저유전율막중에서 선택된 하나를 이용하고 그 두께는 3000Å∼30000Å이다.In this case, the second nitride film 39 is formed to have a thickness of 500 kPa to 2000 kPa, and the third interlayer insulating film 38 is formed of SOG, PE-oxide, TEOS, and HDP- in the same manner as the first and second interlayer insulating films 33 and 35. One selected from an oxide film and a low dielectric constant film is used, and its thickness is 3000 kPa to 30000 kPa.

다음으로, 제2질화막(39)상에 감광막을 다시 도포하고 노광 및 현상으로 패터닝하여 트렌치 마스크(40)를 형성한다. 이 때, 트렌치 마스크(40)는 전술한 비아홀 마스크(37)보더 선폭이 더 크다.Next, the photoresist film is applied again on the second nitride film 39 and patterned by exposure and development to form the trench mask 40. At this time, the trench mask 40 has a larger line width than the above-mentioned via hole mask 37.

다음으로, 트렌치 마스크(40)를 식각마스크로 하여 제2질화막(39)을 먼저 식각하고 연속해서 제3층간절연막(38)을 식각하여 트렌치(41)를 형성한다. 이때, 제3층간절연막(38) 식각시 제1질화막(36)에서 식각이 멈추고, 제1질화막(36)의 홀(36a)을 통해 제2층간절연막(35)이 식각됨에 따라 트렌치(41)가 형성됨과 동시에 비아홀(42)이 형성된다.Next, the second nitride film 39 is etched first using the trench mask 40 as an etch mask, and the third interlayer insulating film 38 is subsequently etched to form the trench 41. At this time, when the third interlayer insulating layer 38 is etched, the etching stops in the first nitride layer 36 and the second interlayer insulating layer 35 is etched through the hole 36a of the first nitride layer 36. And via holes 42 are formed at the same time.

이러한 비아홀(42) 형성시 제2층간절연막(35)의 식각이 실리콘질화막(34b)에서 정지한다.When the via hole 42 is formed, the etching of the second interlayer insulating layer 35 stops at the silicon nitride layer 34b.

결국, 트렌치(41)과 비아홀(42)을 동시에 형성할 때 제1질화막(36)과 실리콘질화막(34b)이 노출되고, 노출된 실리콘질화막(34b)과 그 하부의 실리콘카바이드막(34a)은 하층 구리배선(32)을 통전시키기 위해서는 제거되어야 한다.As a result, when the trench 41 and the via hole 42 are simultaneously formed, the first nitride film 36 and the silicon nitride film 34b are exposed, and the exposed silicon nitride film 34b and the lower silicon carbide film 34a are exposed. In order to energize the lower copper wiring 32, it must be removed.

이를 도 3c에 도시하고 있는데, 트렌치 마스크(40)를 남겨둔 상태에서 노출된 제1질화막(36), 실리콘질화막(34b) 및 실리콘카바이드막(34a)을 플라즈마 식각 하여 하층 구리배선(32)을 노출시킨다.This is illustrated in FIG. 3C, wherein the exposed first copper layer 36, the silicon nitride layer 34b, and the silicon carbide layer 34a are plasma-etched while the trench mask 40 is left to expose the lower copper wiring 32. Let's do it.

이 때, 실리콘질화막(34b) 식각후 노출되는 실리콘카바이드막(34a)이 식각가스와 반응하여 비아홀(42)의 측벽에 SiF계 폴리머(43)를 형성시킨다.At this time, the silicon carbide film 34a exposed after etching the silicon nitride film 34b reacts with the etching gas to form the SiF-based polymer 43 on the sidewall of the via hole 42.

상술한 것처럼 SiF계 폴리머(43)를 비아홀(42)의 측벽에 형성하기 위해서는 식각가스로서 불소(F)계 플라즈마를 이용하며, 불소계 플라즈마를 이용하는 경우 CF4, C4F8, C2F6, CO, Ar의 기체를 혼용 또는 단독으로 사용한다.As described above, in order to form the SiF polymer 43 on the sidewalls of the via hole 42, a fluorine (F) plasma is used as an etching gas, and in the case of using the fluorine plasma, CF 4 , C 4 F 8 , C 2 F 6 Gases of CO, Ar and Ar may be used in combination or alone.

한편, 실리콘카바이드막(34a)의 플라즈마 식각시 하층 구리배선(32)이 노출됨에 따라 종래와 동일하게 미량의 구리원자가 비아홀(42)의 측벽에 스퍼터되어 재증착되는 현상이 발생된다. 도면부호 '44'는 재증착된 구리원자를 나타내며, 재증착된 구리원자(44)는 상세하게는 SiF계 폴리머(43)의 표면에 형성된다.Meanwhile, as the lower copper wiring 32 is exposed during the plasma etching of the silicon carbide film 34a, a small amount of copper atoms are sputtered on the sidewalls of the via holes 42 and redeposited, as in the related art. Reference numeral '44' denotes a redeposited copper atom, and the redeposited copper atom 44 is formed on the surface of the SiF-based polymer 43 in detail.

다음으로, 도 3d에 도시된 바와 같이, 트렌치 마스크(40)를 제거하는데, 트렌치마스크(40)가 통상의 감광막을 이용하므로 감광막 스트립 공정에 의해 제거된다.Next, as shown in FIG. 3D, the trench mask 40 is removed, and the trench mask 40 is removed by a photoresist strip process because a conventional photoresist film is used.

그리고, 감광막 스트립공정후 부산물들을 제거하기 위해 세정 공정을 실시하는데, 통상적으로 알려진 EKC, ACT, R502 등의 솔벤트 용액을 이용한다. 이때, SiF계 폴리머(43)도 동시에 제거된다.In addition, a cleaning process is performed to remove the by-products after the photoresist strip process, and a solvent solution such as EKC, ACT, and R502, which is known in general, is used. At this time, the SiF polymer 43 is also removed at the same time.

상술한 세정 공정시에 하층 구리배선(32)을 노출시키기 위한 플라즈마 식각시, 실리콘질화막(34b)의 식각시 노출되는 실리콘카바이드막(34a)이 식각가스와 반응하여 비아홀(42)의 측벽에 미리 SiF계 폴리머(43)를 형성시키므로 재증착된 구리 원자(44)가 제2층간절연막(35)으로 확산되는 것을 방지한다.During the plasma etching to expose the lower copper wiring 32 in the above-described cleaning process, the silicon carbide film 34a exposed during the etching of the silicon nitride film 34b reacts with the etching gas in advance to the sidewalls of the via hole 42. Since the SiF-based polymer 43 is formed, redeposited copper atoms 44 are prevented from diffusing into the second interlayer insulating film 35.

아울러 재증착된 구리원자(44)는 세정공정시 SiF계 폴리머(43)와 함께 제거된다.In addition, the redeposited copper atoms 44 are removed together with the SiF-based polymer 43 during the cleaning process.

다음으로, 도 3e에 도시된 바와 같이, 전면에 구리막을 증착하고 제3층간절연막(38)의 표면이 노출될때까지 화학적기계적연마(CMP)를 실시하여 트렌치(41) 및 비아홀(42)에 매립되는 상층 구리배선(45)을 형성한다. 여기서, 상층 구리배선(45) 형성시 하층 구리배선(32)과의 접속을 위한 비아(45a)가 동시에 형성된다.Next, as shown in FIG. 3E, a copper film is deposited on the entire surface, and chemical mechanical polishing (CMP) is performed until the surface of the third interlayer insulating film 38 is exposed to be buried in the trench 41 and the via hole 42. An upper copper wiring 45 is formed. Here, when the upper copper wiring 45 is formed, vias 45a for connection with the lower copper wiring 32 are simultaneously formed.

한편, 구리배선(45)을 위한 구리막은 화학기상증착법(CVD), 무전해법(Electroless), 물리기상증착법(PVD)중에서 선택된 하나의 증착법으로 증착되고, 그 증착두께는 1000Å∼5000Å이다.On the other hand, the copper film for the copper wiring 45 is deposited by one vapor deposition method selected from chemical vapor deposition (CVD), electroless deposition, and physical vapor deposition (PVD), and its deposition thickness is 1000 kPa to 5000 kPa.

상술한 제1 및 제2실시예에서는 구리배선의 예를 들었으나, 구리외에 알루미늄을 이용한 다층 금속배선 공정에도 적용 가능하다.In the above-described first and second embodiments, examples of copper wiring have been exemplified, but the present invention can also be applied to a multilayer metal wiring process using aluminum in addition to copper.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 재증착된 구리원자가 층간절연막으로 확산되는 것을 방지하므로 구리배선의 신뢰성 및 수율을 증대시킬 수 있는 효과가 있다.As described above, the present invention prevents redeposited copper atoms from diffusing into the interlayer insulating film, thereby increasing the reliability and yield of copper wiring.

Claims (9)

제1구리배선 상에 실리콘카바이드막, 제1절연막, 제1질화막을 차례로 형성하는 단계;Sequentially forming a silicon carbide film, a first insulating film, and a first nitride film on the first copper wiring; 상기 제1질화막을 선택적으로 식각하여 홀을 형성하는 단계;Selectively etching the first nitride film to form a hole; 상기 홀이 형성된 상기 제1질화막 상에 제2절연막, 제2질화막을 형성하는 단계;Forming a second insulating film and a second nitride film on the first nitride film on which the hole is formed; 트렌치 마스크를 이용하여 상기 제2질화막을 식각하고, 상기 제1질화막에서 식각이 정지하도록 상기 제2절연막을 식각하여 상기 홀보다 큰 선폭을 갖는 트렌치를 형성하는 단계;Etching the second nitride layer by using a trench mask, and etching the second insulating layer to stop the etching in the first nitride layer to form a trench having a line width larger than that of the hole; 상기 트렌치 아래에서 상기 홀에 의해 노출된 제1절연막을 식각하여 비아홀을 형성하면서 상기 비아홀의 측벽에 폴리머를 형성하는 단계; Forming a polymer on a sidewall of the via hole while forming a via hole by etching the first insulating layer exposed by the hole under the trench; 상기 트렌치 아래의 제1질화막과 상기 비아홀 형성후 노출된 실리콘카바이드막을 식각하여 상기 제1구리배선을 노출시키는 단계; Etching the first silicon nitride film under the trench and the silicon carbide film exposed after the via hole is formed to expose the first copper wiring; 상기 트렌치마스크를 제거하는 단계;Removing the trench mask; 세정공정을 진행하여 상기 폴리머를 제거하는 단계; 및Performing a cleaning process to remove the polymer; And 상기 비아홀에 비아를 형성함과 동시에 상기 트렌치에 제2구리배선을 형성하는 단계Forming a via in the via hole and forming a second copper wiring in the trench 를 포함하는 다층 구리배선의 형성 방법.Formation method of a multilayer copper wiring comprising a. 제1항에 있어서,The method of claim 1, 상기 폴리머를 형성하는 단계는,Forming the polymer, 불소계 플라즈마를 식각가스로 이용하는 다층 구리배선의 형성 방법.A method of forming a multilayer copper wiring using fluorine-based plasma as an etching gas. 제2항에 있어서,The method of claim 2, 상기 불소계 플라즈마는 CF4, C4F8, C2F6, CO 및 Ar의 기체를 혼용하여 사용하는 것을 특징으로 하는 다층 구리배선의 형성 방법.The fluorine-based plasma is a method of forming a multi-layer copper wiring, characterized in that a mixture of CF 4 , C 4 F 8 , C 2 F 6 , CO and Ar gas. 제1항에 있어서,The method of claim 1, 상기 실리콘카바이드막은 200Å∼2000Å의 두께로 형성됨을 특징으로 하는 다층 구리배선의 형성 방법.And the silicon carbide film is formed to a thickness of 200 kPa to 2000 kPa. 제1구리배선 상에 실리콘카바이드막, 실리콘질화막, 제1절연막, 제1질화막을 차례로 형성하는 단계;Sequentially forming a silicon carbide film, a silicon nitride film, a first insulating film, and a first nitride film on the first copper wiring; 상기 제1질화막을 선택적으로 식각하여 홀을 형성하는 단계;Selectively etching the first nitride film to form a hole; 상기 홀이 형성된 상기 제1질화막 상에 제2절연막, 제2질화막을 형성하는 단계;Forming a second insulating film and a second nitride film on the first nitride film on which the hole is formed; 트렌치 마스크를 이용하여 상기 제2질화막을 식각하고, 상기 제1질화막에서 식각이 정지하도록 상기 제2절연막을 식각하여 상기 홀보다 큰 선폭을 갖는 트렌치를 형성하는 단계;Etching the second nitride layer by using a trench mask, and etching the second insulating layer to stop the etching in the first nitride layer to form a trench having a line width larger than that of the hole; 상기 트렌치 아래에서 상기 홀에 의해 노출된 제1절연막을 식각하여 비아홀을 형성하는 단계;Forming a via hole by etching the first insulating layer exposed by the hole under the trench; 상기 제1질화막과 상기 비아홀 아래의 실리콘질화막을 식각하여 상기 비아홀의 측벽에 폴리머를 형성하는 단계; Etching the first nitride film and the silicon nitride film under the via hole to form a polymer on sidewalls of the via hole; 상기 실리콘카바이드막을 식각하여 상기 제1구리배선을 노출시키는 단계;Etching the silicon carbide film to expose the first copper wiring; 상기 트렌치마스크를 제거하는 단계;Removing the trench mask; 세정공정을 진행하여 상기 폴리머를 제거하는 단계; 및Performing a cleaning process to remove the polymer; And 상기 비아홀에 비아를 형성함과 동시에 상기 트렌치에 제2구리배선을 형성하는 단계Forming a via in the via hole and forming a second copper wiring in the trench 를 포함하는 다층 구리배선의 형성 방법.Formation method of a multilayer copper wiring comprising a. 제5항에 있어서,The method of claim 5, 상기 폴리머를 형성하는 단계는,Forming the polymer, 불소계 플라즈마를 식각가스로 이용하는 다층 구리배선의 형성 방법.A method of forming a multilayer copper wiring using fluorine-based plasma as an etching gas. 제6항에 있어서,The method of claim 6, 상기 불소계 플라즈마는 CF4, C4F8, C2F6, CO 및 Ar의 기체를 혼용하여 사용하는 것을 특징으로 하는 다층 구리배선의 형성 방법.The fluorine-based plasma is a method of forming a multi-layer copper wiring, characterized in that a mixture of CF 4 , C 4 F 8 , C 2 F 6 , CO and Ar gas. 제5항에 있어서,The method of claim 5, 상기 실리콘카바이드막은 200Å∼2000Å의 두께로 형성됨을 특징으로 하는 다층 구리배선의 형성 방법.And the silicon carbide film is formed to a thickness of 200 kPa to 2000 kPa. 제5항에 있어서,The method of claim 5, 상기 실리콘질화막은 500Å∼2000Å 두께로 형성됨을 특징으로 하는 다층 구리배선의 형성 방법.The silicon nitride film is a method of forming a multilayer copper wiring, characterized in that formed in 500 ~ 2000Å thickness.
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