KR20010031406A - 버티컬 ｍｏｓ 트랜지스터 및 그 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 238000000034 method Methods 0.000 title claims description 22
- 239000004065 semiconductor Substances 0.000 claims abstract description 92
- 238000002513 implantation Methods 0.000 claims abstract description 17
- 238000005530 etching Methods 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 17
- 125000006850 spacer group Chemical group 0.000 claims description 15
- 239000000463 material Substances 0.000 claims description 14
- 230000008021 deposition Effects 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims description 2
- 238000002347 injection Methods 0.000 claims description 2
- 239000007924 injection Substances 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 description 17
- 229910052581 Si3N4 Inorganic materials 0.000 description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 14
- 239000002019 doping agent Substances 0.000 description 9
- 230000003071 parasitic effect Effects 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 238000000151 deposition Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 230000000873 masking effect Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 238000001015 X-ray lithography Methods 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
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Abstract
본 발명은 버티컬 MOS 트랜지스터 및 그 제조 방법에 관한 것이다. 본 발명에 따라, 제 1 소오스/드레인 영역(S/D1)의 제 1 부분(S/D1a)은 반도체 구조물(St)의 적어도 한 측면에 배치되고, 상기 반도체 구조물(St) 측면에 인접한 표면(OH)의 적어도 하나의 에지 영역에 배치된다. 측면에 대해 수직인, 상기 제 1 소오스/드레인 영역(S/D1)의 제 1 부분(S/D1a)의 치수는 반도체 구조(St)의 계량 치수 보다, 그리고 현재의 기술로 제조될 수 있는 최소 구조적 크기 보다 더 작다. 독창적인 트랜지스터를 제조하기 위해, 상기 반도체 구조물(St)을 생성하는데 사용된 마스크가 상기 제 1 소오스/드레인 영역(S/D1)의 제 1 부분(S/D1a)의 주입을 위해 축소될 수 있다. 상기 제 1 소오스/드레인 영역(S/D1)의 콘택(K1)의 생성을 용이하게 하기 위해, 상기 제 1 소오스/드레인 영역(S/D1)의 제 2 부분(S/D1b)이 반도체 구조물(St) 표면(OH)의 내부 영역에 배치될 수 있다. 상기 반도체 구조물(St)의 표면(OH)에 대해 수직인, 제 1 소소/드레인 영역(S/D1)의 제 2 부분(S/D1b)의 치수는 상기 제 1 소오스/드레인 영역(S/D1)의 제 1 부분(S/D1a)의 계량 치수 보다 더 작다.
Description
높은 집적 밀도와 동시에 보다 신속한 소자라는 면에서, 집적 회로의 크기는 세대 마다 감소된다. 이것은 CMOS 기술에도 적용된다. 일반적으로 2010년 경에는 100 nm 미만의 게이트 길이를 가진 MOS 트랜지스터가 사용될 것으로 기대된다(참고: Roadmap of Semiconductor Technology, Solid State Technology 3,(1995)).
한편으로는 최근의 통상적인 CMOS-기술의 스케일링에 의해, 이러한 게이트 길이를 가진 플레이너 MOS 트랜지스터를 개발하려고 한다(참고: A, Hori, H. Nakaoka, H. Umimoto, K. Yamashita, M. Takase, N. Shimizu, B. Mizuno, S. Odanaka, A 0.05 ㎛ CMOS with Ultra Shallow Source/Drain Junctions Fabricated by 5 keV Ion Implantation and Rapid Thermal Annealing, IEDM 1994, 485 및 H, Hu, L. T. Su, Y. Yang, D.A. Antoniadis, H. I. Smith, Channel and Source/Drain Engineering in High-Performance sub-0.1 ㎛ NMOSFETs using X-Ray lithography, Sympl. VLSI Technology, 17, (1994)).
이것과 함께 버티컬 트랜지스터가 연구된다. 채널 길이가 기판의 표면에 대해 수직으로 연장되기 때문에, 버티컬 트랜지스터의 면적은 종래의 플레이너 트랜지스터의 면적 보다 작을 수 있다. 채널 길이를 단축하는 방식으로 일정한 전류 세기를 위해 필요한 채널 폭을 감소시킴으로써, 면적을 더욱 줄일 수 있다. L. Risch, W. H. Krautschneider, F. Hofmann, H. Schaefer, Vertical MOS Transistor with 70 nm channel length, ESSDERC 1995, 페이지 101 내지 104에는 짧은 채널 길이를 가진 버티컬 MOS 트랜지스터가 공지되어 있다. 그것의 제조를 위해, 층 시퀀스가 소오스, 채널 및 드레인에 상응하게 형성된다. 상기 층 시퀀스는 게이트 유전체 및 게이트 전극에 의해 링형으로 둘러 싸인다. 버티컬 MOS 트랜지스터의 채널 길이는 종래의 플레이너 트랜지스터에 비해 짧다. 버티컬 MOS 트랜지스터는 플레이너 MOS 트랜지스터에 비해 그것의 고주파수 및 로직 특성 면에서 만족스럽지 못하다. 그 원인은 한편으로는 오버랩 게이트 전극의 기생 용량에 있고 다른 한편으로는 버티컬 층 시퀀스 내에 기생 바이폴라 트랜지스터의 형성에 있다.
H. Takato 등 IEDM 88, 페이지 222 내지 225에는 제 1 소오스/드레인 영역 및 채널층이 배치된 직방체형 층 구조물을 링형으로 둘러싸는 게이트 전극을 가진 버티컬 MOS 트랜지스터가 공지되어 있다. 게이트 전극의 링형 배치에 의해 공간 전하 구역이 확대되고, 이것은 기생 용량의 감소를 야기시킨다. MOS 트랜지스터의 채널 길이는 크고 종래의 플레이너 트랜지스터에 상응한다. 층 구조물은 리소그래픽 방법으로 형성되고 바람직하게는 약 1 ㎛ 의 래터럴 폭을 가짐으로써, 공간 전하 구역이 전체 채널층을 채운다. 따라서, 버티컬 MOS 트랜지스터의 고주파 및 로직 특성이 플레이너 MOS 트랜지스터와 견줄 만하다.
미공개 독일 특허 출원 제 197 30 971.2호에는 스페이서가 마스크로 사용되는 에칭 단계에 의해, 적어도 2개의 마주놓인 측면에 MOS 트랜지스터가 형성되는 층 구조물이 형성되는, 버티컬 MOS 트랜지스터의 제조 방법이 공지되어 있다. 상기 층 구조물에서 제 1 소오스/드레인 영역은 하나의 층을 형성한다. 스페이서형 마스크로 인해, 측면에 대해 수직인 제 1 소오스/드레인 영역의 치수가 각각의 기술로 최소로 제조 가능한 크기(F) 보다 작다. Takato의 MOS 트랜지스터에서와 같이, 전체 채널 영역에 하나의 채널이 형성되기 때문에 양호한 고주파수 및 로직 특성이 주어진다.
J. Schmitz, Y. Ponomarev, A. Montree 및 P. Woerlee, ESSDERC 97, 페이지 224-227에는 제 1 도전 타입으로 도핑된 소오스/드레인 영역을 가진 플레이너 MOS 트랜지스터가 공지되어 있다. 여기서는 채널 영역에 제 1 도전 타입과는 반대인 제 2 도전 타입으로 도핑된 영역이 형성된다. 도핑된 영역은 펀치-스루와 같은 단채널 효과를 감소시킨다.
본 발명은 버티컬 MOS 트랜지스터 및 그 제조 방법에 관한 것이다.
도 1은 제 1 마스크, 제 1 소오스/드레인 영역의 제 2 부분, 반도체 구조물 및 제 2 소오스/드레인 영역의 형성 후, 제 1 기판의 횡단면도,
도 2는 게이트 유전체, 게이트 전극, 실리콘 질화물로 이루어진 얇은 층 및 제 1 소오스/드레인 영역의 제 1 부분의 형성 후, 도 1에 따른 횡단면도,
도 3은 제 2 층, 제 1 콘택 홀, 도핑된 영역, 제 2 콘택 홀, 제 1 소오스/드레인 영역용 콘택 및 제 2 소오스/드레인 영역용 콘택의 형성 후, 도 2에 따른 횡단면도,
도 4는 제 1 마스크, 보조 스페이서 및 제 1 반도체 구조물의 형성 후, 제 2 기판의 횡단면도,
도 5는 게이트 유전체 및 게이트 전극을 형성하고, 보조 스페이서의 제거 후 제 1 소오스/드레인 영역의 제 1 부분 및 얇은 층을 형성한 후, 도 4에 따른 횡단면도,
도 6은 제 2 층, 제 1 콘택 홀, 제 1 소오스/드레인 영역의 제 2 부분, 도핑된 영역, 제 2 콘택 홀, 제 1 소오스/드레인 영역의 콘택 및 제 2 소오스/드레인 영역의 콘택의 형성 후, 도 5에 따른 횡단면도이다.
본 발명의 목적은 고주파 및 로직 특성이 플레이너 MOS 트랜지스터와 견줄 만하고 버티컬 MOS 트랜지스터의 채널 길이가 매우 짧을 수 있는 버티컬 MOS 트랜지스터를 제공하는 것이다. 또한, 상기 버티컬 MOS 트랜지스터의 제조 방법을 제공하는 것이다.
상기 목적은 청구항 제 1항에 따른 버티컬 MOS 트랜지스터 및 청구항 제 5항에 따른 그 제조 방법에 의해 달성된다. 본 발명의 바람직한 실시예는 청구범위 종속항에 제시된다.
본 발명에 따른 버티컬 MOS 트랜지스터는 반도체 구조물의 적어도 하나의 제 1 측면에 배치된다. 반도체 구조물에는 제 1 측면의 일부에 인접하게 제 1 도전 타입으로 도핑된 제 1 소오스/드레인 영역이 배치된다. 제 2 소오스/드레인 영역은 반도체 구조물의 표면에 대해 수직으로 연장된 y-축선에 대해 제 1 소오스/드레인 영역 보다 더 깊게 배치된다. 제 1 소오스/드레인 영역은 반도체 구조물의 표면의 적어도 하나의 에지 영역에 인접한다. 제 1 측면에 대해 수직인 제 1 소오스/드레인 영역의 제 1 부분의 제 1 치수는 사용되는 기술로 최소로 제조 가능한 크기(F) 보다 작기 때문에, 기생 바이폴라 트랜지스터에 의해 생기는 누설 전류가 적어지고 고주파수 및 로직 특성이 향상된다. 제 1 소오스/드레인 영역의 제 1 치수가 독일 특허 출원 제 197 30 971.2의 제 1 소오스/드레인 영역과 견줄 만하지만, 반도체 구조물이 더 크기 때문에 독일 특허 출원 제 197 30 971.2의 층 구조물 보다 더 안정적이다. 제 1 측면에는 게이트 유전체 및 게이트 전극이 배치된다.
MOS 트랜지스터가 반도체 구조물의 다수의 제 1 측면에 배치되는 것이 바람직하다. 그로 인해, 한편으로는 MOS 트랜지스터의 채널 폭 및 전류 세기가 커진다. 다른 한편으로는 채널 영역 내에서 채널이 많은 공간을 차지하고, 이것은 기생 바이폴라 트랜지스터를 억제한다.
제 1 소오스/드레인 영역의 제 1 부분은 예컨대 반도체 구조물의 표면의 에지 영역을 커버하지 않는 마스크를 이용한 주입에 의해 형성된다. 이것을 위해 예컨대 기판, 즉 실리콘 및/또는 게르마늄과 같은 반도체 물질의 표면 상에 제 1 마스크가 제공된다. 반도체 물질의 에칭에 의해 제 1 마스크를 이용해서 반도체 구조물이 형성된다. 제 1 마스크가 등방성 에칭됨으로써 감소되기 때문에 에지 영역이 노출된다. 작아진 제 1 마스크를 이용한 주입에 의해, 제 1 소오스/드레인 영역의 제 1 부분이 형성된다. 대안으로서, 제 1 마스크가 기판의 표면 상에 제공되고, 재료가 디포짓되고 에치백되는 방식으로 보조 스페이서에 의해 확대된다. 제 1 마스크 및 보조 스페이서에 대해 선택적으로 반도체 재료를 에칭함으로써, 반도체 구조물이 형성된다. 반도체 구조물의 표면의 에지 영역은 보조 스페이서가 제 1 마스크에 대해 선택적으로 에칭됨으로써 노출된다. 제 1 마스크를 이용한 주입에 의해, 제 1 소오스/드레인 영역의 제 1 부분이 형성된다.
주입 대신에, 도핑된 재료가 디포짓된 다음, 상기 재료로부터 도펀트가 외방 확산됨으로써, 제 1 소오스/드레인 영역의 제 1 부분이 형성될 수 있다.
본 발명의 범주에서, 제 1 소오스/드레인 영역의 제 1 부분이 제 1 소오스/드레인 영역을 형성한다.
반도체 구조물의 표면의 내부 영역에서 제 1 소오스/드레인 영역의 제 1 부분에 인접하게 제 1 소오스/드레인 영역의 제 2 부분을 배치하는 것이 바람직하다. y-축선에 대한 상기 제 1 소오스/드레인 영역의 제 2 부분의 제 2 치수는 y-축선에 대한 제 1 소오스/드레인 영역의 제 1 부분의 제 2 치수 보다 작다. 제 1 소오스/드레인 영역의 제 2 부분 만큼 확대된 제 1 소오스/드레인 영역의 큰 면적은 제 1 소오스/드레인 영역의 용이한 접촉을 가능하게 한다. 기생 바이폴라 트랜지스터에 의해 생기는 누설 전류는 y-축선에 대한 제 1 소오스/드레인 영역의 제 2 부분의 작은 제 2 치수에 의해 작게 유지된다. 제 1 소오스/드레인 영역의 제 2 부분을 형성하기 위해, 제 1 마스크의 적어도 일 부분이 제거된 다음, 주입이 수행되는 방식으로 제 1 콘택 홀이 형성될 수 있다. 대안으로서, 예컨대 반도체 구조물의 형성 전에 기판의 표면이 주입된다. 제 1 소오스/드레인 영역의 콘택은 바람직하게는 제 1 콘택 홀 내에 배치된다.
펀치-스루와 같은 단채널 효과를 줄이기 위해, 반도체 구조물의 표면의 내부 영역 하부에서 채널 영역에 제 1 도전 타입과는 반대의 제 2 도전 타입으로 도핑된 영역이 배치되는 것이 바람직하다.
본 발명의 범주에서, 게이트 유전체가 열 산화에 의해 형성된다. 게이트 전극은 재료 디포지션 및 에칭에 의해 형성될 수 있다. 재료는 금속과 같은 도전 물질, 도핑된 비정질 실리콘 또는 도핑된 폴리 실리콘이거나 또는 예컨대 추후 단계에서 도핑되는 폴리 실리콘일 수 있다. 게이트 전극은 예컨대 스페이서의 형태로 형성된다. 대안으로서, 게이트 전극이 예컨대 제 1 측면에 인접한 홈의 일부를 적어도 부분적으로 채운다. 게이트 전극의 콘택 제조를 간소화하기 위해, 반도체 구조물의 제 2 측면을 포함하는 영역이 물질의 에칭시 제 3 마스크로 커버될 수 있다. 이로 인해, 반도체 구조물의 제 2 측면에 게이트 전극용 단자가 형성된다. y-축선에 대해 수직인 상기 단자의 표면은 게이트 전극의 콘택이 조정 허용오차를 가지고 문제 없이 단자 상에 제공될 수 있을 정도의 크기로 선택된다.
본 발명의 범주에서, 제 2 소오스/드레인 영역이 제 1 소오스/드레인 영역의 하부에 배치된다. 이 경우, 반도체 구조물이 에피택시에 의해 형성된다.
제 2 소오스/드레인 영역이 반도체 구조물에 대해 래터럴하게 배치되는 것이 바람직하다. 이로 인해, 한편으로는 기생 바이폴라 트랜지스터에 의해 형성된 누설 전류가 감소된다. 다른 한편으로는 많은 비용을 필요로 하는 에피택시가 생략될 수 있다. 또한, 래터럴 배치는 채널 영역이 기판을 통해 전상에 접속될 수 있고 제 2 소오스/드레인 영역에 의해 분리되지 않게 한다. 이것을 위해, 제 2 소오스/드레인 영역이 반도체 구조물의 형성 후에 주입에 의해 형성된다. 이로 인해, 제 2 소오스/드레인 영역은 자체 조절된다. 즉, 제 1 소오스/드레인 영역 및 게이트 전극에 대해 조절될 마스크가 사용되지 않는다. 제 2 소오스/드레인 영역의 주입은 제 1 소오스/드레인 영역의 제 1 부분의 주입과 동시에 이루어질 수 있다.
상기 단계는 게이트 전극의 형성 후에 이루어질 수도 있다. 이 경우, 게이트 전극은 마스크로 작용한다. 게이트 전극의 제어 시 MOS 트랜지스터의 수직 채널을 형성하기 위해, 제 2 소오스/드레인 영역이 확산에 의해 게이트 전극의 하부에서 제 1 측면에까지 연장되는 것이 바람직하다. 연장을 위한 확산이 불충분하면, 부가로 게이트 전극의 형성 전에 주입이 이루어질 수 있다.
제 1 소오스/드레인 영역이 게이트 전극의 형성 후에 경사 주입에 의해 형성되면, 매우 바람직한 도펀트 분포가 이루어진다.
제 2 소오스/드레인 영역이 반도체 구조물을 지나 연장되는 것이 바람직하다. 이것은 반도체 구조물의 외부에 그리고 제 2 소오스/드레인 영역의 상부에 제 2 소오스/드레인 영역의 콘택의 형성을 가능하게 하며, 이것은 쉽게 구현될 수 있다.
반도체 구조물의 형성시 격자 에러를 피하기 위해, 격자 에러를 야기시키지 않는 비등방성 에칭이 사용될 수 있다. 통상의 비등방성 에칭이 이루어지면, 열 산화에 의해 희생층을 형성한 다음, 등방성 에칭에 의해 제거하는 것이 바람직하다. 이로 인해, 반도체 구조물의 형성시 생긴 격자 에러가 없는 표면이 주어진다. 희생층은 제 2 소오스/드레인 영역의 주입시 스트레이(stray) 산화물로도 작용할 수 있다.
게이트 전극의 형성 후, 실리콘 질화물로 이루어진 얇은 층을 디포짓하는 것이 바람직하다. 게이트 전극의 형성 후 제 1 소오스/드레인 영역의 제 1 부분이 형성되면, 실리콘 질화물로 이루어진 얇은 층이 스트레이 층으로 사용된다. 제 1 소오스/드레인 영역의 콘택이 제 1 소오스/드레인 영역의 제 2 부분 상부에 제공되면, 실리콘 질화물로 이루어진 얇은 층이 제 1 콘택 홀의 형성 시 래터럴 에칭 스톱으로 사용될 수 있다.
본 발명의 범주에서 제 2 층이 디포짓되고, 상기 제 2 층에 제 1 콘택 홀, 제 2 소오스/드레인 영역의 콘택용 제 2 콘택 홀 및 게이트 전극의 콘택용 제 3 콘택 홀이 형성된다. 제 2 층이 예컨대 반도체 구조물 보다 큰 두께로 디포짓될 수 있다. 특히, 도핑된 영역이 형성되면, 제 1 콘택 홀, 제 2 콘택 홀 및 제 3 콘택 홀이 동시에 형성될 수 있다.
이하, 첨부한 도면을 참고로 본 발명의 실시예를 구체적으로 설명한다.
도면은 척도에 맞지 않게 도시되어 있다.
제 1 실시예에서 실리콘 기판(1)은 기판(1)의 표면(O)에 인접한 층(S) 내에 p-도핑된다. 층(S)의 도펀트 농도는 약 1015cm-3이다. 주입에 의해 기판(1)의 표면(O)에 제 1 도전 타입으로 도핑된 얇은 층(SF)이 형성된다. 주입이 약 20keV의 에너지로 이루어지기 때문에, 도핑된 얇은 층(SF)이 약 50 nm의 깊이를 갖는다. 도핑된 얇은 층(SF)의 도펀트 농도는 약 1021cm-3이다.
그리고 나서, TEOS 방법으로 약 150 nm 두께의, SiO2로 이루어진 제 1 층이 형성된다. 포토리소그래픽 방법에 의해, 제 1 층으로부터 제 1 마스크(M1)가 형성된다. 상기 마스크(M1)는 기판(1)의 표면(O)에 대해 평행하게 연장된 x-축선(x)을 따라 약 600 nm의 길이를 가지며, 기판(1)의 표면에 대해 평행하게 그리고 x-축선(x)에 대해 수직으로 연장된 z-축선에 대해 약 2000 nm의 크기를 갖는다(참고: 도 1).
반도체 구조물(St)의 형성을 위해, 제 1 마스크(M1)에 의해 실리콘이 약 200 nm의 깊이까지 에칭된다. 에천트로는 예컨대 HBr/NF3/He, O2가 적합하다(참고: 도1).
그리고 나서, 열 산화에 의해 약 5 nm 두께의 희생층(도시되지 않음)이 형성된다. 반도체 구조물(St)의 제 1 측면 둘레의 한 영역을 커버하지 않는 제 2 마스크(도시되지 않음)에 의해, 제 1 도전 타입으로 도핑된 제 2 소오스/드레인 영역(S/D2)이 형성된다. 이 때, 상기 희생층이 스트레이 산화물로 작용한다. 제 2 소오스/드레인 영역(S/D2)의 도펀트 농도는 약 1021cm-3이다. 그리고 나서, 희생층이 습식 에칭에 의해 예컨대 HF로 제거된다. 제 1 마스크(M1)가 모든 차원에서 약 40 nm 작아진다. 상기 단계에 의해, 반도체 구조물(St)의 형성 시 생긴 표면으로부터 격자 에러가 제거된다.
그리고 나서, 열 산화에 의해 약 4nm 두께의 게이트 유전체가 형성된다.
게이트 전극(Ga)을 형성하기 위해, 인시튜 도핑된 폴리 실리콘이 약 150 nm의 두께로 디포짓된다. 반도체 구조물(St)의 제 2 측면을 커버하고 반도체 구조물(St)을 지나 연장된 제 3 마스크(도시되지 않음)에 의해, 폴리 실리콘이 에칭된다. 에천트로는 예컨대 HBr/NF3/He, O2가 적합하다. 반도체 구조물(St)의 제 1 측면에 게이트 전극(Ga)이 스페이서의 형태로 그리고 제 2 측면에 게이트 전극(Ga)의 단자가 형성된다.
이어서, 실리콘 질화물로 이루어진 얇은 층은 대략 25 nm의 두께로 실리콘 질화물을 디포짓함으로써 생성된다.
제 3 마스크(도시되지 않음)와 유사한 제 4 마스크 및 축소된 제 1 마스크(M1)에 의해 표면(O)에 대해 45°각도 아래로 주입함으로써, 반도체 구조물(St)의 에지 영역에서 제 1 소오스/드레인 영역(S/D1)의 제 1 부분(s/D1a)이 생성된다. 도핑된 얇은 층(SF)의 나머지 부분은 상기 제 1 소오스/드레인 영역(S/D1)의 제 2 부분(S/D1b)을 형성한다. 주입은 대략 25 keV로 이루어짐으로써, 제 1 소오스/드레인 영역(S/D1)의 제 1 부분(S/D1a)의, x-축(x) 및 z-축에 대해 수직으로 뻗은 y-축(y)에 대한 제 2 치수가 상기 제 1 소오스/드레인 영역(S/D1)의 제 2 부분(S/D1b)의 y-축(y)에 대한 제 2 치수 보다 더 크다. 상기 제 1 소오스/드레인 영역(S/D1)의 제 1 부분(S/D1a)의 도펀트 농도는 대략 1021cm-3이다. 상기 실리콘 질화물로 이루어진 얇은 층(Sd)은 상기 제 1 소오스/드레인 영역(S/D1)의 제 1 부분(S/D1a)의 생성시 스트레이층으로서 사용된다.
TEOS 방식으로 150 nm의 두께의 SiO2를 디포짓함으로써 제 2층(S2)이 생성된다.
마스킹 에칭에 의해, y-축(y)에 대해 수직으로 뻗은 반도체 구조물(St)의 표면(OH)의 내부 영역의 상부에 제 1 콘택 홀(V1)이 생성된다. 여기서, 실리콘 질화물로 이루어진 얇은 층(Sd)과 제 1층(S1)을 양단하는 제 2 층(S2) 및 제 1 소오스/드레인 영역(S/D1)은 부분적으로 노출된다. 에천트로는 예컨대 CHF3/O2/Ar이 적합하다. 이어서, 대략 20 nm 두께의 스트레이 산화물이 디포짓된다(도시되지 않음).
대략 35 keV 에서 주입함으로써, 상기 제 1 소오스/드레인 영역(S/D1)의 제 2 부분(S/D1b)의 하부에 제 1 도전 타입에 대해 반대 방향인 제 2 도전 타입으로부터 도핑된 영역(G)이 생성된다. 상기 도핑된 영역(G)은 펀치-스루와 같이, 단채널 효과를 감소시킨다. 그리고 기생 바이폴라 트랜지스터에 의한 누설 전류도 감소시킨다.
이어서, 상기 제 2 소오스/드레인 영역(S/D2) 일부분의 상부에서, 마스킹 에칭을 통해 상기 제 2 소오스/드레인 영역(S/D2)이 부분적으로 노출될때까지 제 2 콘택 홀(V2)이 생성된다.
상기 제 1 소오스/드레인 영역(S/D1)을 위한 콘택(K1) 및 상기 제 2 소오스/드레인 영역(S/D2)을 위한 콘택(K2)을 생성하기 위해, 우선 선택적으로 실리콘화되고, 이어서 알루미늄이 디포짓되고 구조화된다(도 3 참조).
제 2 실시예에서는, 실리콘으로 이루어진 제 2 기판(1')이 상기 제 2 기판(1')의 표면(O')에 인접한 층(S')에서 p- 도핑된다. 상기 층(S')의 도펀트 농도는 대략 1×1015cm-3이다. TEOS 방식으로 Sio2를 디포짓함으로써, 상기 표면(O')에는 대략 150 nm 두께의 제 1 층이 생성된다. 제 1 마스크(M1')를 생성하기 위해, 제 1 실시예에서와 유사하게 포토리소그래픽 방식으로 제 1 층이 구조화된다. 상기 제 1 마스크(M1')는 상기 표면(O')에 대해 평행하게 뻗은 x-축선(x')에 대하여 대략 600 nm 길이이다. 상기 제 1 층(S1')은 상기 표면(O')에 대해 평행하게 뻗고, x-축선(x')에 대해 수직으로 뻗은 z 축에 대해서, 대략 2000 nm 길이이다(도 4 참조).
상기 제 1 마스크의 측면에서 보조 스페이서(SP')를 생성하기 위해, 실리콘 질화물은 대략 50 nm의 두께로 디포짓되고 에치백된다. 에천트로는 예컨대 CHF3/O2/Ar 이 적합하다.
이어서, 실리콘은 실리콘 질화물 및 SiO2에 대해 선택적으로 대략 200 nm의 깊이로 에칭됨으로써, 상기 제 1 마스크(M1') 및 상기 보조 스페이서(SP') 아래에서 반도체 구조물(St')을 발생시킨다. 에천트로는 예컨대 HBr/NF3/He,O2가 적합하다(도 4 참조).
실리콘의 에칭에 의해 생성된 에칭 잔류물을 세척하기 위해, 열 산화에 의해 SiO2로 이루어진 대략 5 nm 두께의 희생층(도시되지 않음)이 성장된다. 이어서, 상기 희생층은 예컨대 1 퍼센트의 HF-에칭을 갖는 습식 에칭에 의해 제거된다.
게이트 유전체(Gd')를 생성하기 위해, 열 산화에 의해 대략 4 nm의 SiO2의 성장된다(도 5 참조).
이어서, 인시튜 도핑된 폴리 실리콘이 대략 80 nm의 두께로 디포짓된다. 제 1 실시예와 유사하게, 제 2 측면 및 반도체 구조물(St)의 반대편 영역을 커버하는 제 3 마스크(도시되지 않음)에 의해 폴리 실리콘이 에칭된다. 이를 통해, 상기 반도체 구조물(St')의 측면에는 스페이서 형태의 게이트 전극(Ga')이, 반도체 구조물(St')의 제 2 측면에는 게이트 전극(Ga')을 위한 단자가 생성된다(도 5 참조). 에천트로는 예컨대 HBr/NF3/He,O2가 적합하다. 예컨대 H3PO4에 의해 보조 스페이서(SP')가 제거된다. 이어서, 실리콘 질화물이 대략 30 nm의 두께로 디포짓됨으로써, 얇은 층(Sd')이 생성된다(도 5 참조).
반도체 구조물(St')의 제 1 측면의 주변 영역을 커버하지 않는 제 2 마스크(도시되지 않음)에 의해, 표면(O')에 대해 대략 45°의 각도하에 주입함으로써, 상기 반도체 구조물(St')의 표면(OH')의 에지 영역에서 제 1 소오스/드레인 영역(S/D1')의 제 1 부분(S/D1a')이 생성되고, 반도체 구조물(St')의 외부에는 제 2 소오스/드레인 영역(S/D2')이 생성된다. 이러한 주입은 대략 25 keV의 에너지로 실행됨으로써, 표면(O')에 대해 수직으로 뻗은 y-축(y')에 대하여 상기 제 1 소오스/드레인 영역(S/D1')의 제 1 부분의 제 2 치수는 대략 100 nm이다.
상기 제 2 층(S2')을 생성하기 위해, SiO2가 TEOS 방식에 의해 대략 150 nm의 두께로 디포짓된다. 마스킹 에칭에 의해, y-축선(y')에 대해 수직으로 뻗은 반도체 구조물(St')의 표면(OH')의 내부 영역의 상부에서 제 1 콘택 홀(V1')이 생성된다. 여기서, 실리콘 질화물로 이루어진 얇은 층(Sd')과 제 1 마스크(M1')를 양단하는 제 2 층(S2') 및, 제 1 소오스/드레인 영역(S/D1')은 부분적으로 노출된다.
이어서, 제 1 도전 타입에 대해 반대 방향인 제 2 도전 타입으로부터 도핑된 영역(G')은 상기 반도체 구조물(St')의 상부(OH')의 내부 영역의 아래에서 생성됨으로써, 대략 35 keV의 에너지에 의해 주입된다. 도핑 영역(G')의 도펀트 농도는 대략 1019cm-3이다.
이어서, 제 1 도전 타입으로부터 도핑된, 상기 제 1 소오스/드레인 영역(S/D1')의 제 2 부분(S/D1b')을 생성하기 위해, 대략 20 keV의 에너지에 의해 주입된다(도 6 참조). y-축선(y')에 대한 제 1 소오스/드레인 영역(S/D1')의 제 2 부분(S/D1b')의 제 2 치수는 대략 50 nm 이기 때문에, y-축선(y')에 대한 제 1 소오스/드레인 영역(S/D1')의 제 1 부분(S/D1a')의 제 2 치수 보다 더 작다.
이어서, 반도체 구조물(St')의 외부에서 제 2 소오스/드레인 영역(S/D2')이 부분적으로 노출될때까지 제 2 콘택 홀(V2')이 에칭된다. 선택적인 실리콘화에 의해, 제 1콘택 홀(V1')에서는 제 1 소오스/드레인 영역(S/D1')의 제 2 부분(S/D1b')이 실리콘화되고, 제 2 콘택 홀(V2')에서는 제 2 소오스/드레인 영역(S/D2')의 일부분이 실리콘화된다. 이어서, 상기 제 1 소오스/드레인 영역(S/D1')의 콘택(K1') 및 상기 제 2 소오스/드레인 영역(S/D2')의 콘택(K2')을 생성하기 위해, 알루미늄이 디포짓되고 구조화된다(도 6 참조).
마찬가지로 본 발명의 범주에 놓인 다수의 변형된 실시예들이 고려될 수 있다. 특히, 기술된 층, 영역, 마스크 및 구조의 치수는 각각의 요구들에 매칭될 수 있다. 또한 이것은 제공된 도펀트 농도에도 적용될 수 있다. 반도체 구조물의 표면의 형태는 정방형이 될 필요가 없고, 각각의 요구들에 매칭될 수 있다. 상기 반도체 구조물의 측면은 반도체 구조물의 표면에 대해 수직으로 뻗을 필요없이, 상기 반도체 구조물의 표면에 의해 임의의 각을 형성할 수 있다. SiO2로 이루어진 마스크 및 층은 열 산화에 의해 또는 디포짓 방식에 의해 생성될 수 있다. 또한 제 1 층은 예컨대 실리콘 질화물과 같이, 기판의 물질에 대해 선택적으로 에칭되는 다른 물질을 포함할 수 있다. 또한 제 2 층은 예컨대 실리콘 질화물과 같은 다른 절연 물질을 포함할 수 있다. 폴리 실리콘은 디포짓시 및 디포짓후에 도핑될 수 있다. 도핑된 폴리 실리콘 대신에, 예컨대 금속 실리사이드 및/또는 금속이 사용될 수 있다.
예컨대 반도체 구조물의 생성시 에칭 잔류물이 적게 생성될 경우에는 희생층이 없어도 된다.
Claims (15)
- 버티컬 MOS 트랜지스터에 있어서,- 게이트 유전체(Gd)가 반도체 구조물(St)의 적어도 하나의 제 1 측면에 인접하고,- 상기 게이트 유전체(Gd)에 상기 게이트 전극(Ga)이 인접하며,- 제 1 소오스/드레인 영역(S/D1)의, 제 1 전도 타입으로부터 도핑된 제 1 부분(S/D1)이 상기 반도체 구조물(St) 내부에 배치되고 상기 반도체 구조물(St)의 제 1 측면의 적어도 한 부분에 배치되며,- 상기 제 1 소오스/드레인 영역(S/D1)의 제 1 부분(S/D1a)이 상기 반도체 구조물(St)의, 제 1 측면에 인접한 표면(OH)의 적어도 한 에지 영역에 인접하고,- 제 1 측면에 대해 수직인 상기 제 1 소오스/드레인 영역(S/D1)의 제 1 부분(S/D1a)의 제 1 치수가, 사용되는 기술로 최소로 제조가능한 크기(F) 보다 더 작으며,- 상기 제 1 도전 타입으로부터 도핑된 제 2 소오스/드레인 영역(S/D2)이 상기 반도체 구조물(St)의 표면(OH)에 대해 수직으로 뻗은 y-축선(y)에 대하여 상기 제 1 소오스/드레인(S/D1) 영역 보다 더 깊이 배치되는 것을 특징으로 하는 MOS 트랜지스터.
- 제 1항에 있어서,- 상기 제 1 도전 타입으로부터 도핑된, 상기 제 1 소오스/드레인 영역(S/D1)의 제 2 부분(S/D1b)이 상기 반도체 구조물(St) 내부에 배치되고, 상기 제 1 소오스/드레인 영역(S/D1)의 제 1 부분(S/D1a)에 인접하고,- 상기 제 1 소오스/드레인 영역(S/D1)의 제 2 부분(S/D1b)이 상기 반도체 구조물(St)의 표면(OH)의 내부 영역에 인접하며,- y-축선(y)에 관련한 상기 제 1 소오스/드레인 영역(S/D1)의 제 2 부분(S/D1b)의 제 2 치수가 y-축선(y)에 관련한 상기 제 1 소오스/드레인 영역(S/D1)의 제 1 부분(S/D1)의 제 2 치수(S/D1a) 보다 더 작은 것을 특징으로 하는 MOS 트랜지스터.
- 제 1항 또는 제 2항에 있어서,- 상기 제 1 도전 타입에 대해 반대 방향인 제 2 도전 타입으로부터 도핑된 영역(G)이 상기 반도체 구조물(St)에 배치되고,- 상기 영역(G)이 상기 반도체 구조물(St)의 표면(OH)의 내부 영역의 하부에 배치되는 것을 특징으로 하는 MOS 트랜지스터.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서,- 상기 제 2 소오스/드레인 영역(S/D2)이 상기 반도체 구조물(St)에 대해 래터럴하게 배치되는 것을 특징으로 하는 MOS 트랜지스터.
- 상기 버티컬 MOS 트랜지스터의 제조 방법에 있어서,- 상기 반도체 구조물(St)이 생성되는 단계,- 상기 반도체 구조물(St)의 적어도 하나의 제 1 측면에서 상기 게이트 유전체(Ga)가 생성되는 단계,- 상기 게이트 유전체(Gd)에 인접하게 게이트 전극(Ga)이 제공되는 단계,- 상기 제 1 도전 타입으로부터 도핑된, 상기 제 1 소오스/드레인 영역(S/D1a)의 제 1 부분이 상기 반도체 구조물(St) 내부에서 생성됨으로써, 상기 반도체 구조물(St)이 제 1 측면의 적어도 일부분에 인접하는 단계,- 상기 제 1 소오스/드레인 영역(S/D1)의 제 1 부분이, 상기 반도체 구조물(St)의 제 1 측면에 인접한 표면(OH)의 적어도 한 에지 영역에 배치되도록 생성되는 단계,- 상기 제 1 소오스/드레인(S/D1)의 제 1 부분(S/D1a)이, 제 1 측면에 대해 수직인 상기 제 1 소오스/드레인 영역(S/D1)의 제 1 부분(S/D1a)의 제 1 치수가, 사용된 기술로 최소로 제조가능한 크기(F) 보다 작은 단계,- 상기 제 1 도전 타입으로부터 도핑된 제 2 소오스/드레인 영역(S/D2)이, 반도체 구조물(St)의 표면(OH)에 대해 수직으로 뻗은 y-축선(y)에 대해 상기 제 1 소오스/드레인 영역(S/D1) 보다 더 깊이 놓여있는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 5항에 있어서,- 상기 제 1 소오스/드레인 영역(S/D1)의, 제 1 도전 타입으로부터 도핑된 제 2 부분(S/D1b)이 상기 반도체 구조물(St) 내부에서 생성됨으로써, 상기 반도체 구조물(St)이 상기 제 1 소오스/드레인 영역(S/D1)의 제 1 부분(S/D1a)에 인접하는 단계,- 상기 제 1 소오스/드레인 영역(S/D1)의 제 2 부분(S/D1b)이, 상기 반도체 구조물(St)의 표면(OH)의 내부 영역에 인접하는 단계,- 상기 제 1 소오스/드레인 영역(S/D1)이, y-축선(y)에 관련한 상기 제 1 소오스 드레인 영역(S/D1)의 제 2 부분(S/D1b)의 제 2 치수가 y-축선(y)에 관련한 상기 제 1 소오스/드레인 영역(S/D1)의 제 1 부분(S/D1a)의 제 2 치수 보다 더 작은 단계를 포함하는 것을 특징으로 하는 방법.
- 제 5항 또는 제 6항에 있어서,- 상기 제 1 도전 타입에 대해 반대 방향인 제 2 도전 타입으로부터 도핑된 영역(G)이 상기 반도체 구조물(St) 내부에 생성되는 단계,- 상기 영역(G)이, 상기 반도체 구조물(St)의 표면(OH)의 내부 영역의 하부에 배치되도록 생성되는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 5항 내지 제 7항 중 어느 한 항에 있어서,- 상기 반도체 구조물(St)의 표면(OH)의 적어도 하나의 에지 영역을 커버하지 않는 제 1 마스크(M1)에 의해, 상기 제 1 소오스/드레인 영역(S/D1)의 제 1 부분(S/D1a)이 주입을 통해 생성되는 것을 특징으로 하는 방법.
- 제 8항에 있어서,- 적어도 부분적으로 상기 제 1 마스크(M1)가 제거됨으로써, 상기 반도체 구조물(St)의 표면(OH)의 내부 영역이 노출되는 단계,- 상기 제 1 마스크(M1)의 부분적인 제거에 따라, 상기 영역(G) 및/또는 상기 제 1 소오스/드레인 영역(S/D1)의 제 2 부분(S/D1b)이 주입을 통해 생성되는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 8항 또는 제 9항에 있어서,- 기판(1)의 표면(O)상에 제 1 층(S1)이 생성되는 단계,- 상기 제 1층(S1)의 에칭 단계를 통해 상기 제 1 마스크(M1)가 생성되는 단계,- 상기 제 1 마스크(M1)에 의해 반도체 물질이 에칭됨으로써, 상기 반도체 구조물(St)이 생성되는 단계,- 상기 제 1 마스크(M1)가 등방성 에칭을 통해 축소되고, 이를 통해 상기 반도체 구조물(St)의 표면(OH)의 에지 영역을 더이상 커버하지 않은 단계,- 상기 제 1 소오스/드레인 영역(S/D1)의 제 1 부분(S/D1a)이 축소된 제 1 마스크(M1)에 의해 생성되는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 8항 또는 제 9항에 있어서,- 상기 기판(1')의 표면(O')상에 상기 제 1 층(S1')이 생성되는 단계,- 상기 제 1 마스크(M1')가 상기 제 1 층(S1')의 에칭 단계(M1')를 통해 생성되는 단계,- 상기 제 1 마스크(M1')의 측면에 물질의 디포짓 및 에칭백을 통해 보조 스페이서(Sp)가 생성되는 단계,- 상기 제 1 마스크(M1') 및 상기 보조 스페이서(Sp)의 도움으로, 상기 반도체 물질의 에칭을 통해 상기 반도체 구조물(St)이 생성되는 단계,- 상기 제 1 소오스/드레인 영역(S/D1')의 제 1 부분(S/D1a')이 생성되기 전에 상기 보조 스페이서(Sp)가 제거되는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 5항 내지 제 11항에 있어서,- 상기 제 2 소오스/드레인 영역(S/D2)이, 반도체 구조물(St)에 대해 래터럴하게 배치되도록 생성되는 것을 특징으로 하는 방법.
- 제 12항에 있어서,- 상기 제 2 소오스/드레인 영역(S/D2) 및 상기 제 1 소오스/드레인 영역(S/D1)의 제 1 부분(S/D1a)이 동시에 생성되는 것을 특징으로 하는 방법.
- 상기 제 2 소오스/드레인 영역(S/D2)이 상기 게이트 전극(Ga)이 생성되기전에, 주입을 통해 생성되는 것을 특징으로 하는 방법.
- 제 5항 내지 제 14항 중 어느 한 항에 있어서,- 상기 제 2 소오스/드레인 영역(S/D2)이, 상기 반도체 구조물(St)의 적어도 하나의 제 2 측면을 커버하는 제 2 마스크에 의해 생성되는 단계,- 상기 반도체 구조물(St)의 제 2 측면에 상기 게이트 전극(Ga)의 단자가 생성되는 단계,- 상기 게이트 전극(Ga) 및 상기 게이트 전극(Ga)의 단자가, 재료가 디포짓되어 상기 반도체 구조물(St)의 제 2 측면을 커버하고 상기 반도체 구조물(St)의 반대편으로 연장된 제 3 마스크의 도움으로 에칭됨으로써, 에칭되는 단계,- 상기 제 2 층(S2)이 생성되는 단계,- 상기 제 1 소오스/드레인 영역(S/D1)의 제 2 부분(S/D1b)이 생성되기 전, 상기 제 2 층(S2) 및 상기 제 1 마스크(M1)가, 반도체 구조물(St)의 표면(OH)이 부분적으로 노출될때까지 상기 반도체 구조물(St)의 표면(OH)의 내부 영역의 상부에 제 1 콘택 홀(V1)이 생성되는 단계,- 상기 제 2 콘택 홀(V2)이, 상기 제 2 소오스/드레인 영역(S/D2)의 일부분이 노출될때까지 상기 제 2 층(S2)의 일부분이 제거됨으로써, 생성되는 단계,- 상기 제 1 소오스/드레인 영역(S/D1)의 제 2 부분(S/D1b)이 생성된 후, 전도성 재료가 디포짓되고 구조화됨으로써, 제 1 콘택 홀(V1)에서는 상기 제 1 소오스/드레인 영역(S/D1)의 콘택(K1)이 생성되고, 제 2 콘택 홀(V2)에서는 상기 제 2 소오스/드레인 영역(S/D2)의 콘택(K2)이 생성되는 단계를 포함하는 것을 특징으로 하는 방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19746900A DE19746900C2 (de) | 1997-10-23 | 1997-10-23 | Vertikaler MOS-Transistor und Verfahren zu dessen Herstellung |
| DE19746900.0 | 1997-10-23 | ||
| PCT/DE1998/002946 WO1999022408A1 (de) | 1997-10-23 | 1998-10-05 | Vertikaler mos-transistor und verfahren zu dessen herstellung |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010031406A true KR20010031406A (ko) | 2001-04-16 |
Family
ID=7846438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020007004424A KR20010031406A (ko) | 1997-10-23 | 1998-10-05 | 버티컬 ｍｏｓ 트랜지스터 및 그 제조 방법 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US20010024858A1 (ko) |
| EP (1) | EP1025591A1 (ko) |
| JP (1) | JP2001521297A (ko) |
| KR (1) | KR20010031406A (ko) |
| DE (1) | DE19746900C2 (ko) |
| WO (1) | WO1999022408A1 (ko) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100485162B1 (ko) * | 2003-08-12 | 2005-04-22 | 동부아남반도체 주식회사 | 모스 트랜지스터 및 그 제조 방법 |
| US6969656B2 (en) * | 2003-12-05 | 2005-11-29 | Freescale Semiconductor, Inc. | Method and circuit for multiplying signals with a transistor having more than one independent gate structure |
| WO2009110049A1 (ja) * | 2008-02-15 | 2009-09-11 | 日本ユニサンティスエレクトロニクス株式会社 | 半導体装置とその製造方法 |
| WO2009110048A1 (ja) * | 2008-02-15 | 2009-09-11 | 日本ユニサンティスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| JP2011040421A (ja) * | 2009-08-06 | 2011-02-24 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| CN104681493B (zh) * | 2013-11-27 | 2018-08-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| US9837440B2 (en) * | 2014-02-07 | 2017-12-05 | International Business Machines Corporation | FinFET device with abrupt junctions |
| KR102306668B1 (ko) * | 2014-11-07 | 2021-09-29 | 삼성전자주식회사 | 게이트 전극을 갖는 반도체 소자 형성 방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03187272A (ja) * | 1989-12-15 | 1991-08-15 | Mitsubishi Electric Corp | Ｍｏｓ型電界効果トランジスタ及びその製造方法 |
| US5302843A (en) * | 1990-07-26 | 1994-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Improved vertical channel transistor |
| US5087581A (en) * | 1990-10-31 | 1992-02-11 | Texas Instruments Incorporated | Method of forming vertical FET device with low gate to source overlap capacitance |
| US5158901A (en) * | 1991-09-30 | 1992-10-27 | Motorola, Inc. | Field effect transistor having control and current electrodes positioned at a planar elevated surface and method of formation |
| DE4327132C2 (de) * | 1993-08-12 | 1997-01-23 | Siemens Ag | Dünnfilmtransistor und Verfahren zu dessen Herstellung |
| JP3015679B2 (ja) * | 1993-09-01 | 2000-03-06 | 株式会社東芝 | 半導体装置およびその製造方法 |
-
1997
- 1997-10-23 DE DE19746900A patent/DE19746900C2/de not_active Expired - Fee Related
-
1998
- 1998-10-05 EP EP98955366A patent/EP1025591A1/de not_active Withdrawn
- 1998-10-05 KR KR1020007004424A patent/KR20010031406A/ko not_active Application Discontinuation
- 1998-10-05 JP JP2000518414A patent/JP2001521297A/ja active Pending
- 1998-10-05 WO PCT/DE1998/002946 patent/WO1999022408A1/de not_active Application Discontinuation
-
2001
- 2001-04-26 US US09/843,584 patent/US20010024858A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20010024858A1 (en) | 2001-09-27 |
| DE19746900C2 (de) | 2002-02-14 |
| JP2001521297A (ja) | 2001-11-06 |
| DE19746900A1 (de) | 1999-05-06 |
| EP1025591A1 (de) | 2000-08-09 |
| WO1999022408A1 (de) | 1999-05-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application | ||
| E601 | Decision to refuse application |