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KR100362191B1 - 반도체소자의박막트랜지스터및그제조방법 - Google Patents

반도체소자의박막트랜지스터및그제조방법 Download PDF

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KR100362191B1
KR100362191B1 KR1019950047403A KR19950047403A KR100362191B1 KR 100362191 B1 KR100362191 B1 KR 100362191B1 KR 1019950047403 A KR1019950047403 A KR 1019950047403A KR 19950047403 A KR19950047403 A KR 19950047403A KR 100362191 B1 KR100362191 B1 KR 100362191B1
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Abstract

본 발명은 반도체 소자의 박막트랜지스터 및 그 제조방법에 관한 것으로, 소오스/드레인간의 직렬저항을 줄이고 이에 따라 높은 온/오프 전류비를 얻을 수 있도록 한 것이다. 이를 위해 본 발명은, 소정의 하부공정이 완료된 반도체 기판 상부에 형성된 버퍼층; 상기 버퍼층 상부 소정영역에 형성된 비정질실리콘으로 이루어진 얇은 채널층; 상기 채널층 상에 게이트절연막을 개재하여 형성된 게이트전극; 상기 게이트전극 양측에 형성된 절연막 스페이서; 상기 채널층 양단의 상기 절연막 측벽 하부에 형성된 폴리실리콘으로 이루어진 저농도의 불순물영역; 및 상기 저농도 불순물영역 양측에 형성되며, 상기 채널층보다 두꺼운 폴리실리콘으로 이루어진 고농도의 소오스/드레인영역을 포함하여 이루어지는 반도체 소자의 박막트랜지스터를 제공한다.

Description

반도체 소자의 박막트랜지스터 및 그 제조방법
본 발명은 반도체 기술에 관한 것으로, 특히 소오스/드레인간의직렬저항(series resistance)을 줄이고, 이에 따라 높은 온/오프 전류비를 얻을 수 있도록 한 박막트랜지스터(Thin Film Transistor;TFT) 및 그 제조방법에 관한 것이다.
제1도 (a) 내지 제1도 (c)는 종래기술에 따른 TFT의 제조방법을 도시한 도면이다.
먼저, 제1도 (a)에 도시된 바와 같이 소정의 하부공정이 완료된 반도체 기판(20)상에 버퍼층(21)을 형성한 후 전체 구조 상부에 폴리실리콘층(22)을 얇은 두께로 형성한다.
다음으로, 제1도 (b)에 도시된 바와 같이 상기 폴리실리콘층(22)상에 게이트 절연막(23) 및 게이트전극 형성용 도전층(24)을 형성한 후 이를 소정의 게이트패턴으로 패터닝한다.
다음으로, 제1도 (c)에 도시된 바와 같이 이온주입을 실시하여 상기 폴리실리콘층(22)에 소오스/드레인(25)을 형성하여 TFT형성 공정을 완료한다.
그러나, 상기와 같이 이루어지는 종래기술에 따른 TFT에 있어서는 얇은 폴티실리콘층에 소오스/드레인을 형성하므로 소오스/드레인의 자체 저항이 커져 소오스와 드레인간의 직렬저항이 커지고 이에 따라 온/오프 전류비가 낮아지게 되는 문제점이 발생하고 있다.
본 발명은 상술한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 높은 온/오프 전류비를 가지며 표면이 평탄화된 반도체 소자의 TFT 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 반도체 소자의 박막트랜지스터에 있어서, 소정의 하부공정이 완료된 반도체 기판 상부에 형성된 버퍼층, 상기 버퍼층 상부 소정영역에 형성된 비정질실리콘으로 이루어진 얇은 채널층, 상기 채널층 상에 게이트절연막을 개재하여 형성된 게이트전극, 상기 게이트전극 양측에 형성된 절연막 스페이서; 상기 절연막 스페이서 하부에 형성된 폴리실리콘으로 이루어진 저농도의 불순물영역, 및 상기 저농도 불순물영역 양측에 연결되면서 상기 버퍼층상에 형성되며, 상기 채널층보다 두꺼운 폴리실리콘으로 이루어진 고농도의 소오스/드레인영역을 포함하여 이루어진다.
바람직하게 본 발명은, 소정의 하부공정이 완료된 반도체 기판 상부에 버퍼층 및 비도핑 폴리실리콘막을 차례로 적층 형성하는 제1 단계, 상기 비도핑 폴리실리콘층 일부를 선택식각하여 상기 버퍼층 표면을 노출시키는 게이트 전극 형성 영역 및 잔류하는 상기 비도핑 콜리실리콘층으로 된 소오스/드레인 형성 영역을 정의하는 제2 단계, 상기 제2 단계를 마친 전체 구조 표면을 따라 비정질실리콘층을 형성하는 제3 단계, 상기 비정질실리콘층에 채널 이온주입을 실시하는 제4 단계, 상기 비정질실리콘층상에 게이트절연막 및 게이트 형성용 전도막을 차례로 적층 형성하는 제5 단계, 상기 게이트 형성용 전도막을 소정 패턴으로 패터닝하여 상기 게이트전극 형성영역에 게이트 전극 패턴을 형성하는 제6 단계, 상기 게이트 전극 패턴을 이온주입 마스크로 하여 저농도 이온주입을 실시하는 제7 단계, 상기 게이트 전극 패턴 측면에 절연막 스페이서를 형성하는 제8 단계, 상기 게이트 전극 패턴 및 상기 절연막 스페이서를 이온주입 마스크로 하여 고농도 이온주입을 실시하는 제9단계, 및 어닐링을 실시하는 제10 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제2도는 본 발명의 일실시예에 따른 반도체 소자의 TFT 단면구조를 도시한 도면이다.
본 발명은, 제2도에 도시된 바와 같이 소정의 하부공정이 완료된 반도체 기판(1)상부에 형성된 버퍼층(2)상에 비정질실리콘으로 이루어진 얇은 채널층(13)이 형성되고, 상기 채널층(13)상에 게이트절연막(6)을 개재하여 게이트전극(7A)이 형성되고, 상기 게이트전극 양측에 절연막 측벽(9)이 형성되며, 상기 채널층(13) 양단비 상기 절연막 측벽(9) 하부에는 폴리실리콘으로 이루어진 저농도의 LDD영역(11)이 형성되고, 그 양측에는 상기 채널층(13)보다 두꺼운 폴리실리콘으로 이루어진 고농도의 소오스/드레인(10)이 형성되어 LDD구조의 소오스/드레인이 이루어진 구조로 되어 있다.
이와 같이 본 발명은 게이트가 그 상부에 형성되는 채널영역에 비해 그 양단에 형성되는 소오스 및 드레인영역의 두께가 두껍기 때문에 표면이 평탄화된다.
제3도 (a) 내지 개3도 (e)는 본 발명의 일실시예에 따른 반도채 소자의 TFT 제조 공정순서도를 도시한 도면이다.
본 발명은 먼저, 제3도 (A)에 도시된 바와 같이 소정의 하부공정이 완료된 반도체 기판(1)상에 버퍼층(2)으로서, 예컨대 산화막을 형성한 후 전체 구조 상부에 비도핑 폴리실리콘층(3)을 2000 ∼ 5000Å정도의 두께로 형성한다. 이어서, 상기 비도핑 폴리실리콘층(3)상부에 제1감광막을 형성한 후 이를 선택적으로 노광 및현상하여 소오스/드레인을 정의하는 제1감광막 패턴(4)을 형성한다.
다음으로, 제3도 (b)에 도시된 바와 같이 상기 감광막 패턴(4)을 식각 마스크로 이용하여 상기 비도핑 폴리실리콘층(3)을 선택 식각한 후 감광막 패턴(4)을 제거한다. 이어서, 전체 구조 상부에 채널영역 형성을 위한 비정질실리콘층(5)을 500 ∼ 1000Å두께로 얇게 증착한 후 비정질실리콘층(5)에 채널 이온주입을 실시한다. 계속하여, 상기 비정질실리콘층(5)상에 게이트산화막(6) 및 게이트 형성용 도전층(7)으로서, 예컨대 폴리실리콘층을 차례로 형성한 후 전체 구조 상부에 제2감광막을 도포하고 이를 선택적으로 노광 및 현상하여 제2감광막 패턴(8)을 형성한다.
다음으로, 제3도 (c)에 도시된 바와 같이 상기 감광막 패턴(8)을 식각 마스크로 하여 상기 도전층(7)의 선택식각을 실시하여 게이트 패턴(7A)을 형성한 후 제2감광막 패턴(8)을 제거한다. 이어서, 전체 구조 상부에 LDD영역 형성을 위하여 예컨대 p형 불순물을 이온주입한다.
다음으로, 제3도 (d)에 도시된 바와 같이 전체 구조 상부에 절연층을 형성한 후 전면건식식각을 수행하여 상기 게이트 패턴(7A) 측벽에 절연막 스패이서(9)를 형성한다. 이어서, 소오스/드레인 영역 형성을 위해 상기 게이트 패턴(7A) 및 절연막 스페이서(9)를 식각 마스크로 하여, 예컨데 P형 불순물을 고농도로 기판 전면에 이온주입한다. 이때, 상기 LDD영역 형성을 위한 이온주입 및 소오스/드레인 영역 형성을 위한 이온주입에 의해 상기 소오스/드레인 영역의 폴리실리콘층(3)이 도핑되고, 그 상부의 비정질실리콘층(5)도 도핑되어 전체적으로 도핑된폴리실리콘층(3)이 되며, 게이트전극 패턴(7A) 하부의 비정질실리콘층(5)은 채널영역이 된다.
다음으로, 제3도 (e)에 도시된 바와 같이 상기 주입된 불순물을 활성화시키기 위한 어닐링(annealing)을 실시하여 절연막 스페이서(9) 하부에 형성된 p-LDD영역(11)과 그 양측에 형성된 p+소오스/드레인(10)으로 이루어진 LDD구조를 갖춘 박막트랜지스터를 형성공정을 완료한다. 이때, 도면부호 '13'은 채널층을 나타낸 것이다.
상기와 같이 이루어지는 본 발명은 종래 소오스/드레인 영역의 폴리실리콘층을 얇게 형성하던 것과는 달리 소오스/드레인 영역의 폴리실리콘층을 두껍게 형성함으로써 소오스와 드레인간의 직렬저항을 감소시킨다. 이에 따라 높은 온/오프비를 얻을 수 있어 반도체 소자의 박막트랜지스터 특성을 향상시킬 수 있다.
또한, 폴리실리콘층을 패터닝하여 먼저 소오스/드레인을 형성한 후, 얇은 비정질실리콘층으로 소오스와 드레인 사이의 영역에 채널영역을 형성하고 그 상부에 게이트 패턴을 형성함으로써 표면이 평탄화되 박막트랜지스터를 제조할 수 있다. 이에 따라 후속공정에서의 사진식각공정이 용이해지게 된다.
제1도 (a) 내지 제1도 (c)는 종래기술에 따른 박막트랜지스터 제조방법을 도시한 공정순서도.
제2도는 본 발명의 일실시예에 따른 반도체 소자의 박막트랜지스터 구조를 도시한 단면구조도.
제3도 (a) 내지 제3도 (e)는 본 발명의 일실시예에 따른 반도체 소자의 박막트랜지스터 제조방법을 도시한 공정순서도.
*도면의 주요 부분에 대한 부호의 설명*
1 : 반도체 기판 2 : 버퍼층
7A : 게이트 패턴 9 : 절연막 스페이서
10 : 소오스/드레인 11 : p-LDD영역
13 : 채널영역

Claims (7)

  1. 반도체 소자의 박막트랜지스터에 있어서,
    소정의 하부공정이 완료된 반도체 기판 상부에 형성된 버퍼층;
    상기 버퍼층 상부 소정영역에 형성된 비정질실리콘으로 이루어진 얇은 채널 층;
    상기 채널층 상에 게이트절연막을 개재하여 형성된 게이트전극;
    상기 게이트전극 양측에 형성된 절연막 스페이서;
    상기 절연막 스페이서 하부에 형성된 폴리실리콘으로 이루어진 저농도의 불순물영역; 및
    상기 저농도 불순물영역 양측에 연결되면서 상기 버퍼층상에 형성되며, 상기 채널층보다 두꺼운 폴리실리콘으로 이루어진 고농도의 소오스/드레인영역
    을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 박막트랜지스터.
  2. 제 1항에 있어서,
    상기 저농도 불순물영역 및 상기 고농도의 소오스/드레인영역에 의해 LDD구조의 소오스/드레인이 구성되는 것을 특징으로 하는 반도체 소자의 박막트랜지스터.
  3. 소정의 하부공정이 완료된 반도체 기판 상부에 버퍼층 및 비도핑 폴리실리콘막을 차례로 적층 형성하는 제1 단계;
    상기 비도핑 폴리실리콘층 일부를 선택식각하여 상기 버퍼층 표면을 노출시키는 게이트 전극 형성 영역 및 잔류하는 상기 비도핑 플리실리콘층으로 된 소오스/드레인 형성 영역을 정의하는 제2 단계;
    상기 제2 단계를 마친 전체 구조 표면을 따라 비정질실리콘층을 형성하는 제3단계;
    상기 비정질실리콘층에 채널 이온주입을 실시하는 제4 단계;
    상기 비정질실리콘층상에 게이트절연막 및 게이트 형성용 전도막을 차례로 적층 형성하는 제5 단계;
    상기 게이트 형성용 전도막을 소정 패턴으로 패터닝하여 상기 게이트전극 형성영역에 게이트 전극 패턴을 형성하는 제6 단계;
    상기 게이트 전극 패턴을 이온주입 마스크로 하여 저농도 이온주입을 실시하는 제7 단계;
    상기 게이트 전극 패턴 측면에 절연막 스페이서를 형성하는 제8 단계;
    상기 게이트 전극 패턴 및 상기 절연막 스페이서를 이온주입 마스크로 하여 고농도 이온주입을 실시하는 제9 단계; 및
    어닐링을 실시하는 제10 단계
    를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 박막트랜지스터제조방법.
  4. 제3항에 있어서,
    상기 비도핑 폴리실리콘층은 2000 - 5000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 박막트랜지스터 제조방법.
  5. 제3항에 있어,
    상기 비정질실리콘층은 500 - 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 박막트랜지스터 제조방법.
  6. 제3항에 있어서,
    상기 버퍼층은 산화막인 것을 특징으로 하는 반도체 소자의 박막트랜지스터 제조 방법.
  7. 제3항에 있어서,
    상기 게이트 형성용 전도막은 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 박막트랜지스터 제조 방법.
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