JP3079586B2 - 高耐圧トランジスタおよびその製造方法 - Google Patents
高耐圧トランジスタおよびその製造方法Info
- Publication number
- JP3079586B2 JP3079586B2 JP03012962A JP1296291A JP3079586B2 JP 3079586 B2 JP3079586 B2 JP 3079586B2 JP 03012962 A JP03012962 A JP 03012962A JP 1296291 A JP1296291 A JP 1296291A JP 3079586 B2 JP3079586 B2 JP 3079586B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- layer
- trench
- diffusion layer
- electric field
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000015556 catabolic process Effects 0.000 title claims description 25
- 238000004519 manufacturing process Methods 0.000 title description 18
- 239000010410 layer Substances 0.000 claims description 73
- 239000000758 substrate Substances 0.000 claims description 56
- 239000004065 semiconductor Substances 0.000 claims description 54
- 238000009792 diffusion process Methods 0.000 claims description 43
- 230000005684 electric field Effects 0.000 claims description 32
- 239000002344 surface layer Substances 0.000 claims description 15
- 239000012535 impurity Substances 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 22
- 229910052814 silicon oxide Inorganic materials 0.000 description 22
- 238000002955 isolation Methods 0.000 description 18
- 238000010586 diagram Methods 0.000 description 14
- 238000000034 method Methods 0.000 description 13
- 238000005530 etching Methods 0.000 description 9
- 238000001020 plasma etching Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、高耐圧トランジスタお
よびその製造方法に関するものである。
よびその製造方法に関するものである。
【０００２】
【従来の技術】従来の高耐圧トランジスタの構造を図１
６の概略構造断面図により説明する。
６の概略構造断面図により説明する。
【０００３】図に示す高耐圧トランジスタ５０は、ＬＯ
ＣＯＳオフセットドレイン構造を有する。すなわち、シ
リコン製の半導体基板５１の上層には、Ｎウエル領域５
２が形成されている。このＮウエル領域５２の表層に
は、素子分離用のアイソレーション領域５３，５４とオ
フセットドレイン用のアイソレーション領域５５とが設
けられている。上記アイソレーション領域５３，５４，
５５は、ＬＯＣＯＳ法により形成される。
ＣＯＳオフセットドレイン構造を有する。すなわち、シ
リコン製の半導体基板５１の上層には、Ｎウエル領域５
２が形成されている。このＮウエル領域５２の表層に
は、素子分離用のアイソレーション領域５３，５４とオ
フセットドレイン用のアイソレーション領域５５とが設
けられている。上記アイソレーション領域５３，５４，
５５は、ＬＯＣＯＳ法により形成される。
【０００４】アイソレーション領域５３とアイソレーシ
ョン領域５５との間におけるアイソレーション領域５３
側のＮウエル領域５２の表層には、Ｐ+ 拡散層よりなる
ソース領域５６が形成されている。さらにソース領域５
６とアイソレーション領域５５との間におけるＮウエル
領域５２の上面とアイソレーション領域５５の上面の一
部とには、ポリシリコン電極５７が形成されている。
ョン領域５５との間におけるアイソレーション領域５３
側のＮウエル領域５２の表層には、Ｐ+ 拡散層よりなる
ソース領域５６が形成されている。さらにソース領域５
６とアイソレーション領域５５との間におけるＮウエル
領域５２の上面とアイソレーション領域５５の上面の一
部とには、ポリシリコン電極５７が形成されている。
【０００５】またアイソレーション領域５５とアイソレ
ーション領域５４との間におけるＮウエル領域の表層に
は、Ｐ+ 拡散層よりなるドレイン領域５８が形成されて
いる。このドレイン領域５８は、アイソレーション領域
５５を介してポリシリコン電極５７より離れている、い
わゆるオフセットドレイン構造になっている。さらに、
ドレイン領域５８の両側におけるアイソレーション領域
５４，５５の下面側には、Ｐ- 低濃度拡散層よりなる電
界緩和層５９が形成されている。
ーション領域５４との間におけるＮウエル領域の表層に
は、Ｐ+ 拡散層よりなるドレイン領域５８が形成されて
いる。このドレイン領域５８は、アイソレーション領域
５５を介してポリシリコン電極５７より離れている、い
わゆるオフセットドレイン構造になっている。さらに、
ドレイン領域５８の両側におけるアイソレーション領域
５４，５５の下面側には、Ｐ- 低濃度拡散層よりなる電
界緩和層５９が形成されている。
【０００６】一方アイソレーション領域５３，５５の下
面側には、Ｐチャネルストッパ６０が形成されている。
面側には、Ｐチャネルストッパ６０が形成されている。
【０００７】
【発明が解決しようとする課題】しかしながら、上記構
造の高耐圧トランジスタでは、出力電流を大きくするた
めにゲート幅を長くしている。このため、オフセットド
レイン用のアイソレーション領域，ソース領域およびド
レイン領域等を形成する面積が大きくなり、高集積化が
できないという課題を有している。
造の高耐圧トランジスタでは、出力電流を大きくするた
めにゲート幅を長くしている。このため、オフセットド
レイン用のアイソレーション領域，ソース領域およびド
レイン領域等を形成する面積が大きくなり、高集積化が
できないという課題を有している。
【０００８】本発明は、高集積化に優れた高耐圧トラン
ジスタおよびその製造方法を提供することを目的とす
る。
ジスタおよびその製造方法を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたものである。すなわち、半導体基
板にはトレンチが形成されていて、その上部側の側壁に
沿って低濃度不純物拡散層を有する電界緩和層が形成さ
れている。またトレンチの内壁表面にはゲート絶縁膜が
形成されている。このゲート絶縁膜の表面上にはゲート
電極が形成されている。半導体基板の表層で電界緩和層
の両側にはＬＤＤ用低濃度拡散層が形成されている。そ
の一方のＬＤＤ用低濃度拡散層の側方で半導体基板の表
層にはソース領域が形成されていて、他方のＬＤＤ用低
濃度拡散層の側方で半導体基板の表層にはドレイン領域
が形成されているものである。
成するためになされたものである。すなわち、半導体基
板にはトレンチが形成されていて、その上部側の側壁に
沿って低濃度不純物拡散層を有する電界緩和層が形成さ
れている。またトレンチの内壁表面にはゲート絶縁膜が
形成されている。このゲート絶縁膜の表面上にはゲート
電極が形成されている。半導体基板の表層で電界緩和層
の両側にはＬＤＤ用低濃度拡散層が形成されている。そ
の一方のＬＤＤ用低濃度拡散層の側方で半導体基板の表
層にはソース領域が形成されていて、他方のＬＤＤ用低
濃度拡散層の側方で半導体基板の表層にはドレイン領域
が形成されているものである。
【００１０】高耐圧トランジスタの製造方法としては、
まず半導体基板にトレンチを形成し、トレンチの上部側
の側壁に沿って電界緩和層を形成する。次いで、トレン
チをさらに堀り下げて、掘り下げたトレンチの内壁表面
にゲート絶縁膜を構成する絶縁層を形成する。その後、
トレンチの内壁と半導体基板の上面でトレンチの外側と
にゲート電極を形成する。続いて、半導体基板の表層で
電界緩和層の両側に、ＬＤＤ用低濃度拡散層を形成す
る。さらに一方のＬＤＤ用低濃度拡散層の側方で半導体
基板の表層にソース領域を形成し、他方のＬＤＤ用低濃
度拡散層の側方で半導体基板の表層にドレイン領域を形
成する。
まず半導体基板にトレンチを形成し、トレンチの上部側
の側壁に沿って電界緩和層を形成する。次いで、トレン
チをさらに堀り下げて、掘り下げたトレンチの内壁表面
にゲート絶縁膜を構成する絶縁層を形成する。その後、
トレンチの内壁と半導体基板の上面でトレンチの外側と
にゲート電極を形成する。続いて、半導体基板の表層で
電界緩和層の両側に、ＬＤＤ用低濃度拡散層を形成す
る。さらに一方のＬＤＤ用低濃度拡散層の側方で半導体
基板の表層にソース領域を形成し、他方のＬＤＤ用低濃
度拡散層の側方で半導体基板の表層にドレイン領域を形
成する。
【００１１】
【作用】上記構造の高耐圧トランジスタでは、トレンチ
の側壁に電界緩和層を形成したことにより、高耐圧トラ
ンジスタをＯＦＦ状態にした場合には、電界緩和層が空
乏化することでドレイン電界を緩和する。よって高耐圧
化がはかれる。
の側壁に電界緩和層を形成したことにより、高耐圧トラ
ンジスタをＯＦＦ状態にした場合には、電界緩和層が空
乏化することでドレイン電界を緩和する。よって高耐圧
化がはかれる。
【００１２】また上記製造方法では、半導体基板にトレ
ンチを形成してその上部側の側壁に電界緩和層を形成し
たことにより、電界緩和層の働きを変えることなく半導
体基板面における電界緩和層の形成面積を小さくする。
ンチを形成してその上部側の側壁に電界緩和層を形成し
たことにより、電界緩和層の働きを変えることなく半導
体基板面における電界緩和層の形成面積を小さくする。
【００１３】
【実施例】本発明の第１実施例を図１の概略構造断面図
により説明する。図には、オフセット構造でＰチャネル
形ＬＤＤ構造の高耐圧トランジスタ１０を示す。すなわ
ち、Ｎ型シリコン製の半導体基板１１にはトレンチ１２
が形成されている。このトレンチ１２の上部側の側壁中
には、電界緩和層になるＰ- 低濃度拡散層１３が形成さ
れている。Ｐ- 低濃度拡散層１３の下部側のトレンチ１
２の内壁には、酸化シリコン製のゲート絶縁膜１４が形
成されている。
により説明する。図には、オフセット構造でＰチャネル
形ＬＤＤ構造の高耐圧トランジスタ１０を示す。すなわ
ち、Ｎ型シリコン製の半導体基板１１にはトレンチ１２
が形成されている。このトレンチ１２の上部側の側壁中
には、電界緩和層になるＰ- 低濃度拡散層１３が形成さ
れている。Ｐ- 低濃度拡散層１３の下部側のトレンチ１
２の内壁には、酸化シリコン製のゲート絶縁膜１４が形
成されている。
【００１４】トレンチ１２の内壁と半導体基板１１の上
面でトレンチ１２の周囲とには、ポリシリコン（以下ｐ
ｏｌｙ−Ｓｉと記す）製のゲート電極１５が形成されて
いる。
面でトレンチ１２の周囲とには、ポリシリコン（以下ｐ
ｏｌｙ−Ｓｉと記す）製のゲート電極１５が形成されて
いる。
【００１５】半導体基板１１の表層でＰ- 低濃度拡散層
１３の両側には、Ｐ- ＬＤＤ用低濃度拡散層１６（１６
ａ，１６ｂ）が形成されている。半導体基板１１の上面
でゲート電極１５の両側には、サイドウォール１７が形
成されている。
１３の両側には、Ｐ- ＬＤＤ用低濃度拡散層１６（１６
ａ，１６ｂ）が形成されている。半導体基板１１の上面
でゲート電極１５の両側には、サイドウォール１７が形
成されている。
【００１６】半導体基板１１の表層で、一方のＰ- ＬＤ
Ｄ用低濃度拡散層１６ａの側方にはＰ- ソース領域１８
が形成され、他方のＰ- ＬＤＤ用低濃度拡散層１６ｂの
側方にはＰ- ドレイン領域１９が形成されている。
Ｄ用低濃度拡散層１６ａの側方にはＰ- ソース領域１８
が形成され、他方のＰ- ＬＤＤ用低濃度拡散層１６ｂの
側方にはＰ- ドレイン領域１９が形成されている。
【００１７】上記構造の高耐圧トランジスタ１０では、
ＯＦＦ状態にした場合に、ゲート電極１５に電界が発生
する。この電界はゲート絶縁膜１４とＰ-低濃度拡散層
１３とに加わる。この結果、Ｐ- 低濃度拡散層１３は、
電界緩和層として働き、空乏化する。このため、ゲート
絶縁膜１４は高耐圧化される。
ＯＦＦ状態にした場合に、ゲート電極１５に電界が発生
する。この電界はゲート絶縁膜１４とＰ-低濃度拡散層
１３とに加わる。この結果、Ｐ- 低濃度拡散層１３は、
電界緩和層として働き、空乏化する。このため、ゲート
絶縁膜１４は高耐圧化される。
【００１８】次に、上記構造の高耐圧トランジスタ１０
の製造方法を図２ないし図１０の製造工程図により説明
する。まず、後述するトレンチ１２ａとソース領域，ド
レイン領域等とを形成する領域の周囲で半導体基板１１
の表層には、ＬＯＣＯＳ法によりアイソレーション領域
（図示せず）を設ける。
の製造方法を図２ないし図１０の製造工程図により説明
する。まず、後述するトレンチ１２ａとソース領域，ド
レイン領域等とを形成する領域の周囲で半導体基板１１
の表層には、ＬＯＣＯＳ法によりアイソレーション領域
（図示せず）を設ける。
【００１９】図２に示すように、半導体基板１１の上面
にレジストを塗布してレジスト膜を形成し、その後感
光，現像処理を行って、エッチングマスク２１を形成す
る。次いで、反応性イオンエッチングにより、半導体基
板１１にトレンチ１２ａを形成する。半導体基板１１の
面に対するトレンチ１２ａの形状は、例えば長方形を成
す。
にレジストを塗布してレジスト膜を形成し、その後感
光，現像処理を行って、エッチングマスク２１を形成す
る。次いで、反応性イオンエッチングにより、半導体基
板１１にトレンチ１２ａを形成する。半導体基板１１の
面に対するトレンチ１２ａの形状は、例えば長方形を成
す。
【００２０】さらに、Ｐ型不純物をイオン注入して、ト
レンチ１２ａの内壁中にＰ- 低濃度拡散層１３を形成す
る。
レンチ１２ａの内壁中にＰ- 低濃度拡散層１３を形成す
る。
【００２１】エッチングマスク２１を剥離せずに続いて
図３に示す如く、反応性イオンエッチングにより、トレ
ンチ１２ａをさらに堀り下げて、トレンチ１２ｂを形成
する。次いでエッチングマスク２１を、例えばアッシャ
ー処理等により除去する。
図３に示す如く、反応性イオンエッチングにより、トレ
ンチ１２ａをさらに堀り下げて、トレンチ１２ｂを形成
する。次いでエッチングマスク２１を、例えばアッシャ
ー処理等により除去する。
【００２２】そして図４に示すように、例えば熱酸化法
により、トレンチ１２（１２ａと１２ｂ）の内壁と半導
体基板１１とのそれぞれの表層にシリコン酸化膜２２を
形成する。このとき、半導体基板１１の表層とＰ- 低濃
度拡散層１３の表層とにも酸化シリコン膜２２を形成す
る。この酸化シリコン膜２２のうちの掘り下げたトレン
チ１２ｂの内壁に形成されたものがゲート絶縁膜１４を
構成する絶縁層になる。
により、トレンチ１２（１２ａと１２ｂ）の内壁と半導
体基板１１とのそれぞれの表層にシリコン酸化膜２２を
形成する。このとき、半導体基板１１の表層とＰ- 低濃
度拡散層１３の表層とにも酸化シリコン膜２２を形成す
る。この酸化シリコン膜２２のうちの掘り下げたトレン
チ１２ｂの内壁に形成されたものがゲート絶縁膜１４を
構成する絶縁層になる。
【００２３】続いて図５に示す如く、化学的気相成長法
を用いて、ｐｏｌｙ−Ｓｉ膜２３をトレンチ１２の内壁
と半導体基板１１の上面とに形成する。その後、レジス
トを塗布してレジスト膜を形成し、その後感光，現像処
理を行って、エッチングマスク２４を形成する。次い
で、反応性イオンエッチングにより、図中の２点鎖線部
分で示すｐｏｌｙ−Ｓｉ膜２３をエッチング除去して、
ゲート電極１５を形成する。
を用いて、ｐｏｌｙ−Ｓｉ膜２３をトレンチ１２の内壁
と半導体基板１１の上面とに形成する。その後、レジス
トを塗布してレジスト膜を形成し、その後感光，現像処
理を行って、エッチングマスク２４を形成する。次い
で、反応性イオンエッチングにより、図中の２点鎖線部
分で示すｐｏｌｙ−Ｓｉ膜２３をエッチング除去して、
ゲート電極１５を形成する。
【００２４】図６のレイアウト図に示す如く、上記ゲー
ト電極１５は、コンタクトを取るためにアイソレーショ
ン領域４１上にも形成される。そしてコンタクト４２は
アイソレーション領域４１上のゲート電極１５上に配置
される。
ト電極１５は、コンタクトを取るためにアイソレーショ
ン領域４１上にも形成される。そしてコンタクト４２は
アイソレーション領域４１上のゲート電極１５上に配置
される。
【００２５】その後エッチングマスク２４を、例えばア
ッシャー処理等により除去する。そして図７に示すよう
に、ゲート電極１５をイオン注入マスクにして、Ｐ型不
純物をイオン注入し、半導体基板１１の表層でＰ- 低濃
度拡散層１３の両側方に、Ｐ- ＬＤＤ用低濃度拡散層１
６（１６ａ，１６ｂ）を形成する。
ッシャー処理等により除去する。そして図７に示すよう
に、ゲート電極１５をイオン注入マスクにして、Ｐ型不
純物をイオン注入し、半導体基板１１の表層でＰ- 低濃
度拡散層１３の両側方に、Ｐ- ＬＤＤ用低濃度拡散層１
６（１６ａ，１６ｂ）を形成する。
【００２６】次いで図８に示す如く、化学的気相成長法
を用いて、半導体装置１１の上面側に酸化シリコン膜２
５を形成する。このとき、トレンチ１２内におけるゲー
ト電極１５の壁面にも酸化シリコン膜２５が形成される
が、その膜厚は薄いものとなる。
を用いて、半導体装置１１の上面側に酸化シリコン膜２
５を形成する。このとき、トレンチ１２内におけるゲー
ト電極１５の壁面にも酸化シリコン膜２５が形成される
が、その膜厚は薄いものとなる。
【００２７】次いで図９に示すように、反応性イオンエ
ッチングにより、酸化シリコン膜２５を異方性エッチン
グし、半導体基板１１の上面でゲート電極１５の周囲に
酸化シリコン膜２５を残す。残った酸化シリコン膜２５
がサイドウォール１７になる。このとき、トレンチ１２
内におけるゲート電極１５の壁面に形成された酸化シリ
コン膜２５は膜厚が薄いために、上記エッチング時にエ
ッチングされて除去される。
ッチングにより、酸化シリコン膜２５を異方性エッチン
グし、半導体基板１１の上面でゲート電極１５の周囲に
酸化シリコン膜２５を残す。残った酸化シリコン膜２５
がサイドウォール１７になる。このとき、トレンチ１２
内におけるゲート電極１５の壁面に形成された酸化シリ
コン膜２５は膜厚が薄いために、上記エッチング時にエ
ッチングされて除去される。
【００２８】次に図１０に示す如く、ゲート電極１５と
サイドウォール１７とをイオン注入マスクにして、半導
体基板１１にＰ型不純物をイオン注入する。そして半導
体基板１１の表層で、一方のＬＤＤ用低濃度拡散層１６
ａの側方にＰ+ ソース領域１８を形成し、他方のＬＤＤ
用低濃度拡散層１６ｂの側方にＰ+ ドレイン領域１９を
形成する。
サイドウォール１７とをイオン注入マスクにして、半導
体基板１１にＰ型不純物をイオン注入する。そして半導
体基板１１の表層で、一方のＬＤＤ用低濃度拡散層１６
ａの側方にＰ+ ソース領域１８を形成し、他方のＬＤＤ
用低濃度拡散層１６ｂの側方にＰ+ ドレイン領域１９を
形成する。
【００２９】次に第２実施例として、Ｐ- 低濃度拡散層
と絶縁膜とよりなる電界緩和層を形成した高耐圧トラン
ジスタを図１１の概略構造断面図により説明する。図に
おいて、前記第１実施例中で説明した図１と同様の構成
部品には、図１で付した番号と同一の番号を付す。
と絶縁膜とよりなる電界緩和層を形成した高耐圧トラン
ジスタを図１１の概略構造断面図により説明する。図に
おいて、前記第１実施例中で説明した図１と同様の構成
部品には、図１で付した番号と同一の番号を付す。
【００３０】図に示す高耐圧トランジスタ３０は、前記
図１で説明した高耐圧トランジスタ１０において、Ｐ-
低濃度拡散層１３とゲート電極１５との間に酸化シリコ
ン膜製の絶縁膜３２を形成したものである。またサイド
ウォール１７は、絶縁膜３２とゲート電極１５との側方
で半導体基板１１の上面に形成されている。
図１で説明した高耐圧トランジスタ１０において、Ｐ-
低濃度拡散層１３とゲート電極１５との間に酸化シリコ
ン膜製の絶縁膜３２を形成したものである。またサイド
ウォール１７は、絶縁膜３２とゲート電極１５との側方
で半導体基板１１の上面に形成されている。
【００３１】上記構造の高耐圧トランジスタ３０には絶
縁膜３２が設けられていることにより、高耐圧トランジ
スタ３０をＯＦＦ状態にした場合には、電界はゲート絶
縁膜１４と絶縁膜３２と空乏化した電界緩和層となるＰ
- 低濃度拡散層１３に分散する。このため、ゲート絶縁
膜１４に加わる電界は、前記高耐圧トランジスタ１０の
場合よりも、絶縁膜３２に分散する分だけ少なくなる。
この結果、ゲート絶縁膜１４は、前記高耐圧トランジス
タ１０のものよりも絶縁破壊され難くなる。また、前記
高耐圧トランジスタ１０の場合より絶縁膜３２にドレイ
ン電界が分散するため、ドレイン耐圧が向上し、この高
耐圧トランジスタ３０は、高耐圧トランジスタ１０より
も耐圧がさらに高くなる。
縁膜３２が設けられていることにより、高耐圧トランジ
スタ３０をＯＦＦ状態にした場合には、電界はゲート絶
縁膜１４と絶縁膜３２と空乏化した電界緩和層となるＰ
- 低濃度拡散層１３に分散する。このため、ゲート絶縁
膜１４に加わる電界は、前記高耐圧トランジスタ１０の
場合よりも、絶縁膜３２に分散する分だけ少なくなる。
この結果、ゲート絶縁膜１４は、前記高耐圧トランジス
タ１０のものよりも絶縁破壊され難くなる。また、前記
高耐圧トランジスタ１０の場合より絶縁膜３２にドレイ
ン電界が分散するため、ドレイン耐圧が向上し、この高
耐圧トランジスタ３０は、高耐圧トランジスタ１０より
も耐圧がさらに高くなる。
【００３２】次に上記高耐圧トランジスタ３０の製造方
法を図１２ないし図１５および前記第１実施例中の図１
と図５と図７ないし図１０とにより説明する。まず前記
第１実施例の図２で説明したと同様にして、半導体基板
１１にトレンチ１２ａを形成して、トレンチ１２ａの内
壁にＰ- 低濃度拡散層１３を形成する。
法を図１２ないし図１５および前記第１実施例中の図１
と図５と図７ないし図１０とにより説明する。まず前記
第１実施例の図２で説明したと同様にして、半導体基板
１１にトレンチ１２ａを形成して、トレンチ１２ａの内
壁にＰ- 低濃度拡散層１３を形成する。
【００３３】続いて図１２に示す如く、化学的気相成長
法を用いて、半導体基板１１の上面とトレンチ１２ａの
内壁面とに、例えば３００ｎｍないし４００ｎｍの厚さ
の酸化シリコン膜３１を形成する。このとき、トレンチ
１２ａの内壁面に形成した酸化シリコン膜３１は、カバ
レージの悪さによって半導体基板１１の上面に形成した
ものよりも厚さが１／３ないし１／５になる。
法を用いて、半導体基板１１の上面とトレンチ１２ａの
内壁面とに、例えば３００ｎｍないし４００ｎｍの厚さ
の酸化シリコン膜３１を形成する。このとき、トレンチ
１２ａの内壁面に形成した酸化シリコン膜３１は、カバ
レージの悪さによって半導体基板１１の上面に形成した
ものよりも厚さが１／３ないし１／５になる。
【００３４】次いで図１３に示すように、反応性イオン
エッチングにより、エッチング方向に対しての膜厚が最
も薄いトレンチ１２ａの底部の酸化シリコン膜３１を除
去する。そしてトレンチ１２ａの側壁と半導体基板１１
の上面とに酸化シリコン膜３１よりなる絶縁膜３２を形
成する。
エッチングにより、エッチング方向に対しての膜厚が最
も薄いトレンチ１２ａの底部の酸化シリコン膜３１を除
去する。そしてトレンチ１２ａの側壁と半導体基板１１
の上面とに酸化シリコン膜３１よりなる絶縁膜３２を形
成する。
【００３５】その後図１４に示す如く、半導体基板１１
の上面にレジストを塗布してレジスト膜を形成し、この
レジスト膜を感光，現像処理してエッチングマスク３３
を形成する。続いて反応性イオンエッチングにより、ト
レンチ１２ａをさらに堀り下げて、トレンチ１２ｂを形
成する。
の上面にレジストを塗布してレジスト膜を形成し、この
レジスト膜を感光，現像処理してエッチングマスク３３
を形成する。続いて反応性イオンエッチングにより、ト
レンチ１２ａをさらに堀り下げて、トレンチ１２ｂを形
成する。
【００３６】そしてエッチングマスク３３を、例えばア
ッシャー処理等により除去する。その後図１５に示すよ
うに、例えば熱酸化法により、トレンチ１２ｂの内壁の
表層に酸化シリコン膜を形成する。この酸化シリコン膜
がゲート絶縁膜１４になる。
ッシャー処理等により除去する。その後図１５に示すよ
うに、例えば熱酸化法により、トレンチ１２ｂの内壁の
表層に酸化シリコン膜を形成する。この酸化シリコン膜
がゲート絶縁膜１４になる。
【００３７】続いて前記第１実施例中の図５，図７ない
し図９で説明したと同様にして、トレンチ１２の内壁と
トレンチ１２の周囲で半導体基板１１の上面とに、ｐｏ
ｌｙ−Ｓｉ製のゲート電極１５を形成する。次いでイオ
ン注入法により、半導体基板１１の表層でＰ- 低濃度拡
散層１３の両側方に、Ｐ- ＬＤＤ用低濃度拡散層１６を
形成する。
し図９で説明したと同様にして、トレンチ１２の内壁と
トレンチ１２の周囲で半導体基板１１の上面とに、ｐｏ
ｌｙ−Ｓｉ製のゲート電極１５を形成する。次いでイオ
ン注入法により、半導体基板１１の表層でＰ- 低濃度拡
散層１３の両側方に、Ｐ- ＬＤＤ用低濃度拡散層１６を
形成する。
【００３８】その後、化学的気相成長法により、半導体
基板１１の上面側に酸化シリコン膜２５を形成する。続
いて、反応性イオンエッチングにより酸化シリコン膜２
５をエッチングして、ゲート電極１５と酸化シリコン膜
２５との周囲で半導体基板１１の上面にのみ酸化シリコ
ン膜２５を残す。残った酸化シリコン膜２５がサイドウ
ォール１７になる。
基板１１の上面側に酸化シリコン膜２５を形成する。続
いて、反応性イオンエッチングにより酸化シリコン膜２
５をエッチングして、ゲート電極１５と酸化シリコン膜
２５との周囲で半導体基板１１の上面にのみ酸化シリコ
ン膜２５を残す。残った酸化シリコン膜２５がサイドウ
ォール１７になる。
【００３９】次にイオン注入法により、半導体基板１１
の表層で、一方のＬＤＤ用低濃度拡散層１６ａの側方に
Ｐ+ ソース領域１８を形成し、他方のＬＤＤ用低濃度拡
散層１６ｂの側方にＰ+ ドレイン領域１９を形成する。
このようにして、前記図１１で説明した高耐圧トランジ
スタ３０を得る。
の表層で、一方のＬＤＤ用低濃度拡散層１６ａの側方に
Ｐ+ ソース領域１８を形成し、他方のＬＤＤ用低濃度拡
散層１６ｂの側方にＰ+ ドレイン領域１９を形成する。
このようにして、前記図１１で説明した高耐圧トランジ
スタ３０を得る。
【００４０】
【発明の効果】以上、説明したように本発明によれば、
トレンチを形成して、その側壁に電界緩和層を形成した
ので、半導体基板面における電界緩和層の形成面積を小
さくしても、従来の電界緩和層とほぼ同等に電界を緩和
することができる。この結果、半導体基板面における電
界緩和層の形成面積を縮小することができるので、高耐
圧トランジスタの形成面積の縮小が可能になる。よっ
て、高耐圧トランジスタの高集積化は図れる。
トレンチを形成して、その側壁に電界緩和層を形成した
ので、半導体基板面における電界緩和層の形成面積を小
さくしても、従来の電界緩和層とほぼ同等に電界を緩和
することができる。この結果、半導体基板面における電
界緩和層の形成面積を縮小することができるので、高耐
圧トランジスタの形成面積の縮小が可能になる。よっ
て、高耐圧トランジスタの高集積化は図れる。
【図１】第１実施例の概略構造断面図である。
【図２】第１実施例の製造工程図である。
【図３】第１実施例の製造工程図である。
【図４】第１実施例の製造工程図である。
【図５】第１実施例の製造工程図である。
【図６】図５に示した構造のレイアウト図である。
【図７】第１実施例の製造工程図である。
【図８】第１実施例の製造工程図である。
【図９】第１実施例の製造工程図である。
【図１０】第１実施例の製造工程図である。
【図１１】第２実施例の概略構造断面図である。
【図１２】第２実施例の製造工程図である。
【図１３】第２実施例の製造工程図である。
【図１４】第２実施例の製造工程図である。
【図１５】第２実施例の製造工程図である。
【図１６】従来例の概略構成断面図である。
１０ 高耐圧トランジスタ １１ 半導体基板 １２ トレンチ １３ Ｐ- 低濃度拡散層 １４ ゲート絶縁膜 １５ ゲート電極 １６ Ｐ- ＬＤＤ用低濃度拡散層 １７ サイドウォール １８ Ｐ- ソース領域 １９ Ｐ- ドレイン領域 ３０ 高耐圧トランジスタ ３２ 絶縁膜
Claims (3)
- 【請求項１】 半導体基板に形成したトレンチと、 低濃度不純物拡散層を有し、前記トレンチの上部側の側
壁に沿って基板に形成された電界緩和層と、 前記トレンチの内壁表面に形成したゲート絶縁膜と、 前記ゲート絶縁膜の表面上に形成したゲート電極と、 前記半導体基板の表層で前記電界緩和層の両側に前記電
界緩和層と別個に形成したＬＤＤ用低濃度拡散層と、 前記半導体基板上で前記ゲート電極の両側に形成したサ
イドウォールと、 前記一方のＬＤＤ用低濃度拡散層の側方で前記半導体基
板の表層に形成したソース領域と、 前記他方のＬＤＤ用低濃度拡散層の側方で前記半導体基
板の表層に形成したドレイン領域とを有し、 前記電界緩和層が前記ＬＤＤ用低濃度拡散層よりも前記
トレンチの深さ方向に縦長となるように形成されること
を特徴とする高耐圧トランジスタ。 - 【請求項２】 前記電界緩和層は、低濃度不純物拡散層
と絶縁膜とからなることを特徴とする請求項１記載の高
耐圧トランジスタ。 - 【請求項３】 半導体基板にトレンチを形成して、前記
トレンチの上部側の側壁に沿って電界緩和層を形成する
工程と、 前記トレンチをさらに堀り下げて、前記掘り下げたトレ
ンチの内壁表面にゲート絶縁膜を構成する絶縁層を形成
する工程と、 前記トレンチの内壁と半導体基板の上面で前記トレンチ
の外側とにゲート電極を形成する工程と、 前記半導体基板の表層で前記電界緩和層の両側にＬＤＤ
用低濃度拡散層を形成する工程と、 前記半導体基板の上面で前記ゲート電極の両側にサイド
ウォールを形成する工程と、 前記一方のＬＤＤ用低濃度拡散層の側方で前記半導体基
板の表層にソース領域を形成し、前記他方のＬＤＤ用低
濃度拡散層の側方で前記半導体基板の表層にドレイン領
域を形成する工程とを有することを特徴とする高耐圧ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03012962A JP3079586B2 (ja) | 1991-01-09 | 1991-01-09 | 高耐圧トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03012962A JP3079586B2 (ja) | 1991-01-09 | 1991-01-09 | 高耐圧トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04251980A JPH04251980A (ja) | 1992-09-08 |
| JP3079586B2 true JP3079586B2 (ja) | 2000-08-21 |
Family
ID=11819884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03012962A Expired - Fee Related JP3079586B2 (ja) | 1991-01-09 | 1991-01-09 | 高耐圧トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3079586B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102595426B1 (ko) * | 2021-10-13 | 2023-10-31 | 주식회사 유비셀 | Pcb 세정용 바스켓 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003023104A (ja) * | 2001-07-06 | 2003-01-24 | Sony Corp | 半導体装置及びその作製方法 |
| KR100668856B1 (ko) * | 2005-06-30 | 2007-01-16 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP2008084995A (ja) | 2006-09-26 | 2008-04-10 | Sharp Corp | 高耐圧トレンチｍｏｓトランジスタ及びその製造方法 |
| JP4584222B2 (ja) | 2006-09-26 | 2010-11-17 | シャープ株式会社 | 高耐圧トランジスタの製造方法 |
| KR100890256B1 (ko) * | 2007-05-29 | 2009-03-24 | 삼성전자주식회사 | 리세스 채널 영역을 갖는 트랜지스터를 채택하는 반도체소자 및 그 제조 방법 |
-
1991
- 1991-01-09 JP JP03012962A patent/JP3079586B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102595426B1 (ko) * | 2021-10-13 | 2023-10-31 | 주식회사 유비셀 | Pcb 세정용 바스켓 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04251980A (ja) | 1992-09-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4210347B2 (ja) | 高耐圧トランジスタ及びその製造方法 | |
| US7300847B2 (en) | MOS transistor on an SOI substrate with a body contact and a gate insulating film with variable thickness | |
| JP2602132B2 (ja) | 薄膜電界効果素子およびその製造方法 | |
| JP2847490B2 (ja) | トランジスタの製造方法 | |
| JPH11150270A (ja) | トランジスターの特性を改善するための半導体装置製造方法 | |
| JP3079586B2 (ja) | 高耐圧トランジスタおよびその製造方法 | |
| KR19980020943A (ko) | 절연막 터널링 트랜지스터 및 그 제조방법 | |
| JPH098321A (ja) | 半導体素子のトランジスター構造及びその製造方法 | |
| KR100232197B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20010031406A (ko) | 버티컬 ｍｏｓ 트랜지스터 및 그 제조 방법 | |
| KR19990002942A (ko) | 에스오 아이(soi) 소자의 제조방법 | |
| KR100298874B1 (ko) | 트랜지스터의형성방법 | |
| KR100263475B1 (ko) | 반도체 소자의 구조 및 제조 방법 | |
| KR100234692B1 (ko) | 트랜지스터 및 그 제조방법 | |
| JPH0818042A (ja) | Ｍｏｓトランジスタの製造方法 | |
| KR100610460B1 (ko) | 시모스(ｃｍｏｓ) 트랜지스터 및 그 제조 방법 | |
| KR20020007848A (ko) | 반도체 소자 및 그의 제조 방법 | |
| JPH0548090A (ja) | 半導体装置の製造方法 | |
| JP3125752B2 (ja) | 半導体装置の製造方法 | |
| KR100231131B1 (ko) | 반도체장치의 제조방법 | |
| JP3125751B2 (ja) | 半導体装置の製造方法 | |
| JPH10261795A (ja) | 絶縁ゲート型電界効果トランジスタ及びその製造方法 | |
| JP2001358334A (ja) | 半導体素子及びその製造方法 | |
| KR0162692B1 (ko) | 반도체 트랜지스터 소자와 그 제조방법 | |
| JP2966037B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080623 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090623 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |